TW418402B - Output buffer control circuit and method for generating output control signal - Google Patents

Description

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t明背景 五、發明說明（1) 1.發明領域 ’特別係關於一種輸 戒之方法。 本發明係關於一種半導體記憶裝置 出緩衝器控制電路及產生輸出控制信 2‘相關技術說明 晚近開發一種同步DRAM用於實現 脈，亦即外部時脈同步運算。同步 内部時脈用於控制内部電路。由：部:

輸出缓ί t也產生經過緩衝的輪出控制時脈’1 叛出緩衝Is係由輸出控制時脈控制β 圖1為同步DRAM之習知輸出緩衝器及輪出緩衝 路之電路圖。 』4 參照圖1，輸出缓衝器130響應輸出控制信號pTRST透過 輸出插腳DOUT輸出輸出資料d〇i。輸出緩衝器控制電路丨工〇 藉輸出控制時脈CLKDQ控制等候信號輸入LAT而產生輸出控 制k號PTRST ^ LAT乃決定輸出資料產生寬度之信號，亦即 於輸出資料D Ο I被輸出期間由内部時脈產生。

圖2為圖1所示各輸出緩衝器控制電路信號於外部時脈於 同步DRAM被輸入以正常位準時之運算時序圖。 參照圖2 ’當外部時脈CLK被輸入以正常位準時，正常產 生内部輸出PCLK及輸出控制時脈CLKDQ。如此，邏輯高輸 出控制信號PTKST於潛伏信號LAT為邏輯低時被鈍化成為邏 輯低。如此，輸出緩衝器1 30於輸出控制信號PTRST被活化 成為邏輯高時被致能且執行正常運算，而於PTRST被鈍化

- — - ___ 五、發明說明（2) -- 咸為邏輯低時變成去能》 圖3為圖i之-各輸出緩衝器控制電路信號於同步卯頦之一外 部時脈被輸入以異常位準時之運算時序圖。 參照圖3，當外部時脈CLK被輸入以異常位準（部份a) 時’產生内部時脈PCLK之路徑係與產生輸出控制時脈 CLKDQ之路徑不同，故輸出控制時脈CLKDQ由異常 CLK異常產生(部份b，其中未產生邏輯高時脈）。如卜：時： 出緩衝器控制電路1 1 〇之傳輪閘丨丨丨無法打開，且邏輯高的 輪出控制信號PTRST無法被鈍化成為邏輯低（部份c)，即使 ^候信號LAT被鈍化成為邏輯低亦如此，因而維持於邏輯 高態。如此’輸出緩衝器1 30無法被去能。 換言之，同步DRAM中，當外部時脈被輸入以異常位準 時’習知輸出緩衝器控制電路無法去能輸出緩衝器因而引 起功能異常。 發明概沭 發明之目的係提供一種輸出緩衝器控制電路，其即使 於半導體記憶裝置例如同步Dram之外部時脈被輸入以異常 位準時仍可產生正常輸出控制信號。 本發明之另一目的係提供一種半導體記憶裝置，其具有 輸出緩衝器控制電路，即使於外部時脈被輸入以異常位 準時仍可產生正常輸出控制信號。 本發明之另一目的係提供一種於半導體記憶裝置例如同 步dram ’即使外部時脈被輸入以異常位準時仍產生正常輸 出控制信號之方法。

4 \ ^ 4 \ ^ 五、發明說明（3) 如此，為了達成第 一自動脈波產1生器及 控制信號用於致能及 自動脈波產生器接 號。輪出控制信號產 時脈及自動脈波信號 輪出控制信號響應 波信號被鈍化。 等候信號其為一種 度決定信號。内部時 部電路，内部時脈係 部時脈而產生。輸出 響應外部時脈產生。 為了達成第二目的 憶體儲存格陣列，一 輸出控制信號產生器 輸出緩衝器緩衝讀 響應輸出控制信號而 可接收等候信號而產 器接收該等候信號， 產生輸出控制信號。 輸出控制信號係響 波信號被純化。 電路包括 生一輸-出 缓衝器9 脈波信 輸出控制 應自動脈 料產生寬 裝置之内 外側的外 衝器，係 包括一記 生器及一 出資料/ 波產生器 信號產生 脈波信號 應自動脈 —目的’一輸出缓衝器控制 —輪出控制信號產生器，產 去能半導體記憶裝置之輪出 收—等候信號及產生一自動 生器接收該等候信號及響應 產生一輪出控制時脈。 輪出控制時脈被活化，及響 響應内部時脈產生的輪出資 脈其係用於控制半導體記憶 響應接收自半導體記憶裝置 控制時脈係用於控制輸出緩 ’提供一種半導體記憶裝置 輪出緩衝器，一自動脈波產 Ο 取自記憶體儲存格陣列的輸 輸出被緩衝的信號。自動脈 生自動脈波信號。輸出控制 而響應輸出控制時脈及自動 應輪出控制時脈被活化及響 一輸出 半導體記憶裝置進-步包括—内部時脈產生器

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五、發明說明（4) ‘2產生器及—等候信號產生器。 内。P時脈產_生器響應外部時脈基 4電路。輸出控制時脈產生 生一内部時脈控制吶 制時脈。等候信號產生器應該外部時脈產生輸出控 號。 屋生15響應内部時脈產生產生等候信 為了達到第三目的，一種 制信號之方法，該半導體；憶裝置產生輸出控 可響應内部時脈產生一等候信號產生器 度，及一輸出緩衝器於輪出於制^ ^^的產生寬 化時被去能，㉟方法包含下二m化時被致能及鈍 而產生-自動脈波信號；及()v接收該等候信號 出控制時脈及自動脈波信號產生輸出控制信號。應輸 輸出控制信號響應輪出控制時脈而被活化， 脈波信號而被鈍化。 +應目動 簡單説明 前述本發明之目的及優點經由參照附圖敘述較佳具體 之細節將顯然易明，附圖中： 、 圖1為於同步DRAM之習知輪出緩衝器及習知輸出緩衝器 控制電路之電路圖； ° 圖2為當於同步DRAM之外部時脈被輸入以正常位準時， 圖1之輸出緩衝器控制電路之各信號之運算時序圖；、 圖3為當於同步DRAM之外部時脈被輸入以異常位準時，

' 41B402 五、發明說明⑸ ~~ —一 圖1之輪出緩衝器控制電路之各信號之運算時序圖； 圖4為根據..本-發明具有輸出緩衝器控制電路之半導體紀 憶裝置之示意方塊圖； 圖5為圖4之輸出緩衝器控制電路之具體例之細節電路 圖； 圖6為圖4之輸出缓衝器之典型電路圖；及 圖7為當外部時脈被輸入以異常位準時，圖4之根據本發 月之半導體記憶裝置之各信號之運算時序圖。 較佳具體例之説昍 參蟬圖4，根據本發明之具有輪出緩衝器控制電路之半 ，^ §己憶裝置包括記憶體儲存格陣列410，輪出缓衝器420 」出緩衝器控制電路43〇，内部時脈產生器44〇，輸出 資Ϊϊί生器450 ’及等候信號產生器460。此處，僅“ 資料輸出的相關電路。 緩2 Ϊ Ϊ Ϊ格陣列41 〇係用於儲存資料。輸出缓衝器42 0 響f輸出控制信號PTRST讀取自記憶體儲存格陣列41〇 次」出資料DOI，且透過輸出插腳⑽叮輸出被緩衝的輸出 i赫二ϊ ΐ ί衝器420於輸出控制信mPTRST活化時被致能 及鈍化時被去能。 f =甚，出緩衝器控制電路43〇係根據本發明之輸出控 制^T法運算，包括自動脈波產生器433及輸出控 。自動脈波產生器433接收等後信號 j而產生自動脈波信號pRECHDQ，詳言之，響應 「％透而產生正自動脈波信號prechdq。輸出控制

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五、發明說明（6) 信號產生器4 3 1接收等候信號Lat而響應輸出控制信號 CLKDQ及自動.脈-波信號PRECHDq而產生輸出控制信號pTR对 。進一步詳言之’輸出控制信號PTRST響應輪出控制信號 CLKDQ被活化，及響應自動脈波信號PRECHDQ被鈍化。 内部時脈產生器440響應由半導體記憶裝置外部輸入的 外部時脈CLK而產生内部時脈PCLK。半導體記憶裝置之内 部電路C圖中未顯示）藉内部時脈pCLK運算。輸出控制時脑 產生器450響應外部時脈CLK透過另一路徑產生輸出控制時 脈CLKDQ。等候時脈產生器46〇響應内部時脈pCLK產生等候 信號LAT。等候信號LAT為決定輸出資料產生寬度的信號， 亦即輸出資料DOI可透過輸出缓衝器420被輸出的時間。

圖5為圖4之輸出緩衝器控制電路43〇之一具體例之細節 電路圖。 參照圖5 ’輸出緩衝器控制電路4 3 〇包括自動脈波產生器 433及自動控制信號產生器431。 ' ^動脈波產生器433包括反相延遲部份2〇用於反相及廷

遲等候信號LAT，及NOR閘30用於NOR閘控等候信號LAT之輸 出及反相延遲部份2〇之輸出而產生自動脈波信號piiECHI)Q 。此處’反相延遲部份2〇包括三個反相器,22及23，若 有所需，可包含其它邏輯閘，及具有預定延遲時間。 如此，自動脈波產生器433產生一自動脈波信號preCHDQ ’其具有一正脈波.寬度對應於響應等候信號LAT下降邊反 相延遲部份2 〇之延遲時間。 同時’輸出控制信號產生器431包括傳輸閘η，閂鎖包

f 418402 五、發明說明（7) 括反相器13及14 ’反相器12及15 ’及下降關〇S電晶體16。 傳輸閘1 1響應輸出控制時脈CLKDQ傳輸等候信號LAT給"·輸 出端子’亦即閂鎖之輸入端子X。閂鎖閂鎖傳輸閘丨1之輸 出。反相器1 5反相閂鎖之輸出而產生輸出控制信號pTRST 。特別’下降NM0S電晶體1 6響應自動脈波信號precHDQ， 下降閂鎖輸入端子X之位準。

如此’當等候信號LAT為邏輯高及輸出控制時脈CLKDQ首 攻變成邏輯高時’傳輸閘1 1被打開，如此，輪出控制信號 PTRST被活化成為邏輯高。又’輸出控制信號pTRST於自動 脈波信號PRECHDQ被活化成為邏輯高時變成鈍化成為邏輯 低’而與輸出控制時脈CLKDQ無關。 圖6為圖4輸出緩衝器420之典型電路圖。 參照，圖6 ’輸出缓衝器包括NAND閘421及424，反相器 4 22 ’ 423及425，上升電晶體426及下降電晶體427。 當輸出控制信號PTRST被活化成為邏輯高時，輸出緩衝 器被致能，而於被鈍化成為邏輯低時被去能。

將參照圖7之運算時序圖說明圖4之根據本發明之半導體 記憶裝置及輸出缓衝器控制電路之運算及根據本發明之產 生輸出控制信號之方法之細節。 士參照圖7，當外部時脈CLK係由半導體記憶裝置外侧施加 時’内部時脈產生器440產生内部時脈PCLK，其具有相位 係與外部時脈CLK之相位同步而任務與其不同。透過另一 路輕’輸出控制時脈產生器450產生輸出控制時脈CLKDQ其 具有相位與外部時脈CLK之相位同步及任務係與預定時間

418402 五、發明說明（8) 内透過另一路徑產生的任務不同。等候信號產生器460產 · 生等候信號14T-，其響應内部時脈CU於預定時間被活化诚 為邏輯高。又，自動時脈產生器43 3響應等候信號L AT之下 降邊產生—自動脈波信號PRECHDQ具有一正脈波。 如此，輪出控制信號PTRST其為輸出控制信號產生器431 之輸出’於等候信號LAT被活化成為邏輯高及輸出控制信 號CLKDQ首次變成邏輯高時，藉由打開圖5之傳輸閘11而被 活化成為邏輯高。 當外部時脈CLK被輸入以異常位準（部份d)時，内部時脈& PCLK被產生的路徑係與輸出控制時脈CLKDq被產生的路徑 一 不同’因此輸出控制時脈CLKDQ由異常外部時脈CLK而錯誤 產生。特別’當等候信號LAT被鈍化成為邏輯低時，輸出 控制時脈CLKDQ無法產生邏輯高（部份e)。如此，圖5之傳 輸閘Π無法被打開。 但’於圖4根據本發明之輸出緩衝器控制電路430中，當 等候信號LAT被鈍化成為邏輯低時，具有正脈波的自動脈 波信號PRECHDQ由自動脈波產生器433產生，故圖5之下降 N Μ 0 S電晶體1 6被打開。如此，圖5之閂鎖之輸入端子X變成 邏輯低’故輸出控制信號PTRST被鈍化成為邏輯低而與輸 (.' 出控制時脈CLKDQ無關。 根據本發明之半導體記憶裝置及輸出緩衝器控制電路， 即使外部時脈被輸入以異常位準時，仍然可能產生正常輸 出控制信號而可正常去能輸出緩衝器。如此，即使外部時 脈被輪入以異常位準，仍可防止功能失常。

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Claims (1)

1. 六、申請專利範圍 I 一種半導體記憶裝置之翰出缓衝器控.制電..路，該半導 體記憶裝置昇-有一内部時脈產生器可響應外部時脈產生一 内部時脈，一輸出控制時脈產生器可響應外部時脈產生一 輸出控制時脈’ 一等候信號產生器可響應該内部時脈產生 一等候信號決定輸出資料之產生寬度，及一輸出缓衝器其 於輸出控制信號為活化時被致能而於輸出控制信號為鈍化 時被去能，該輸出緩衝器控制電路包含： 一自動脈波產生器’其可接收等候信號而產生一自動 脈波信號；以及 一輸出控制信號產生器’其可接收該等候信號而響應 輸出控制時脈及自動脈波信號而產生輸出控制信號。 2. 如申請專利範圍第1項之輸出緩衝器控制電路，其中 該輸出控制^號係響應輸出控制時脈而被活化及響應自動 脈波信號而被鈍化。 3. 如申請專利範圍第1項之輸出緩衝器控制電路，其中 該自動脈波產生器包含： •-反相延遲單元其可反相及延遲該等候信號；及 一 NOR閘其可NOR閘控該等候信號及反相延遲單元之輸 出而產生自動脈波信號。· 1 4. 如申請專利範圍第1項之輸出緩衝器控制電路，其令 該輸出控制信號產生器包含： ^ 一傳輸閘其係響應輸出控制時脈傳輸延遲信號至輪出 端子； W 一閂鎖其係用於閂鎖傳輸閘之輸出；

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   六、申請專利範圍 反:相器其係用於反相問鎖之輪出而產生輪出控制仁 號；及…- 一下降電晶體其係用於響應自動脈波信號而下降閃 之輸入端子位準。 、 5. —種輸出緩衝器控制電路，其可產生一輸出控制作替 用於致能及去能一半導體記憶裝置之輪出缓衝器，該^出° 緩衝器控制電路包含： 别 一自動脈波產生器，其可接收等候信號而產生一自 脈波信號；以及 勒 一輸出控制信號產生器’其可接收該等候信號而響應 輸出控制時脈及自動脈波信號而產生輸出控制信號。s… 6 ·如申凊專利範圍第5項之輸出緩衝器控制電路，其中 該輸出控制信號係響應輸出控制時脈而被活化及響應、自 脈波信號而被鈍化。 a ~ 7 ·如申請專利範圍第5項之輸出緩衝器控制電路，盆中 -該自動脈波產生器包含： 〃 —反相延遲單元其可展相及延遲該等候信號；及

   一N0R閘其可N0R閘控該等候信號及反相延遲單元之輸 出而產生自動脈波信號。 8.如申請專利範圍第5項之輸出緩衝器控制電路，其中 該輸出控制信號產生器包含： 一傳輸閉其係響應輸出控制時脈傳輸延遲信號至輸出 端子； 一閃鎖其係用於閂鎖傳輸閘之輸出；

   418402 六、申請專利範園 一反相器其係用於反相閂鎖之輸出而產生輸出控制信 號；及 - _ 一下降電晶體其係用於響應自動脈波信號而下降問鎖 之輸入端子位準。 9· 一種半導體記憶裝置，包含： 一記憶體儲存格陣列； 一輸出缓衝器，其係用於緩衝響應於一輪出控制信號 而讀取自該記憶體儲存格陣列之輸出資料，及輪出該緩衝 後之信號； 一自動脈波產生器，其係用於接收一等候信號而產生 一自動脈波信號；以及 一輸出控制信號產生器，其係用於接收該等候信號而 響應輸出控制時脈及自動脈波信號而產生輸出控制信號。 10_如申請專利範圍第9項之半導體記憶裝置，其進— 包含： ^ 内邛時脈產生器，其係用於響應外部時脈一 部時脈用於控制内部電路； 一輸出控制時脈產生器，其係用於響應外部時脈產生 輸出控制時脈；及 于 虛：生 號。-等候信號產生器其係用於響應内部時脈產生等候信 11 ·如申請專利範圍第9項之半導體記憶裝置，立 出控制信號係響應輸出控制時脈而被活自' ^二 信號而被鈍化。 G及響應自動脈波

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   六、申請專利範圍 12.如申請專利範圍第9項之半導體記憶裝置，其中該自 動脈波產生器-包含： >>4. 一反相延遲單元其可反相及延遲該等候信號；及 一 N0R閘其可NOR閘控該等候信號及反相延遲單元之輪 出而產生自動脈波信號。 1 1 3.如申請專利範圍第9項之半導體記憶裝置，其中該輪 出控制信號產生器包含： ™ 4 一傳輸閘其係響應輸出控制時脈傳輸延遲信號至輪 端子； 一閂鎖其係用於閂鎖傳輪閘之輸出； 〇 一反相器其係用於反相閂鎖之輸出而產生輸出控制作 號；及 D 一下降電晶體其係用於響應自動脈波信號而下降問 之輸入端子位準。

   1 4. 一種對一半導體記憶裝置產生輸出控制信號之方 法，該半導體記憶裝置具有一内部時脈產生器可響應外部 時脈產生一内部時脈，一輸出控制時脈產生器可響應外部 時脈產生一輸出控制時脈，一等候信號產生器可響應内部 時脈產生一等候信號決定輸出資料的產生寬度，及一輸出 緩衝器於輸出控制信號被活化時被致能及鈍化時被去 該方法包含下列步驟： (a) 接收該等候信號而產生一自動脈波信號；以及 (b) 接收該等候信號而響應輸出控制時脈及自動脈波 信號而產生輪出控制信號。

   第17頁 4 184 02 六' 申請專利範圍 15.如申請專利範圍第14項之方法，其中該輸出控制信 號係響應輸电控制時脈被活化及響應自動脈波信號被純— 化。 16. 如申請專利範圍第14項之方法，其中該步棘（a)包含 子步驟· (al)反相及延遲等候信號；及 (a2)邏輯加總等候信號及反相與延遲單元之輸出及反 相之結果’藉此產生自動脈波信號。

   17. 如申請專利範圍第14項之方法，其中該步驟（b)包含 子步驟： (b 1 )響應輸出控制時脈傳輸等候信號； (b2)閂鎖被傳輸值； (b3)反相被閂鎖值而產生輸出控制信號；及 (b4)響應自動控制信號活化被傳輸值至邏輯"〇"。