KR100499405B1 - 데이터 출력버퍼 제어회로 - Google Patents

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KR100499405B1
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Abstract

본 발명은 데이터 출력버퍼 제어회로에 관한 것으로서, 특히, 데이터 출력버퍼의 인에이블 및 디스에이블을 제어하는 데이터 출력버퍼 제어회로에 있어서, 카스 레이턴시 신호에 응답하여 라이징 클럭신호와 폴링 클럭신호 중 하나를 선택적으로 출력하는 제 1멀티플렉서부와, 상기 카스 레이턴시 신호에 응답하여 제 1필터링신호 및 제 2필터링신호 중 하나를 선택적으로 출력하는 제 2멀티플렉서부와, 상기 제 1멀티플렉서부의 출력신호에 응답하여 제 2멀티플렉서부의 출력신호를 소정시간 지연하여 출력하는 지연부와, 파워업신호, 래치신호 및 라이트/리드 제어신호에 응답하여 상기 지연부 출력단을 전원전압 레벨로 풀업시키기 위한 풀업부와, 상기 지연부에서 전송되어 온 신호를 래치한 후 데이터 출력버퍼 제어신호를 발생하는 래치부를 구비하는 것을 특징으로 한다.

Description

데이터 출력버퍼 제어회로{Data output buffer control circuit}
본 발명은 데이터 출력버퍼 제어회로에 관한 것으로, 특히, 데이터 출력 버퍼를 오프 시키는 경로의 지연을 줄여서 데이터 출력 스펙 및 마진을 확대하기 위한 데이터 출력버퍼 제어신호 발생회로에 관한 것이다.
본 발명은 반도체 메모리 분야에 있어 더블 데이터 레이트 에스디램(Double Data Synchronous Random Access Memory: 이하, DDR SDRAM이라 함.)에 적용될 시 더욱 바람직하지만 이에 한정되지 않는다.
통상적으로, 반도체 메모리 장치에 있어 데이터 출력버퍼는 데이터 리드시 제어신호에 의해 활성화되어 메모리 셀에서 리드된 데이터를 큰 부하 커패시터를 갖는 외부 데이터 버스로 고속으로 출력하며, 데이터 라이트시 제어신호에 의해 하이임피던스(Hi-Z) 상태로 비활성화되어 외부 데이터버스에서의 데이터 충돌이 방지되도록 동작한다. 상기 제어신호를 인가해주는 방식은 크게 칩의 외부에서 인가해주는 방식과 내부에서 인가해주는 방식으로 구분되는 데, DDR SDRAM의 경우 내부방식이 사용된다.
도 1은 종래의 데이터 출력버퍼의 스팩(specipication)을 설명하기 위한 도면으로서, 도시된 바와 같이, 데이터 출력버퍼는 데이터 리드시에 활성화되어 논리레벨 "하이" 및 "로우"의 데이터(VOH,VOL)를 출력하다가 데이터 라이트 모드로 전환되면 비활성화되어 하이임피던스(Hi-Z) 상태로 천이되며, 데이터 라이트시에 비활성화되어 하이임피던스 상태를 유지하다가 데이터 리드 모드로 전환되면 다시 활성화되어 하이 및 로우 레벨의 데이터(VOH,VOL)를 출력하게 된다.
동도면에서, 참조부호 tHZ는 데이터출력 하이임피던스 시간으로서 데이터 출력버퍼가 오프되는 시점을 나타낸다. 다시말해서, tHZ는 데이터 출력버퍼의 마지막 출력단(DQ/DQS)이 클럭신호(CLK/CLKB)를 기준으로 얼마나 빨리 하이임피던스(Hi-Z) 상태로 되느냐에 대한 스팩이다. 그리고 참조부호 tLZ는 데이터 출력 로우임피던스 시간으로서 데이터 출력버퍼가 온되는 시점을 나타낸다. 다시말해서, 데이터 출력버퍼의 첫번째 출력단(DQ/DQS)(preamble)이 클럭신호(CLK/CLKB)을 기준으로 얼마나 빨리 로우임피던스(Low-Z) 상태로 되느냐에 대한 스펙(spec.)이다.
상기 데이터출력 하이임피던스 시간(tHZ)은 아래의 수학식 1과 같고, 상기 데이터 출력 로우임피던스 시간(tLZ)은 아래의 수학식 2와 같다.
여기서, t1 = VOH-50mV, t1 =VOL+50mV이고, t2 = VOH-100mV, t2 =VOH+100mV이다.
여기서, t1 = VTT+50mV, t1 = VTT-50mV이고, t2 = VTT+100mV, t2 =VTT-100mV이다.
상기의 수학식 1및 2에 따라 DDR SDRAM에 있어 데이터출력 하이임피던스 시간(tHZ)에 대한 스팩은 데이터 출력단(DQ)과 데이터 스트로브(DQS) 모두 -0.75ns ~ +0.75ns이다.
도 2는 종래의 데이터 출력버퍼 제어회로를 설명하기 위한 회로도이다. 여기서, 참조부호 clx5는 CL(CAS Latency)이 #.5 즉, CL=1.5, 2.5일 때 논리레벨 "하이"가 되며, CL(CAS Latency)이 #.0 즉, CL=2, 3일 때 논리레벨 "로우"가 되는 신호로 이하, 카스 레이턴시 신호라 정의한다. 그리고, fclk_dll는 클럭바신호(CLKB)가 위상지연루프회로(DLL)에서 지연을 거친 후 DLL 외부로 출력되는 폴링 클럭신호이고, rclk_dll는 클럭신호(CLK)가 위상지연루프회로(DLL)에서 지연을 거친 후 DLL 외부로 출력되는 라이징 클럭신호이다. 그리고, fouten 및 routen은 각각이 위상지연루프회로(DLL)의 클럭신호중 데이터 출력에 사용되는 클럭신호를 필터링하기 위한 제 1및 제 2필터링신호이고, iouten은 routen 및 fouten의 선택적 출력신호이고, pwrup은 파워업신호이고, wt6rd5z는 라이트/리드 제어신호이고, ckez_com은 외부에서 입력되는 클럭 인에이블신호(CKE)를 클럭신호(CLK)의 상승엣지에서 래치한 래치신호이며 클럭 인에이블신호(CKE)와 반대의 위상을 갖는다.
종래의 데이터 출력버퍼 제어회로는 두 개의 전송게이트(T1,T2)와 두개의 인버터(I1,I2)로 구성되어 카스 레이턴시 신호(clx5)에 응답하여 폴링 클럭신호(fclk_dll)와 라이징 클럭신호(rclk_dll) 중 하나를 선택하여 반전함에 의해 제 1클럭신호(first_clkz)를 생성하는 제 1멀티플렉서부(10)와, 두 개의 전송게이트(T3,T4)와 두개의 인버터(I3,I4)로 구성되어 카스 레이턴시 신호(clx5)에 응답하여 폴링 클럭신호(fclk_dll)와 라이징 클럭신호(rclk_dll) 중 하나를 선택하여 반전함에 의해 제 2클럭신호(second_clkz)를 생성하는 제 2멀티플렉서부(12)와, 두 개의 전송게이트(T5,T6)와 세개의 인버터(I5,I6,I7))로 구성되어 카스 레이턴시 신호(clx5)에 응답하여 제 1및 제 2필터링신호(routen, fouten)중 하나를 선택하여 지연함에 의해 지연된 필터링신호(iouten)를 생성하는 제 3멀티플렉서부(14)와, 다수의 인버터(I8 ~I14)와 낸드게이트(ND1)와 커패시터 트랜지스터(C)를 메탈옵션으로 결합시켜 상기 지연된 필터링신호(iouten)를 지연시키는 지연부(16)와, 두 개의 인버터(I15,I16)와, 세개의 낸드게이트(ND2,ND3,ND4)와 두개의 노어게이트(NOR1, NOR2)로 구성된 조합회로를 포함하며 상보형 출력트랜지스터(P1,N1)의 출력노드를 통해 데이터 출력버퍼 제어신호를 출력하는 제어신호 발생부(18)와, 파워 업신호(pwrup)와 래치신호(ckez_com)를 입력으로 하는 노어게이트(NOR3)와 라이트/리드 제어신호(wt6rd5z)를 입력으로 하는 인버터(I17)와 풀업트랜지스터(P2,P3)로 구성되어 제어신호 발생부(18)의 출력노드를 전원전압 레벨로 풀업시키기 위한 풀업부(20)와, 세개의 인버터(I18,I19,I20)로 구성되어 제어신호 발생부(18)의 출력신호를 래치한 후 출력하는 래치부(22)로 구성된다.
이와 같이 구성된 종래의 데이터 출력버퍼 제어회로에 있어, 데이터 출력 버퍼를 온/오프 시키기 위한 제어신호(DOFF)는 전송게이트(T3), 인버터(I4), 노어게이트(NOR1), 낸드게이트(ND4), 피모스 트랜지스터(P1) 및 래치부(22)로 이루어지는 하나의 신호경로(tHZ)를 통해 출력된다.
그리고, 상기 제어신호(DOFF)가 논리 상태 "로우"이면, 데이터 출력버퍼가 인에이블되고, 상기 제어신호(DOFF)가 논리상태 "하이"이면 디스에이블 된다. 만약, CL = 1.5 또는 CL = 2.5이면 제어신호(DOFF)는 라이징 클럭신호(rclk_dll) 대신 폴링 클럭신호(fclk_dll)에 의해 생성된다. 여기서, CL은 컬럼 액세스 스트로브신호의 대기시간(CAS Latency)를 의미한다. 상기 신호경로는 제어신호(DOFF)가 논리상태 "로우"에서 "하이"로 되어 데이터 출력버퍼를 디스에이블 시키는 경로 즉, tHZ경로가 된다. 이러한 종래의 제어회로는 도 3과 같이 클럭신호로부터 제어신호(DOFF)를 인에이블 또는 디스에이블 시킨다.
도 3은 종래의 데이터 출력버퍼 제어회로를 설명하기 위한 타이밍도로서, 컬럼 액세스 스트로브신호의 대기시간(CL:CAS Latency)이 2일때 데이터 출력버퍼를 인에이블 및 디스에이블시키는 타이밍을 나타낸다.
종래의 데이터 출력버퍼 제어회로는, 도 3의 타이밍도에 나타낸 바와 같이, 첫 번째 데이터가 출력되기 0.5*tCK 전에 데이터 출력버퍼를 인에이블 시키고, 마지막 데이터가 출력되면 디스에이블 시킨다. 상기 데이터 출력버퍼가 인에이블되었다고 해서 출력드라이버의 출력단(DQ)이 로우임피던스(Low-Z) 상태로 되는 것은 아니며, 첫 번째 데이터가 출력되어야 비로소 로우임피던스 상태가 된다. 따라서, 데이터 출력버퍼를 인에이블시키는 경로(tLZ)는 데이터를 출력시키는 클럭에 의해서 결정된다.
그와 반대로 출력드라이버의 출력단(DQ)이 하이임피던스(Hi-Z)으로 되는 시점은 데이터를 출력하는 클럭에 상관없이 데이터 출력버퍼를 디스에이블시키는 시간에 의해서 결정된다. 따라서, tHZ는 데이터 출력버퍼를 디스에이블 시키는 타이밍과 관련이 있다.
그런데, 데이터 출력버퍼를 디스에이블시키는 경로(tHZ)는 데이터를 출력하는 시간보다 지연이 더 길다. 따라서 DDR SDRAM의 경우 데이타가 클럭의 라이징 엣지와 폴링 엣지에서 출력될 경우 도 3에 도시된 바와 같이, 마지막 데이타가 출력되고 출력단(DQ)이 하이임피던스가 되는 시점은 보다 뒤쪽에 있다. 다시 말해서, 마지막 데이타의 윈도우가 0.5*tCK보다 크다는 것이다.
그런데 종래의 방법에 의하면, 데이터 출력버퍼를 디스에이블 시키는 경로가 데이타를 출력하는 경로보다 더 많은 지연이 소요되므로, tHZ는 포지티브(+)값을 갖는다. 그러므로 tHZ스팩의 절반도 되지 않는 0.01ns ~ 0.75ns 사이에서 모든 데이터 출력버터의 출력단의 tHZ스펙을 맞춰야 하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 데이터 출력버퍼를 디스에이블 시키는 경로를 데이터가 출력되는 경로보다 짧게 구성함으로써, 데이터 출력버퍼를 디스에이블시키는 경로에 대한 충분한 스펙을 확보할 수 있는 데이터 출력버퍼 제어회로를 제공한는 데 있다.
상기 목적을 달성하기 위해 본 발명의 제 1실시예는 데이터 출력버퍼의 인에이블 및 디스에이블을 제어하는 데이터 출력버퍼 제어회로에 있어서,
카스 레이턴시 신호에 응답하여 라이징 클럭신호와 폴링 클럭신호 중 하나를 선택적으로 출력하는 제 1멀티플렉서부; 상기 카스 레이턴시 신호에 응답하여 제 1필터링신호 및 제 2필터링신호 중 하나를 선택적으로 출력하는 제 2멀티플렉서부; 상기 제 1멀티플렉서부의 출력신호에 응답하여 제 2멀티플렉서부의 출력신호를 소정시간 지연하여 출력하는 지연부; 파워업신호, 래치신호 및 라이트/리드 제어신호에 응답하여 상기 지연부 출력단을 전원전압 레벨로 풀업시키기 위한 풀업부; 및 상기 지연부에서 전송되어 온 신호를 래치한 후 데이터 출력버퍼 제어신호를 발생하는 래치부를 구비하는 것을 특징으로 한다.
이하, 본 발명의 실시예들을 첨부된 도면을 참조해서 상세히 설명하면 다음과 같다. 그리고, 설명의 일관성을 위해 종래 기술과 동일한 신호에 대해 동일한 참조부호를 사용한다.
도 4는 본 발명에 의한 제 1실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 회로도로서, 데이터 출력버퍼를 인에이블 및 디스에이블를 제어하기 위한 제어신호(DOFF)를 발생하기 위해 크게 제 1멀티플렉서부(100)와, 제 1멀티플렉서부(200)와, 지연부(300)와, 풀업부(400)와, 래치부(500)로 구성된다.
제 1멀티플렉서부(100)는 카스 레이턴시 신호(clx5)를 반전하는 인버터(I101)와, 카스 레이턴시 신호(clx5) 및 인버터(I101)의 출력신호에 응답하여 라이징 클럭신호(rclk_dll)를 바이패스시키는 전송게이트(T101)와, 카스 레이턴시 신호(clx5) 및 인버터(I101)의 출력신호에 응답하여 폴링 클럭신호(fclk_dll)를 바이패스시키는 전송게이트(T102)로 구성되며, 카스 레이턴시 신호(clx5)에 응답하여 라이징 클럭신호(rclk_dll)와 폴링 클럭신호(fclk_dll)중 하나를 선택적으로 출력한다.
제 2멀티플랙서부(200)는 카스 레이턴시 신호(clx5)를 반전하는 인버터(I201)와, 카스 레이턴시 신호(clx5) 및 인버터(I201)의 출력신호에 응답하여 제 1필터링신호(fouten)를 바이패스시키는 전송게이트(T201)와, 클럭신호(clx5) 및 인버터(I201)의 출력신호에 응답하여 제 2필터링신호(routen)를 바이패스시키는 전송게이트(T202)로 구성되며, 카스 레이턴시 신호(clx5)에 응답하여 제 1필터링신호(fouten)와 제 2필터링신호(routen)중 하나를 선택적으로 출력하며, 이에 따라 출력신호(iouten)를 발생한다. 제 2멀티플랙서부(200)의 출력신호(iouten)는 컬럼 어드레스 스트로브신호의 대기시간(CL:CAS latency)에 따라 제 1필터링신호(fouten)와 제 2필터링신호(routen)중 늦은 신호를 선택한다.
지연부(300)는 제 1멀티플렉서부(100)의 출력신호(iclk)를 반전하는 인버터(I301)와, 제 2멀티플렉서부(200)의 출력신호(iouten)를 반전하는 인버터(I302)와, 제 3인버터(I302)의 출력신호에 응답하여 인버터(I302)의 출력신호를 바이패스시키는 전송게이트(T301)로 구성되며, 제 1멀티플랙서부(200)의 출력신호(iclk)에 응답하여 제 1멀티플랙서부(100)의 출력신호(iouten)를 소정시간 지연한 후 출력한다.
풀업부(400)는 파워업신호(pwrup)와 래치신호(ckez_com)를 입력으로 하는 노어게이트(NOR401)와, 라이트/리드 제어신호(wt6rd5z)를 반전하는 인버터(I401)와, 인버터(I401)의 출력신호에 의해 구동되어 지연부(300)의 출력단을 전원전압레벨로 풀업하기 위한 제 1풀업 트랜지스터(P401)와, 노어게이트(NOR401)의 출력신호에 의해 구동되어 지연부(300)의 출력단을 전원전압(Vcc)레벨로 풀업하기 위한 제 2풀업 트랜지스터(P402)로 구성되며, 파워업신호(pwrup), 래치신호(ckez_com) 및 라이트/리드 제어신호(wt6rd5z)에 응답하여 지연부(300)의 출력단을 전원전압(Vcc) 레벨로 풀업시킨다.
래치부(500)는 지연부(300)의 출력신호를 래치하는 래치회로(L)와, 래치회로(L)의 출력신호를 반전하여 출력하는 인버터(I501)로 구성되며, 데이터 출력버퍼를 인에이블 및 디스에이블 하기 위한 데이터 출력버퍼 제어신호(DOFF)를 발생한다. 래치회로(L)는 지연부(300)의 출력신호를 반전하는 인버터(I502)와, 인버터(502)의 출력신호를 반전하여 인버터(502)의 입력으로 출력하는 인버터(I503)로 구성된다.
한편, 상기 제 1 및 제 2멀티플렉서부(100,200)는, 본 발명에 따른 제 1실시에의 다른 실시예로 낸드 게이트 타입의 멀티플렉서부(600)로도 구성할 수 있으며, 이는 도 5에 도시된 바와 같다.
도 5에서, 멀티플렉서부(600)는 카스 레이턴시 신호(clx5)를 반전하는 인버터(I601)와, 카스 레이턴시 신호(clx5)와 라이징 클럭신호(rclk_dll) 또는 제 1필터링신호(fouten)을 입력받아 논리조합하는 낸드게이트(ND601)와, 인버터(I601)의 출력신호와 피드백 지연클럭신호(fclk_dll) 또는 제 2필터링신호(routen)를 입력받아 논리조합하는 낸드게이트(ND602)와, 낸드게이트(ND601, ND602)의 출력을 두 입력으로 논리조합하는 낸드게이트(ND603)으로 구성되어, 카스 레이턴시 신호(clx5)의 선택에 따라 라이징 클럭신호(rclk_dll)와 폴링 클럭신호(fclk_dll)중 하나를 또는 제 1필터링신호(fouten)와 제 2필터링신호(routen)중 하나를 선택적으로 출력할 수 있다.
이와 같이 구성된 본 발명의 제 1실시예에 따른 회로는 종래의 회로와 비교할 시 구성이 매우 간단해졌음을 알수 있다. 다시말해서, 멀티플렉서부는 종래의 멀티플렉서부에 비하여 구성요소의 개수가 하나 줄어들고 특히, 지연부는 두 개의 인버터와 하나의 전송게이트로 구성되어 종래의 지연부에 비하여 매우 단순해졌다.
본 발명의 제 1실시에에 따른 데이터 출력버퍼를 디스에이블시키는 경로(tHZ)는 제 1멀티플렉서부(100)의 전송게이트(T101)와, 지연부(300)의 인버터(I307) 및 전송게이트(T301)와, 래치부(500)의 인버터들(I502,I501)의 신호 경로에 의해 형성된다. 따라서, 본 발명의 제 1실시에에 따른 tHZ 경로는 종래의 경로에 비해 상당부분 축소된다.
도 6은 본 발명의 제 2실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 회로도이다. 동도면에서 도 4와 동일한 구성에 대해서는 동일부호를 사용한다. 그리고 본 발명의 제 2실시예에 따른 데이터 출력버퍼 제어회로는 제 1및 제 2멀티플렉서부(100,200)와 풀업부(400)와 래치부(500)에 있어 본 발명의 제 1실시예의 구성과 동일하므로 이하 그 상세한 설명은 생략한다.
본 발명의 제 2실시예에 따른 지연부(700)는 제 1멀티플렉서부(100)의 출력신호(iclk)를 반전하는 인버터(I701)와, 일단을 통해 전원전압(Vcc)을 공급받고, 인버터(I701)의 출력신호에 의해 구동되는 피모스 트랜지스터(P701)와, 피모스 트랜지스터(P701)의 타단과 출력단 사이에 결합되어 제 2멀티플렉서부(200)의 출력신호(iouten)에 의해 구동되는 피모스 트랜지스터(P702)와, 상기 출력단에 일단이 결합되어 제 2멀티플렉서부(200)의 출력신호(iouten)에 의해 구동되는 엔모스 트랜지스터(N701)와, 엔모스 트랜지스터(N701)의 타단과 접지사이에 결합되어 제 1멀티플랙서부(100)의 출력신호(iclk)에 의해 구동되는 엔모스 트랜지스터(N702)로 구성된다.
이와 같이 구성된 본 발명의 제 2실시에에 따른 지연부(700)는 제 2멀티플렉서부(200)의 출력신호(iouten)를 DLL클럭에 동기시켜서 클럭신호의 주기(tCK)를 0.5배(0.5*tCK) 만큼 지연시키는 회로로서 본 발명의 제 1실시예와 달리 전송게이트 대신에 클럭트 인버터(clocked inverter)를 사용한 구성이다.
도 7은 도 6의 지연부의 다른 실시예를 보인 회로이다.
도 7에서, 지연부(800)는 제 1멀티플렉서부(100)의 출력신호(iclk)를 반전하는 인버터(I801)와, 일단을 통해 전원전압(Vcc)을 공급받고, 제 2멀티플렉서부(200)의 출력신호(iouten)에 의해 구동되는 피모스 트랜지스터(P801)와, 피모스 트랜지스터(P801)와 출력단 사이에 결합되어 인버터(I801)의 출력신호에 의해 구동되는 피모스 트랜지스터(P802)와, 상기 출력단에 일단이 결합되고 제 1멀티플렉서부(100)의 출력신호(iclk)에 의해 구동되는 엔모스 트랜지스터(N801)와, 엔모스 트랜지스터(N801)의 타단과 접지(Vss)사이에 결합되어 제 2멀티플렉서부(200)의 출력신호에 의해 구동되는 엔모스 트랜지스터(N802)로 구성된다.
도 8는 본 발명에 의한 제 3실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 회로도이다. 동도면에서, 본 발명의 제 1실시예와 동일한 구성에 대해서 동일한 참조부호를 사용한다. 그리고 본 발명의 제 3실시에에 따른 데이터 출력버퍼 제어회로는 제 1및 제 2멀티플렉서부(100,200)와 풀업부(400)와 래치부(500)에 있어 본 발명의 제 1실시예의 구성과 동일하므로 이하 그 상세한 설명은 생략한다.
본 발명의 제 3실시예에 따른 지연부(900)는 제 1멀티플렉서부(100)의 출력신호(iclk)를 반전하는 인버터(I901)와, 제 2멀티플렉서부(200)의 출력신호(iouten)를 반전하는 인버터(I902)와, 제 3인버터(I302)의 출력신호에 응답하여 인버터(I302)의 출력신호를 바이패스시키는 전송게이트(T901)와, 출력단과 접지사이에 결합되어 제 2멀티플렉서부(200)의 출력신호(iouten)에 의해 구동되어 상기 출력단을 접지(Vss)레벨로 풀다운시키는 풀다운 트랜지스터(N901)로 구성된다. 풀다운 트랜지스터(N901)는 제 1전도형 엔모스 트랜지스터이다.
따라서, 본 발명의 제 3실시에에 따른 지연부(900)는 제 1멀티플랙서부(100)의 출력신호(iclk)에 응답하여 제 2멀티플랙서부(200)의 출력신호(iouten)를 소정시간 지연한 후 출력하고, 제 2멀티플랙서부(200)의 출력신호(iouten)가 논리레벨 "하이"일 때 풀다운 트랜지스터(N901)가 턴온되므로 상기 출력단을 접지(Vss)레벨로 풀다운시키다.
도 9는 본 발명에 의한 제 4실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 회로도이다. 동도면에서, 본 발명의 제 1실시예와 동일한 구성에 대해서 동일한 참조부호를 사용한다. 그리고 본 발명의 제 3실시예에 따른 데이터 출력버퍼 제어회로는 제 1및 제 2멀티플렉서부(100,200)와 풀업부(400)와 래치부(500)에 있어 본 발명의 제 1실시예의 구성과 동일하므로 이하 그 상세한 설명은 생략한다.
본 발명의 제 4실시예에 따른 지연부(1000)는 제 1멀티플렉서부(100)의 출력신호(iclk)를 반전하는 인버터(I1001)와, 일단을 통해 전원전압(Vcc)을 공급받고, 인버터(I901)의 출력신호에 의해 구동되는 피모스 트랜지스터(P1001)와, 피모스 트랜지스터(P901)의 타단과 출력단 사이에 결합되어 제 2멀티플렉서부(200)의 출력신호(iouten)에 의해 구동되는 피모스 트랜지스터(P1002)와, 상기 출력단에 일단이 결합되어 제 2멀티플렉서부(200)의 출력신호(iouten)에 의해 구동되는 엔모스 트랜지스터(N1001)와, 엔모스 트랜지스터(N1001)의 타단과 접지사이에 결합되어 제 1멀티플랙서부(100)의 출력신호(iclk)에 의해 구동되는 엔모스 트랜지스터(N1002)와, 상기 출력단과 접지사에에 결합되어 제 2멀티플렉서부(200)의 출력신호(iouten)에 의해 구동될 시 상기 출력단의 전위를 접지(Vss)레벨로 풀다운시키는 풀다운 트랜지스터(N1003)로 구성된다. 풀다운 트랜지스터(N1003)는 제 1전도형의 엔모스 트랜지스터이다.
따라서, 본 발명의 제 4실시예에 따른 지연부(1000)는 제 1멀티플랙서부(200)의 출력신호(iclk)에 응답하여 제 1멀티플랙서부(100)의 출력신호(iouten)를 소정시간 지연한 후 출력하고, 제 1멀티플랙서부(100)의 출력신호(iouten)가 논리레벨 "하이"일 때 풀다운 트랜지스터(N1001)가 턴온되므로 상기 출력단을 접지(Vss)레벨로 풀다운시키다.
본 발명의 제 1및 제 2실시예에 따른 데이터 출력버퍼 제어회로에서는 데이터 출력버퍼를 인에이블시키는 경로가 데이터 출력 경로보다 지연될 경우 첫 번째 데이타의 유효 윈도우(valid window)를 축소시킬 위험이 있다. 데이터는 미리 도착해 있는데 데이터 출력버퍼 제어신호(DOFF)에 의해 출력드라이버가 늦게 인에이블될 경우가 이에 해당된다. 이 경우 첫번째 데이터는 데이터 출력 경로와 데이터 출력버퍼 인에이블 경로의 지연만큼 유효 윈도우가 축소될 것이다. 따라서, 이러한 위험을 방지하기 위해 본 발명의 제 3 및 제 4실시예에서와 같이 지연부의 출력단에 풀다운 트랜지스터를 추가하였다.
도 10은 본 발명의 제 1실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 타이밍도이고, 도 11는 본 발명의 제 3실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 타이밍도로서, 컬럼 액세스 스트로브신호의 대기시간(CL:CAS Latency)이 2일때 데이터 출력버퍼를 인에이블 및 디스에이블시키는 타이밍을 나타낸다.
본 발명의 제 1 내지 제 4실시예에 따른 데이터 출력버퍼 제어회로는, 도 10 및 도 11에 나타낸 바와 같이, 제 2멀티플랙서부(200)의 출력신호(iouten)에 의해 논리레벨 "로우"의 데이터 출력버퍼 제어신호(DOFF)를 발생시킨다.
그리고, 본 발명의 제 3실시예에 따른 데이터 출력버퍼 제어회로는, 도 11에 나타낸 바와 같이, 제 2멀티플랙서부(200)의 출력신호(iouten)의 상승엣지에서 논리레벨 "로우"의 데이터 출력버퍼 제어신호(DOFF)를 발생시켜서 첫 번째 데이타가 출력되기 0.5*tCK 이전에 데이터 출력버퍼를 인에이블시킨다. 이는 제 2멀티플랙서부(200)의 출력신호(iouten)의 지연없이 풀다운 트랜지스터(N901)를 턴온시켜 지연부의 출력단을 논리레벨 "로우"로 풀다운시킴으로써 가능하게 된다. 따라서, 상술한 바와 같은 유효 윈도우 축소의 위험성이 방지된다.
이상에서 상세히 설명한 바와 같이 본 발명에 의하면, 데이터 출력버퍼를 디스에이블시키는 회로를 단축하여 데이터 출력버퍼를 디스에이블시키는 경로(tHZ) 마진을 보다 많이 확보함으로써, 데이터 출력버퍼를 디스에이블시키는 경로(tHZ)에 대한 스팩을 맞추기가 용이해질 뿐만아니라 면적을 줄일 수 있는 효과가 있다.
또한, 본 발명은 출력버퍼를 인에이블 및 디스에이블 시키는 제어신호를 만들기 위해 종래 방식처럼 클럭을 사용하지 않으므로 전류 소모도 줄일수 있고, 이로 인해 그 만큼 전원(DC) 전류에 대한 마진이 향상된다.
도 1은 종래의 데이터 출력버퍼의 스팩을 설명하기 위한 도면.
도 2는 종래의 데이터 출력버퍼 제어회로를 설명하기 위한 회로도.
도 3은 종래의 데이터 출력버퍼 제어회로를 설명하기 위한 타이밍도.
도 4는 본 발명에 의한 제 1실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 회로도.
도 5는 도 4의 멀티플렉서부의 다른 실시예를 보인 회로도.
도 6은 본 발명의 제 2실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 회로도.
도 7은 도 6의 지연부의 다른 실시예를 보인 회로도.
도 8는 본 발명에 의한 제 3실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 회로도.
도 9은 본 발명에 의한 제 4실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 회로도.
도 10은 본 발명의 제 1실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 타이밍도.
도 11는 본 발명의 제 3실시예에 따른 데이터 출력버퍼 제어회로를 설명하기 위한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1멀티플렉서부 200: 제 2멀티플렉서부
300 : 제어부 400 : 풀업부
500 : 래치부

Claims (16)

  1. 데이터 출력버퍼의 인에이블 및 디스에이블을 제어하는 데이터 출력버퍼 제어회로에 있어서,
    카스 레이턴시 신호에 응답하여 라이징 클럭신호와 폴링 클럭신호 중 하나를 선택적으로 출력하는 제 1멀티플렉서부;
    상기 카스 레이턴시 신호에 응답하여 제 1필터링신호 및 제 2필터링신호 중 하나를 선택적으로 출력하는 제 2멀티플렉서부;
    상기 제 1멀티플렉서부의 출력신호에 응답하여 제 2멀티플렉서부의 출력신호를 소정시간 지연하여 출력하는 지연부;
    파워업신호, 래치신호 및 라이트/리드 제어신호에 응답하여 상기 지연부 출력단을 전원전압 레벨로 풀업시키기 위한 풀업부; 및
    상기 지연부에서 전송되어 온 신호를 래치한 후 데이터 출력버퍼 제어신호를 발생하는 래치부를 구비하며,
    상기 데이타 출력버퍼로부터 데이타가 출력되는 시점보다 상기 데이타 출력 버퍼의 인에이블 시점을 결정하는 상기 데이타 출력버퍼 제어신호의 생성 시점이 더 빠른 것을 특징으로 데이터 출력버퍼 제어회로.
  2. 제 1 항에 있어서,
    상기 제 1멀티플랙서부는 상기 카스 레이턴시 신호를 반전하는 제 1인버터와, 상기 클럭신호 및 제 1인버터의 출력신호에 응답하여 상기 라이징 클럭신호를 바이패스시키는 제 1전송게이트와, 상기 클럭신호 및 제 1인버터의 출력신호에 응답하여 상기 폴링 클럭신호를 바이패스시키는 제 2전송게이트로 구성되는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  3. 제 1 항에 있어서,
    상기 제 2멀티플랙서부는 상기 카스 레이턴시 신호를 반전하는 제 2인버터와, 상기 클럭신호 및 제 2인버터의 출력신호에 응답하여 상기 제 1필터링신호를 바이패스시키는 제 3전송게이트와, 상기 카스 레이턴시 신호 및 제 2인버터의 출력신호에 응답하여 상기 제 2필터링신호를 바이패스시키는 제 4전송게이트로 구성되는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  4. 제 1 항에 있어서,
    상기 제 1및 제 2멀티플랙서부는 각각이 상기 카스 레이턴시 신호를 반전하는 제 2인버터와, 상기 라이징 클럭신호 또는 상기 제 1필터링신호와 상기 카스 레이턴시 신호를 입력으로 하는 제 1낸드게이트와, 상기 제 2인버터의 출력신호와 상기 폴링 클럭신호 또는 상기 제 2필터링신호를 입력으로 하는 제 2낸드게이트와, 상기 제 1및 제 2낸드게이트의 출력을 입력으로 하는 제 3낸드게이트로 구성되는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  5. 제 1 항에 있어서,
    상기 지연부는 상기 제 2멀티플렉서부의 출력신호를 클럭신호 주기의 0.5배만큼 지연하여 출력하는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  6. 제 1 항에 있어서,
    상기 지연부는 제 1멀티플렉서부의 출력신호를 반전하는 제 3인버터와, 상기 제 2멀티플렉서부의 출력신호를 반전하는 제 4인버터와, 상기 제 3인버터의 출력신호에 응답하여 상기 제 4인버터의 출력신호를 바이패스시키는 제 5전송게이트로 구성되는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  7. 제 6 항에 있어서,
    상기 지연부는 출력단과 접지사이에 결합되며 상기 제 2멀티플렉서의 출력신호에 의해 구동되어 상기 출력단의 전위를 접지레벨로 풀다운시키는 풀다운 트랜지스터를 더 포함하는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  8. 제 7 항에 있어서,
    상기 풀다운 트랜지스터는 제 1전도형 모스트랜지스터인 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  9. 제 1 항에 있어서,
    상기 지연부는 상기 제 1멀티플렉서부의 출력신호를 반전하는 제 5인버터와, 일단을 통해 전원전압을 공급받고, 상기 제 5인버터의 출력신호에 의해 구동되는 제 1피모스 트랜지스터와, 상기 제 1피모스 트랜지스터의 타단과 출력단 사이에 결합되어 상기 제 2멀티플렉서부의 출력신호에 의해 구동되는 제 2피모스 트랜지스터와, 상기 출력단에 일단이 결합되어 상기 제 2멀티플렉서부의 출력신호에 의해 구동되는 제 1엔모스 트랜지스터와, 상기 제 1엔모스 트랜지스터의 타단과 접지사이에 결합되어 상기 제 1멀티플랙서부의 출력신호에 의해 구동되는 제 2엔모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  10. 제 9 항에 있어서,
    상기 지연부는 상기 출력단과 접지사이에 결합되며 상기 제 2멀티플렉서의 출력신호에 의해 구동되어 상기 출력단의 전위를 접지레벨로 풀다운시키는 풀다운 트랜지스터를 더 포함하는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  11. 제 10 항에 있어서,
    상기 풀다운 트랜지스터는 제 1전도형 모스 트랜지스터인 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  12. 제 1 항에 있어서,
    상기 지연부는 상기 제 1멀티플렉서부의 출력신호를 반전하는 제 6인버터와, 일단을 통해 전원전압을 공급받고, 상기 제 2멀티플렉서부의 출력신호에 의해 구동되는 제 3피모스 트랜지스터와, 상기 제 3피모스의 트랜지스터와 출력단 사이에 결합되어 상기 제 6인버터의 출력신호에 의해 구동되는 제 4피모스 트랜지스터와, 상기 출력단에 일단이 결합되고 상기 제 1멀티플렉서부의 출력신호에 의해 구동되는 제 3엔모스 트랜지스터와, 상기 제 3엔모스 트랜지스터의 타단과 접지사이에 결합되어 상기 제 2멀티플렉서부의 출력신호에 의해 구동되는 제 4엔모스 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  13. 제 1 항에 있어서,
    상기 풀업부는 파워업신호와 래치신호를 입력으로 하는 제 1노어게이트와, 라이트/리드 제어신호를 반전하는 제 7인버터와, 상기 제 7인버터의 출력신호에 의해 구동되어 상기 지연부의 출력단을 전원전압레벨로 풀업하기 위한 제 1풀업 트랜지스터와, 상기 제 1노어게이트의 출력신호에 의해 구동되어 상기 지연부의 출력단을 전원전압레벨로 풀업하기 위한 제 2풀업 트랜지스터로 구성되는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  14. 제 13 항에 있어서,
    상기 제 1및 제 2풀업 트랜지스터는 제 2전도형 모스트랜지스터인 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  15. 제 1 항에 있어서,
    상기 래치부는 상기 지연부의 출력신호를 래치하는 래치회로와, 상기 래치회로의 출력신호를 반전하여 데이터 출력버퍼를 인에이블 및 디스에이블 시키기 위한 제어신호로서 출력하는 제 8인버터로 구성되는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  16. 제 15 항에 있어서,
    상기 래치회로는 상기 지연부의 출력신호를 반전하는 제 9인버터와, 상기 제 9인버터의 출력신호를 반전하여 상기 제 9인버터의 입력으로 출력하는 제 10인버터로 구성되는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
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