KR20000038480A - 칩 면적이 작고 전력소모가 적은 데이터 출력버퍼 제어회로 및이를 구비하는 이중 데이터율 동기식 디램 - Google Patents

칩 면적이 작고 전력소모가 적은 데이터 출력버퍼 제어회로 및이를 구비하는 이중 데이터율 동기식 디램 Download PDF

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Abstract

칩 면적이 작고 전력소모가 적은 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램이 개시된다. 상기 데이터 출력버퍼 제어회로는, 버스트 종료신호, CAS 레이턴시, 및 제1내부클럭에 응답하여 하나의 제1레이턴시 정보신호를 발생하는 제1레이턴시 회로, 상기 CAS 레이턴시, 상기 제1레이턴시 정보신호, 및 상기 제1내부클럭에 응답하여 하나의 제2레이턴시 정보신호를 발생하는 제2레이턴시 회로, 상기 제1레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제1레이턴시 정보신호를 출력하는 제1반전 버퍼부, 상기 제2레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제2레이턴시 정보신호를 출력하는 제2반전 버퍼부, 제2 및 제3내부클럭, 상기 CAS 레이턴시, 상기 반전버퍼링된 제1레이턴시 정보신호에 응답하여 출력버퍼 제어신호를 발생하는 데이터 출력제어부, 및 상기 CAS 레이턴시, 상기 제2 및 제3내부클럭, 상기 반전버퍼링된 제2레이턴시 정보신호, 및 상기 제1레이턴시 정보신호의 지연신호에 응답하여 데이터 스트로브 제어신호들을 발생하는 데이터 스트로브 제어부를 구비하는 것을 특징으로 한다.

Description

칩 면적이 작고 전력소모가 적은 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램
본 발명은 이중 데이터율 동기식 디램에 관한 것으로, 특히 이중 데이터율 동기식 디램의 데이터 출력버퍼 제어회로에 관한 것이다.
동기식 디램(Synchronous DRAM)은 데이터 출력시 동작주파수를 높이기 위해 CAS 레이턴시(CAS Latency) 기능을 사용하며, 일반적으로 이중 데이터율(Dual Data Rate) 동기식 디램과 단일 데이터율(Single Data Rate) 동기식 디램이 공히 CAS 레이턴시 기능을 갖는다. 도 1에 이중 데이터율 동기식 디램에서 CAS 레이턴시에 따라 데이터가 출력되는 방법이 도시되어 있다. 이를 참조하면 이중 데이터율 동기식 디램에서는 단일 데이터율 동기식 디램과 달리 클럭(CLK)의 상승에지와 하강에지에서 데이터(DOUT)가 모두 출력된다. 이에 따라 이중 데이터율 동기식 디램에서의 CAS 레이턴시는 1.5CLK, 2.0CLK, 2.5CLK로 구성된다. 좀더 설명하면 독출명령후, 즉 칩 선택신호(CSB)가 논리"로우"로 엑티브되고 칼럼어드레스 스트로브 신호(CASB)가 논리"로우"로 엑티브되고 기입신호(WEB)가 논리"하이"로 넌엑티브된 다음, 1.5CLK, 2.0CLK, 2.5CLK 후에 데이터(DOUT)이 출력된다.
따라서 상술한 바와 같이 이중 데이터율 동기식 디램에서는 CAS 레이턴시에 따라 데이터가 출력되는 시점이 다르며, 따라서 이중 데이터율 동기식 디램은 데이터 출력시점을 제어하기 위한 데이터 출력버퍼 제어회로를 포함하고 있다.
도 2는 이중 데이터율 동기식 디램에서 종래의 데이터 출력버퍼 제어회로의 블락도이다.
도 2를 참조하면, 상기 종래의 데이터 출력버퍼 제어회로는, 데이터 출력버퍼(215)를 제어하기 위해, 제1레이턴시 회로(201), 제2레이턴시 회로(203), 제1반전 버퍼부(205), 제2반전 버퍼부(207), 데이터 출력제어부(209), 데이터 스트로브 제어부(211), 데이터 스트로브 신호 발생부(213)을 구비한다.
상기 제1레이턴시 회로(201)은, 독출명령(PC/PWR), 버스트 종료신호(COSI), CAS 레이턴시(CL1.5/2/2.5), 및 내부클럭(CLK_FD)에 응답하여 제1레이턴시 정보신호들(Latency_f, Latency_s, Latencyd_f, Latencyd_s)를 발생한다. 상기 제2레이턴시 회로(203)은, 독출명령(PCA/PWR), 상기 CAS 레이턴시(CL1.5/2/2.5), 상기 제1레이턴시 정보신호들(Latency_f, Latency_s), 및 상기 내부클럭(CLK_FD)에 응답하여 제2레이턴시 정보신호들(Latencyds_f, Latencyds_s)를 발생한다. 상기 제1반전 버퍼부(205)는, 상기 제1레이턴시 정보신호들(Latency_f, Latency_s)를 각각 반전버퍼링하여 반전버퍼링된 제1레이턴시 정보신호들(Ptrstb_f, Ptrstb_s)를 출력한다. 상기 제2반전 버퍼부(207)은, 상기 제2레이턴시 정보신호들(Latencyds_f, Latencyds_s)를 각각 반전버퍼링하여 반전버퍼링된 제2레이턴시 정보신호들(Ptrstdsb_f, Ptrstdsb_s)를 출력한다. 상기 데이터 출력제어부(209)는, 데이터 신호(DOi_F/S), 내부클럭(CLK_F/_S), 상기 CAS 레이턴시(CL1.5/2/2.5), 및 상기 반전버퍼링된 제1레이턴시 정보신호들(Ptrstb_f, Ptrstb_s)에 응답하여 출력버퍼 제어신호(Ptrst)를 발생한다. 상기 데이터 스트로브 제어부(211)은, 상기 CAS 레이턴시(CL1.5/2), 상기 내부클럭(CLK_F/_S), 상기 반전버퍼링된 제2레이턴시 정보신호들(Ptrstdsb_f, Ptrstdsb_s), 상기 제1레이턴시 정보신호들(Latencyd_f, Latencyd_s), 및 독출명령(PCR)에 응답하여 데이터 스트로브 제어신호들(Ptrstds, DSi)를 발생한다.
이에 따라 상기 데이터 스트로브 신호 발생부(213)은, 상기 데이터 스트로브 제어신호들(Ptrstds, DSi)에 응답하여 최종적인 데이터 스트로브 신호(DS out)을 발생하고, 상기 데이터 출력버퍼(215)는 상기 출력버퍼 제어신호(Ptrst)에 응답하여 상기 데이터 스트로브 신호(DS out)에 따라 데이터(DOi)를 버퍼링하여 최종출력 데이터(DATA out)로서 출력한다.
도 3은 도 2에 도시된 상기 제1레이턴시 회로의 회로도이고, 도 4는 도 2에 도시된 상기 제2레이턴시 회로의 회로도이다. 도 5는 도 2에 도시된 상기 제1반전 버퍼부의 회로도이고, 도 6은 도 2에 도시된 상기 제2반전 버퍼부의 회로도이다. 또한 도 7은 도 2에 도시된 상기 데이터 스트로브 제어부의 회로도이고, 도 8은 도 2에 도시된 상기 데이터 출력 제어부의 회로도이다.
여기에서 상기 도 2 내지 도 8의 상세한 동작설명은 생략하겠으며, 참고로 도 9에 CAS 레이턴시가 1.5일 때 상기 종래의 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램의 동작 타이밍도가 도시되어 있다. 또한 도 10에 CAS 레이턴시가 2일 때 상기 종래의 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램의 동작 타이밍도가 도시되어 있다.
그런데 상술한 종래의 데이터 출력버퍼 제어회로에서는, 상기 데이터 스트로브 신호 발생부 및 상기 데이터 출력버퍼를 제어하기 위해, 13개의 제어신호들, 즉 상기 제1레이턴시 정보신호들(Latency_f, Latency_s, Latencyd_f, Latencyd_s), 상기 제2레이턴시 정보신호들(Latencyds_f, Latencyds_s), 상기 반전버퍼링된 제1레이턴시 정보신호들(Ptrstb_f, Ptrstb_s), 상기 반전버퍼링된 제2레이턴시 정보신호들(Ptrstdsb_f, Ptrstdsb_s), 상기 출력버퍼 제어신호(Ptrst), 및 상기 데이터 스트로브 제어신호들(Ptrstds, DSi)가 필요하도록 구성되어 있다. 즉 상기 13개의 제어신호들에 의해 CAS 레이턴시에 따른 데이터 출력시점이 제어되도록 구성되어 있다.
따라서 이중 데이터율 동기식 디램에 있어서 상기 종래의 데이터 출력버퍼 제어회로에서는, 상기 13개의 제어신호들을 발생하기 위한 많은 논리회로들이 필요하고 또한 논리회로들간에 신호들을 전달하기 위하여 많은 버스라인들이 필요하다. 이에 따라 상기 종래의 데이터 출력버퍼 제어회로는 칩 면적이 크고 전력소모가 많은 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 이중 데이터율 동기식 디램에서 칩 면적이 작고 또한 전력소모가 적은 데이터 출력버퍼 제어회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 칩 면적이 작고 또한 전력소모가 적은 데이터 출력버퍼 제어회로를 구비하는 이중 데이터율 동기식 디램을 제공하는 데 있다.
도 1은 이중 데이터율 동기식 디램에서 CAS 레이턴시에 따라 데이터가 출력되는 방법을 나타내는 도면
도 2는 이중 데이터율 동기식 디램에서 종래의 데이터 출력버퍼 제어회로의 블락도
도 3은 도 2에 도시된 제1레이턴시 회로의 회로도
도 4는 도 2에 도시된 제2레이턴시 회로의 회로도
도 5는 도 2에 도시된 제1반전 버퍼부의 회로도
도 6은 도 2에 도시된 제2반전 버퍼부의 회로도
도 7은 도 2에 도시된 데이터 스트로브 제어부의 회로도
도 8은 도 2에 도시된 데이터 출력 제어부의 회로도
도 9는 CAS 레이턴시가 1.5일 때 종래의 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램의 동작 타이밍도
도 10은 CAS 레이턴시가 2일 때 종래의 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램의 동작 타이밍도
도 11은 이중 데이터율 동기식 디램에서 본 발명에 따른 데이터 출력버퍼 제어회로의 블락도
도 12는 도 11에 도시된 제1레이턴시 회로의 회로도
도 13은 도 11에 도시된 제2레이턴시 회로의 회로도
도 14는 도 11에 도시된 제1반전 버퍼부의 회로도
도 15는 도 11에 도시된 제2반전 버퍼부의 회로도
도 16은 도 11에 도시된 데이터 스트로브 제어부의 회로도
도 17은 도 11에 도시된 데이터 출력 제어부의 회로도
도 18은 CAS 레이턴시가 1.5일 때 본 발명에 따른 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램의 동작 타이밍도
도 19는 CAS 레이턴시가 2일 때 본 발명에 따른 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램의 동작 타이밍도
상기 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 출력버퍼 제어회로는, 데이터 스트로브 제어신호들에 응답하여 최종적인 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생부와, 출력버퍼 제어신호에 응답하여 상기 데이터 스트로브 신호에 따라 출력 데이터를 버퍼링하여 외부로 출력하는 데이터 출력버퍼를 구비하는 이중 데이터율 동기식 디램에 대한 데이터 출력버퍼 제어회로에 있어서, 버스트 종료신호, CAS 레이턴시, 및 제1내부클럭에 응답하여 하나의 제1레이턴시 정보신호를 발생하는 제1레이턴시 회로; 상기 CAS 레이턴시, 상기 제1레이턴시 정보신호, 및 상기 제1내부클럭에 응답하여 하나의 제2레이턴시 정보신호를 발생하는 제2레이턴시 회로; 상기 제1레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제1레이턴시 정보신호를 출력하는 제1반전 버퍼부; 상기 제2레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제2레이턴시 정보신호를 출력하는 제2반전 버퍼부; 제2 및 제3내부클럭, 상기 CAS 레이턴시, 상기 반전버퍼링된 제1레이턴시 정보신호에 응답하여 상기 출력버퍼 제어신호를 발생하는 데이터 출력제어부; 및 상기 CAS 레이턴시, 상기 제2 및 제3내부클럭, 상기 반전버퍼링된 제2레이턴시 정보신호, 및 상기 제1레이턴시 정보신호의 지연신호에 응답하여 상기 데이터 스트로브 제어신호들을 발생하는 데이터 스트로브 제어부를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 이중 데이터율 동기식 디램은, 데이터 스트로브 제어신호들에 응답하여 최종적인 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생부; 출력버퍼 제어신호에 응답하여 상기 데이터 스트로브 신호에 따라 출력 데이터를 버퍼링하여 외부로 출력하는 데이터 출력버퍼; 및 상기 데이터 스트로브 제어신호들 및 상기 출력버퍼 제어신호를 발생하는 데이터 출력버퍼 제어회로를 구비하고,
상기 데이터 출력버퍼 제어회로는, 버스트 종료신호, CAS 레이턴시, 및 제1내부클럭에 응답하여 하나의 제1레이턴시 정보신호를 발생하는 제1레이턴시 회로; 상기 CAS 레이턴시, 상기 제1레이턴시 정보신호, 및 상기 제1내부클럭에 응답하여 하나의 제2레이턴시 정보신호를 발생하는 제2레이턴시 회로; 상기 제1레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제1레이턴시 정보신호를 출력하는 제1반전 버퍼부; 상기 제2레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제2레이턴시 정보신호를 출력하는 제2반전 버퍼부; 제2 및 제3내부클럭, 상기 CAS 레이턴시, 상기 반전버퍼링된 제1레이턴시 정보신호에 응답하여 상기 출력버퍼 제어신호를 발생하는 데이터 출력제어부; 및 상기 CAS 레이턴시, 상기 제2 및 제3내부클럭, 상기 반전버퍼링된 제2레이턴시 정보신호, 및 상기 제1레이턴시 정보신호의 지연신호에 응답하여 상기 데이터 스트로브 제어신호들을 발생하는 데이터 스트로브 제어부를 구비하는 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하겠다.
도 11은 이중 데이터율 동기식 디램에서 본 발명에 따른 데이터 출력버퍼 제어회로의 블락도이다.
도 11을 참조하면, 상기 본 발명에 따른 데이터 출력버퍼 제어회로는, 데이터 스트로브 신호 발생부(1113) 및 데이터 출력버퍼(1115)를 제어하기 위해, 제1레이턴시 회로(1101), 제2레이턴시 회로(1103), 제1반전 버퍼부(1105), 제2반전 버퍼부(1107), 데이터 출력제어부(1109), 데이터 스트로브 제어부(1111)을 구비한다.
상기 제1레이턴시 회로(1101)은, 독출명령(PC/PWR)이 인가되면 버스트 종료신호(COSI), CAS 레이턴시(CL1.5/2/2.5), 및 제1내부클럭(CLK_FD)에 응답하여 하나의 제1레이턴시 정보신호(Latency), 상기 제1레이턴시 정보신호의 지연신호(Latencyd), 및 내부 버스트 정보신호(COSR)을 발생한다. 상기 제2레이턴시 회로(1103)은, 독출명령(PCA/PWR)이 인가되면 상기 CAS 레이턴시(CL1.5/2/2.5), 상기 제1레이턴시 정보신호(Latency), 상기 내부 버스트 정보신호(COSR), 및 상기 제1내부클럭(CLK_FD)에 응답하여 하나의 제2레이턴시 정보신호(Latencyds)를 발생한다. 상기 제1반전 버퍼부(1105)는, 상기 제1레이턴시 정보신호(Latency)를 반전버퍼링하여 반전버퍼링된 제1레이턴시 정보신호(Ptrstb)를 출력한다. 상기 제2반전 버퍼부(1107)은, 상기 제2레이턴시 정보신호(Latencyds)를 반전버퍼링하여 반전버퍼링된 제2레이턴시 정보신호(Ptrstdsb)를 출력한다. 상기 데이터 출력제어부(1109)는, 데이터 신호(DOi_F/S), 제2 및 제3내부클럭(CLK_F/_S), 상기 CAS 레이턴시(CL1.5/2/2.5), 및 상기 반전버퍼링된 제1레이턴시 정보신호(Ptrstb)에 응답하여 출력버퍼 제어신호(Ptrst) 및 데이터(DOi)를 발생한다. 상기 데이터 스트로브 제어부(1111)은, 상기 CAS 레이턴시(CL1.5/2), 상기 제2 및 제3내부클럭(CLK_F/_S), 상기 반전버퍼링된 제2레이턴시 정보신호(Ptrstdsb), 상기 제1레이턴시 정보신호의 지연신호(Latencyd), 및 독출명령(PCR)에 응답하여 데이터 스트로브 제어신호들(Ptrstds, DSi)를 발생한다.
상기 데이터 스트로브 신호 발생부(1113)은, 상기 데이터 스트로브 제어신호들(Ptrstds, DSi)에 응답하여 최종적인 데이터 스트로브 신호(DS out)을 발생하고, 상기 데이터 출력버퍼(1115)는 상기 출력버퍼 제어신호(Ptrst)에 응답하여 상기 데이터 스트로브 신호(DS out)에 따라 상기 데이터(DOi)를 버퍼링하여 최종출력 데이터(DATA out)로서 출력한다.
결론적으로 상기 본 발명에 따른 데이터 출력버퍼 제어회로에서는, 종래기술과 달리 하나의 제1레이턴시 정보신호(Latency), 하나의 제1레이턴시 정보신호에 대한 지연신호(Latencyd), 하나의 제2레이턴시 정보신호(Latencyds), 하나의 반전버퍼링된 제1레이턴시 정보신호(Ptrstb), 하나의 반전버퍼링된 제2레이턴시 정보신호(Ptrstdsb)만이 사용되도록 구성되어 있다.
따라서 상기 본 발명에 따른 데이터 출력버퍼 제어회로는 그 구성이 간단하고 칩 면적이 작으며 또한 전력소모가 감소되는 장점이 있다.
도 12는 도 11에 도시된 상기 제1레이턴시 회로의 회로도이고, 도 13은 도 11에 도시된 상기 제2레이턴시 회로의 회로도이다. 도 14는 도 11에 도시된 상기 제1반전 버퍼부의 회로도이고, 도 15는 도 11에 도시된 상기 제2반전 버퍼부의 회로도이다. 또한 도 16은 도 11에 도시된 상기 데이터 스트로브 제어부의 회로도이고, 도 17은 도 11에 도시된 상기 데이터 출력 제어부의 회로도이다.
이하 도 11 내지 도 17을 참조하여, 본 발명에 따른 데이터 출력버퍼 제어회로의 구성 및 동작을 좀더 살펴보겠다.
도 12를 참조하면, 제1레이턴시 회로에서는 독출명령(PC/PWR)이 "하이"로 인가되면 내부 버스트 정보신호(COSR)이 "하이"가 되고 이때 CAS 레이턴시가 1.5일 경우(CL1.5=1) 전송게이트(①)이 턴온되어 제1레이턴시 정보신호(Latency)가 "하이"로 인에이블된다. CAS 레이턴시가 2/2.5(CL2=1, 또는 CL2.5=1)일 경우에는 외부클럭(CLK)의 상승에지에서 발생되는 제2내부클럭(CLK_F)의 지연신호인 제1내부클럭(CLK_FD)가 "하이"가 될 때 전송게이트(②)가 턴온되어 상기 제1레이턴시 정보신호(Latency)가 "하이"로 인에이블된다.
또한 상기 독출명령(PC/PWR)이 종료되면, 즉 "로우"가 되면 상기 내부 버스트 정보신호(COSR)이 "로우"가 되고 이때 CAS 레이턴시가 1.5일 경우에는 상기 전송게이트(①)을 통해 상기 제1레이턴시 정보신호(Latency)가 "로우"로 디스에이블된다. CAS 레이턴시가 2/2.5일 경우에는 상기 제1내부클럭(CLK_FD)가 "하이"가 될 때 전송게이트(②)를 통해 상기 제1레이턴시 정보신호(Latency)가 "로우"로 디스에이블된다.
한편 제1레이턴시 정보신호의 지연신호(Latencyd)는, CAS 레이턴시가 1.5일 경우에는 상기 제1레이턴시 정보신호(Latency)가 "하이"로 인에이블된 다음 바로 "하이"로 인에이블되고, CAS 레이턴시가 2/2.5일 경우에는 상기 제1레이턴시 정보신호(Latency) 보다 반 클럭 지연되어 "하이"로 인에이블된다. 마찬가지로 상기 제1레이턴시 정보신호의 지연신호(Latencyd)는, CAS 레이턴시가 1.5일 경우에는 상기 제1레이턴시 정보신호(Latency)가 "로우"로 디스에이블된 다음 바로 "로우"로 디스에이블되고, CAS 레이턴시가 2/2.5일 경우에는 상기 제1레이턴시 정보신호(Latency) 보다 반 클럭 지연되어 "로우"로 디스에이블된다. 상기 제1레이턴시 정보신호의 지연신호(Latencyd)는 독출동작 후에 도 11에 도시된 데이터 스트로브 신호 발생부(1113)의 입력신호(DSiB)를 프리차지시키는 역할을 한다(도 16 참조).
도 13을 참조하면, 제2레이턴시 회로는, 인버터들(1301,1311), 오아게이트(1303), 낸드게이트(1305), 노아게이트들(1307,1309)로 구성되며, 독출명령(PCA/PWR)이 인가되면 CAS 레이턴시(CL1), 제1레이턴시 정보신호(Latency), 내부 버스트 정보신호(COSR)에 응답하여 하나의 제2레이턴시 정보신호(Latencyds)를 발생한다.
도 14를 참조하면, 제1반전 버퍼부는, 직렬연결된 홀수개의 인버터들(1401,1403,1405)로 구성되며, 제1레이턴시 정보신호(Latency)를 반전버퍼링하여 반전버퍼링된 제1레이턴시 정보신호(Ptrstb)를 출력한다.
도 15를 참조하면, 제2반전 버퍼부는, 직렬연결된 홀수개의 인버터들(1501,1503,1505)로 구성되며, 제2레이턴시 정보신호(Latencyds)를 반전버퍼링하여 반전버퍼링된 제2레이턴시 정보신호(Ptrstdsb)를 출력한다.
도 16을 참조하면, 데이터 스트로브 제어부에서는 CAS 레이턴시에 의해 데이터 스트로브 제어신호(Ptrstds)가 제어된다. 즉 CAS 레이턴시가 1.5/2.5일 경우에는 CL2가 "로우"이므로 전송게이트(③)이 턴오프되고 전송게이트들(④,⑤)는 제2내부클럭(CLK_F) 및 제3내부클럭(CLK_S)에 따라 턴온된다. 이에 따라 상기 전송게이트들(④,⑤)를 통해 전달된 신호가 상기 데이터 스트로브 제어신호(Ptrstds)로서 출력된다. 한편 CAS 레이턴시가 2일 경우에는 CL1.5가 "로우"이고 CL2가 "하이"이므로 전송게이트(③)이 턴온되고 전송게이트들(④,⑤)는 턴오프된다. 이에 따라 상기 전송게이트(③)을 통해 전달된 신호가 상기 데이터 스트로브 제어신호(Ptrstds)로서 출력된다.
도 17을 참조하면, 데이터 출력 제어부에서는 상기 데이터 스트로브 제어부에서와 마찬가지로 CAS 레이턴시에 의해 출력버퍼 제어신호(Ptrst)가 제어된다. 즉 CAS 레이턴시가 1.5/2.5일 경우에는 CL2가 "로우"이므로 전송게이트(⑥)이 턴오프되고 전송게이트들(⑦,⑧)은 제2내부클럭(CLK_F) 및 제3내부클럭(CLK_S)에 따라 턴온된다. 이에 따라 상기 전송게이트들(⑦,⑧)을 통해 전달된 신호가 상기 출력버퍼 제어신호(Ptrst)로서 출력된다. 한편 CAS 레이턴시가 2일 경우에는 CL1.5가 "로우"이고 CL2가 "하이"이므로 전송게이트(⑥)이 턴온되고 전송게이트들(⑦,⑧)은 턴오프된다. 이에 따라 상기 전송게이트(⑥)을 통해 전달된 신호가 상기 출력버퍼 제어신호(Ptrst)로서 출력된다.
도 18은 CAS 레이턴시가 1.5일 때 상기 본 발명에 따른 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램의 동작 타이밍도이다.
도 18에 도시된 타이밍도를 참조하여 CAS 레이턴시가 1.5일 경우 본 발명에 따른 데이터 출력버퍼 제어회로의 동작을 상세히 설명하면 다음과 같다. CL1.5이므로 CL2는 "로우"로 디스에이블되고 이에 따라 도 16의 데이터 스트로브 제어부의 전송게이트(③)이 턴오프된다. 독출명령이 입력되면 CLK_F가 "하이"인 상태에서 PCR이 "하이"로 인에이블되어 노드(ⓐ)가 "하이"로 되고, 이후 반클럭 뒤에 CLK_S가 "하이"가 되면 PTRSTDS가 "하이"로 되어 도 11에 도시된 데이터 스트로브 신호 발생부(1113)이 동작된다. 버스트 독출이 진행중일 때에는 노드(ⓐ)가 "하이" 상태를 유지하므로 PTRSTDS 역시 "하이" 상태를 유지하여 상기 데이터 스트로브 신호 발생부(1113)의 동작을 유지한다. 버스트 독출이 끝나게 되면 COSR에 의해 Latency가 "로우"로 디스에이블되고 이에 따라 Latencyds 역시 "로우"가 되며 이에 의해 PTRSTDSB 역시 "하이"가 된다. 그리고 CLK_F가 "하이"가 되면 노드(ⓐ)가 "로우"로 디스에이블되고, 반클럭 후에 CLK_S가 "하이"로 인에이블되면 PTRSTDS가 "로우"로 디스에이블되어 상기 데이터 스트로브 신호 발생부(1113)의 동작을 오프시킨다.
한편 독출명령이 입력되면 COSR이 "하이"가 되고 CL1.5일 경우 Latency는 클럭의 지연없이 "하이"로 인에이블된다. 이에 따라 도 17의 데이터 출력 제어부의 전송게이트(⑥)이 턴오프되고 전송게이트들(⑦,⑧)이 CLK_F 및 CLK_S에 따라 턴온된다. 즉 CLK_F가 "로우"인 상태에서 PTRSTB가 "로우"가 되고 CLK_F가 "하이"가 되면 노드(ⓑ)가 "하이"로 되고, 반클럭 뒤에 CLK_S가 "하이"가 되면 전송게이트(⑧)이 턴온되어 PTRST가 "하이"로 인에이블된다. 그리고 버스트 독출이 진행중일 때에는 노드(⑧)이 "하이" 상태를 유지하므로 PTRST 역시 "하이" 상태를 유지하며, 버스트 독출이 끝나게 되면 COSR에 의해 Latency가 "로우"로 디스에이블되고 이에 따라 PTRSTB 역시 "하이"가 된다. 마찬가지로 CLK_F가 "하이"가 되면 전송게이트(⑦)을 통해 노드(ⓑ)가 "로우"로 디스에이블되고 CLK_S가 "하이"가 되면 PTRST가 "로우"로 디스에이블되어 도 11에 도시된 데이터 출력버퍼(1115)의 동작을 오프시킨다.
도 19는 CAS 레이턴시가 2일 때 상기 본 발명에 따른 데이터 출력버퍼 제어회로 및 이를 구비하는 이중 데이터율 동기식 디램의 동작 타이밍도이다.
도 19에 도시된 타이밍도를 참조하여 CAS 레이턴시가 2일 경우 본 발명에 따른 데이터 출력버퍼 제어회로의 동작을 상세히 설명하면 다음과 같다. CL2가 "하이"이고 CL1.5가 "로우"이므로 도 16의 데이터 스트로브 제어부의 전송게이트(③)이 CLK_F에 따라 턴온되고 전송게이트들(④,⑤)는 턴오프된다. 독출명령 입력후 PCA에 의해 Latencyds가 "하이"가 되고 이에 의해 PTRSTDSB는 "로우"가 된다. 그리고 다음 클럭(CLK)의 상승에지에서 CLK_F가 "하이"가 되면 전송게이트(③)이 턴온되어 PTRSTDS가 "하이"로 인에이블되어 상기 데이터 스트로브 신호 발생부(1113)이 동작된다. 버스트 독출이 종료되면 COSR에 의해 Latency가 "로우"로 디스에이블되고 이 신호에 의해 Latencyds 역시 "로우"가 되며 이에 따라 PTRSTDSB 역시 "하이"가 된다. 마찬가지로 CLK_F가 "하이"가 되면 전송게이트(③)을 통해 PTRSTDS가 "로우"로 디스에이블되어 상기 데이터 스트로브 신호 발생부(1113)의 동작을 오프시킨다.
한편 독출명령에 의해 COSR이 "하이"가 되면 한 클럭 지연후에 CLK_FD에 의해 Latency가 "하이"로 인에이블된다. 또한 이 신호에 의해 PTRSTB가 "로우"로 되고 CL2에 의해 전송게이트(⑥)이 턴온되고 전송게이트(⑦,⑧)이 턴오프된다. 따라서 CLK_F가 "하이"가 되면 PTRST가 "하이"가 되어 도 11에 도시된 데이터 출력버퍼(1115)가 동작되고, 버스트 독출이 종료되면 COSR에 의해 Latency가 한 클럭 지연되어 "로우"로 디스에이블되며 이에 의해 PTRSTB 역시 "하이"가 된다. 또한 CLK_F가 "하이"가 되면 전송게이트(⑥)이 턴온되어 PTRST가 "로우"로 디스에이블되고 이에 따라 상기 데이터 출력버퍼(1115)의 동작이 오프된다.
상술하였듯이 상기 본 발명에 따른 데이터 출력버퍼 제어회로에서는, 종래기술과 달리 하나의 제1레이턴시 정보신호(Latency), 하나의 제1레이턴시 정보신호에 대한 지연신호(Latencyd), 하나의 제2레이턴시 정보신호(Latencyds), 하나의 반전버퍼링된 제1레이턴시 정보신호(Ptrstb), 하나의 반전버퍼링된 제2레이턴시 정보신호(Ptrstdsb)만이 사용되도록 구성되어 있다.
따라서 상기 본 발명에 따른 데이터 출력버퍼 제어회로는 그 구성이 간단하고 칩 면적이 작으며 또한 전력소모가 감소되는 장점이 있다. 이에 따라 상기 데이터 출력버퍼 제어회로를 구비하는 이중 데이터율 동기식 디램은 칩 면적이 감소되며 또한 전력소모가 감소된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
결론적으로 상기 본 발명에 따른 데이터 출력버퍼 제어회로는 그 구성이 간단하고 칩 면적이 작으며 또한 전력소모가 감소되는 장점이 있으며, 이에 따라 상기 데이터 출력버퍼 제어회로를 구비하는 이중 데이터율 동기식 디램은 칩 면적이 감소되며 또한 전력소모가 감소된다.

Claims (2)

  1. 데이터 스트로브 제어신호들에 응답하여 최종적인 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생부와, 출력버퍼 제어신호에 응답하여 상기 데이터 스트로브 신호에 따라 출력 데이터를 버퍼링하여 외부로 출력하는 데이터 출력버퍼를 구비하는 이중 데이터율 동기식 디램에 대한 데이터 출력버퍼 제어회로에 있어서,
    버스트 종료신호, CAS 레이턴시, 및 제1내부클럭에 응답하여 하나의 제1레이턴시 정보신호를 발생하는 제1레이턴시 회로;
    상기 CAS 레이턴시, 상기 제1레이턴시 정보신호, 및 상기 제1내부클럭에 응답하여 하나의 제2레이턴시 정보신호를 발생하는 제2레이턴시 회로;
    상기 제1레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제1레이턴시 정보신호를 출력하는 제1반전 버퍼부;
    상기 제2레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제2레이턴시 정보신호를 출력하는 제2반전 버퍼부;
    제2 및 제3내부클럭, 상기 CAS 레이턴시, 상기 반전버퍼링된 제1레이턴시 정보신호에 응답하여 상기 출력버퍼 제어신호를 발생하는 데이터 출력제어부; 및
    상기 CAS 레이턴시, 상기 제2 및 제3내부클럭, 상기 반전버퍼링된 제2레이턴시 정보신호, 및 상기 제1레이턴시 정보신호의 지연신호에 응답하여 상기 데이터 스트로브 제어신호들을 발생하는 데이터 스트로브 제어부를 구비하는 것을 특징으로 하는 데이터 출력버퍼 제어회로.
  2. 데이터 스트로브 제어신호들에 응답하여 최종적인 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생부;
    출력버퍼 제어신호에 응답하여 상기 데이터 스트로브 신호에 따라 출력 데이터를 버퍼링하여 외부로 출력하는 데이터 출력버퍼; 및
    상기 데이터 스트로브 제어신호들 및 상기 출력버퍼 제어신호를 발생하는 데이터 출력버퍼 제어회로를 구비하고,
    상기 데이터 출력버퍼 제어회로는,
    버스트 종료신호, CAS 레이턴시, 및 제1내부클럭에 응답하여 하나의 제1레이턴시 정보신호를 발생하는 제1레이턴시 회로;
    상기 CAS 레이턴시, 상기 제1레이턴시 정보신호, 및 상기 제1내부클럭에 응답하여 하나의 제2레이턴시 정보신호를 발생하는 제2레이턴시 회로;
    상기 제1레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제1레이턴시 정보신호를 출력하는 제1반전 버퍼부;
    상기 제2레이턴시 정보신호를 반전버퍼링하여 반전버퍼링된 제2레이턴시 정보신호를 출력하는 제2반전 버퍼부;
    제2 및 제3내부클럭, 상기 CAS 레이턴시, 상기 반전버퍼링된 제1레이턴시 정보신호에 응답하여 상기 출력버퍼 제어신호를 발생하는 데이터 출력제어부; 및
    상기 CAS 레이턴시, 상기 제2 및 제3내부클럭, 상기 반전버퍼링된 제2레이턴시 정보신호, 및 상기 제1레이턴시 정보신호의 지연신호에 응답하여 상기 데이터 스트로브 제어신호들을 발생하는 데이터 스트로브 제어부를 구비하는 것을 특징으로 하는 이중 데이터율 동기식 디램.
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* Cited by examiner, † Cited by third party
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US7259595B2 (en) 2004-06-03 2007-08-21 Samsung Electronics Co., Ltd. Circuit and method for detecting frequency of clock signal and latency signal generation circuit of semiconductor memory device with the circuit

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