KR100260851B1 - 고속 판독-수정-기입 기능을 갖는 반도체 메모리장치 - Google Patents

고속 판독-수정-기입 기능을 갖는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 데이타가 판독되고, 수정되고 정정된 후에 기입되는 동기화 반도체 메모리 장치를 제공하고, 이 메모리 장치는 상기 판독 데이타를 전송하는 판독 데이타 버스 및 상기 기입된 데이타를 전송하는 기입 데이타 버스를 포함한다. 메모리 장치에서, 제2 판독-수정-기입(RMW)는 싸이클은 제1 RMW 싸이클증에 시작할 수 있어서 메모리 장치는 연속적인 RMW 동작에서 RMW 시간을 감소시키고 RMW 동작의 속도를 증가시킨다.

Description

고속 판독-수정-기입 기능을 갖는 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 클럭-동기화판독-수정-기입(RMW)를 고속으로 수행하는 반도체 메모리 장치에 관한 것이다.
동기화 반도체 메모리는 고속 입력/출력 인터페이스를 위해 장려되어 왔다. 그러나, 메모리 장치는 그래픽 사용을 위해 중요한 판독-수정-기입(RMW)의 고속이 아니라는 문제를 갖는다. 판독-수정-기입(RMW)은 데이타가 메모리로부터 판독된 이후에, 그래팩 제어기 또는 CPU는 수정되고 정정된 데이타의 후속 재기입 동작을 위해 수정 및 정정하는 기능을 한다. 판독-수정-기입(RMW)는 색을 반전시키고, 화상의 패턴을 블링킹(blinking)하고, CRT 디스플레이상에 이들 두가지를 하는 등의 목적을 위해 사용된다.
도 1은 종래의 동기화 반도체 메모리를 도시한 회로도이다. 도 1에서, 회로는 제1 클럭 CLK의 셋업 타이밍과 동기하는 어드레스 신호를 래치하는 플립-플롭을 갖는다. 이들 어드레스 신호는 어드레스 신호를 디코딩하기 위한 어드레스 디코딩 회로(2)에 입력된다. 디코드된 어드레스 신호는 다음에 제2 클럭 CLK2의 타이밍에서 신호를 래치하는 래치 회로(3)에 입력된다. 래치 회로(3)은 열 선택 신호 YSW를 출력한다.
반대로, RAS, CAS, WE 등과 같은 제어 신호는 디코딩 회로(11)에서 디코드되고, 여기서, RAS는 행 어드레스 스트로브 신호를 의미하고, CAS는 열 어드레스 스트로브 신호를 의미하고, WE는 기입 인에이블 신호를 의미한다. 디코딩 회로(11)로부터 출력된 신호는 그 다음에 판독 명령 회로(12)로 래치되고 지연 회로(16)에서 신호를 디코딩하는 시간만큼 지연된 지연된 제1 클럭의 타이밍에서 기입 명령 회로(13)으로 래치된다.
판독 명령 회로(12)로부터 공급된 판독 명령의 입력시에, 판독 제어 회로(14)는 판독 증폭기로 하여금 열 선택 신호 YSW에 의해 선택된 감지 증폭기로부터 출력된 데이타를 증폭시키게 한다. 판독 증폭기(7)로 증폭된 데이타는 판독 제어 회로(14)로부터 출력된 제3 클럭 CLK3의 셋업 타이밍에서 입력/출력 핀 DQ에 출력된다. 동시에, 기입 명령을 중지하기 위해 신호가 기입 제어 회로(15)에 입력된다.
기입 동작에서, 기입 제어 회로(15)는 제1 클럭 CLK가 상승될 때 입력 버퍼(10)에 의해 입력된 데이타의 기입 동작을 위해 기입 증폭기(9) 및 기입 스위치(WSW)를 제어한다. 이 때에, 신호가 판독 명령의 상부까지 판독 제어 회로(14)에 입력된다.
상기 설명은 상술한 판독 및 기입 동작에서, 메모리 셀(5)는 행 디코더(4)로 선택된 워드 라인상에 데이타를 홀드하는데, 여기서, 데이타는 종래의 DRAM의 것과 유사하게 감지 증폭기(6)에 의해 증폭되었다고 가정한 것이다.
도 2는 도 1에 도시된 것과 같은 종래의 동기화 반도체 메모리의 동작을 도시한 타이밍 차트이다. 도 6에서, 판독 및 기입 명령은 제1 클럭 CLK의 셋업 타이밍에서 입력된다. 판독 명령(RCMD)는 클럭 번호 1의 타이밍에서 입력된다. 판독 명령이 입력된 후에, 데이타는 종래의 DRAM과 유사하게 열 선택 신호(YSW)의 셋업 타이밍에서 판독된다.
판독된 데이타는 다음에 클럭 번호 3의 타이밍에서 판독-데이타 RD1으로서 출력된다. 클럭 번호 1과 클럭 번호 3사이에 정해진 시간 주기는 CAS 지속 시간이 도 2에 도시한 바와 같이 3(CL=3)과 동일하다는 것을 의미한다. 현재의 기술은 100MHz 주파수, 또는 10㎱ 클럭 주기의 조건하에서 CL=3에서의 동작을 요구한다. 그러나, CAS 지속 시간이 1로 또는 CL=1로 설정되면, 최대 동작 주파수는 33MHz일 것이다. 이러한 낮은 동작 주파수는 메모리 장치의 나쁜 성능을 유발시킨다. 그러므로, CAS 지속 시간이 도 2에 도시한 바와 같이 3(CL=3)으로 설정되는 것이 최상의 선택이다.
판독 데이타 RD1은 수정되고 정정된 후에 이 데이타를 재기입하기 위해 클럭 번호 4의 타이밍에서 그래픽 제어기, CPU와 같은 제어기에 공급된다. 이 기입 처리는 클럭 번호 6의 타이밍에서 이루어지는데, 왜냐 하면, 클럭 번호 6은 기입 명령을 입력할 수 있는 가장 빠른 타이밍이기 때문이다. 그럼에도 불구하고, 클럭 번호 5는 고 임피던스 상태에서 데이타 버스를 설정하는 필요성으로 인해 상기 목적에 적합하지 않다. 데이타 버스의 이러한 고 임피던스 상태는 메모리 구동 신호와 외부 제어기 구동 신호사이의 층돌을 피하도록 설정된다.
소정의 시간 주기가 클럭 번호 5로부터 지난 후에 고 임피던스 상태로 들어가기 위해 메모리는 데이타 버스를 구동시키는 것을 중지한다. 데이타 기입이 클럭 번호 5의 타이밍에서 이루어진다면, 제어기는 클럭 번호 5전에 데이타 버스를 구동시켜야 하는데, 왜냐 하면 클럭 번호 5가 상승하기 전에 셋업 시간을 만족시키기 위해 명령 및 데이타를 입력할 필요가 있기 때문이다.
실질적으로, 데이타 버스를 구동시키는 것을 중지하는 상술한 동작은 매모리 장치의 규격에 따라 이루어진다.
데이타 기입은 클럭 번호 6의 타이밍에서 입력된 명령에 의해 이루어진다. 즉, 이 데이타 기입은 열 선택 신호가 셋업되고 기입-스위치-신호(WSW)가 고 레벨에 있을 때의 시간 주기 동안 이루어진다. 데이타는 판독-수정-기입(RMW) 동작을 위해 데이타 버스를 통해 메모리로 공급되고, 다음 판독 명령의 입력이 클럭 번호 7의 타이밍에서 인에이블된다.
상술한 동기화 반도체 메모리에서, 데이타 버스는 데이타 기입과 데이타 판독을 위해 공통으로 서브(serve)한다. 결과적으로, 판독 명령 및 기입 명령 기능을 서로 배타적으로 할 필요가 있다. 또한, 판독 명령은 클럭 번호 1의 타이밍에서 입력되고 데이타는 외부 제어기에 공급되고 그 다음에 수정된 데이타는 클럭 번호 6의 타이밍에서 기입될 필요가 있다. 또한, 클럭 번호 7의 타이밍에서 다음 판독을 수행할 필요가 있다.
상술한 바와 같이, 종래의 동기화 반도체 메모리는 정상 DRAM보다 높은 속도로 연속적인 판독 및 기입을 인에이블하는 동기화인터페이스를 갖는다. 그러나, 판독-수정-기입(RMW) 속도는 정상 DRAM과 거의 동일하다. 즉, 고속 페이지 모드에서, 정상 DRAM은 그것의 30㎱ 싸이클 판독/기입 동작의 능력으로 인해 예를 들어 60㎱내에서 판독-수정-기입 동작을 수행할 수 있다. 그러나, 종래의 동기화 반도체 메모리는 10㎱ 싸이클 동작에도 불구하고 정상 DRAM과 동일한 시간인 판독-수정-기입(RMW)을 위한 60㎱를 필요로 한다.
종래의 동기화 반도체 메모리의 성능은 고속 페이지 모드에서 동작할 수 있는 정상 DRAM과 동일하다. 이것은 종래의 동기화 반도체 메모리는 파이프-라인 동작이 고속 클럭 싸이클로 이루어짐에도 불구하고, 판독 동작에서 기입 동작으로 변경하는 시간에 데이타 버스내의 신호 충돌을 피하기 위해 하나의 더미 클럭을 필요로 하기 때문이다.
판독-수정-기입(RMW)의 속도를 올리기 위한 기술이 일본 특허 공개 제61-104391호에 제안되어 있다. 제안된 기술은 정상 DRAM 회로와 이 회로와 비동기하여 동작하는 시프트-레지스터 회로를 포함하는 회로를 형성함으로써 구현된다. 그러나, 이 회로만으로는 자발적인 열 어드레스에 대한 판독-수정-기입(RWM)을 행할 수 없으므로 이문서에는 도3에 도시된 몇몇 회로를 추가하는 것을 제안하고 있다. 도3에 도시된 회로에서는 시프트 레지스트 열(21)이 열 1-256에 접속된 비트 라인 BL1-BL256에 접속된 이송 게이트 열(20)을 통해서 접속된다. 시프트 레지스트 열(21)은 출력 게이트 열(22)으로 신호들을 출력한다. 출력 게이트 열(22)의 소자로서의 트랜지스터들의 드레인들은 데이타 버스 DB에 접속되어 있다. 이 데이타 버스 DB는 수정 회로(25)에 접속된다.
이 문서에서 제안된 기술은 판독-수정-기입(RMW) 동작의 속도를 증가시킨다. 그러나, 종래 기술은 상술한 정상 DRAM의 메모리 셀 이외에 시프트-레지스터를 필요로 한다. 결과적으로, 종래 기술은 단지 이중 포트 메모리로 이루어진 종래의 VRAM과 같은 메모리 장치를 제공한다. 결과적으로, 메모리 칩 크기의 증가 및 높은 제조 비용의 문제를 일으킨다.
따라서, 본 발명의 목적은 클럭 동기화 판독-수정-기입(RMW)를 고속으로 수행하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 회로를 간단하게 하면서 판독-수정-기입(RMW)의 속도를 증가시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 칩 크기를 감소시키고 제조 비용을 낮추면서 판독-수정-기입(RMW)의 속도를 증가시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명은 데이타가 판독되고 수정되고 정정된 후에 기입되는 신규한 동기화 반도체 메모리 장치를 제공하고, 이 메모리 장치는 상기 판독 데이타 버스가 이를 통해 전송되는 판독 데이타 버스를 갖고, 상기 기입된 데이타가 이를 통해 전송되는 기입 데이타 버스를 갖는다.
동기화 반도체 메모리 장치에서, 제2 판독-수정-기입(RMW) 싸이클은 제1 RMW 싸이클중에 시작할 수 있다. 메모리 장치는 RMW 동작의 속도를 증가시키기 위해서 연속하는 RMW 동작에서의 RMW 시간을 감소시키는 장점을 갖는다.
도 1은 종래의 동기화 반도체 메모리를 도시한 회로도.
도 2는 도 1에 도시한 바와 같은 종래의 동기화 반도체 메모리의 타이밍 차트.
도 3은 종래 기술에 따른 동기화 반도체 메모리를 도시한 블럭 회로도.
도 4는 본 발명에 따른 동기화 반도체 메모리를 도시한 블럭 회로도.
도 5는 도 4에 도시한 동기화 반도체 메모리의 타이밍 차트.
도 6은 도 4에 도시한 타이밍을 참조하여 도 4의 타이밍을 도시한 타이밍 차트.
도 7은 판독 데이타 버스 RB로부터 기입 데이타 버스 WB를 분리시키는 회로의 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
1, 3, 12, 13: 래치
2, 11: 디코더
5: 메모리 셀
6: 감지 증폭기
본 발명에 따른 실시예는 첨부된 도면을 참조하여 설명될 것이다. 도 3은 본 발명에 따른 동기화 반도체 메모리를 설명하는 회로도이다. 도 3에서, 회로는 어드레스 신호를 래치하기 위한 플립 플롭(1), 플립 플롭(1)을 이용하여 래치된 어드레스 신호를 디코딩하기 위한 어드레스 디코딩 회로(2), 제2 클럭(CLK2)의 타이밍에서 신호를 래치하기 위한 래치 회로(3), 행 디코더(4), 메모리 셀(5), 감지 증폭기(6), 판독 증폭기(7), 출력 버퍼(8), 기입 증폭기(9), 및 입력 버퍼(10)을 갖는다.
상술된 소자들을 제어하기 위해, 회로는 또한 RAS, CAS, WE 등과 같은 제어 신호들을 디코딩하는 디코딩 회로(11)를 갖는데, 여기서 RAS는 행 어드레스 스트로브 신호, CAS는 열 어드레스 스트로브 신호를 타나내고 WE는 인에이블 신호를 나타낸다.
회로는 판독 명령 래치 회로(12) 및 기입 명령 래치 회로(13)를 더 포함한다. 각각의 래치 회로(12 및 13)는 디코딩 회로(11)로부터 출력된 신호를 래치한다. 회로는 판독 제어 회로(14), 기입 제어 회로(15), 및 지연 회로(16)를 더 포함한다.
도 4에 도시된 바와 같이, 본 발명에 따른 메모리 장치는 판독 데이타 버스 RB 및 기입 데이타 버스 WB를 갖는다. 감지 증폭기(6)는 메모리 장치가 판독 및 기입 동작을 병행할 수 있도록 데이타를 판독 데이타 버스 RB를 통해 기입 증폭기(9)에 출력하고, 기입 증폭기(9)는 데이타를 기입 데이타 버스 WB를 통해 감지 증폭기(6)에 독립적으로 출력한다.
도 4에서, 어드레스 신호들은 제1 클럭 CLK의 셋업 타이밍에 동기하면서, 플립플롭을 이용하여 래치되고 어드레스 신호들은 어드레스 디코딩 회로(2)를 이용하여 디코딩된다. 디코딩된 어드레스 신호들은 제2 클럭 CLK2의 타이밍에서 신호를 래치하기 위한 래치 회로(3)에 입력된다. 래치 회로(3)는 열 선택 신호 YSW를 출력한다.
한편, RAS, CAS, WE 등과 같은 제어 신호들은 디코딩 회로(11)에 의해서 디코딩된다. 디코딩 회로(11)로부터 출력된 신호들은 지연 회로(16)에서의 디코딩 시간에 의해 지연된 지연 제1 클럭 CLK의 타이밍에서 판독 명령 회로(12) 및 기입 명령 회로(13)에 의해 래치된다.
판독 명령(RCMD)가 입력되는 경우, 데이타는 판독 제어 회로(14)로부터 출력된 열 선택 신호(YSW)에 의해 선택된 감지 증폭기(6)으로부터 출력된다. 데이타는 판독 증폭기(7)에 의해 증폭되고, 판독 제어 회로(14)로부터 출력된 제3 클럭(CLK3)의 셋업 타이밍에서 입력/출력 핀(DQ)에 출력된다.
기입 동작을 하기 위해서, 제1 클럭(CLK)의 셋업 타이밍에서 공급된 데이타는 메모리 셀(5)에 기입된다. 이 기입 동작은 기입 증폭기(9)를 제어하는 기입 제어 회로(15)에 따라서 행해지고 기입 스위치 신호(WSW)를 감지 증폭기(6)에 출력한다.
도 5는 도 4에 도시된 바와 같이 동기화 반도체 메모리를 위한 신호의 타이밍 챠트이다. 도 5에서, 판독 및 기입 명령은 제1 클럭 (CLK1)의 셋업 타이밍에서 입력된다. 이 클럭 번호 1에서, 판독 명령(RCMD)이 입력된다. 판독 명령이 입력된 후에, 데이타는 열 선택 신호(YSW)의 셋업 타이밍에서 판독된다.
본 실시예에서, 판독된 데이타는 데이타 출력 타이밍이 결정되도록 판독 데이타 버스(RB)를 통해서 판독 증폭기(7)에 전송되어, 클럭 번호 3의 타이밍에서 판독 데이타(RD1)로서 입력/출력 핀(DQ)에 공급되는데, 여기서 CAS 대기 시간은 3(CL=3)이다. 종래의 기술은 100 ㎒의 주파수, 또는 10 nsec의 클럭 사이클하에서 CL=3일때 동작되는 것을 요구한다. 그러나, CAS 대기시간이 1 또는 CL=1로 설정되면, 최대 동작 주파수는 33 ㎒가될 것이다. 이러한 저동작 주파수는 메모리 장치의 저성능을 야기시킨다. 따라서, 도 5에 도시된 바와 같이 CAS 대기 시간은 3(CL=3)으로 설정되는 것이 가장 좋은 방법이다.
판독된 데이타(RD1)는 그래픽 제어기, CPU 등에 의해서 다음의 재기입 동작을 수행하도록 수정 및 정정을 위해 클럭 번호 4의 타이밍에서 공급된다.
기입 동작은 클럭 번호6의 타이밍에서 입력된 기입 명령(WCMD)에 의해 행해진다. 기입은 열 선택 신호(YSW)가 설정되고 기입 스위치(WSW) 신호가 하이(HIGH) 상태로 유지되는 경우의 시간 주기 동안 행해진다. 기입-데이타는 기입 데이타 버스(WB)를 통해 기입 증폭기(9)에서 감지 증폭기(6)에 공급된다. 기입 동작은 클럭 번호 6의 타이밍에서 행해지는데, 이것은 제2 판독이 상술된 제1 기입 동작 동안 행해지기 때문이다. 즉, 제2 판독 명령(RCMD)은 제1 판독-수정-기입(RMW) 동작 동안 입력되어, 제2 판독 동작(RCMD)는 도 5에 도시된 바와 같이 클럭 번호 5의 타이밍에서 입력된다.
판독 명령(RCMD)이 클럭 번호 5에서 입력되는 경우, 열 선택 신호(YSW)가 클럭 번호 6의 주위에서 작동한다. 클럭 번호 6 주위에서 입력된 기입 명령(WCMD)은 클럭 번호 7 주위에서 작동한다. 판독 및 기입 데이타간의 충돌이 없도록 하는 판독 및 기입 명령 작동간에는 시간차가 있다.
열 선택 신호(YSW)가 연속으로 작동하는 문제는 발생하지 않는다.
본 발명에 따른 메모리 장치는 판독 데이타 버스(RB) 및 기입 데이타 버스(WB)를 분리시켜서, 메모리 장치는 양 데이타의 공존 없이 판독 및 기입 데이타간의 충돌을 피할 수 있다.
도 5는 도 2에 도시된 타이밍을 참조하여 도 4에 도시된 회로에 대한 타이밍 챠트이다. 도 5는 본 실시예에 따른 메모리 장치가 판독 데이타 버스(RB) 및 기입 데이타 버스(WB)를 각각 가지면서 판독 및 기입을 동시에 동작할 수 있는 것을 도시한다.
도 7은 기입 데이타 버스(WB) 및 판독 데이타 버스(RB)를 분리시키는 회로를 설명한다. 도 4에 도시된 모든 트랜지스터들은, 예를 들면, N-채널 MOS 트랜지스터이다. 데이타는 메모리 셀로부터 비트 라인의 쌍들(D 및 DB)중 하나의 비트 라인 쌍에 출력된다. 데이타는 감지 증폭기(6)에 의해 증폭된다. 판독을 위해, 트랜지스터(N12 및 N22)중 하나는 열 선택 신호(YSW)에 의해 선택된다. 트랜지스터(N13 및 N23)중 하나는 고전압의 비트 라인(D 및 DB)쌍들중 하나의 쌍에 접속될 것으로 선택된다. 선택된 트랜지스터는 판독 데이타 버스(RB)에 접속된다. 다른 트랜지스터는 접지 라인 GND에 접속된다. 기입을 위해서는, 트랜지스터(N10 및 N20)는 열 선택 신호(YSW)에 의해 선택되고, 트랜지스터(N11 및 N21)는 기입 스위치 신호(WSW)에 의해 선택된다. 그러면, 데이타는 기입 데이타 버스(WB)로부터 패치되어 한쌍의 버스 라인(D 및 DB)에 기입된다.
상술된 바와 같이, 본 발명에 따른 동기화 반도체 메모리 장치에는, 제2 판독-수정-기입RMW 사이클이 제1 RMW 사이클 동안 시작될 수 있어서, 메모리 장치는 다음과 같은 장점을 갖는다. 연속된 RMW 동작에서 RMW 시간을 감소시킬 수 있고, 즉, 본 실시예에서는,종래 장치의 6개의 사이클과 비교할때 2개의 싸이클을 줄일 수 있도록 연속 RMW 동작에 대해 4개의 사이클만을 설정하는 것이 가능하다. 따라서, RMW 동작의 속도를 증가시키는 것이 가능하다.
더우기, 본 발명에 따른 동기화 반도체 메모리 장치에서는, 몇개의 트랜지스터를 부가함으로써 기입 데이타 버스 및 판독 데이타 버스를 분리시키는 것이 가능하다.
종래의 장치와는 다르게, 신규한 장치는 시프트 레지스터가 필요 없어서 칩의 크기 및 생산 가격을 줄일 수 있다.

Claims (5)

  1. 데이타가 판독되고, 상기 데이타가 수정되고 정정된 후에 기입되는 동기화 반도체 메모리 장치에 있어서,
    상기 판독 데이타를 전송하기 위한 판독 데이타 버스; 및
    상기 기입 데이타를 전송하기 위한 기입 데이타 버스
    를 포함하는 것을 특징으로 하는 동기화 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 장치는 상기 판독 및 기입 데이타 버스가 서로 독립적으로 접속되는 감지 증폭기를 포함하는 것을 특징으로 하는 동기화 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 장치는 상기 판독 및 기입 데이타 버스를 선택적으로 스위칭하기 위한 스위칭 수단을 포함하는 것을 특징으로 하는 동기화 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 스위칭 수단은 클럭 동기 명령을 입력함으로써 판독/기입 동작을 행하고, 제1 판독 동작이 종료된 후에 제1 기입 동작 동안 제2 판독을 시작하게 하는 것을 특징으로 하는 동기화 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 스위칭 수단은 상기 메모리 장치의 어레이의 행 및 열 어드레스를 선택함으로써 상기 판독 및 기입 동작을 행하는 것을 특징으로 하는 동기화 반도체 메모리 장치.
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