JPH1055674A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1055674A JPH1055674A JP8210883A JP21088396A JPH1055674A JP H1055674 A JPH1055674 A JP H1055674A JP 8210883 A JP8210883 A JP 8210883A JP 21088396 A JP21088396 A JP 21088396A JP H1055674 A JPH1055674 A JP H1055674A
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 回路構成を複雑化することなく、しかもチッ
プサイズの増大やコストアップを生じることなくＲＭＷ
（リード・モディファイ・ライト）の高速化を実現す
る。 【解決手段】 メモリセル５からデータをリードするた
めのリードバスＲＢと、メモリセル５に対してモデファ
イしたデータをライトするためのライトバスＷＢとを独
立して設け、リードデータとライトデータとが衝突され
ないようにする。メモリセルに対するデータのリード／
ライトは、ロウ／カラムアドレスにより選択され、クロ
ックに同期してコマンドを入力することにより実行され
るが、第１のリードが終了されて第１のライトが行われ
る間に、第２のリードを開始することで、ＲＭＷサイク
ルを連続して行う際のサイクル時間を短縮し、ＲＭＷの
高速化が実現できる。回路構成を複雑化する必要がな
く、チップの縮小化が可能となり、かつコストダウンが
実現できる。
プサイズの増大やコストアップを生じることなくＲＭＷ
（リード・モディファイ・ライト）の高速化を実現す
る。 【解決手段】 メモリセル５からデータをリードするた
めのリードバスＲＢと、メモリセル５に対してモデファ
イしたデータをライトするためのライトバスＷＢとを独
立して設け、リードデータとライトデータとが衝突され
ないようにする。メモリセルに対するデータのリード／
ライトは、ロウ／カラムアドレスにより選択され、クロ
ックに同期してコマンドを入力することにより実行され
るが、第１のリードが終了されて第１のライトが行われ
る間に、第２のリードを開始することで、ＲＭＷサイク
ルを連続して行う際のサイクル時間を短縮し、ＲＭＷの
高速化が実現できる。回路構成を複雑化する必要がな
く、チップの縮小化が可能となり、かつコストダウンが
実現できる。
Description
【０００１】
【発明の属する技術分野】本発明はクロックに同期し
て、読み出し、書き込みを行う半導体記憶装置に関し、
特にリード・モディファイ・ライト・サイクル（以下、
ＲＭＷと称する）を高速に行う半導体記憶装置に関す
る。
て、読み出し、書き込みを行う半導体記憶装置に関し、
特にリード・モディファイ・ライト・サイクル（以下、
ＲＭＷと称する）を高速に行う半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年の同期式メモリ（シンクロナスメモ
リ）では、インターフェースの高速化が図られている
が、グラフィクス用として使用した場合、グラフィクス
で重要なＲＭＷ機能があまり速くないといった問題点が
あった。このＲＭＷは、メモリからのデータを読み出し
た後、グラフィクスコントローラ、ＣＰＵ（中央制御ユ
ニット）等で、前記読み出しデータを変更、修正し、こ
の変更、修正したデータを再度書き込みを行う機能であ
る。図５は従来のシンクロナスメモリの回路ブロック図
である。この回路構成では、クロックの立ち上がりに同
期してアドレスラッチ用フリップフロップ１でアドレス
がラッチされる。そのアドレス信号はアドレスデコード
回路２に入力され、デコード後ＣＬＫ２でラッチ制御す
るラッチ回路３に入力され、その出力はカラム選択信号
ＹＳＷｉとなる。一方、ＲＡＳ、ＣＡＳ、ＷＥ等の制御
信号はコマンドデコード回路１１でデコードされ、その
出力は各コマンド用ラッチ回路１２，１３によりラッチ
される。この時、ラッチ用クロックは、外部クロックに
対しデコード時間分の遅延を遅延回路１６により行って
いる。リードコマンドが入力されると、リード制御回路
１４により、前記ＹＳＷｉで選択されたセンスアンプか
ら出力されたデータをリードアンプ７で増幅し、前記制
御回路１４から出力されるＣＬＫ３の立ち上がりで、出
力バッファ８によりＤＱピンに出力される。この時、リ
ードコマンドに先立って行われているライトコマンドは
中止するようにライト制御回路１５に信号が入力されて
いる。
リ）では、インターフェースの高速化が図られている
が、グラフィクス用として使用した場合、グラフィクス
で重要なＲＭＷ機能があまり速くないといった問題点が
あった。このＲＭＷは、メモリからのデータを読み出し
た後、グラフィクスコントローラ、ＣＰＵ（中央制御ユ
ニット）等で、前記読み出しデータを変更、修正し、こ
の変更、修正したデータを再度書き込みを行う機能であ
る。図５は従来のシンクロナスメモリの回路ブロック図
である。この回路構成では、クロックの立ち上がりに同
期してアドレスラッチ用フリップフロップ１でアドレス
がラッチされる。そのアドレス信号はアドレスデコード
回路２に入力され、デコード後ＣＬＫ２でラッチ制御す
るラッチ回路３に入力され、その出力はカラム選択信号
ＹＳＷｉとなる。一方、ＲＡＳ、ＣＡＳ、ＷＥ等の制御
信号はコマンドデコード回路１１でデコードされ、その
出力は各コマンド用ラッチ回路１２，１３によりラッチ
される。この時、ラッチ用クロックは、外部クロックに
対しデコード時間分の遅延を遅延回路１６により行って
いる。リードコマンドが入力されると、リード制御回路
１４により、前記ＹＳＷｉで選択されたセンスアンプか
ら出力されたデータをリードアンプ７で増幅し、前記制
御回路１４から出力されるＣＬＫ３の立ち上がりで、出
力バッファ８によりＤＱピンに出力される。この時、リ
ードコマンドに先立って行われているライトコマンドは
中止するようにライト制御回路１５に信号が入力されて
いる。
【０００３】また、ライトの時は、ＣＬＫの立ち上がり
で入力バッファ１０により取り込まれたデータを、書き
込み制御回路１５によりライトアンプ９およびライトス
イッチ（ＷＳＷと略す）を制御することにより、書き込
みを実行する。この時もリードの時と同じようにライト
コマンドに先立って行われているリードコマンドを中止
するようにリード制御回路に信号が入力されている。こ
の時、説明は省略したが、従来のＤＲＡＭと同じように
メモリセル５はロウデコーダ４により選択された１つの
ワード線のデータをセンスアンプで増幅し、保持してい
ると仮定している。
で入力バッファ１０により取り込まれたデータを、書き
込み制御回路１５によりライトアンプ９およびライトス
イッチ（ＷＳＷと略す）を制御することにより、書き込
みを実行する。この時もリードの時と同じようにライト
コマンドに先立って行われているリードコマンドを中止
するようにリード制御回路に信号が入力されている。こ
の時、説明は省略したが、従来のＤＲＡＭと同じように
メモリセル５はロウデコーダ４により選択された１つの
ワード線のデータをセンスアンプで増幅し、保持してい
ると仮定している。
【０００４】図６はその動作例を示すタイミング図であ
る。クロック（ＣＬＫ）の立ち上がりに同期してコマン
ドを入力する。第１クロックでは、リードコマンド（Ｒ
ＣＭＤ）が入力されている。このコマンドが入力された
後、通常のＤＲＡＭと同じようにカラム選択信号（ＹＳ
Ｗ）が立ち上がりデータが読み出される。読み出された
データは、リードデータバスを通りアンプを通してしか
るべきクロック後、図ではＣＡＳ Ｌａｔｅｎｃｙ（Ｃ
ＡＳアクセス遅れ時間、以下ＣＬと略す）＝３のため、
第３クロックからリードデータＲＤ１として出力され
る。現在の技術では、１００ＭＨｚ、即ち１０ｎｓクロ
ックサイクル動作時には、ＣＬ＝３で動作させる必要が
ある。ＣＬ＝１で動作させた場合は、最大周波数は３３
ＭＨｚとなる。このリードデータＲＤ１をこのメモリを
制御するコントローラ等が第４クロックで取り込み、前
述したようにモディファイ後、書き込みを行う。
る。クロック（ＣＬＫ）の立ち上がりに同期してコマン
ドを入力する。第１クロックでは、リードコマンド（Ｒ
ＣＭＤ）が入力されている。このコマンドが入力された
後、通常のＤＲＡＭと同じようにカラム選択信号（ＹＳ
Ｗ）が立ち上がりデータが読み出される。読み出された
データは、リードデータバスを通りアンプを通してしか
るべきクロック後、図ではＣＡＳ Ｌａｔｅｎｃｙ（Ｃ
ＡＳアクセス遅れ時間、以下ＣＬと略す）＝３のため、
第３クロックからリードデータＲＤ１として出力され
る。現在の技術では、１００ＭＨｚ、即ち１０ｎｓクロ
ックサイクル動作時には、ＣＬ＝３で動作させる必要が
ある。ＣＬ＝１で動作させた場合は、最大周波数は３３
ＭＨｚとなる。このリードデータＲＤ１をこのメモリを
制御するコントローラ等が第４クロックで取り込み、前
述したようにモディファイ後、書き込みを行う。
【０００５】この書き込みは、第６クロックに入力され
ているライトコマンド（ＷＣＭＤ）から行われる。その
理由は、第５クロックでは、データバスをハイインピー
ダンス（以下Ｈｉ−Ｚと略す）状態にする必要があるた
めであり、第６クロックがリード後、最も早いライトコ
マンド入力可能時刻である。このＨｉ−Ｚ期間は、デー
タバス上においてメモリが駆動する信号と外部のコント
ローラが駆動する信号とが衝突することを避けるために
設定されている。メモリは第４クロックから、一定時間
後にデータバスに対する駆動を中止し、Ｈｉ−Ｚ状態に
するが、もし第５クロックでコントローラがライトを実
行しようとした場合、第５クロックの立ち上がり前にコ
マンド及びデータをセットアップ時間を満たして入力す
る必要があるため、第５クロックの前にコントローラが
データバスを駆動する。ここで、データが衝突する可能
性があるため、スペックで禁止している。第６クロック
で入力されたライトコマンドにより、書き込みが実行さ
れる。このライトは、ＹＳＷが立ち上がりかつ、ライト
スイッチ（以下ＷＳＷと略す）がハイの期間に行われ
る。データはメモリ内のデータバスから取り込まれる。
そして、その次のリードコマンドは第７クロックで入力
可能となる。
ているライトコマンド（ＷＣＭＤ）から行われる。その
理由は、第５クロックでは、データバスをハイインピー
ダンス（以下Ｈｉ−Ｚと略す）状態にする必要があるた
めであり、第６クロックがリード後、最も早いライトコ
マンド入力可能時刻である。このＨｉ−Ｚ期間は、デー
タバス上においてメモリが駆動する信号と外部のコント
ローラが駆動する信号とが衝突することを避けるために
設定されている。メモリは第４クロックから、一定時間
後にデータバスに対する駆動を中止し、Ｈｉ−Ｚ状態に
するが、もし第５クロックでコントローラがライトを実
行しようとした場合、第５クロックの立ち上がり前にコ
マンド及びデータをセットアップ時間を満たして入力す
る必要があるため、第５クロックの前にコントローラが
データバスを駆動する。ここで、データが衝突する可能
性があるため、スペックで禁止している。第６クロック
で入力されたライトコマンドにより、書き込みが実行さ
れる。このライトは、ＹＳＷが立ち上がりかつ、ライト
スイッチ（以下ＷＳＷと略す）がハイの期間に行われ
る。データはメモリ内のデータバスから取り込まれる。
そして、その次のリードコマンドは第７クロックで入力
可能となる。
【０００６】このように、このシンクロナスメモリで
は、ライトとリードのデータは、時間的に同時にメモリ
内のバス上に存在しないため、データバスとしてこれら
のバスは共用できる。そのため、入力されるリード及び
ライトコマンドは互いに排他的に機能させる必要があ
り、別のコマンドが入力されると前のコマンドは中止し
ているため、ＲＭＷといった読み出したデータを加工し
て書き込むことを連続して行う場合、前記したように第
１クロックでリードコマンドを入力し、第４クロックで
外部のコントローラがデータを取り込み加工して第６ク
ロックでライトする必要があった。そして、次のリード
は第７クロックで行う必要があった。
は、ライトとリードのデータは、時間的に同時にメモリ
内のバス上に存在しないため、データバスとしてこれら
のバスは共用できる。そのため、入力されるリード及び
ライトコマンドは互いに排他的に機能させる必要があ
り、別のコマンドが入力されると前のコマンドは中止し
ているため、ＲＭＷといった読み出したデータを加工し
て書き込むことを連続して行う場合、前記したように第
１クロックでリードコマンドを入力し、第４クロックで
外部のコントローラがデータを取り込み加工して第６ク
ロックでライトする必要があった。そして、次のリード
は第７クロックで行う必要があった。
【０００７】
【発明が解決しようとする課題】このように、従来の技
術では、シンクロナス・インターフェースをとり、従来
のＤＲＡＭより連続読み出し、もしくは書き込みを高速
化したのにもかかわらず、ＲＭＷは従来のＤＲＡＭと殆
ど変わらない。すなわち、従来の高速ページモードは、
例えば３０ｎｓサイクルでリード／ライトできるので６
０ｎｓでＲＭＷできるが、このシンクロナスＤＲＡＭは
１０ｎｓサイクルで動作しているものの、６サイクルの
６０ｎｓと従来と同じ時間がかかっている。また、この
従来のシンクロナスメモリでは、クロックサイクル速度
を早めるためにパイプライン動作はしているが、前述の
ようにリードからライトの切り換わり時は、データバス
の衝突等を防ぐため、１クロックのダミークロックが必
要であり、またリードとライトコマンドは排他的に動作
する必要があるため、従来の高速ページと性能的に変わ
らないという問題がある。
術では、シンクロナス・インターフェースをとり、従来
のＤＲＡＭより連続読み出し、もしくは書き込みを高速
化したのにもかかわらず、ＲＭＷは従来のＤＲＡＭと殆
ど変わらない。すなわち、従来の高速ページモードは、
例えば３０ｎｓサイクルでリード／ライトできるので６
０ｎｓでＲＭＷできるが、このシンクロナスＤＲＡＭは
１０ｎｓサイクルで動作しているものの、６サイクルの
６０ｎｓと従来と同じ時間がかかっている。また、この
従来のシンクロナスメモリでは、クロックサイクル速度
を早めるためにパイプライン動作はしているが、前述の
ようにリードからライトの切り換わり時は、データバス
の衝突等を防ぐため、１クロックのダミークロックが必
要であり、またリードとライトコマンドは排他的に動作
する必要があるため、従来の高速ページと性能的に変わ
らないという問題がある。
【０００８】これに対し、特開昭６１−１０４３９１号
公報ではＲＭＷを高速化する技術が提案されている。こ
の公報では、通常のＤＲＡＭとして動作する回路と、そ
の回路とは非同期に動作するシフトレジスタの回路で構
成されているが、それだけでは任意のカラムアドレスに
対してのＲＭＷを行うことができないため、図７に示す
構成が提案されている。この図７の構成では、コラム１
〜２５６に接続される各ビット線ＢＬ１〜ＢＬ２５６に
トランスファゲート列２０を介してシフトレジスタ列２
１が設けられ、該シフトレジスタ列の出力に出力ゲート
列２２が設けられ、該出力ゲート列の各トランジスタの
ドレイン側がデータバスＤＢに接続され、該データバス
は修飾回路２５に接続されている。
公報ではＲＭＷを高速化する技術が提案されている。こ
の公報では、通常のＤＲＡＭとして動作する回路と、そ
の回路とは非同期に動作するシフトレジスタの回路で構
成されているが、それだけでは任意のカラムアドレスに
対してのＲＭＷを行うことができないため、図７に示す
構成が提案されている。この図７の構成では、コラム１
〜２５６に接続される各ビット線ＢＬ１〜ＢＬ２５６に
トランスファゲート列２０を介してシフトレジスタ列２
１が設けられ、該シフトレジスタ列の出力に出力ゲート
列２２が設けられ、該出力ゲート列の各トランジスタの
ドレイン側がデータバスＤＢに接続され、該データバス
は修飾回路２５に接続されている。
【０００９】しかしながら、この公報に記載の技術で
は、ＲＭＷの高速化は可能となるが、通常のＤＲＡＭの
メモリセル以外にシフトレジスタが必要とされるため、
従来のデュアルポートメモリであるＶＲＡＭと同様の構
成にならざるを得ず、そのためにチップサイズの増大を
招き、コストのアップを生じてしまうという問題があ
る。
は、ＲＭＷの高速化は可能となるが、通常のＤＲＡＭの
メモリセル以外にシフトレジスタが必要とされるため、
従来のデュアルポートメモリであるＶＲＡＭと同様の構
成にならざるを得ず、そのためにチップサイズの増大を
招き、コストのアップを生じてしまうという問題があ
る。
【００１０】本発明の目的は、回路構成を複雑化するこ
となく、すなわちチップサイズの増大やコストアップを
生じることなくＲＭＷの高速化を実現した半導体記憶装
置を提供することにある。
となく、すなわちチップサイズの増大やコストアップを
生じることなくＲＭＷの高速化を実現した半導体記憶装
置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、メモリセルか
らデータをリードするためのリードバスと、メモリセル
に対してモデファイしたデータをライトするためのライ
トバスとを独立して設け、リードデータとライトデータ
とが衝突されることがないように構成したことを特徴す
る。例えば、メモリセルに接続されるセンスアンプのデ
ータ線対には、リードバスとライトバスがそれぞれスイ
ッチ手段を介して接続され、このスイッチ手段を選択的
に導通させることで、センスアンプに対してリードバス
とライトバスとを独立した状態で接続させる構成とす
る。また、本発明においては、メモリセルに対するデー
タのリード／ライトは、ロウ／カラムアドレスにより選
択され、クロックに同期してコマンドを入力することに
より実行され、第１のリードが終了されて第１のライト
が行われる間に、第２のリードが開始されるように構成
される。
らデータをリードするためのリードバスと、メモリセル
に対してモデファイしたデータをライトするためのライ
トバスとを独立して設け、リードデータとライトデータ
とが衝突されることがないように構成したことを特徴す
る。例えば、メモリセルに接続されるセンスアンプのデ
ータ線対には、リードバスとライトバスがそれぞれスイ
ッチ手段を介して接続され、このスイッチ手段を選択的
に導通させることで、センスアンプに対してリードバス
とライトバスとを独立した状態で接続させる構成とす
る。また、本発明においては、メモリセルに対するデー
タのリード／ライトは、ロウ／カラムアドレスにより選
択され、クロックに同期してコマンドを入力することに
より実行され、第１のリードが終了されて第１のライト
が行われる間に、第２のリードが開始されるように構成
される。
【００１２】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の一実施形態の
ブロックダイアグラムであり、図５の従来構成と同一箇
所には同一符号を付してある。すなわち、入力されるア
ドレスをラッチするアドレスラッチ用フリップフロップ
１と、ラッチされたアドレスのアドレス信号がデコード
されるアドレスデコード回路２と、デコード後ＣＬＫ２
でラッチ制御するラッチ回路３と、ロウデコーダ４と、
メモリセル５と、センスアンプ６と、リードアンプ７
と、出力バッファ８と、ライトアンプ９と、入力バッフ
ァ１０とを有している。また、これらを制御するため
に、ＲＡＳ、ＣＡＳ、ＷＥ等の制御信号をデコードする
コマンドデコード回路１１と、その出力をラッチするコ
マンド用ラッチ回路１２，１３と、リード制御回路１４
と、ライト制御回路１５と、遅延回路１６を有してい
る。そして、この構成で特徴とされるところは、センス
アンプ６からの出力をリード／ライト共用からリード／
ライト独立に変更した点である。すなわち、センスアン
プ６につながるバスを、リードバスＲＢ、ライトバスＷ
Ｂとしてそれぞれ独立している点である。また、その動
作において、後述するようにリード及びライト制御回路
が並列動作できるように排他的動作を取り止めた点であ
る。
図面を参照して説明する。図１は本発明の一実施形態の
ブロックダイアグラムであり、図５の従来構成と同一箇
所には同一符号を付してある。すなわち、入力されるア
ドレスをラッチするアドレスラッチ用フリップフロップ
１と、ラッチされたアドレスのアドレス信号がデコード
されるアドレスデコード回路２と、デコード後ＣＬＫ２
でラッチ制御するラッチ回路３と、ロウデコーダ４と、
メモリセル５と、センスアンプ６と、リードアンプ７
と、出力バッファ８と、ライトアンプ９と、入力バッフ
ァ１０とを有している。また、これらを制御するため
に、ＲＡＳ、ＣＡＳ、ＷＥ等の制御信号をデコードする
コマンドデコード回路１１と、その出力をラッチするコ
マンド用ラッチ回路１２，１３と、リード制御回路１４
と、ライト制御回路１５と、遅延回路１６を有してい
る。そして、この構成で特徴とされるところは、センス
アンプ６からの出力をリード／ライト共用からリード／
ライト独立に変更した点である。すなわち、センスアン
プ６につながるバスを、リードバスＲＢ、ライトバスＷ
Ｂとしてそれぞれ独立している点である。また、その動
作において、後述するようにリード及びライト制御回路
が並列動作できるように排他的動作を取り止めた点であ
る。
【００１３】この構成によれば、クロックの立ち上がり
に同期してアドレスラッチ用フリップフロップ１でアド
レスがラッチされる。そのアドレス信号はアドレスデコ
ード回路２に入力され、デコード後ＣＬＫ２でラッチ制
御するラッチ回路３に入力され、その出力はカラム選択
信号ＹＳＷｉとなる。一方、ＲＡＳ、ＣＡＳ、ＷＥ等の
制御信号はコマンドデコード回路１１でデコードされ、
その出力は各コマンド用ラッチ回路１２，１３によりラ
ッチされる。この時、ラッチ用クロックは、外部クロッ
クに対しデコード時間分の遅延を遅延回路１６により行
っている。リードコマンドＲＣＭＤが入力されると、リ
ード制御回路１４により、前記ＹＳＷｉで選択されたセ
ンスアンプ６からリードバスを通して出力されたデータ
をリードアンプ７で増幅し、前記制御回路１４から出力
されるＣＬＫ３の立ち上がりで、出力バッファ８により
ＤＱピンに出力される。一方、ライトの時は、ＣＬＫの
立ち上がりで入力バッファ１０により取り込まれたデー
タを、書き込み制御回路１５によりライトアンプ９およ
びライトスイッチ（ＷＳＷ）を制御することにより、ラ
イトバスおよびセンスアンプ６を通してメモリセル５に
書き込みを実行する。
に同期してアドレスラッチ用フリップフロップ１でアド
レスがラッチされる。そのアドレス信号はアドレスデコ
ード回路２に入力され、デコード後ＣＬＫ２でラッチ制
御するラッチ回路３に入力され、その出力はカラム選択
信号ＹＳＷｉとなる。一方、ＲＡＳ、ＣＡＳ、ＷＥ等の
制御信号はコマンドデコード回路１１でデコードされ、
その出力は各コマンド用ラッチ回路１２，１３によりラ
ッチされる。この時、ラッチ用クロックは、外部クロッ
クに対しデコード時間分の遅延を遅延回路１６により行
っている。リードコマンドＲＣＭＤが入力されると、リ
ード制御回路１４により、前記ＹＳＷｉで選択されたセ
ンスアンプ６からリードバスを通して出力されたデータ
をリードアンプ７で増幅し、前記制御回路１４から出力
されるＣＬＫ３の立ち上がりで、出力バッファ８により
ＤＱピンに出力される。一方、ライトの時は、ＣＬＫの
立ち上がりで入力バッファ１０により取り込まれたデー
タを、書き込み制御回路１５によりライトアンプ９およ
びライトスイッチ（ＷＳＷ）を制御することにより、ラ
イトバスおよびセンスアンプ６を通してメモリセル５に
書き込みを実行する。
【００１４】この時の動作を示す各信号線の様子を示し
たのが、図２のタイミングチャートである。クロック
（ＣＬＫ）の立ち上がりに同期してコマンドを入力す
る。第１クロックでは、リードコマンド（ＲＣＭＤ）が
入力されている。このコマンドが入力された後、通常の
ＤＲＡＭと同じようにカラム選択信号（ＹＳＷ）が立ち
上がりデータが読み出される。読み出されたデータは、
リードバスＲＢを通りアンプを通してしかるべきクロッ
ク後、ＣＬ＝３のため、第３クロックからリードデータ
ＲＤ１として出力される。このリードデータＲＤ１をこ
のメモリを制御するコントローラ等が第４クロックで取
り込み、前述したようにモディファイ後、書き込みを行
う。
たのが、図２のタイミングチャートである。クロック
（ＣＬＫ）の立ち上がりに同期してコマンドを入力す
る。第１クロックでは、リードコマンド（ＲＣＭＤ）が
入力されている。このコマンドが入力された後、通常の
ＤＲＡＭと同じようにカラム選択信号（ＹＳＷ）が立ち
上がりデータが読み出される。読み出されたデータは、
リードバスＲＢを通りアンプを通してしかるべきクロッ
ク後、ＣＬ＝３のため、第３クロックからリードデータ
ＲＤ１として出力される。このリードデータＲＤ１をこ
のメモリを制御するコントローラ等が第４クロックで取
り込み、前述したようにモディファイ後、書き込みを行
う。
【００１５】この書き込みは、第６クロックに入力され
ているライトコマンド（ＷＣＭＤ）から行われる。第６
クロックで入力されたライトコマンドにより、書き込み
が実行される。このライトは、ＹＳＷが立ち上がり、か
つＷＳＷがハイの期間に行われる。データはライトバス
ＷＢを通しメモリ内のデータバスから取り込まれる。こ
こで、ライトを第６クロックで行うのは、その間に第２
のリードを行うためである。すなわち、この例は、１回
目のＲＭＷサイクルを実行する途中（図では第５クロッ
ク）で、第２のリードコマンドＲＣＭＤを入力してい
る。第５クロックにリードコマンドが入力されるとカラ
ム選択信号は、第６クロック付近で活性化される。次に
第６クロックで入力されたライトコマンドは、同じくＹ
ＳＷが第７クロック付近で活性化されるため、ライトと
リードが衝突するようなことはない。ＹＳＷが連続して
活性化することは、従来例から明らかなように問題はな
い。読み書きするデータは、バス上の同一時刻に存在す
ることがあるようになるが、バスを分離することにより
回避している。なお、このタイミング動作を従来のタイ
ミングを示す図６に対照して示したものが図３である。
ているライトコマンド（ＷＣＭＤ）から行われる。第６
クロックで入力されたライトコマンドにより、書き込み
が実行される。このライトは、ＹＳＷが立ち上がり、か
つＷＳＷがハイの期間に行われる。データはライトバス
ＷＢを通しメモリ内のデータバスから取り込まれる。こ
こで、ライトを第６クロックで行うのは、その間に第２
のリードを行うためである。すなわち、この例は、１回
目のＲＭＷサイクルを実行する途中（図では第５クロッ
ク）で、第２のリードコマンドＲＣＭＤを入力してい
る。第５クロックにリードコマンドが入力されるとカラ
ム選択信号は、第６クロック付近で活性化される。次に
第６クロックで入力されたライトコマンドは、同じくＹ
ＳＷが第７クロック付近で活性化されるため、ライトと
リードが衝突するようなことはない。ＹＳＷが連続して
活性化することは、従来例から明らかなように問題はな
い。読み書きするデータは、バス上の同一時刻に存在す
ることがあるようになるが、バスを分離することにより
回避している。なお、このタイミング動作を従来のタイ
ミングを示す図６に対照して示したものが図３である。
【００１６】ここで、リードバスＲＢとライトバスＷＢ
を分離するための回路構成を図４に示す。ここでは、全
てのトランジスタはＮチャンネルである。ビット線対Ｄ
とＤＢは、図示していないメモリセルからのデータが出
力される。これらのデータはセンスアンプで増幅され、
リードの時はＹＳＷによりＮ１２，Ｎ２２が選択され、
ＤもしくはＤＢのうち電位の高い方に接続されたＮ１３
もしくはＮ２３のうち一方が選択されてリードバスＲＢ
の一方に接続され、他方がＧＮＤレベルに引き落とされ
る。また、ライトの時はＹＳＷでＮ１０とＮ２０が選択
されると同時に、ＷＳＷによりＮ１１とＮ２１が選択さ
れ、ライトバスＷＢからビット線対Ｄ，ＤＢにデータが
書き込まれる。
を分離するための回路構成を図４に示す。ここでは、全
てのトランジスタはＮチャンネルである。ビット線対Ｄ
とＤＢは、図示していないメモリセルからのデータが出
力される。これらのデータはセンスアンプで増幅され、
リードの時はＹＳＷによりＮ１２，Ｎ２２が選択され、
ＤもしくはＤＢのうち電位の高い方に接続されたＮ１３
もしくはＮ２３のうち一方が選択されてリードバスＲＢ
の一方に接続され、他方がＧＮＤレベルに引き落とされ
る。また、ライトの時はＹＳＷでＮ１０とＮ２０が選択
されると同時に、ＷＳＷによりＮ１１とＮ２１が選択さ
れ、ライトバスＷＢからビット線対Ｄ，ＤＢにデータが
書き込まれる。
【００１７】このように、この実施形態においては、第
１のＲＭＷサイクルの途中から、第２のＲＭＷサイクル
のリード動作が開始されるため、この領域での動作が時
間的に重複されるため、ＲＭＷサイクルを連続して行う
場合には、サイクル数に対する時間の割合を低減するこ
とができる。すなわち、この実施形態の場合では、ＲＭ
Ｗサイクルを連続的に行う場合には、その単位を４サイ
クルとすることができ、図５，６で説明した従来の６サ
イクルに対して２サイクル短縮でき、ＲＭＷの高速化が
実現できる。また、この実施形態では、リードバスとラ
イトバスとを分離するために少数個のＭＯＳトランジス
タを増やすだけでよいため、従来のようなシフトレジス
タ等が不要であり、回路構成が簡略化でき、チップの小
型化やコストダウンが可能となる。
１のＲＭＷサイクルの途中から、第２のＲＭＷサイクル
のリード動作が開始されるため、この領域での動作が時
間的に重複されるため、ＲＭＷサイクルを連続して行う
場合には、サイクル数に対する時間の割合を低減するこ
とができる。すなわち、この実施形態の場合では、ＲＭ
Ｗサイクルを連続的に行う場合には、その単位を４サイ
クルとすることができ、図５，６で説明した従来の６サ
イクルに対して２サイクル短縮でき、ＲＭＷの高速化が
実現できる。また、この実施形態では、リードバスとラ
イトバスとを分離するために少数個のＭＯＳトランジス
タを増やすだけでよいため、従来のようなシフトレジス
タ等が不要であり、回路構成が簡略化でき、チップの小
型化やコストダウンが可能となる。
【００１８】
【発明の効果】以上説明したように本発明は、メモリセ
ルからデータをリードするためのリードバスと、メモリ
セルに対してモデファイしたデータをライトするための
ライトバスとを独立して設けているので、クロックに同
期してコマンドを入力することによりＲＭＷを実行する
際に、第１のリードが終了されて第１のライトが行われ
る間に、第２のリードを開始させる動作が可能となり、
これによりＲＭＷサイクルを連続して行う際のサイクル
時間を短縮し、ＲＭＷの高速化が実現できる。また、こ
の場合、リードバスとライトバスとを独立するために
は、少数の回路要素を付加するだけでよく、回路構成が
複雑化されることはなく、チップの縮小化が可能とな
り、かつコストダウンが実現できる効果もある。
ルからデータをリードするためのリードバスと、メモリ
セルに対してモデファイしたデータをライトするための
ライトバスとを独立して設けているので、クロックに同
期してコマンドを入力することによりＲＭＷを実行する
際に、第１のリードが終了されて第１のライトが行われ
る間に、第２のリードを開始させる動作が可能となり、
これによりＲＭＷサイクルを連続して行う際のサイクル
時間を短縮し、ＲＭＷの高速化が実現できる。また、こ
の場合、リードバスとライトバスとを独立するために
は、少数の回路要素を付加するだけでよく、回路構成が
複雑化されることはなく、チップの縮小化が可能とな
り、かつコストダウンが実現できる効果もある。
【図１】本発明の実施形態のブロック回路図である。
【図２】図１の動作を説明するためのタイミング図であ
る。
る。
【図３】図２を図６に対照させて示すタイミング図であ
る。
る。
【図４】リードバスとライトバスとを分離するための構
成を示す回路図である。
成を示す回路図である。
【図５】従来の一例を示すブロック回路図である。
【図６】図５の動作を説明するためのタイミング図であ
る。
る。
【図７】従来の公報に記載された技術の回路図である。
１ アドレスラッチ用フリップフロップ ２ アドレスデコード回路 ３ ラッチ回路 ４ ロウデコーダ ５ メモリセル ６ センスアンプ ７ リードアンプ ８ 出力バッファ ９ ライトアンプ １０ 入力バッファ １１ コマンドデコード回路 １２，１３ コマンド用ラッチ回路 １４ リード制御回路 １５ ライト制御回路 １６ 遅延回路
Claims (3)
- 【請求項１】 メモリセルからデータを読み出し（リー
ド）し、リードしたデータを装飾処理し、この装飾され
たデータを前記メモリセルに書き込む（ライト）するリ
ード・モデファイ・ライト（ＲＭＷ）サイクルを実行す
る半導体記憶装置において、前記リードデータのリード
バスと、ライトデータのライトバスとを独立して設けた
ことを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルに接続されるセンスアンプの
データ線対には、リードバスとライトバスがそれぞれス
イッチ手段を介して接続され、このスイッチ手段を選択
的に導通させることで、センスアンプに対してリードバ
スとライトバスとを独立した状態で接続させる請求項１
の半導体記憶装置。 - 【請求項３】 メモリセルに対するデータのリード／ラ
イトは、ロウ／カラムアドレスにより選択され、クロッ
クに同期してコマンドを入力することにより実行され、
第１のリードが終了されて第１のライトが行われる間
に、第２のリードが開始されるように構成される請求項
１または２の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210883A JPH1055674A (ja) | 1996-08-09 | 1996-08-09 | 半導体記憶装置 |
| US08/908,517 US6073219A (en) | 1996-08-09 | 1997-08-07 | Semiconductor memory device with high speed read-modify-write function |
| KR1019970038041A KR100260851B1 (ko) | 1996-08-09 | 1997-08-09 | 고속 판독-수정-기입 기능을 갖는 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210883A JPH1055674A (ja) | 1996-08-09 | 1996-08-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055674A true JPH1055674A (ja) | 1998-02-24 |
Family
ID=16596678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8210883A Pending JPH1055674A (ja) | 1996-08-09 | 1996-08-09 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6073219A (ja) |
| JP (1) | JPH1055674A (ja) |
| KR (1) | KR100260851B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382017B1 (ko) * | 1999-12-28 | 2003-04-26 | 가부시끼가이샤 도시바 | 고속 사이클 ｒａｍ 및 그 데이터 판독 방법 |
| JP2004335091A (ja) * | 2003-05-07 | 2004-11-25 | Samsung Electronics Co Ltd | 一つのパッドを通じてデータを同時に入出力するための半導体装置及び方法 |
| JP2010525502A (ja) * | 2007-04-26 | 2010-07-22 | アギア システムズ インコーポレーテッド | エラー訂正機能および効率的なパーシャル・ワード書き込み動作を有するメモリ・デバイス |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118776A (en) | 1997-02-18 | 2000-09-12 | Vixel Corporation | Methods and apparatus for fiber channel interconnection of private loop devices |
| US6640269B1 (en) | 1998-06-19 | 2003-10-28 | Cisco Technology, Inc. | Method and apparatus for assisting communication of information between two processes |
| US6721824B1 (en) * | 1998-06-19 | 2004-04-13 | Cisco Technology, Inc. | Method and apparatus for assisting communication of information between two processes |
| KR100415192B1 (ko) * | 2001-04-18 | 2004-01-16 | 삼성전자주식회사 | 반도체 메모리 장치에서 읽기와 쓰기 방법 및 장치 |
| US6718444B1 (en) | 2001-12-20 | 2004-04-06 | Advanced Micro Devices, Inc. | Read-modify-write for partial writes in a memory controller |
| US7483289B2 (en) * | 2004-08-02 | 2009-01-27 | Stmicroelectronics Pvt. Ltd. | Synchronous SRAM capable of faster read-modify-write operation |
| US9898402B2 (en) | 2011-07-01 | 2018-02-20 | Micron Technology, Inc. | Unaligned data coalescing |
| JP2014041673A (ja) * | 2012-08-22 | 2014-03-06 | Toshiba Corp | 半導体記憶装置 |
| US9588840B2 (en) | 2013-04-18 | 2017-03-07 | Samsung Electronics Co., Ltd. | Memory devices that perform masked write operations and methods of operating the same |
| CN110111822B (zh) * | 2019-05-07 | 2021-03-02 | 江南大学 | 一种具有较高工作频率的mram |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154688A (ja) * | 1983-02-23 | 1984-09-03 | Hitachi Ltd | 半導体メモリ装置 |
| US4941088A (en) * | 1985-02-05 | 1990-07-10 | Digital Equipment Corporation | Split bus multiprocessing system with data transfer between main memory and caches using interleaving of sub-operations on sub-busses |
| US5235693A (en) * | 1989-01-27 | 1993-08-10 | Digital Equipment Corporation | Method and apparatus for reducing buffer storage in a read-modify-write operation |
| JP3038781B2 (ja) * | 1989-04-21 | 2000-05-08 | 日本電気株式会社 | メモリアクセス制御回路 |
| JP3179788B2 (ja) * | 1991-01-17 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3230898B2 (ja) * | 1993-06-02 | 2001-11-19 | シャープ株式会社 | データ駆動型情報処理システム |
| JP3099931B2 (ja) * | 1993-09-29 | 2000-10-16 | 株式会社東芝 | 半導体装置 |
| JP2734957B2 (ja) * | 1993-12-24 | 1998-04-02 | 日本電気株式会社 | 半導体記憶回路の制御方法 |
| JPH07282583A (ja) * | 1994-04-06 | 1995-10-27 | Hitachi Ltd | 半導体メモリ |
| US5751999A (en) * | 1994-06-23 | 1998-05-12 | Matsushita Electric Industrial Co., Ltd. | Processor and data memory for outputting and receiving data on different buses for storage in the same location |
| US5802586A (en) * | 1995-02-27 | 1998-09-01 | Motorola, Inc. | Cache memory having a read-modify-write operation and simultaneous burst read and write operations and a method therefor |
| US5666321A (en) * | 1995-09-01 | 1997-09-09 | Micron Technology, Inc. | Synchronous DRAM memory with asynchronous column decode |
| US5802579A (en) * | 1996-05-16 | 1998-09-01 | Hughes Electronics Corporation | System and method for simultaneously reading and writing data in a random access memory |
-
1996
- 1996-08-09 JP JP8210883A patent/JPH1055674A/ja active Pending
-
1997
- 1997-08-07 US US08/908,517 patent/US6073219A/en not_active Expired - Lifetime
- 1997-08-09 KR KR1019970038041A patent/KR100260851B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382017B1 (ko) * | 1999-12-28 | 2003-04-26 | 가부시끼가이샤 도시바 | 고속 사이클 ｒａｍ 및 그 데이터 판독 방법 |
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| JP2010525502A (ja) * | 2007-04-26 | 2010-07-22 | アギア システムズ インコーポレーテッド | エラー訂正機能および効率的なパーシャル・ワード書き込み動作を有するメモリ・デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980018544A (ko) | 1998-06-05 |
| KR100260851B1 (ko) | 2000-07-01 |
| US6073219A (en) | 2000-06-06 |
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