KR19990023582A - 반도체 기억 장치 - Google Patents

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KR19990023582A
KR19990023582A KR1019980032914A KR19980032914A KR19990023582A KR 19990023582 A KR19990023582 A KR 19990023582A KR 1019980032914 A KR1019980032914 A KR 1019980032914A KR 19980032914 A KR19980032914 A KR 19980032914A KR 19990023582 A KR19990023582 A KR 19990023582A
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오카모토 세이시
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Abstract

레이턴시가 감소된 경우 충분한 사이클 타임의 마진을 두고 동작시키기 곤란하였다.
입력 버퍼 회로(11a)에는 클럭 신호 CLK가 공급된다. 지연 회로(12a)는 클럭 신호 CLK를 레이턴시가 CL=3인 경우의 사이클 타임과 CL=2인 경우의 사이클 타임의 차에 상당하는 지연 시간을 갖고, CL=2가 설정된 경우 트랜스퍼 게이트(12c)에 의해 지연 회로(12a)에서 지연된 클럭 신호를 클럭 신호 CLK2로서 출력하고 이 클럭 신호 CLK2에 의해 CL=3인 제2 스테이지에 상당하는 동작을 실행시킨다.

Description

반도체 기억 장치
본 발명은, 예를 들면 싱크로너스 DRAM(다이내믹·랜덤·억세스·메모리) 등의 클럭 신호에 동기하여 동작하는 반도체 기억 장치에 관한 것이다.
최근, 종래의 DRAM을 SRAM(스태틱·랜덤·억세스·메모리) 및 데이타 억세스를 고속화하여, 높은 데이타 밴드폭(단위 시간당 데이타 바이트수)을 얻기 위해 싱크로너스 DRAM이 제안되고 있다. 이 싱크로너스 DRAM은 이미 4 M비트, 16 M비트 세대의 제품이 실용화되어 있다. 이 싱크로너스 DRAM은, 종래의 DRAM의 컬럼 계통 회로에 의하여 제어되는 메모리 셀 어레이의 비트선에 래치된 데이타를 입출력(I/O)핀에 출력하기까지의 시간, 소위 컬럼 억세스 타임(tCAC)을 고속화하는 점이 최대의 특징이다. 또한, 모든 동작이 클럭 신호 입력핀에 입력되는 클럭 신호의 상승에 동기하고 있는 점도 종래의 DRAM과 크게 다르다.
도 12는 상기 컬럼 억세스 타임(tCAC)을 고속화하기 위한 가장 일반적인 회로 설계 기술인 파이프 라인 방식의 종래예를 나타내고 있다. 이 방식은 컬럼 억세스 타임을 결정하는 컬럼 어드레스의 확정(제1 스테이지), 메모리셀 내의 데이타선쌍의 선택과 데이타의 증폭(제2 스테이지), 입출력핀으로의 판독(제3 스테이지)이라는, 데이타 패스를 클럭 사이클에 의해 상기 제1 내지 제3 스테이지에 분할하고, 또는 이들을 동일 사이클 내에서 1스테이지씩 중복시키는 데이타 패스 아키텍쳐를 나타내고 있다. 이 방식에 따르면, 메모리 셀 어레이로부터의 판독 데이타의 선두 어드레스 A0를 입력하면, 선두 데이타 DQ0 이후의 데이타 DQ1, DQ2, DQ3를 연속하는 클럭 신호에 동기시켜서 잇달아 고속으로 출력할 수 있다. 이 고속 데이타 억세스를 버스트 판독이라 칭하고 있다.
한편, 싱크로너스 DRAM의 또 하나의 특징은, 판독 명령이 부여된 클럭 사이클로부터 판독 데이타가 얻어지는 클럭 사이클까지의 클럭수, 즉 레이턴시(CL)가 모드 설정에 의하여 가변인 점이다. 즉, 메모리 셀에 공급하는 클럭 신호의 사이클을 그다지 빠르지 않은 시스템에서는 레이턴시를 삭감하고, 고속인 클럭을 공급 가능한 시스템에서는 레이턴시를 증가하여 동작시키는 것이 가능하다. 전자는 통상 CL=2, 후자는 CL=3으로서 사양이 결정되고 있다. 일반적으로, 사이클 타임 tCK와 CL의 수는 반비례하고, 예를 들면 클럭 신호의 주파수=100㎒의 싱크로너스 DRAM의 경우 CL=3에서의 사이클 타임의 최소치는 1/100㎒=10㎱이며, CL=2인 경우 1/(100*2/3) = 15㎱가 된다.
도 13은 상기 사양을 만족시키기 위한 종래의 파이프 라인 데이타 아키텍쳐를 나타내고 있다. 싱크로너스 DRAM에서의 컬럼 어드레스의 입력으로부터 입출력핀으로의 데이타 출력까지의 토탈 시간은, 종래의 DRAM의 그것과 같이 예를 들면 30㎱이다. 도 13에서는, CL=2인 경우 데이타 패스를 2개의 스테이지로 분할하고, CL=3인 경우 데이타 패스를 3개의 스테이지로 분할하고 있다. DRAM의 경우, 마이크로 프로세서 유닛(MPU) 등과 달리 메모리 셀 어레이에 래치된 데이타를 입출력 핀에 판독할 때까지의 데이타 패스를 자유롭게 분할하는 것은 곤란하며, 도 12에 도시한 바와 같이 제1 내지 제3 스테이지로 분할하는 것이 가장 일반적이다. 이와 같이 데이타 패스를 제1 내지 제3 스테이지로 분할한 경우, CL=3이라는 사양을 만족할 수 있는 것은 자명하다. 즉, 도 13에서 제1 스테이지 ST1은 클럭 신호 CLK1에 의해 동작되는 어드레스 래치 회로(130a), 컬럼 디코더(130b)를 포함하고, 제2 스테이지 ST2는 클럭 신호 CLK2에 의해 동작되는 트랜스퍼 게이트(130c), 래치 회로(130d), 비트선에 접속된 데이타선(130e), 판독 증폭기(130f)를 포함하고, 제3스테이지 ST3는 클럭 신호 CLK3에 의해 동작되는 출력 래치 회로(130g), 출력 구동 회로(130h)를 포함하고 있다.
한편, CL=2인 모드를 설정한 경우, 제1 스테이지와 제2 스테이지, 혹은 제2 스테이지와 제3 스테이지 중 어느 하나를 단락하여 스테이지수를 2개로 삭감할 필요가 있다. 일반적으로, DRAM의 데이타 패스에서는 제2 스테이지가 메모리 셀 어레이의 데이타의 주변으로의 추출, 데이타의 증폭, 출력 회로에의 데이타 전송이라는 긴 회로 동작을 포함하기 때문에 가장 긴 동작 시간을 필요로 하여, 사이클 타임에 대한 마진이 적다. 이 때문에, 종래에는 CL=3에서 CL=2로의 변환을 행할 때, 도 13에 도시한 트랜스퍼 게이트(130c)에 공급되는 클럭 신호 CLK2를 전원 전압 Vcc로 전환하여, 제1 스테이지 ST1과 제2 스테이지 ST2를 항상 접속하는 수법이 채용되고 있었다. 이 수법이 가장 간단한 회로 구성이기 때문이다.
그러나, 상기 구성의 경우에 있어서도, 각 스테이지에서의 회로 동작에 허용된 제한 시간은 당연히 tCK이며, 클럭 신호의 주파수가 100㎒인 DRAM의 경우, CL=3에서는 각 스테이지 모두 10㎱이다. 종래에 제1 스테이지 ST1과 제2 스테이지 ST2를 단락한 스테이지는 최악의 경우, 10㎱+10㎱=20㎱를 필요로 한다. 그런데, CL=2에서는 도 13에 도시한 바와 같이, 각 스테이지를 사양에서 규정된 15㎱에서 동작시킬 필요가 있다. 이 때문에, 종래에는 CL=2의 tCK를 만족시키기 위하여, CL=3의 스테이지를 충분히 고속화할 필요가 있어, 회로 설계에 있어서 큰 부담이 되고 있었다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는 레이턴시가 감소된 경우에도 충분한 사이클 타임의 마진을 두고 동작 가능한 반도체 기억 장치를 제공하고자 하는 것이다.
본 발명의 반도체 기억 장치는, 상기 과제를 해결하기 위하여 클럭 신호에 동기하여 동작하는 복수의 스테이지로 이루어지는 파이프 라인 구조를 갖고, 코맨드가 제공된 클럭 사이클로부터 데이타가 얻어지는 클럭 사이클까지의 클럭수(레이턴시)가 가변되는 반도체 기억 장치에 있어서, 상기 클럭 신호가 입력되는 버퍼 회로와, 이 버퍼 회로의 출력단에 접속되며 상기 클럭 신호의 상승으로부터 상기 스테이지를 구동하는 내부 클럭 신호의 발생까지의 시간이 상기 레이턴시에 따라 가변되는 클럭 신호 발생 회로를 구비하고 있다.
상기 클럭 신호 발생 회로는 상기 버퍼 회로의 출력단에 접속되며, 제1 레이턴시를 나타낸 신호에 의해 도통되어 상기 버퍼 회로로부터 출력되는 클럭 신호를 상기 내부 클럭 신호로서 출력하는 제1 트랜스퍼 게이트와, 상기 버퍼 회로의 출력단에 접속되며, 상기 제1 레이턴시의 사이클 타임과 제1 레이턴시 보다 적은 제2 레이턴시의 사이클 타임과의 차에 상당하는 지연 시간을 갖고, 상기 버퍼 회로로부터 출력되는 클럭 신호를 지연시키는 지연 회로와, 상기 지연 회로의 출력단에 접속되며, 상기 제2 레이턴시를 나타낸 신호에 의해 도통되어 상기 지연 회로로부터 출력되는 지연된 클럭 신호를 상기 내부 클럭 신호로서 출력하는 제2 트랜스퍼 게이트를 구비하고 있다.
또한, 본 발명은 클럭 신호에 동기하여 동작하는 제1, 제2, 제3 스테이지로 이루어진 파이프 라인 구조를 갖고, 코맨드가 제공된 클럭 사이클로부터 데이타가 얻어지는 클럭 사이클까지의 클럭수(레이턴시)가 가변되는 반도체 기억 장치에 있어서, 클럭 신호가 입력되는 제1 버퍼 회로와, 상기 제1 버퍼 회로의 출력단에 접속되며, 코맨드에 따라서 상기 제1 버퍼 회로로부터 출력되는 클럭 신호를 제1 클럭 신호로서 출력하는 게이트 회로와, 상기 클럭 신호가 입력되는 제2 버퍼 회로와, 상기 제2 버퍼 회로의 출력단에 접속되며 상기 클럭 신호의 상승으로부터 상기 제2 스테이지를 구동하는 제2 클럭 신호의 발생까지의 시간이 제1 레이턴시와 이보다 적은 제2 레이턴시에 따라 가변되며, 제2 레이턴시일 때 상기 게이트 회로로부터 출력되는 제1 클럭 신호에 따라서 내부 클럭 신호를 발생하는 클럭 신호 발생 회로를 구비하고 있다.
상기 클럭 신호 발생 회로는, 상기 버퍼 회로의 출력단에 접속되며, 제1 레이턴시를 나타내는 신호에 의해 도통되어 상기 버퍼 회로로부터 출력되는 클럭 신호를 상기 내부 클럭 신호로서 출력하는 제1 트랜스퍼 게이트와, 상기 버퍼 회로의 출력단에 접속되며 상기 제1 레이턴시의 사이클 타임과 제1 레이턴시 보다 적은 제2 레이턴시의 사이클 타임과의 차에 상당하는 지연 시간을 갖고, 상기 버퍼 회로로부터 출력되는 클럭 신호를 지연시키는 지연 회로와, 상기 지연 회로의 출력단에 접속되며, 상기 제2 레이턴시일 때 상기 제1 클럭 신호에 따라서 도통되어 상기 지연 회로로부터 출력되는 지연된 클럭 신호를 상기 제2 클럭 신호로서 출력하는 제2 트랜스퍼 게이트를 구비하고 있다.
상기 게이트 회로의 출력단에 접속되며, 상기 제1 클럭 신호에 따라서 어드레스 신호의 전송 타이밍을 제어하는 트랜스퍼 게이트를 더 구비하고 있다.
클럭 신호에 동기하여 동작하는 제1, 제2, 제3 스테이지로 이루어진 파이프 라인 구조를 갖고, 코맨드가 제공된 클럭 사이클로부터 데이타가 얻어지는 클럭 사이클까지의 클럭수(레이턴시)가 가변되는 반도체 기억 장치에 있어서, 클럭 신호가 입력되는 버퍼 회로와, 제1 입력단이 상기 버퍼 회로의 출력단에 접속되며, 상기 클럭 신호의 상승을 유지하는 플립플롭 회로와, 상기 플립플롭 회로의 제1 출력단과 제2 입력단 상호간에 접속되며, 상기 제1 출력단의 출력 신호를 제1 레이턴시의 사이클 타임과 제1 레이턴시 보다 적은 제2 레이턴시의 사이클 타임과의 차에 상당하는 지연 시간을 갖고, 상기 플립플롭 회로의 제2 출력단의 출력 신호를 상기 지연 시간에 따라서 반전시키는 제1 지연 회로와, 상기 플립플롭 회로의 제2 출력단에 접속되며, 상기 제2 출력단의 출력 신호를 상기 클럭 신호의 펄스폭과 거의 같은 시간만큼 지연시키는 제2 지연 회로와, 상기 제2 레이턴시일 때 상기 플립플롭 회로의 제2 출력단의 출력 신호와 상기 제2 지연 회로의 출력 신호에 따라서 상기 클럭 신호 보다 지연시켜 상기 제2 스테이지를 구동하는 내부 클럭 신호를 발생하는 게이트 회로를 구비하고 있다.
도 1은 본 발명의 제1 실시 형태를 도시한 회로 구성도.
도 2는 도 1에 도시한 지연 회로의 예를 도시한 회로도.
도 3은 도 1에 도시한 회로의 동작을 나타낸 타이밍 차트.
도 4는 본 발명이 적용되는 반도체 기억 장치의 일례를 도시한 구성도.
도 5는 본 발명의 제2 실시 형태를 도시한 구성도.
도 6은 도 5에 도시한 회로에서 사용되는 신호를 생성하는 회로의 일례를 도시한 회로도.
도 7은 도 5에서 생성된 신호가 공급되는 회로의 일례를 도시한 회로도.
도 8은 도 5에 도시한 입력 버퍼 회로의 일례를 도시한 회로도.
도 9는 도 5에 도시한 회로의 동작을 나타낸 타이밍차트.
도 10은 본 발명의 제3 실시 형태를 도시한 회로도.
도 11은 도 10에 나타낸 회로의 동작을 나타낸 타이밍차트.
도 12는 싱크로너스 DRAM의 파이프 라인 동작을 설명하기 위해 도시한 도면.
도 13은 싱크로너스 DRAM의 레이턴시 제어를 설명하기 위해 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
12a, 41a, 51a, 51b : 입력 버퍼 회로
41g : 어드레스 버퍼 회로
12a, 42, 51d, 102c, 102g : 지연 회로
42b, 42c, 51e, 51f, 102e, 102f, 102i, 102j : 트랜스퍼 게이트
43 : 코맨드 디코더
44 : 제어 신호 발생부
51c : AND 회로
BF : 입력 버퍼 회로
이하, 도면을 참조하여 본 발명의 실시 형태에 대해 설명한다.
우선, 도 4를 참조하여 본 발명이 적용되는 반도체 기억 장치의 구성에 대해 설명한다. 도4에서 클럭 신호 CLK, 칩 셀렉트 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE는 각각 도시하지 않은 외부 접속핀에 공급된다. 상기 클럭 신호 CLK는 입력 버퍼 회로(41a)에 공급되며, 상기 칩 셀렉트 신호 /CS는 입력 버퍼 회로(41b)에 공급되며, 상기 로우어드레스 스트로브 신호 /RAS는 입력 버퍼 회로(41c)에 공급되며, 상기 컬럼 어드레스 스트로브 신호 /CAS는 입력 버퍼 회로(41d)에 공급되며, 상기 기록 인에이블 신호 /WE는 입력 버퍼 회로(41e)에 공급된다.
상기 입력 버퍼 회로(41a)는 복수의 입력 버퍼를 포함하고, 클럭 신호 CLK는 이들 버퍼에 각각 공급된다. 이들 입력 버퍼 회로로부터 출력되는 클럭 신호는 클럭 구동 회로(42)에 공급된다. 이 클럭 구동 회로(42)도 상기 복수의 입력 버퍼 회로에 대응하여 복수의 클럭 구동 회로를 포함하고 있다. 이들 클럭 구동 회로는 레이턴시에 따라서 클럭 신호 CLK1, CLK2, CLK3를 출력하여, 제어 신호 발생부(44)나 그 외의 회로에 공급한다. 상기 입력 버퍼 회로(41b, 41c, 41d, 41e)로부터 출력되는 칩 셀렉트 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 기록 인에이블 신호 /WE는 코맨드 디코더(43)에 공급된다. 이 코맨드 디코더(43)는, 예를 들면 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS에 기초하여 데이타의 판독 코맨드나 기록 코맨드, 레이턴시를 전환하는 코맨드 등을 생성하고 상기 제어 신호 발생부(44)에 공급한다.
한편, 클럭 인에이블 신호 CKE는 입력 버퍼 회로(41f)를 통해 파워 다운 제어부(45)에 공급된다. 이 파워 다운 제어부(45)는 클럭 인에이블 신호 CKE에 따라서, 파워 다운 신호 /PDENTR을 발생한다. 이 파워 다운 신호 /PDENTR은 상기 입력 버퍼 회로(41a∼41e), 상기 제어 신호 발생부(44), 어드레스 버퍼 회로(41g) 및 입력 버퍼 회로(41h, 41i)에 공급되며, 스탠바이 시에 이들의 회로의 소비 전류가 삭감된다.
또한, 어드레스 신호(A0∼A11)는 상기 어드레스 버퍼 회로(41g)를 통해 상기 제어 신호 발생부(44)에 공급된다. 이 제어 신호 발생부(44)는 모드 레지스터(44a), 오퍼레이션·클럭 제어 회로(44b), 컬럼 카운터(44c), 버스트 길이 카운터(44d), 어드레스·파셜·디코더(44e), 및 도시하지 않은 리프레시 회로를 갖고 있다.
상기 모드 레지스터(44a)는 레이턴시의 제어 정보, 버스트 길이의 제어 정보를 기억한다. 상기 오퍼레이션·클럭 제어 회로(44b)는 클럭 신호에 따라서 컬럼 디코더의 동작 타이밍, 컬럼 선택선의 선택 타이밍, 판독 데이타나 기록 데이타를 유지하는 도시하지 않은 DQ 버퍼의 동작 타이밍 등을 제어한다. 상기 컬럼 카운터(44c)는 버스트 판독 시의 컬럼 어드레스를 카운트한다. 상기 버스트 길이 카운터(44d)는 버스트 판독 시에 버스트 길이를 카운트한다. 상기 어드레스 파셜 디코더(44e)는 컬럼 어드레스 및 로우 어드레스를 부분적으로 디코드한다. 상기 어드레스 파셜 디코더(44e)의 디코드 출력은 메모리 블럭(48)에 공급된다. 이 메모리 블럭(48)은 복수의 뱅크를 갖으며 각 뱅크는 메모리 셀 어레이 MCA, 컬럼 디코더 CDC, 로우 디코더 RDC를 갖고 있다.
또한, 데이타의 입출력을 마스크하는 신호 U/LDQM은 입력 버퍼 회로(41h)를 통해 DQ 마스크 제어 회로(46)에 공급되며, 도시하지 않은 외부 접속핀에 공급된 입력 데이타(DQ0∼DQ15)는 입력 버퍼 회로(41i)를 통해 데이타 제어부(47)에 공급된다. 데이타 제어부(47)는 데이타의 기록 시, 상기 DQ 마스크 제어부(46)의 출력에 따라서 입력 버퍼 회로(41i)로부터 공급되는 입력 데이타(DQ0∼DQ15)를 상기 메모리 셀 블럭(48)에 공급하고, 데이타의 판독시 메모리셀 블럭(48)으로부터 판독된 데이타를 증폭하고 오프칩 구동부(49)에 공급한다. 이 오프칩 구동부(49)는 데이타를 도시하지 않은 외부 접속핀으로 출력한다.
상기 클럭 신호 CLK1은 컬럼 어드레스계의 회로, 예를 들면 어드레스·파셜 디코더(44e) 등에 공급되며, 클럭 신호 CLK2는 메모리 셀의 데이타선쌍을 선택하는 도시하지 않은 회로나 데이타를 판독하여 데이타를 증폭하는 증폭 회로에 공급되며, 클럭 신호 CLK3는 데이타를 외부 출력핀에 출력하는 회로, 예를 들면 오프칩 구동부(49)에 공급된다.
도 1 내지 도 3은 본 발명의 제1 실시 형태를 나타내고 있다. 이 실시 형태에서는, 종래와 같이 CL=2에서 클럭 신호 CLK2를 전원 전압 Vcc로 전환하는 일은 없고 CL=3으로부터 CL=2로 전환한 시점에서 클럭 신호 CLK2에 상당하는 내부 클럭 신호를 지연시켜 기본 클럭 신호를 시프트시킨다.
도 1은 상기 입력 버퍼 회로(41a)와 클럭 구동 회로(42) 중, 클럭 신호 CLK2 용 입력 버퍼 회로(11a)와 클럭 구동 회로(12)를 나타내고 있다. 이 실시 형태에서, 클럭 구동 회로(12)는 지연 회로(12a), 트랜스퍼 게이트(12b, 12c)에 의해 구성되어 있다. 상기 입력 버퍼 회로(11a)의 출력단에는 P채널 MOS 트랜지스터(이하, PMOS 트랜지스터로 칭한다)와 N채널 MOS 트랜지스터(이하, NMOS 트랜지스터로 칭한다)로 이루어지는 상기 트랜스퍼 게이트(12b)의 입력단이 접속됨과 동시에 지연 회로(12a)의 입력단이 접속되어 있다. 이 지연 회로(12a)의 출력단은 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진 상기 트랜스퍼 게이트(12c)의 입력단에 접속되어 있다. 이 트랜스퍼 게이트(12c)의 출력단은 상기 트랜스퍼 게이트(12b)의 출력단에 접속되어 있다.
상기 트랜스퍼 게이트(12b)를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에는 상기 모드 레지스터(44a)로부터 레이턴시 CL=3가 설정되어 있는 경우에 출력되는 신호 /CL3, CL3가 공급되며, 상기 트랜스퍼 게이트(12c)를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에는 상기 모드 레지스터(44a)로부터 레이턴시 CL=2가 설정되어 있는 경우에 출력되는 신호 /CL2, CL2가 공급된다.
도 2는 상기 지연 회로(12a)의 구성예를 나타낸 것이다. 도 2a에 도시한 회로는 직렬 접속된 복수의 인버터 회로(21)에 의해 구성되며, 도 2b에 도시한 회로는 인버터 회로(22, 23)의 상호간에 저항(24), 캐패시터(25)에 의해 구성된 적분 회로(26)가 접속된 구성으로 되어 있다. 지연 회로는 이들 구성에 한정되는 것은 아니고 여러가지 변형 가능하다.
도 3을 참조하여 상기 구성의 동작에 대해 설명한다.
우선, 레이턴시가 CL=3인 경우, 신호 /CL3, CL3가 활성화되며, 신호 /CL2, CL2는 비활성으로 되어 있다. 이 때문에, 트랜스퍼 게이트(12b)가 온 상태, 트랜스퍼 게이트(12c)가 오프 상태로 되어 있다. 이 상태에서, 입력 버퍼 회로(11a)에 클럭 신호가 공급되면, 도 3에 도시한 바와 같이 이 클럭 신호가 트랜스퍼 게이트(12b)를 통해 출력되며, 이 신호가 내부 클럭 신호 CLK2로서 제어 신호 발생부(44) 등에 공급된다. 또, 내부 클럭 신호 CLK1은 내부 클럭 신호 CLK2 보다 먼저, 도시하지 않은 입력 버퍼 회로, 클럭 구동 회로를 통해 출력된다.
한편, 레이턴시가 CL=2으로 전환된 경우, 신호 /CL2, CL2가 활성화되며, 신호 /CL3, CL3은 비활성이 된다. 이 때문에, 트랜스퍼 게이트(12c)가 온 상태, 트랜스퍼 게이트(12b)가 오프 상태로 된다. 또한, 내부 클럭 신호 CLK2보다 먼저 출력되는 내부 클럭 신호 CLK1은 CL=3인 경우와 마찬가지의 타이밍으로 출력된다.
이 상태에서, 입력 버퍼 회로(11a)에 클럭 신호가 공급되면 이 클럭 신호는 지연 회로(12a)에 의해 소정 시간 지연되며, 트랜스퍼 게이트(12b)를 통해 제어 신호 발생부(44) 등에 공급된다. 이 지연 회로(12a)의 지연 시간은, 예를 들면 상기 어드레스 버퍼 회로(41g)에 공급된 어드레스가 확정되는데 요하는 시간으로, 논리적으로는 사양 상의 CL=2에서의 사이클 타임 tCK와 CL=3에서의 사이클 타임 tCK와의 차, 즉 100㎒에서 동작하는 싱크로너스 DRAM이면 최대 15㎱-10㎱=5㎱이면 좋다. 최소치는 외부로부터 컬럼 어드레스를 취득하여 내부에서 래치, 확정하는데 필요한 시간으로 결정된다. 이 경우, tCK(CL=2)=10㎱+지연 시간 = 최대 15㎱에서 다음 스테이지로 데이타를 전송할 수 있다.
제1 실시 형태에 따르면, 레이턴시가 CL=2인 경우 외부로부터 공급되는 클럭 신호를 지연 회로(12a)에 의해 어드레스 신호가 확정하기까지 지연하고, 이 지연한 클럭 신호에 의해 CL=3의 제2 스테이지에 상당하는 동작을 실행시키고 있다. 따라서, CL=2인 경우에도 충분한 사이클 타임의 마진에 의해 동작시키는 것이 가능하다.
도 5 내지 도 8은, 이 발명의 제2 실시 형태를 나타내고 있다. 도 5에서 클럭 신호 CLK는 펄스 회로를 포함하는 입력 버퍼 회로(BF/PC : 51a, 51b)에 공급된다. 입력 버퍼 회로(51a)로부터 출력되는 클럭 신호는 상기 코맨드 디코더(43)에 의해 생성된 판독 코맨드/기록 코맨드(R/W)와 함께 AND 회로(51c)에 공급된다. 이 AND 회로(51c)는 상기 판독 코맨드/기록 코맨드(R/W)에 의해 제어되며, 출력단으로부터 클럭 신호 CLK1이 출력된다.
한편, 상기 입력 버퍼 회로(51b)의 출력단은 트랜스퍼 게이트(51e)의 입력단에 접속됨과 동시에, 지연 회로(51d)의 입력단에 접속되어 있다. 이 지연 회로(51d)에 설정된 지연 시간은 상기 지연 회로(12a)에 설정된 지연 시간과 동일하다. 지연 회로(51d)의 출력단은 트랜스퍼 게이트(51f)의 입력단에 접속된다. 이 트랜스퍼 게이트(51f)의 출력단은 상기 트랜스퍼 게이트(51e)의 출력단에 접속된다.
상기 트랜스퍼 게이트(51e)를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에는 상기 모드 레지스터(44a)로부터 레이턴시 CL=3가 설정되어 있는 경우에 출력되는 신호 /CL3, CL3가 공급되며, 상기 트랜스퍼 게이트를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에는 신호 /N1, N1이 공급되어 있다.
도 6은 신호 /N1, N1을 생성하는 회로의 일례를 나타내고 있다. NAND 회로(61)의 입력단에는 상기 AND 회로(51c)로부터 출력되는 클럭 신호 CLK1과, 상기 모드 레지스터(44a)로부터 레이턴시 CL=2가 설정되어 있는 경우에 출력되는 신호 CL2가 공급되며, 이 NAND 회로(61)의 출력단으로부터 상기 신호 N1이 출력된다. 더욱 , 이 신호 N1은 인버터 회로(62)에 의해 반전되며 상기 신호 /N1이 생성된다.
도 7은 상기 어드레스 버퍼 회로(41g)를 나타낸 것으로, 이 실시 형태의 경우, 어드레스 버퍼 회로(41g)의 출력단에는 트랜스퍼 게이트(71)가 접속되어 있다. 이 트랜스퍼 게이트(71)는 상기 클럭 신호 CLK1과 그 반전 신호 /CLK1에 의해 제어되는 클럭드 인버터 회로(72, 73)와 인버터 회로(74)에 의해 구성되며, 이들이 직렬접속되어 있다. 이 트랜스퍼 게이트(71)를 통해 내부 어드레스 CAi가 생성된다.
도 8은 상기 입력 버퍼 회로(51a, 51b)의 일례를 나타내고 있다. 이 회로는 클럭 신호 CLK와 기준 전압 Vref가 공급되며, 전류 미러 회로(81)로 이루어진 입력 버퍼 회로 BF와, 이 입력 버퍼 회로 BF의 출력단에 접속된 펄스 회로 PC를 갖고 있다. 이 펄스 회로 PC는 플립플롭 회로(82)를 구성하는 NAND 회로(83)의 한쪽 입력단이 입력 버퍼 회로 BF의 출력단에 접속되며, 플립플롭 회로(82)를 구성하는 NAND 회로(84)의 한쪽 입력단은 지연 회로(85)의 입력단에 접속되어 있다. 이 지연 회로(85)의 출력단은 NAND 회로(86)의 한쪽 입력단에 접속되며, 이 NAND 회로(86)의 다른쪽 입력단은 상기 지연 회로(85)의 한쪽 입력단에 접속되어 있다. 상기 NAND 회로(86)의 출력단은 상기 NAND 회로(84)의 다른쪽 입력단에 접속됨과 동시에 상기 NAND 회로(83)의 출력단과 함께 NAND 회로(87)의 입력단에 접속된다. 이 NAND 회로(87)의 출력단에는 인버터 회로(88)가 접속되어 있다.
도 9를 참조하여 상기 제2 실시 형태의 동작을 설명한다. 또한, 이 실시 형태에서 CL=3의 동작은 제1 실시 형태와 동일하기 때문에 설명은 생략한다.
로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS에 따라서 상기 코맨드 디코더(43)에서 판독/기록 코맨드 R/W가 출력된다. 입력 버퍼 회로(51a)에는 클럭 신호 CLK가 입력되어 있으며, 이 입력 버퍼 회로(51a)로부터 출력되는 클럭 신호는 상기 코맨드 R/W에 따라서, AND 회로(51c)로부터 클럭 신호 CLK1으로서 출력된다. 이 클럭 신호 CLK1은 상기 클럭 신호 CLK에 의해 예를 들면 시간 t1 지연되어 출력된다. 이 시간 t1은 입력 버퍼 회로(51a)나 NAND 회로(51c) 등의 동작 시간이며, 이것을 제로로 하는 것은 불가능하다.
한편, 입력 버퍼 회로(51b)에 공급된 클럭 신호는 지연 회로(51d)에 의해 소정 시간 td 지연되며 트랜스퍼 게이트(51f)에 공급된다. 이 트랜스퍼 게이트(51f)에 공급되는 신호 N1, /N1은 상기 클럭 신호 CLK1의 하강에 동기하여 상기 지연된 클럭 신호를 클럭 신호 CLK2로서 출력한다. 이 때문에, 이 클럭 신호 CLK2는 클럭 신호 CLK로부터 시간 t1+td 지연되어 출력되며, 이 클럭 신호 CLK2에 의해 CL=3의 제2 스테이지에 상당하는 동작이 실행된다.
상기 제2 실시 형태에 따르면, CL=2의 경우 지연 회로(51d) 및 트랜스퍼 게이트(51f)에 의해, CL=2의 사이클 타임과 CL=3의 사이클 타임의 차의 시간에 상당하는 지연 시간을 갖는 클럭 신호 CLK2를 생성하고, 이 클럭 신호 CLK2에 의해 CL=3인 제2 스테이지에 상당하는 동작을 실행하고 있다. 따라서, CL=3인 제2 스테이지를 고속화하는 일 없이, CL=2의 동작을 충분한 사이클 타임의 마진을 두고 행할 수 있다.
더구나, 어드레스 버퍼 회로(41g)의 출력단에 AND 회로(51)로부터 출력되는 클럭 신호 CLK1에 의해 동작 제어되는 트랜스퍼 게이트(71)를 설치함과 동시에, 트랜스퍼 게이트(51f)를 클럭 신호 CLK1과 CL=2를 나타낸 신호 CL2로부터 생성한 신호 N1, /N1에 의해 제어하고 있다. 따라서, 상기 트랜스퍼 게이트(71)로부터 출력되는 내부 어드레스와 클럭 신호 CLK2를 동기시킬 수 있기 때문에, 확실한 동작이 가능하다.
도 10은 본 발명의 제3 실시 형태를 나타내고 있다.
이 실시 형태는 입력 버퍼 회로 BF와 이 입력 버퍼 회로 BF의 출력단에 접속된 펄스 회로 PC로 구성되어 있다. 입력 버퍼 회로 BF는 차동 증폭기(101)로 구성되어 있다. 이 차동 증폭기(101)는 PMOS 트랜지스터(101a, 101b), NMOS 트랜지스터(101c, 101d)로 구성되며, NMOS 트랜지스터(101c, 101d)의 게이트에 기준 전압 Vref와 클럭 신호 CLK가 각각 공급되고 있다.
상기 펄스 회로 PC에서, 플립플롭 회로(102)를 구성하는 NAND 회로(102a)의 한쪽 입력단은 입력 버퍼 회로 BF의 출력단에 접속되어 있다. 플립플롭 회로(102)를 구성하는 NAND 회로(102b)의 한쪽 입력단은 지연 회로(102c)의 입력단에 접속되며, 이 지연 회로(102c)의 출력단은 NAND 회로(102d)의 한쪽 입력단에 접속되어 있다. 이 NAND 회로(102d)의 다른쪽 입력단은 상기 지연 회로(102c)의 입력단에 접속되며, 출력단은 상기 NAND 회로(102b)의 다른쪽 입력단에 접속됨과 동시에 트랜스퍼 게이트(102j)의 입력단에 접속되어 있다.
상기 NAND 회로(102a)의 출력단은 트랜스퍼 게이트(102e)의 입력단에 접속되며, 상기 NAND 회로(102b)의 출력단은 트랜스퍼 게이트(102f)의 입력단에 접속되어 있다. 이들 트랜스퍼 게이트(102e, 102f)의 출력단은 NAND 회로(102k)의 한쪽 입력단에 접속되어 있다. 상기 NAND 회로(102b)의 출력단은 지연 회로(102g)의 입력단에 접속되며, 이 지연 회로(102g)의 출력단은 NAND 회로(102h)의 한쪽 입력단에 접속된다. 이 NAND 회로(102h)의 다른쪽 입력단은 상기 지연 회로(102g)의 입력단에 접속되며, 출력단은 트랜스퍼 게이트(102i)의 입력단에 접속된다. 이 트랜스퍼 게이트(102i)의 출력단은 상기 트랜스퍼 게이트(102j)의 출력단과 함께 상기 NAND 회로(102k)의 다른쪽 입력단에 접속되어 있다. 이 NAND 회로(102k)의 출력단은 인버터 회로(102l)의 입력단에 접속되어 있다.
상기 트랜스퍼 게이트(102e, 102j)는 CL=3을 나타낸 신호 CL3, /CL3에 의해 동작되며, 상기 트랜스퍼 게이트(102f, 102i)는 CL=2을 나타낸 신호 CL2, /CL2에 의해 동작된다.
상기 지연 회로(102c)에 설정된 지연 시간 td는 상기 지연 회로(12a), 지연 회로(51d)에 설정된 지연 시간과 동일하다. 또한, 지연 회로(102g)에 설정된 지연 시간 td1은 클럭 신호 CLK2의 펄스폭을 규정하는 시간으로 되고 있으며, 예를 들면 지연 시간 td와 거의 동일한 시간이다.
도 11은 도 10의 동작을 나타내고 있다. 도 10에서 CL=3인 경우, 트랜스퍼 게이트(102f, 102i)가 오프, 트랜스퍼 게이트(102e, 102j)가 온이 되기 때문에 이 회로는 도 8과 등가인 구성이 된다. CL=3인 경우의 동작은 변하지 않기 때문에 설명은 생략한다.
한편, CL=2인 경우, 트랜스퍼 게이트(102f, 102i)가 온, 트랜스퍼 게이트(102e, 102j)가 오프가 된다. 이 상태에서 클럭 신호 CLK에 따라서 입력 버퍼 회로 BF의 출력 신호 N1이 로우 레벨이 되면, 플립플롭 회로(102)를 구성하는 NAND 회로(102a)의 출력 신호 N2가 하이 레벨로 된다. 이에 따라, NAND 회로(102b)의 출력 신호 N4가 로우 레벨이 되면 트랜스퍼 게이트(102i)의 출력 신호 N5가 하이 레벨이 된다. 상기 NAND 회로(102b)의 출력 신호 N4는 지연 회로(102c)의 지연 시간 td가 경과하고, NAND 회로(102d)의 출력 신호 N3가 로우 레벨이 되면 하이 레벨이 되며, 이에 따라 인버터 회로(102l)로부터 클럭 신호 CLK2가 출력된다. 이 클럭 신호 CLK2는 상기 지연 회로(102g)의 지연 시간 td1이 경과하고 트랜스퍼 게이트(102i)의 출력 신호 N5가 로우 레벨이 되면 정지한다.
이 결과, 클럭 신호 CLK의 상승으로부터 시간 td2 지연되어 클럭 신호 CLK2를 발생시킬 수 있으며, 이 클럭 신호 CLK2에 의해 CL=3의 제2 스테이지에 상당하는 동작을 실행시킬 수 있다.
이 실시 형태에 의하여도 제1, 제2 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니고, 발명의 요지를 바꾸지 않는 범위에서 여러가지 변형 실시 가능한 것은 물론이다.
이상, 상술한 바와 같이 본 발명에 따르면, 레이턴시가 감소된 경우에도 충분한 사이클 타임의 마진을 두고 동작 가능한 반도체 기억 장치를 제공할 수 있다.

Claims (6)

  1. 클럭 신호에 동기하여 동작하는 복수의 스테이지로 이루어진 파이프 라인 구조를 갖고, 코맨드가 부여된 클럭 사이클로부터 데이타가 얻어지는 클럭 사이클까지의 클럭수(레이턴시)가 가변되는 반도체 기억 장치에 있어서,
    상기 클럭 신호가 입력되는 버퍼 회로와,
    상기 버퍼 회로의 출력단에 접속되며, 상기 클럭 신호의 상승으로부터 상기 스테이지를 구동하는 내부 클럭 신호의 발생까지의 시간이 상기 레이턴시에 의해 가변되는 클럭 신호 발생 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 클럭 신호 발생 회로는,
    상기 버퍼 회로의 출력단에 접속되며, 제1 레이턴시를 나타내는 신호에 의해 도통되어 상기 버퍼 회로로부터 출력되는 클럭 신호를 상기 내부 클럭 신호로서 출력하는 제1 트랜스퍼 게이트와,
    상기 버퍼 회로의 출력단에 접속되며, 상기 제1 레이턴시의 사이클 타임과 제1 레이턴시보다 적은 제2 레이턴시의 사이클 타임과의 차에 상당하는 지연 시간을 갖고, 상기 버퍼 회로로부터 출력되는 클럭 신호를 지연시키는 지연 회로와,
    상기 지연 회로의 출력단에 접속되며, 상기 제2 레이턴시를 나타내는 신호에 의해 도통되어 상기 지연 회로로부터 출력되는 지연된 클럭 신호를 상기 내부 클럭 신호로서 출력하는 제2 트랜스퍼 게이트
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  3. 클럭 신호에 동기하여 동작하는 제1, 제2, 제3 스테이지로 이루어진 파이프 라인 구조를 갖고, 코맨드가 부여된 클럭 사이클로부터 데이타가 얻어지는 클럭 사이클까지의 클럭수(레이턴시)가 가변되는 반도체 기억 장치에 있어서,
    클럭 신호가 입력되는 제1 버퍼 회로와,
    상기 제1 버퍼 회로의 출력단에 접속되며 코맨드에 따라서 상기 제1 버퍼 회로로부터 출력되는 클럭 신호를 제1 클럭 신호로서 출력하는 게이트 회로와,
    상기 클럭 신호가 입력되는 제2 버퍼 회로와,
    상기 제2 버퍼 회로의 출력단에 접속되며, 상기 클럭 신호의 상승으로부터 상기 제2 스테이지를 구동하는 제2 클럭 신호의 발생까지의 시간이 제1 레이턴시와 이보다 적은 제2 레이턴시에 의해 가변되며, 제2 레이턴시일 때 상기 게이트 회로로부터 출력되는 제1 클럭 신호에 따라 내부 클럭 신호를 발생하는 클럭 신호 발생 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 클럭 신호 발생 회로는,
    상기 버퍼 회로의 출력단에 접속되며, 제1 레이턴시를 나타내는 신호에 의해 도통되어 상기 버퍼 회로로부터 출력되는 클럭 신호를 상기 내부 클럭 신호로서 출력하는 제1 트랜스퍼 게이트와,
    상기 버퍼 회로의 출력단에 접속되며, 상기 제1 레이턴시의 사이클 타임과 제1 레이턴시보다 적은 제2 레이턴시의 사이클 타임과의 차에 상당하는 지연 시간을 갖고, 상기 버퍼 회로로부터 출력되는 클럭 신호를 지연시키는 지연 회로와,
    상기 지연 회로의 출력단에 접속되며, 상기 제2 레이턴시일 때 상기 제1 클럭 신호에 따라 도통되어 상기 지연 회로로부터 출력되는 지연된 클럭 신호를 상기 제2 클럭 신호로서 출력하는 제2 트랜스퍼 게이트
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제3항에 있어서, 상기 게이트 회로의 출력단에 접속되며, 상기 제1 클럭 신호에 따라, 어드레스 신호의 전송 타이밍을 제어하는 트랜스퍼 게이트를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  6. 클럭 신호에 동기하여 동작하는 제1, 제2, 제3 스테이지로 이루어지는 파이프 라인 구조를 갖고, 코맨드가 부여된 클럭 사이클로부터 데이타가 얻어지는 클럭 사이클까지의 클럭수(레이턴시)가 가변되는 반도체 기억 장치에 있어서,
    클럭 신호가 입력되는 버퍼 회로와,
    제1 입력단이 상기 버퍼 회로의 출력단에 접속되며, 상기 클럭 신호의 상승을 유지하는 플립플롭 회로와,
    상기 플립플롭 회로의 제1 출력단과 제2 입력단 상호간에 접속되며, 상기 제1 출력단의 출력 신호를 제1 레이턴시의 사이클 타임과 제1 레이턴시보다 적은 제2 레이턴시의 사이클 타임과의 차에 상당하는 지연 시간을 갖고, 상기 플립플롭 회로의 제2 출력단의 출력 신호를 상기 지연 시간에 따라 반전시키는 제1 지연 회로와,
    상기 플립플롭 회로의 제2 출력단에 접속되며, 상기 제2 출력단의 출력 신호를 상기 클럭 신호의 펄스폭과 거의 같은 시간만큼 지연시키는 제2 지연 회로와,
    상기 제2 레이턴시일 때, 상기 플립플롭 회로의 제2 출력단의 출력 신호와 상기 제2 지연 회로의 출력 신호에 따라 상기 클럭 신호에 의해 지연되며, 상기 제2 스테이지를 구동하는 내부 클럭 신호를 발생하는 게이트 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
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