JPH1166848A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1166848A JPH1166848A JP9218604A JP21860497A JPH1166848A JP H1166848 A JPH1166848 A JP H1166848A JP 9218604 A JP9218604 A JP 9218604A JP 21860497 A JP21860497 A JP 21860497A JP H1166848 A JPH1166848 A JP H1166848A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】レイテンシが減少された場合、十分なサイクル
タイムのマージンをもって動作させることが困難であっ
た。 【解決手段】入力バッファ回路１１ａにはクロック信号
ＣＬＫが供給される。遅延回路１２ａは、クロック信号
ＣＬＫをレイテンシがＣＬ＝３の場合のサイクルタイム
とＣＬ＝２の場合のサイクルタイムの差に相当する遅延
時間を有し、ＣＬ＝２が設定された場合、トランスファ
ーゲート１２ｃにより、遅延回路１２ａで遅延されたク
ロック信号をクロック信号ＣＬＫ２として出力し、この
クロック信号ＣＬＫ２によりＣＬ＝３の第２ステージに
相当する動作を実行させる。
タイムのマージンをもって動作させることが困難であっ
た。 【解決手段】入力バッファ回路１１ａにはクロック信号
ＣＬＫが供給される。遅延回路１２ａは、クロック信号
ＣＬＫをレイテンシがＣＬ＝３の場合のサイクルタイム
とＣＬ＝２の場合のサイクルタイムの差に相当する遅延
時間を有し、ＣＬ＝２が設定された場合、トランスファ
ーゲート１２ｃにより、遅延回路１２ａで遅延されたク
ロック信号をクロック信号ＣＬＫ２として出力し、この
クロック信号ＣＬＫ２によりＣＬ＝３の第２ステージに
相当する動作を実行させる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばシンクロナ
スＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）等のクロック信号に同期して動作する半導体記憶装
置に関する。
スＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）等のクロック信号に同期して動作する半導体記憶装
置に関する。
【０００２】
【従来の技術】近時、従来のＤＲＡＭをＳＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）並にデータア
クセスを高速化し、高いデータバンド幅（単位時間当た
りのデータバイト数）を得るため、シンクロナスＤＲＡ
Ｍが提案されている。このシンクロナスＤＲＡＭは、既
に、４Ｍビット、１６Ｍビット世代の製品が実用化され
ている。このシンクロナスＤＲＡＭは、従来のＤＲＡＭ
のカラム系回路によって制御されるメモリセルアレイの
ビット線にラッチされたデータを入出力（Ｉ／Ｏ）ピン
に出力するまでの時間、所謂カラムアクセスタイム（ｔ
ＣＡＣ）を高速化する点が最大の特徴である。さらに、
全ての動作がクロック信号入力ピンに入力されるクロッ
ク信号の立ち上がりに同期している点も、従来のＤＲＡ
Ｍと大きく異なっている。
ティック・ランダム・アクセス・メモリ）並にデータア
クセスを高速化し、高いデータバンド幅（単位時間当た
りのデータバイト数）を得るため、シンクロナスＤＲＡ
Ｍが提案されている。このシンクロナスＤＲＡＭは、既
に、４Ｍビット、１６Ｍビット世代の製品が実用化され
ている。このシンクロナスＤＲＡＭは、従来のＤＲＡＭ
のカラム系回路によって制御されるメモリセルアレイの
ビット線にラッチされたデータを入出力（Ｉ／Ｏ）ピン
に出力するまでの時間、所謂カラムアクセスタイム（ｔ
ＣＡＣ）を高速化する点が最大の特徴である。さらに、
全ての動作がクロック信号入力ピンに入力されるクロッ
ク信号の立ち上がりに同期している点も、従来のＤＲＡ
Ｍと大きく異なっている。
【０００３】図１２は、前記カラムアクセスタイム（ｔ
ＣＡＣ）を高速化するための最も一般的な回路設計技術
であるパイプライン方式の従来例を示している。この方
式は、カラムアクセスタイムを決定するカラムアドレス
の確定（第１ステージ）、メモリセル内のデータ線対の
選択とデータの増幅（第２ステージ）、入出力ピンへの
読み出し（第３ステージ）という、データパスをクロッ
クサイクルによって前記第１乃至第３ステージに分割
し、さらに、これらを同一サイクル内で１ステージずつ
重複させるデータパスアーキテクチャを示している。こ
の方式によれば、メモリセルアレイからの読み出しデー
タの先頭アドレスＡ０を入力すれば、先頭データＤＱ０
以降のデータＤＱ１、ＤＱ２、ＤＱ３を連続するクロッ
ク信号に同期させて次々に高速に出力することができ
る。この高速データアクセスをバースト読み出しと称し
ている。
ＣＡＣ）を高速化するための最も一般的な回路設計技術
であるパイプライン方式の従来例を示している。この方
式は、カラムアクセスタイムを決定するカラムアドレス
の確定（第１ステージ）、メモリセル内のデータ線対の
選択とデータの増幅（第２ステージ）、入出力ピンへの
読み出し（第３ステージ）という、データパスをクロッ
クサイクルによって前記第１乃至第３ステージに分割
し、さらに、これらを同一サイクル内で１ステージずつ
重複させるデータパスアーキテクチャを示している。こ
の方式によれば、メモリセルアレイからの読み出しデー
タの先頭アドレスＡ０を入力すれば、先頭データＤＱ０
以降のデータＤＱ１、ＤＱ２、ＤＱ３を連続するクロッ
ク信号に同期させて次々に高速に出力することができ
る。この高速データアクセスをバースト読み出しと称し
ている。
【０００４】一方、シンクロナスＤＲＡＭのさらなる特
徴は、読み出し命令が与えられたクロックサイクルか
ら、読み出しデータが得られるクロックサイクルまでの
クロック数、すなわちレイテンシ（ＣＬ）が、モード設
定によって可変である点である。すなわち、メモリセル
に供給するクロック信号のサイクルを余り早められない
システムでは、レイテンシを削減し、高速なクロックを
供給可能なシステムではレイテンシを増加して動作させ
ることが可能である。前者は、通常ＣＬ＝２、後者はＣ
Ｌ＝３として仕様が決められている。一般に、サイクル
タイムｔＣＫとＣＬの数は反比例し、例えばクロック信
号の周波数＝１００ＭＨｚのシンクロナスＤＲＡＭの場
合、ＣＬ＝３におけるサイクルタイムの最小値は１／１
００ＭＨｚ＝１０ｎｓであり、ＣＬ＝２の場合、１／
（１００＊２／３）＝１５ｎｓとなる。
徴は、読み出し命令が与えられたクロックサイクルか
ら、読み出しデータが得られるクロックサイクルまでの
クロック数、すなわちレイテンシ（ＣＬ）が、モード設
定によって可変である点である。すなわち、メモリセル
に供給するクロック信号のサイクルを余り早められない
システムでは、レイテンシを削減し、高速なクロックを
供給可能なシステムではレイテンシを増加して動作させ
ることが可能である。前者は、通常ＣＬ＝２、後者はＣ
Ｌ＝３として仕様が決められている。一般に、サイクル
タイムｔＣＫとＣＬの数は反比例し、例えばクロック信
号の周波数＝１００ＭＨｚのシンクロナスＤＲＡＭの場
合、ＣＬ＝３におけるサイクルタイムの最小値は１／１
００ＭＨｚ＝１０ｎｓであり、ＣＬ＝２の場合、１／
（１００＊２／３）＝１５ｎｓとなる。
【０００５】図１３は、上記仕様を満足させるための従
来のパイプラインデータアーキテクチャを示している。
シンクロナスＤＲＡＭにおけるカラムアドレスの入力か
ら入出力ピンへのデータ出力までのトータルの時間は、
従来のＤＲＡＭのそれと等しく、例えば３０ｎｓであ
る。図１３では、ＣＬ＝２の場合、データパスを２つの
ステージに分割し、ＣＬ＝３の場合、データパスを３つ
のステージに分割している。ＤＲＡＭの場合、マイクロ
プロセッサユニット（ＭＰＵ）等と異なり、メモリセル
アレイにラッチされたデータを入出力ピンに読み出すま
でのデータパスを自由に分割することは困難であり、図
１２に示すように、第１乃至第３のステージに分割する
ことが最も一般的である。このようにデータパスを第１
乃至第３のステージに分割した場合、ＣＬ＝３と言う仕
様を満たすことができることは自明である。すなわち、
図１３において、第１ステージＳＴ１はクロック信号Ｃ
ＬＫ１により動作されるアドレスラッチ回路１３０ａ、
カラムデコーダ１３０ｂを含み、第２ステージＳＴ２は
クロック信号ＣＬＫ２により動作されるトランスファー
ゲート１３０ｃ、ラッチ回路１３０ｄ、ビット線に接続
されたデータ線１３０ｅ、読み出しアンプ１３０ｆを含
み、第３ステージＳＴ３はクロック信号ＣＬＫ３により
動作される出力ラッチ回路１３０ｇ、出力駆動回路１３
０ｈを含んでいる。
来のパイプラインデータアーキテクチャを示している。
シンクロナスＤＲＡＭにおけるカラムアドレスの入力か
ら入出力ピンへのデータ出力までのトータルの時間は、
従来のＤＲＡＭのそれと等しく、例えば３０ｎｓであ
る。図１３では、ＣＬ＝２の場合、データパスを２つの
ステージに分割し、ＣＬ＝３の場合、データパスを３つ
のステージに分割している。ＤＲＡＭの場合、マイクロ
プロセッサユニット（ＭＰＵ）等と異なり、メモリセル
アレイにラッチされたデータを入出力ピンに読み出すま
でのデータパスを自由に分割することは困難であり、図
１２に示すように、第１乃至第３のステージに分割する
ことが最も一般的である。このようにデータパスを第１
乃至第３のステージに分割した場合、ＣＬ＝３と言う仕
様を満たすことができることは自明である。すなわち、
図１３において、第１ステージＳＴ１はクロック信号Ｃ
ＬＫ１により動作されるアドレスラッチ回路１３０ａ、
カラムデコーダ１３０ｂを含み、第２ステージＳＴ２は
クロック信号ＣＬＫ２により動作されるトランスファー
ゲート１３０ｃ、ラッチ回路１３０ｄ、ビット線に接続
されたデータ線１３０ｅ、読み出しアンプ１３０ｆを含
み、第３ステージＳＴ３はクロック信号ＣＬＫ３により
動作される出力ラッチ回路１３０ｇ、出力駆動回路１３
０ｈを含んでいる。
【０００６】一方、ＣＬ＝２のモードを設定した場合、
第１ステージと第２ステージ、あるいは第２ステージと
第３ステージのいずれかを短絡し、ステージ数を２つに
削減する必要がある。一般に、ＤＲＡＭのデータパスで
は第２ステージがメモリセルアレイのデータの周辺への
取り出し、データの増幅、出力回路へのデータ転送とい
う長い回路動作を含むため、最も長い動作時間を必要と
し、サイクルタイムに対するマージンが少ない。このた
め、従来では、ＣＬ＝３からＣＬ＝２への切替を行う
際、図１３に示すトランスファーゲート１３０ｃに供給
されるクロック信号ＣＬＫ２を電源電圧Ｖccに切替え、
第１ステージＳＴ１と第２ステージＳＴ２とを常時接続
する手法が採られていた。この手法が最も簡単な回路構
成であるからである。
第１ステージと第２ステージ、あるいは第２ステージと
第３ステージのいずれかを短絡し、ステージ数を２つに
削減する必要がある。一般に、ＤＲＡＭのデータパスで
は第２ステージがメモリセルアレイのデータの周辺への
取り出し、データの増幅、出力回路へのデータ転送とい
う長い回路動作を含むため、最も長い動作時間を必要と
し、サイクルタイムに対するマージンが少ない。このた
め、従来では、ＣＬ＝３からＣＬ＝２への切替を行う
際、図１３に示すトランスファーゲート１３０ｃに供給
されるクロック信号ＣＬＫ２を電源電圧Ｖccに切替え、
第１ステージＳＴ１と第２ステージＳＴ２とを常時接続
する手法が採られていた。この手法が最も簡単な回路構
成であるからである。
【０００７】
【発明が解決しようとする課題】しかし、上記構成の場
合であっても、各ステージでの回路動作に許容された制
限時間は当然ｔＣＫであり、クロック信号の周波数が１
００ＭＨｚのＤＲＡＭの場合、ＣＬ＝３では各ステージ
とも１０ｎｓである。従来において、第１ステージＳＴ
１と第２ステージＳＴ２とを短絡したステージは最悪の
場合、１０ｎｓ＋１０ｎｓ＝２０ｎｓを必要とする。と
ころが、ＣＬ＝２では、図１３に示すように、各ステー
ジを仕様で規定された１５ｎｓで動作させる必要があ
る。このため、従来では、ＣＬ＝２のｔＣＫを満足する
ため、ＣＬ＝３のステージを十分高速化する必要があ
り、回路設計にとって大きな負担となっていた。
合であっても、各ステージでの回路動作に許容された制
限時間は当然ｔＣＫであり、クロック信号の周波数が１
００ＭＨｚのＤＲＡＭの場合、ＣＬ＝３では各ステージ
とも１０ｎｓである。従来において、第１ステージＳＴ
１と第２ステージＳＴ２とを短絡したステージは最悪の
場合、１０ｎｓ＋１０ｎｓ＝２０ｎｓを必要とする。と
ころが、ＣＬ＝２では、図１３に示すように、各ステー
ジを仕様で規定された１５ｎｓで動作させる必要があ
る。このため、従来では、ＣＬ＝２のｔＣＫを満足する
ため、ＣＬ＝３のステージを十分高速化する必要があ
り、回路設計にとって大きな負担となっていた。
【０００８】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、レイテンシ
が減少された場合においても十分なサイクルタイムのマ
ージンをもって動作可能な半導体記憶装置を提供しよう
とするものである。
れたものであり、その目的とするところは、レイテンシ
が減少された場合においても十分なサイクルタイムのマ
ージンをもって動作可能な半導体記憶装置を提供しよう
とするものである。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、クロック信号に同期して
動作する複数のステージからなるパイプライン構造を有
し、コマンドが与えられたクロックサイクルからデータ
が得られるクロックサイクルまでのクロック数（レイテ
ンシ）が可変とされた半導体記憶装置であって、前記ク
ロック信号が入力されるバッファ回路と、このバッファ
回路の出力端に接続され、前記クロック信号の立ち上が
りから前記ステージを駆動する内部クロック信号の発生
までの時間が前記レイテンシにより可変とされたクロッ
ク信号発生回路とを具備している。
は、上記課題を解決するため、クロック信号に同期して
動作する複数のステージからなるパイプライン構造を有
し、コマンドが与えられたクロックサイクルからデータ
が得られるクロックサイクルまでのクロック数（レイテ
ンシ）が可変とされた半導体記憶装置であって、前記ク
ロック信号が入力されるバッファ回路と、このバッファ
回路の出力端に接続され、前記クロック信号の立ち上が
りから前記ステージを駆動する内部クロック信号の発生
までの時間が前記レイテンシにより可変とされたクロッ
ク信号発生回路とを具備している。
【００１０】前記クロック信号発生回路は、前記バッフ
ァ回路の出力端に接続され、第１のレイテンシを示す信
号により導通されて前記バッファ回路から出力されるク
ロック信号を前記内部クロック信号として出力する第１
のトランスファーゲートと、前記バッファ回路の出力端
に接続され、前記第１のレイテンシのサイクルタイム
と、第１のレイテンシより少ない第２のレイテンシのサ
イクルタイムとの差に相当する遅延時間を有し、前記バ
ッファ回路から出力されるクロック信号を遅延する遅延
回路と、前記遅延回路の出力端に接続され、前記第２の
レイテンシを示す信号により導通されて前記遅延回路か
ら出力される遅延されたクロック信号を前記内部クロッ
ク信号として出力する第２のトランスファーゲートとを
具備している。
ァ回路の出力端に接続され、第１のレイテンシを示す信
号により導通されて前記バッファ回路から出力されるク
ロック信号を前記内部クロック信号として出力する第１
のトランスファーゲートと、前記バッファ回路の出力端
に接続され、前記第１のレイテンシのサイクルタイム
と、第１のレイテンシより少ない第２のレイテンシのサ
イクルタイムとの差に相当する遅延時間を有し、前記バ
ッファ回路から出力されるクロック信号を遅延する遅延
回路と、前記遅延回路の出力端に接続され、前記第２の
レイテンシを示す信号により導通されて前記遅延回路か
ら出力される遅延されたクロック信号を前記内部クロッ
ク信号として出力する第２のトランスファーゲートとを
具備している。
【００１１】また、この発明は、クロック信号に同期し
て動作する第１、第２、第３のステージからなるパイプ
ライン構造を有し、コマンドが与えられたクロックサイ
クルからデータが得られるクロックサイクルまでのクロ
ック数（レイテンシ）が可変とされた半導体記憶装置で
あって、クロック信号が入力される第１のバッファ回路
と、前記第１のバッファ回路の出力端に接続され、コマ
ンドに応じて前記第１のバッファ回路から出力されるク
ロック信号を第１のクロック信号として出力するゲート
回路と、前記クロック信号が入力される第２のバッファ
回路と、前記第２バッファ回路の出力端に接続され、前
記クロック信号の立ち上がりから前記第２のステージを
駆動する第２のクロック信号の発生までの時間が第１の
レイテンシと、これより少ない第２のレイテンシにより
可変とされ、第２のレイテンシの時、前記ゲート回路か
ら出力される第１のクロック信号に応じて内部クロック
信号を発生するクロック信号発生回路とを具備してい
る。
て動作する第１、第２、第３のステージからなるパイプ
ライン構造を有し、コマンドが与えられたクロックサイ
クルからデータが得られるクロックサイクルまでのクロ
ック数（レイテンシ）が可変とされた半導体記憶装置で
あって、クロック信号が入力される第１のバッファ回路
と、前記第１のバッファ回路の出力端に接続され、コマ
ンドに応じて前記第１のバッファ回路から出力されるク
ロック信号を第１のクロック信号として出力するゲート
回路と、前記クロック信号が入力される第２のバッファ
回路と、前記第２バッファ回路の出力端に接続され、前
記クロック信号の立ち上がりから前記第２のステージを
駆動する第２のクロック信号の発生までの時間が第１の
レイテンシと、これより少ない第２のレイテンシにより
可変とされ、第２のレイテンシの時、前記ゲート回路か
ら出力される第１のクロック信号に応じて内部クロック
信号を発生するクロック信号発生回路とを具備してい
る。
【００１２】前記クロック信号発生回路は、前記バッフ
ァ回路の出力端に接続され、第１のレイテンシを示す信
号により導通されて前記バッファ回路から出力されるク
ロック信号を前記内部クロック信号として出力する第１
のトランスファーゲートと、前記バッファ回路の出力端
に接続され、前記第１のレイテンシのサイクルタイム
と、第１のレイテンシより少ない第２のレイテンシのサ
イクルタイムとの差に相当する遅延時間を有し、前記バ
ッファ回路から出力されるクロック信号を遅延する遅延
回路と、前記遅延回路の出力端に接続され、前記第２の
レイテンシの時、前記第１のクロック信号に応じて導通
されて前記遅延回路から出力される遅延されたクロック
信号を前記第２のクロック信号として出力する第２のト
ランスファーゲートとを具備している。
ァ回路の出力端に接続され、第１のレイテンシを示す信
号により導通されて前記バッファ回路から出力されるク
ロック信号を前記内部クロック信号として出力する第１
のトランスファーゲートと、前記バッファ回路の出力端
に接続され、前記第１のレイテンシのサイクルタイム
と、第１のレイテンシより少ない第２のレイテンシのサ
イクルタイムとの差に相当する遅延時間を有し、前記バ
ッファ回路から出力されるクロック信号を遅延する遅延
回路と、前記遅延回路の出力端に接続され、前記第２の
レイテンシの時、前記第１のクロック信号に応じて導通
されて前記遅延回路から出力される遅延されたクロック
信号を前記第２のクロック信号として出力する第２のト
ランスファーゲートとを具備している。
【００１３】前記ゲート回路の出力端に接続され、前記
第１のクロック信号に応じて、アドレス信号の転送タイ
ミングを制御するトランスファーゲートをさらに具備し
ている。
第１のクロック信号に応じて、アドレス信号の転送タイ
ミングを制御するトランスファーゲートをさらに具備し
ている。
【００１４】クロック信号に同期して動作する第１、第
２、第３のステージからなるパイプライン構造を有し、
コマンドが与えられたクロックサイクルからデータが得
られるクロックサイクルまでのクロック数（レイテン
シ）が可変とされた半導体記憶装置であって、クロック
信号が入力されるバッファ回路と、第１の入力端が前記
バッファ回路の出力端に接続され、前記クロック信号の
立ち上がりを保持するフリップフロップ回路と、前記フ
リップフロップ回路の第１の出力端と第２の入力端の相
互間に接続され、前記第１の出力端の出力信号を第１の
レイテンシのサイクルタイムと、第１のレイテンシより
少ない第２のレイテンシのサイクルタイムとの差に相当
する遅延時間を有し、前記フリップフロップ回路の第２
の出力端の出力信号を前記遅延時間に応じて反転させる
第１の遅延回路と、前記フリップフロップ回路の第２の
出力端に接続され、前記第２の出力端の出力信号を前記
クロック信号のパルス幅とほぼ等しい時間だけ遅延させ
る第２の遅延回路と、前記第２のレイテンシの時、前記
フリップフロップ回路の第２の出力端の出力信号と前記
第２の遅延回路の出力信号に応じて、前記クロック信号
より遅れ、前記第２のステージを駆動する内部クロック
信号を発生するゲート回路とを具備している。
２、第３のステージからなるパイプライン構造を有し、
コマンドが与えられたクロックサイクルからデータが得
られるクロックサイクルまでのクロック数（レイテン
シ）が可変とされた半導体記憶装置であって、クロック
信号が入力されるバッファ回路と、第１の入力端が前記
バッファ回路の出力端に接続され、前記クロック信号の
立ち上がりを保持するフリップフロップ回路と、前記フ
リップフロップ回路の第１の出力端と第２の入力端の相
互間に接続され、前記第１の出力端の出力信号を第１の
レイテンシのサイクルタイムと、第１のレイテンシより
少ない第２のレイテンシのサイクルタイムとの差に相当
する遅延時間を有し、前記フリップフロップ回路の第２
の出力端の出力信号を前記遅延時間に応じて反転させる
第１の遅延回路と、前記フリップフロップ回路の第２の
出力端に接続され、前記第２の出力端の出力信号を前記
クロック信号のパルス幅とほぼ等しい時間だけ遅延させ
る第２の遅延回路と、前記第２のレイテンシの時、前記
フリップフロップ回路の第２の出力端の出力信号と前記
第２の遅延回路の出力信号に応じて、前記クロック信号
より遅れ、前記第２のステージを駆動する内部クロック
信号を発生するゲート回路とを具備している。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。先ず、図４を参照してこの
発明が適用される半導体記憶装置の構成について説明す
る。図４において、クロック信号ＣＬＫ、チップセレク
ト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、書き込みイネ
ーブル信号／ＷＥは、それぞれ図示せぬ外部接続ピンに
供給される。前記クロック信号ＣＬＫは入力バッファ回
路４１ａに供給され、前記チップセレクト信号／ＣＳは
入力バッファ回路４１ｂに供給され、前記ローアドレス
ストローブ信号／ＲＡＳは入力バッファ回路４１ｃに供
給され、前記カラムアドレスストローブ信号／ＣＡＳは
入力バッファ回路４１ｄに供給され、前記書き込みイネ
ーブル信号／ＷＥは入力バッファ回路４１ｅに供給され
る。
施の形態について説明する。先ず、図４を参照してこの
発明が適用される半導体記憶装置の構成について説明す
る。図４において、クロック信号ＣＬＫ、チップセレク
ト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、書き込みイネ
ーブル信号／ＷＥは、それぞれ図示せぬ外部接続ピンに
供給される。前記クロック信号ＣＬＫは入力バッファ回
路４１ａに供給され、前記チップセレクト信号／ＣＳは
入力バッファ回路４１ｂに供給され、前記ローアドレス
ストローブ信号／ＲＡＳは入力バッファ回路４１ｃに供
給され、前記カラムアドレスストローブ信号／ＣＡＳは
入力バッファ回路４１ｄに供給され、前記書き込みイネ
ーブル信号／ＷＥは入力バッファ回路４１ｅに供給され
る。
【００１６】前記入力バッファ回路４１ａは、複数の入
力バッファを含み、クロック信号ＣＬＫはこれらバッフ
ァにそれぞれ供給される。これら入力バッファ回路から
出力されるクロック信号はクロック駆動回路４２に供給
される。このクロック駆動回路４２も前記複数の入力バ
ッファ回路に対応して複数のクロック駆動回路を含んで
いる。これらクロック駆動回路は、レイテンシに応じて
クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３を出力し、
制御信号発生部４４やその他の回路に供給する。前記入
力バッファ回路４１ｂ、４１ｃ、４１ｄ、４１ｅから出
力されるチップセレクト信号／ＣＳ、ローアドレススト
ローブ信号／ＲＡＳ、カラムアドレスストローブ信号／
ＣＡＳ、書き込みイネーブル信号／ＷＥは、コマンドデ
コーダ４３に供給される。このコマンドデコーダ４３
は、例えばローアドレスストローブ信号／ＲＡＳ、カラ
ムアドレスストローブ信号／ＣＡＳに基づいて、データ
の読み出しコマンドや書き込みコマンド、レイテンシを
切り替えるコマンド等を生成し、前記制御信号発生部４
４に供給する。
力バッファを含み、クロック信号ＣＬＫはこれらバッフ
ァにそれぞれ供給される。これら入力バッファ回路から
出力されるクロック信号はクロック駆動回路４２に供給
される。このクロック駆動回路４２も前記複数の入力バ
ッファ回路に対応して複数のクロック駆動回路を含んで
いる。これらクロック駆動回路は、レイテンシに応じて
クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３を出力し、
制御信号発生部４４やその他の回路に供給する。前記入
力バッファ回路４１ｂ、４１ｃ、４１ｄ、４１ｅから出
力されるチップセレクト信号／ＣＳ、ローアドレススト
ローブ信号／ＲＡＳ、カラムアドレスストローブ信号／
ＣＡＳ、書き込みイネーブル信号／ＷＥは、コマンドデ
コーダ４３に供給される。このコマンドデコーダ４３
は、例えばローアドレスストローブ信号／ＲＡＳ、カラ
ムアドレスストローブ信号／ＣＡＳに基づいて、データ
の読み出しコマンドや書き込みコマンド、レイテンシを
切り替えるコマンド等を生成し、前記制御信号発生部４
４に供給する。
【００１７】一方、クロックイネーブル信号ＣＫＥは、
入力バッファ回路４１ｆを介してパワーダウン制御部４
５に供給される。このパワーダウン制御部４５はクロッ
クイネーブル信号ＣＫＥに応じて、パワーダウン信号／
ＰＤＥＮＴＲを発生する。このパワーダウン信号／ＰＤ
ＥＮＴＲは前記入力バッファ回路４１ａ〜４１ｅ、前記
制御信号発生部４４、アドレスバッファ回路４１ｇ、及
び入力バッファ回路４１ｈ、４１ｉに供給され、スタン
バイ時に、これらの回路の消費電流が削減される。
入力バッファ回路４１ｆを介してパワーダウン制御部４
５に供給される。このパワーダウン制御部４５はクロッ
クイネーブル信号ＣＫＥに応じて、パワーダウン信号／
ＰＤＥＮＴＲを発生する。このパワーダウン信号／ＰＤ
ＥＮＴＲは前記入力バッファ回路４１ａ〜４１ｅ、前記
制御信号発生部４４、アドレスバッファ回路４１ｇ、及
び入力バッファ回路４１ｈ、４１ｉに供給され、スタン
バイ時に、これらの回路の消費電流が削減される。
【００１８】また、アドレス信号Ａ０〜Ａ１１は前記ア
ドレスバッファ回路４１ｇを介して前記制御信号発生部
４４に供給される。この制御信号発生部４４はモードレ
ジスタ４４ａ、オペレーション・クロック制御回路４４
ｂ、カラムカウンタ４４ｃ、バースト長カウンタ４４
ｄ、アドレス・パーシャル・デコーダ４４ｅ、及び図示
せぬリフレッシュ回路を有している。
ドレスバッファ回路４１ｇを介して前記制御信号発生部
４４に供給される。この制御信号発生部４４はモードレ
ジスタ４４ａ、オペレーション・クロック制御回路４４
ｂ、カラムカウンタ４４ｃ、バースト長カウンタ４４
ｄ、アドレス・パーシャル・デコーダ４４ｅ、及び図示
せぬリフレッシュ回路を有している。
【００１９】前記モードレジスタ４４ａはレイテンシの
制御情報、バースト長の制御情報を記憶する。前記オペ
レーション・クロック制御回路４４ｂはクロック信号に
応じてカラムデコーダの動作タイミング、カラム選択線
の選択タイミング、読み出しデータや書き込みデータを
保持する図示せぬＤＱバッファの動作タイミング等を制
御する。前記カラムカウンタ４４ｃはバースト読み出し
時のカラムアドレスをカウントする。前記バースト長カ
ウンタ４４ｄはバースト読み出し時にバースト長をカウ
ントする。前記アドレスパーシャルデコーダ４４ｅはカ
ラムアドレス、及びローアドレスを部分的にデコードす
る。前記アドレスパーシャルデコーダ４４ｅのデコード
出力はメモリブロック４８に供給される。このメモリブ
ロック４８は複数のバンクを有し、各バンクはメモリセ
ルアレイＭＣＡ、カラムデコーダＣＤＣ、ローデコーダ
ＲＤＣを有している。
制御情報、バースト長の制御情報を記憶する。前記オペ
レーション・クロック制御回路４４ｂはクロック信号に
応じてカラムデコーダの動作タイミング、カラム選択線
の選択タイミング、読み出しデータや書き込みデータを
保持する図示せぬＤＱバッファの動作タイミング等を制
御する。前記カラムカウンタ４４ｃはバースト読み出し
時のカラムアドレスをカウントする。前記バースト長カ
ウンタ４４ｄはバースト読み出し時にバースト長をカウ
ントする。前記アドレスパーシャルデコーダ４４ｅはカ
ラムアドレス、及びローアドレスを部分的にデコードす
る。前記アドレスパーシャルデコーダ４４ｅのデコード
出力はメモリブロック４８に供給される。このメモリブ
ロック４８は複数のバンクを有し、各バンクはメモリセ
ルアレイＭＣＡ、カラムデコーダＣＤＣ、ローデコーダ
ＲＤＣを有している。
【００２０】また、データの入出力をマスクする信号Ｕ
／ＬＤＱＭは入力バッファ回路４１ｈを介してＤＱマス
ク制御回路４６に供給され、図示せぬ外部接続ピンに供
給された入力データＤＱ０〜ＤＱ１５は入力バッファ回
路４１ｉを介してデータ制御部４７に供給される。デー
タ制御部４７はデータの書き込み時、前記ＤＱマスク制
御部４６の出力に応じて入力バッファ回路４１ｉから供
給される入力データＤＱ０〜ＤＱ１５を前記メモリセル
ブロック４８に供給し、データの読み出し時、メモリセ
ルブロック４８から読み出されたデータを増幅し、オフ
チップ駆動部４９に供給する。このオフチップ駆動部４
９はデータを図示せぬ外部接続ピンに出力する。
／ＬＤＱＭは入力バッファ回路４１ｈを介してＤＱマス
ク制御回路４６に供給され、図示せぬ外部接続ピンに供
給された入力データＤＱ０〜ＤＱ１５は入力バッファ回
路４１ｉを介してデータ制御部４７に供給される。デー
タ制御部４７はデータの書き込み時、前記ＤＱマスク制
御部４６の出力に応じて入力バッファ回路４１ｉから供
給される入力データＤＱ０〜ＤＱ１５を前記メモリセル
ブロック４８に供給し、データの読み出し時、メモリセ
ルブロック４８から読み出されたデータを増幅し、オフ
チップ駆動部４９に供給する。このオフチップ駆動部４
９はデータを図示せぬ外部接続ピンに出力する。
【００２１】前記クロック信号ＣＬＫ１はカラムアドレ
ス系の回路、例えばアドレス・パーシャルデコーダ４４
ｅ等に供給され、クロック信号ＣＬＫ２はメモリセルの
データ線対を選択する図示せぬ回路やデータを読み出し
データを増幅する増幅回路に供給され、クロック信号Ｃ
ＬＫ３はデータを外部出力ピンに出力する回路、例えば
オフチップ駆動部４９に供給される。
ス系の回路、例えばアドレス・パーシャルデコーダ４４
ｅ等に供給され、クロック信号ＣＬＫ２はメモリセルの
データ線対を選択する図示せぬ回路やデータを読み出し
データを増幅する増幅回路に供給され、クロック信号Ｃ
ＬＫ３はデータを外部出力ピンに出力する回路、例えば
オフチップ駆動部４９に供給される。
【００２２】図１乃至図３は、この発明の第１の実施の
形態を示している。この実施の形態では、従来のよう
に、ＣＬ＝２において、クロック信号ＣＬＫ２を電源電
圧Ｖccに切り替えることはせず、ＣＬ＝３からＣＬ＝２
に切り替えた時点で、クロック信号ＣＬＫ２に相当する
内部クロック信号を遅延し、基本クロック信号をシフト
させる。
形態を示している。この実施の形態では、従来のよう
に、ＣＬ＝２において、クロック信号ＣＬＫ２を電源電
圧Ｖccに切り替えることはせず、ＣＬ＝３からＣＬ＝２
に切り替えた時点で、クロック信号ＣＬＫ２に相当する
内部クロック信号を遅延し、基本クロック信号をシフト
させる。
【００２３】図１は、前記入力バッファ回路４１ａとク
ロック駆動回路４２のうち、クロック信号ＣＬＫ２用の
入力バッファ回路１１ａとクロック駆動回路１２を示し
ている。この実施の形態において、クロック駆動回路１
２は遅延回路１２ａ、トランスファーゲート１２ｂ、１
２ｃにより構成されている。前記入力バッファ回路１１
ａの出力端には、ＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称す）とＮチャネルＭＯＳ
トランジスタ（以下、ＮＭＯＳトランジスタと称す）と
からなる前記トランスファーゲート１２ｂの入力端が接
続されるとともに、遅延回路１２ａの入力端が接続され
ている。この遅延回路１２ａの出力端はＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタとからなる前記トランス
ファーゲート１２ｃの入力端に接続されている。このト
ランスファーゲート１２ｃの出力端は、前記トランスフ
ァーゲート１２ｂの出力端に接続されている。
ロック駆動回路４２のうち、クロック信号ＣＬＫ２用の
入力バッファ回路１１ａとクロック駆動回路１２を示し
ている。この実施の形態において、クロック駆動回路１
２は遅延回路１２ａ、トランスファーゲート１２ｂ、１
２ｃにより構成されている。前記入力バッファ回路１１
ａの出力端には、ＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタと称す）とＮチャネルＭＯＳ
トランジスタ（以下、ＮＭＯＳトランジスタと称す）と
からなる前記トランスファーゲート１２ｂの入力端が接
続されるとともに、遅延回路１２ａの入力端が接続され
ている。この遅延回路１２ａの出力端はＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタとからなる前記トランス
ファーゲート１２ｃの入力端に接続されている。このト
ランスファーゲート１２ｃの出力端は、前記トランスフ
ァーゲート１２ｂの出力端に接続されている。
【００２４】前記トランスファーゲート１２ｂを構成す
るＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの
ゲートには、前記モードレジスタ４４ａからレイテンシ
ＣＬ＝３が設定されている場合に出力される信号／ＣＬ
３、ＣＬ３が供給され、前記トランスファーゲート１２
ｃを構成するＰＭＯＳトランジスタ、及びＮＭＯＳトラ
ンジスタのゲートには、前記モードレジスタ４４ａから
レイテンシＣＬ＝２が設定されている場合に出力される
信号／ＣＬ２、ＣＬ２が供給される。
るＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの
ゲートには、前記モードレジスタ４４ａからレイテンシ
ＣＬ＝３が設定されている場合に出力される信号／ＣＬ
３、ＣＬ３が供給され、前記トランスファーゲート１２
ｃを構成するＰＭＯＳトランジスタ、及びＮＭＯＳトラ
ンジスタのゲートには、前記モードレジスタ４４ａから
レイテンシＣＬ＝２が設定されている場合に出力される
信号／ＣＬ２、ＣＬ２が供給される。
【００２５】図２は、前記遅延回路１２ａの構成例を示
すものである。図２（ａ）に示す回路は、直列接続され
た複数のインバータ回路２１により構成され、図２
（ｂ）に示す回路は、インバータ回路２２、２３の相互
間に抵抗２４、キャパシタ２５とにより構成された積分
回路２６が接続された構成となっている。遅延回路はこ
れらの構成に限定されるものではなく、種々変形可能で
ある。
すものである。図２（ａ）に示す回路は、直列接続され
た複数のインバータ回路２１により構成され、図２
（ｂ）に示す回路は、インバータ回路２２、２３の相互
間に抵抗２４、キャパシタ２５とにより構成された積分
回路２６が接続された構成となっている。遅延回路はこ
れらの構成に限定されるものではなく、種々変形可能で
ある。
【００２６】図３を参照して、上記構成の動作について
説明する。先ず、レイテンシがＣＬ＝３の場合、信号／
ＣＬ３、ＣＬ３が活性化され、信号／ＣＬ２、ＣＬ２は
非活性とされている。このため、トランスファーゲート
１２ｂがオン状態、トランスファーゲート１２ｃがオフ
状態となっている。この状態において、入力バッファ回
路１１ａにクロック信号が供給されると、図３に示すよ
うに、このクロック信号がトランスファーゲート１２ｂ
を介して出力され、この信号が内部クロック信号ＣＬＫ
２として、制御信号発生部４４等に供給される。尚、内
部クロック信号ＣＬＫ１は、内部クロック信号ＣＬＫ２
より先に、図示せぬ入力バッファ回路、クロック駆動回
路を介して出力される。
説明する。先ず、レイテンシがＣＬ＝３の場合、信号／
ＣＬ３、ＣＬ３が活性化され、信号／ＣＬ２、ＣＬ２は
非活性とされている。このため、トランスファーゲート
１２ｂがオン状態、トランスファーゲート１２ｃがオフ
状態となっている。この状態において、入力バッファ回
路１１ａにクロック信号が供給されると、図３に示すよ
うに、このクロック信号がトランスファーゲート１２ｂ
を介して出力され、この信号が内部クロック信号ＣＬＫ
２として、制御信号発生部４４等に供給される。尚、内
部クロック信号ＣＬＫ１は、内部クロック信号ＣＬＫ２
より先に、図示せぬ入力バッファ回路、クロック駆動回
路を介して出力される。
【００２７】一方、レイテンシがＣＬ＝２に切り替えら
れた場合、信号／ＣＬ２、ＣＬ２が活性化され、信号／
ＣＬ３、ＣＬ３は非活性とされる。このため、トランス
ファーゲート１２ｃがオン状態、トランスファーゲート
１２ｂがオフ状態となる。尚、内部クロック信号ＣＬＫ
２より先に出力される内部クロック信号ＣＬＫ１は、Ｃ
Ｌ＝３の場合と同様のタイミングで出力される。
れた場合、信号／ＣＬ２、ＣＬ２が活性化され、信号／
ＣＬ３、ＣＬ３は非活性とされる。このため、トランス
ファーゲート１２ｃがオン状態、トランスファーゲート
１２ｂがオフ状態となる。尚、内部クロック信号ＣＬＫ
２より先に出力される内部クロック信号ＣＬＫ１は、Ｃ
Ｌ＝３の場合と同様のタイミングで出力される。
【００２８】この状態において、入力バッファ回路１１
ａにクロック信号が供給されると、このクロック信号は
遅延回路１２ａにより所定時間遅延され、トランスファ
ーゲート１２ｂを介して制御信号発生部４４等に供給さ
れる。この遅延回路１２ａの遅延時間は、例えば前記ア
ドレスバッファ回路４１ｇに供給されたアドレスが確定
するに要する時間であり、論理的には仕様上のＣＬ＝２
でのサイクルタイムｔＣＫと、ＣＬ＝３でのサイクルタ
イムｔＣＫとの差、すなわち、１００ＭＨｚで動作する
シンクロナスＤＲＡＭであれば、最大で１５ｎｓ−１０
ｎｓ＝５ｎｓあればよい。最小値は外部からカラムアド
レスを取り込み、内部でラッチ、確定するのに必要な時
間で決まる。この場合、ｔＣＫ（ＣＬ＝２）＝１０ｎｓ
＋遅延時間＝最大１５ｎｓで次のステージへデータを転
送できる。
ａにクロック信号が供給されると、このクロック信号は
遅延回路１２ａにより所定時間遅延され、トランスファ
ーゲート１２ｂを介して制御信号発生部４４等に供給さ
れる。この遅延回路１２ａの遅延時間は、例えば前記ア
ドレスバッファ回路４１ｇに供給されたアドレスが確定
するに要する時間であり、論理的には仕様上のＣＬ＝２
でのサイクルタイムｔＣＫと、ＣＬ＝３でのサイクルタ
イムｔＣＫとの差、すなわち、１００ＭＨｚで動作する
シンクロナスＤＲＡＭであれば、最大で１５ｎｓ−１０
ｎｓ＝５ｎｓあればよい。最小値は外部からカラムアド
レスを取り込み、内部でラッチ、確定するのに必要な時
間で決まる。この場合、ｔＣＫ（ＣＬ＝２）＝１０ｎｓ
＋遅延時間＝最大１５ｎｓで次のステージへデータを転
送できる。
【００２９】第１の実施の形態によれば、レイテンシが
ＣＬ＝２の場合、外部から供給されるクロック信号を遅
延回路１２ａによりアドレス信号が確定するまで遅延
し、この遅延したクロック信号によりＣＬ＝３の第２ス
テージに相当する動作を実行させている。したがって、
ＣＬ＝２の場合においても、十分なサイクルタイムのマ
ージンにより動作させることが可能である。
ＣＬ＝２の場合、外部から供給されるクロック信号を遅
延回路１２ａによりアドレス信号が確定するまで遅延
し、この遅延したクロック信号によりＣＬ＝３の第２ス
テージに相当する動作を実行させている。したがって、
ＣＬ＝２の場合においても、十分なサイクルタイムのマ
ージンにより動作させることが可能である。
【００３０】図５乃至図８は、この発明の第２の実施の
形態を示している。図５において、クロック信号ＣＬＫ
は、パルス回路を含む入力バッファ回路（ＢＦ／ＰＣ）
５１ａ、５１ｂに供給される。入力バッファ回路５１ａ
から出力されるクロック信号は、前記コマンドデコーダ
４３により生成された読み出しコマンド／書き込みコマ
ンド（Ｒ／Ｗ）とともにアンド回路５１ｃに供給され
る。このアンド回路５１ｃは前記読み出しコマンド／書
き込みコマンド（Ｒ／Ｗ）により制御され、出力端から
クロック信号ＣＬＫ１が出力される。
形態を示している。図５において、クロック信号ＣＬＫ
は、パルス回路を含む入力バッファ回路（ＢＦ／ＰＣ）
５１ａ、５１ｂに供給される。入力バッファ回路５１ａ
から出力されるクロック信号は、前記コマンドデコーダ
４３により生成された読み出しコマンド／書き込みコマ
ンド（Ｒ／Ｗ）とともにアンド回路５１ｃに供給され
る。このアンド回路５１ｃは前記読み出しコマンド／書
き込みコマンド（Ｒ／Ｗ）により制御され、出力端から
クロック信号ＣＬＫ１が出力される。
【００３１】一方、前記入力バッファ回路５１ｂの出力
端は、トランスファーゲート５１ｅの入力端に接続され
るとともに、遅延回路５１ｄの入力端に接続されてい
る。この遅延回路５１ｄに設定された遅延時間は前記遅
延回路１２ａに設定された遅延時間と同一である。遅延
回路５１ｄの出力端はトランスファーゲート５１ｆの入
力端に接続される。このトランスファーゲート５１ｆの
出力端は、前記トランスファーゲート５１ｅの出力端に
接続される。
端は、トランスファーゲート５１ｅの入力端に接続され
るとともに、遅延回路５１ｄの入力端に接続されてい
る。この遅延回路５１ｄに設定された遅延時間は前記遅
延回路１２ａに設定された遅延時間と同一である。遅延
回路５１ｄの出力端はトランスファーゲート５１ｆの入
力端に接続される。このトランスファーゲート５１ｆの
出力端は、前記トランスファーゲート５１ｅの出力端に
接続される。
【００３２】前記トランスファーゲート５１ｅを構成す
るＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの
ゲートには、前記モードレジスタ４４ａからレイテンシ
ＣＬ＝３が設定されている場合に出力される信号／ＣＬ
３、ＣＬ３が供給され、前記トランスファーゲートを構
成するＰＭＯＳトランジスタ、及びＮＭＯＳトランジス
タのゲートには、信号／Ｎ１、Ｎ１が供給されている。
るＰＭＯＳトランジスタ、及びＮＭＯＳトランジスタの
ゲートには、前記モードレジスタ４４ａからレイテンシ
ＣＬ＝３が設定されている場合に出力される信号／ＣＬ
３、ＣＬ３が供給され、前記トランスファーゲートを構
成するＰＭＯＳトランジスタ、及びＮＭＯＳトランジス
タのゲートには、信号／Ｎ１、Ｎ１が供給されている。
【００３３】図６は、信号／Ｎ１、Ｎ１を生成する回路
の一例を示している。ナンド回路６１の入力端には、前
記アンド回路５１ｃから出力されるクロック信号ＣＬＫ
１と、前記モードレジスタ４４ａからレイテンシＣＬ＝
２が設定されている場合に出力される信号ＣＬ２が供給
され、このナンド回路６１の出力端から前記信号Ｎ１が
出力される。さらに、この信号Ｎ１はインバータ回路６
２により反転され、前記信号／Ｎ１が生成される。
の一例を示している。ナンド回路６１の入力端には、前
記アンド回路５１ｃから出力されるクロック信号ＣＬＫ
１と、前記モードレジスタ４４ａからレイテンシＣＬ＝
２が設定されている場合に出力される信号ＣＬ２が供給
され、このナンド回路６１の出力端から前記信号Ｎ１が
出力される。さらに、この信号Ｎ１はインバータ回路６
２により反転され、前記信号／Ｎ１が生成される。
【００３４】図７は、前記アドレスバッファ回路４１ｇ
を示すものであり、この実施の形態の場合、アドレスバ
ッファ回路４１ｇの出力端には、トランスファーゲート
７１が接続されている。このトランスファーゲート７１
は前記クロック信号ＣＬＫ１とその反転信号／ＣＬＫ１
により制御されるクロックドインバータ回路７２、７３
とインバータ回路７４により構成され、これらが直列接
続されている。このトランスファーゲート７１を介し
て、内部アドレスＣＡｉが生成される。
を示すものであり、この実施の形態の場合、アドレスバ
ッファ回路４１ｇの出力端には、トランスファーゲート
７１が接続されている。このトランスファーゲート７１
は前記クロック信号ＣＬＫ１とその反転信号／ＣＬＫ１
により制御されるクロックドインバータ回路７２、７３
とインバータ回路７４により構成され、これらが直列接
続されている。このトランスファーゲート７１を介し
て、内部アドレスＣＡｉが生成される。
【００３５】図８は、前記入力バッファ回路５１ａ、５
１ｂの一例を示している。この回路は、クロック信号Ｃ
ＬＫと基準電圧Ｖref が供給され、カレントミラー回路
８１からなる入力バッファ回路ＢＦと、この入力バッフ
ァ回路ＢＦの出力端に接続されたパルス回路ＰＣを有し
ている。このパルス回路ＰＣは、フリップフロップ回路
８２を構成するナンド回路８３の一方入力端が入力バッ
ファ回路ＢＦの出力端に接続され、フリップフロップ回
路８２を構成するナンド回路８４の一方入力端は遅延回
路８５の入力端に接続されている。この遅延回路８５の
出力端はナンド回路８６の一方入力端に接続され、この
ナンド回路８６の他方入力端は前記遅延回路８５の一方
入力端に接続されている。前記ナンド回路８６の出力端
は前記ナンド回路８４の他方入力端に接続されるととも
に、前記ナンド回路８３の出力端とともにナンド回路８
７の入力端に接続される。このナンド回路８７の出力端
にはインバータ回路８８が接続されている。
１ｂの一例を示している。この回路は、クロック信号Ｃ
ＬＫと基準電圧Ｖref が供給され、カレントミラー回路
８１からなる入力バッファ回路ＢＦと、この入力バッフ
ァ回路ＢＦの出力端に接続されたパルス回路ＰＣを有し
ている。このパルス回路ＰＣは、フリップフロップ回路
８２を構成するナンド回路８３の一方入力端が入力バッ
ファ回路ＢＦの出力端に接続され、フリップフロップ回
路８２を構成するナンド回路８４の一方入力端は遅延回
路８５の入力端に接続されている。この遅延回路８５の
出力端はナンド回路８６の一方入力端に接続され、この
ナンド回路８６の他方入力端は前記遅延回路８５の一方
入力端に接続されている。前記ナンド回路８６の出力端
は前記ナンド回路８４の他方入力端に接続されるととも
に、前記ナンド回路８３の出力端とともにナンド回路８
７の入力端に接続される。このナンド回路８７の出力端
にはインバータ回路８８が接続されている。
【００３６】図９を参照して、上記第２の実施の形態の
動作を説明する。尚、この実施の形態において、ＣＬ＝
３の動作は第１の実施の形態と同様であるため、説明は
省略する。
動作を説明する。尚、この実施の形態において、ＣＬ＝
３の動作は第１の実施の形態と同様であるため、説明は
省略する。
【００３７】ローアドレスストローブ信号／ＲＡＳ、カ
ラムアドレスストローブ信号／ＣＡＳに応じて前記コマ
ンドデコーダ４３より読み出し／書き込みコマンドＲ／
Ｗが出力される。入力バッファ回路５１ａにはクロック
信号ＣＬＫが入力されており、この入力バッファ回路５
１ａから出力されるクロック信号は前記コマンドＲ／Ｗ
に応じて、アンド回路５１ｃからクロック信号ＣＬＫ１
として出力される。このクロック信号ＣＬＫ１は前記ク
ロック信号ＣＬＫより、例えば時間ｔ１遅れて出力され
る。この時間ｔ１は、入力バッファ回路５１ａやナンド
回路５１ｃ等の動作時間であり、これをゼロとすること
は不可能である。
ラムアドレスストローブ信号／ＣＡＳに応じて前記コマ
ンドデコーダ４３より読み出し／書き込みコマンドＲ／
Ｗが出力される。入力バッファ回路５１ａにはクロック
信号ＣＬＫが入力されており、この入力バッファ回路５
１ａから出力されるクロック信号は前記コマンドＲ／Ｗ
に応じて、アンド回路５１ｃからクロック信号ＣＬＫ１
として出力される。このクロック信号ＣＬＫ１は前記ク
ロック信号ＣＬＫより、例えば時間ｔ１遅れて出力され
る。この時間ｔ１は、入力バッファ回路５１ａやナンド
回路５１ｃ等の動作時間であり、これをゼロとすること
は不可能である。
【００３８】一方、入力バッファ回路５１ｂに供給され
たクロック信号は遅延回路５１ｄにより所定時間ｔｄ遅
延され、トランスファーゲート５１ｆに供給される。こ
のトランスファーゲート５１ｆに供給される信号Ｎ１、
／Ｎ１は、前記クロック信号ＣＬＫ１の立ち下がりに同
期して前記遅延されたクロック信号をクロック信号ＣＬ
Ｋ２として出力する。このため、このクロック信号ＣＬ
Ｋ２はクロック信号ＣＬＫから時間ｔ１＋ｔｄ遅れて出
力され、このクロック信号ＣＬＫ２によりＣＬ＝３の第
２ステージに相当する動作が実行される。
たクロック信号は遅延回路５１ｄにより所定時間ｔｄ遅
延され、トランスファーゲート５１ｆに供給される。こ
のトランスファーゲート５１ｆに供給される信号Ｎ１、
／Ｎ１は、前記クロック信号ＣＬＫ１の立ち下がりに同
期して前記遅延されたクロック信号をクロック信号ＣＬ
Ｋ２として出力する。このため、このクロック信号ＣＬ
Ｋ２はクロック信号ＣＬＫから時間ｔ１＋ｔｄ遅れて出
力され、このクロック信号ＣＬＫ２によりＣＬ＝３の第
２ステージに相当する動作が実行される。
【００３９】上記第２の実施の形態によれば、ＣＬ＝２
の場合、遅延回路５１ｄ及びトランスファーゲート５１
ｆにより、ＣＬ＝２のサイクルタイムとＣＬ＝３のサイ
クルタイムの差の時間に相当する遅延時間を有するクロ
ック信号ＣＬＫ２を生成し、このクロック信号ＣＬＫ２
により、ＣＬ＝３の第２ステージに相当する動作を実行
している。したがって、ＣＬ＝３の第２ステージを高速
化することなく、ＣＬ＝２の動作を十分なサイクルタイ
ムのマージンをもって行うことができる。
の場合、遅延回路５１ｄ及びトランスファーゲート５１
ｆにより、ＣＬ＝２のサイクルタイムとＣＬ＝３のサイ
クルタイムの差の時間に相当する遅延時間を有するクロ
ック信号ＣＬＫ２を生成し、このクロック信号ＣＬＫ２
により、ＣＬ＝３の第２ステージに相当する動作を実行
している。したがって、ＣＬ＝３の第２ステージを高速
化することなく、ＣＬ＝２の動作を十分なサイクルタイ
ムのマージンをもって行うことができる。
【００４０】しかも、アドレスバッファ回路４１ｇの出
力端にアンド回路５１から出力されるクロック信号ＣＬ
Ｋ１により動作制御されるトランスファーゲート７１を
設けるとともに、トランスファーゲート５１ｆをクロッ
ク信号ＣＬＫ１とＣＬ＝２を示す信号ＣＬ２から生成し
た信号Ｎ１、／Ｎ１により制御している。したがって、
前記トランスファーゲート７１から出力される内部アド
レスとクロック信号ＣＬＫ２とを同期させることができ
るため、確実な動作が可能である。
力端にアンド回路５１から出力されるクロック信号ＣＬ
Ｋ１により動作制御されるトランスファーゲート７１を
設けるとともに、トランスファーゲート５１ｆをクロッ
ク信号ＣＬＫ１とＣＬ＝２を示す信号ＣＬ２から生成し
た信号Ｎ１、／Ｎ１により制御している。したがって、
前記トランスファーゲート７１から出力される内部アド
レスとクロック信号ＣＬＫ２とを同期させることができ
るため、確実な動作が可能である。
【００４１】図１０は、この発明の第３の実施の形態を
示している。この実施の形態は、入力バッファ回路ＢＦ
と、この入力バッファ回路ＢＦの出力端に接続されたパ
ルス回路ＰＣにより構成されている。入力バッファ回路
ＢＦは、差動増幅器１０１により構成されている。この
差動増幅器１０１は、ＰＭＯＳトランジスタ１０１ａ、
１０１ｂ、ＮＭＯＳトランジスタ１０１ｃ、１０１ｄに
より構成され、ＮＭＯＳトランジスタ１０１ｃ、１０１
ｄのゲートに基準電圧Ｖref とクロック信号ＣＬＫがそ
れぞれ供給されている。
示している。この実施の形態は、入力バッファ回路ＢＦ
と、この入力バッファ回路ＢＦの出力端に接続されたパ
ルス回路ＰＣにより構成されている。入力バッファ回路
ＢＦは、差動増幅器１０１により構成されている。この
差動増幅器１０１は、ＰＭＯＳトランジスタ１０１ａ、
１０１ｂ、ＮＭＯＳトランジスタ１０１ｃ、１０１ｄに
より構成され、ＮＭＯＳトランジスタ１０１ｃ、１０１
ｄのゲートに基準電圧Ｖref とクロック信号ＣＬＫがそ
れぞれ供給されている。
【００４２】前記パルス回路ＰＣにおいて、フリップフ
ロップ回路１０２を構成するナンド回路１０２ａの一方
入力端は入力バッファ回路ＢＦの出力端に接続されてい
る。フリップフロップ回路１０２を構成するナンド回路
１０２ｂの一方入力端は遅延回路１０２ｃの入力端に接
続され、この遅延回路１０２ｃの出力端はナンド回路１
０２ｄの一方入力端に接続されている。このナンド回路
１０２ｄの他方入力端は前記遅延回路１０２ｃの入力端
に接続され、出力端は前記ナンド回路１０２ｂの他方入
力端に接続されるとともに、トランスファーゲート１０
２ｊの入力端に接続されている。
ロップ回路１０２を構成するナンド回路１０２ａの一方
入力端は入力バッファ回路ＢＦの出力端に接続されてい
る。フリップフロップ回路１０２を構成するナンド回路
１０２ｂの一方入力端は遅延回路１０２ｃの入力端に接
続され、この遅延回路１０２ｃの出力端はナンド回路１
０２ｄの一方入力端に接続されている。このナンド回路
１０２ｄの他方入力端は前記遅延回路１０２ｃの入力端
に接続され、出力端は前記ナンド回路１０２ｂの他方入
力端に接続されるとともに、トランスファーゲート１０
２ｊの入力端に接続されている。
【００４３】前記ナンド回路１０２ａの出力端はトラン
スファーゲート１０２ｅの入力端に接続され、前記ナン
ド回路１０２ｂの出力端はトランスファーゲート１０２
ｆの入力端に接続されている。これらトランスファーゲ
ート１０２ｅ、１０２ｆの出力端はナンド回路１０２ｋ
の一方入力端に接続されている。前記ナンド回路１０２
ｂの出力端は、遅延回路１０２ｇの入力端に接続され、
この遅延回路１０２ｇの出力端はナンド回路１０２ｈの
一方入力端に接続される。このナンド回路１０２ｈの他
方入力端は前記遅延回路１０２ｇの入力端に接続され、
出力端はトランスファーゲート１０２ｉの入力端に接続
される。このトランスファーゲート１０２ｉの出力端は
前記トランスファーゲート１０２ｊの出力端とともに、
前記ナンド回路１０２ｋの他方入力端に接続されてい
る。このナンド回路１０２ｋの出力端はインバータ回路
１０２ｌの入力端に接続されている。
スファーゲート１０２ｅの入力端に接続され、前記ナン
ド回路１０２ｂの出力端はトランスファーゲート１０２
ｆの入力端に接続されている。これらトランスファーゲ
ート１０２ｅ、１０２ｆの出力端はナンド回路１０２ｋ
の一方入力端に接続されている。前記ナンド回路１０２
ｂの出力端は、遅延回路１０２ｇの入力端に接続され、
この遅延回路１０２ｇの出力端はナンド回路１０２ｈの
一方入力端に接続される。このナンド回路１０２ｈの他
方入力端は前記遅延回路１０２ｇの入力端に接続され、
出力端はトランスファーゲート１０２ｉの入力端に接続
される。このトランスファーゲート１０２ｉの出力端は
前記トランスファーゲート１０２ｊの出力端とともに、
前記ナンド回路１０２ｋの他方入力端に接続されてい
る。このナンド回路１０２ｋの出力端はインバータ回路
１０２ｌの入力端に接続されている。
【００４４】前記トランスファーゲート１０２ｅ、１０
２ｊはＣＬ＝３を示す信号ＣＬ３、／ＣＬ３により動作
され、前記トランスファーゲート１０２ｆ、１０２ｉは
ＣＬ＝２を示す信号ＣＬ２、／ＣＬ２により動作され
る。
２ｊはＣＬ＝３を示す信号ＣＬ３、／ＣＬ３により動作
され、前記トランスファーゲート１０２ｆ、１０２ｉは
ＣＬ＝２を示す信号ＣＬ２、／ＣＬ２により動作され
る。
【００４５】前記遅延回路１０２ｃに設定された遅延時
間ｔｄは、前記遅延回路１２ａ、遅延回路５１ｄに設定
された遅延時間と同一である。また、遅延回路１０２ｇ
に設定された遅延時間ｔｄ１は、クロック信号ＣＬＫ２
のパルス幅を規定する時間とされており、例えば遅延時
間ｔｄとほぼ同一の時間である。
間ｔｄは、前記遅延回路１２ａ、遅延回路５１ｄに設定
された遅延時間と同一である。また、遅延回路１０２ｇ
に設定された遅延時間ｔｄ１は、クロック信号ＣＬＫ２
のパルス幅を規定する時間とされており、例えば遅延時
間ｔｄとほぼ同一の時間である。
【００４６】図１１は、図１０の動作を示している。図
１０において、ＣＬ＝３の場合、トランスファーゲート
１０２ｆ、１０２ｉがオフ、トランスファーゲート１０
２ｅ、１０２ｊがオンとなるため、この回路は図８と等
価な構成となる。ＣＬ＝３の場合の動作は変わらないた
め、説明は省略する。
１０において、ＣＬ＝３の場合、トランスファーゲート
１０２ｆ、１０２ｉがオフ、トランスファーゲート１０
２ｅ、１０２ｊがオンとなるため、この回路は図８と等
価な構成となる。ＣＬ＝３の場合の動作は変わらないた
め、説明は省略する。
【００４７】一方、ＣＬ＝２の場合、トランスファーゲ
ート１０２ｆ、１０２ｉがオン、トランスファーゲート
１０２ｅ、１０２ｊがオフとなる。この状態において、
クロック信号ＣＬＫに応じて、入力バッファ回路ＢＦの
出力信号Ｎ１がローレベルとなると、フリップフロップ
回路１０２を構成するナンド回路１０２ａの出力信号Ｎ
２がハイレベルとなる。これに伴い、ナンド回路１０２
ｂの出力信号Ｎ４がローレベルとなるとトランスファー
ゲート１０２ｉの出力信号Ｎ５がハイレベルとなる。前
記ナンド回路１０２ｂの出力信号Ｎ４は遅延回路１０２
ｃの遅延時間ｔｄが経過し、ナンド回路１０２ｄの出力
信号Ｎ３がローレベルとなるとハイレベルとなり、これ
に伴い、インバータ回路１０２ｌからクロック信号ＣＬ
Ｋ２が出力される。このクロック信号ＣＬＫ２は前記遅
延回路１０２ｇの遅延時間ｔｄ１が経過し、トランスフ
ァーゲート１０２ｉの出力信号Ｎ５がローレベルとなる
と、停止する。
ート１０２ｆ、１０２ｉがオン、トランスファーゲート
１０２ｅ、１０２ｊがオフとなる。この状態において、
クロック信号ＣＬＫに応じて、入力バッファ回路ＢＦの
出力信号Ｎ１がローレベルとなると、フリップフロップ
回路１０２を構成するナンド回路１０２ａの出力信号Ｎ
２がハイレベルとなる。これに伴い、ナンド回路１０２
ｂの出力信号Ｎ４がローレベルとなるとトランスファー
ゲート１０２ｉの出力信号Ｎ５がハイレベルとなる。前
記ナンド回路１０２ｂの出力信号Ｎ４は遅延回路１０２
ｃの遅延時間ｔｄが経過し、ナンド回路１０２ｄの出力
信号Ｎ３がローレベルとなるとハイレベルとなり、これ
に伴い、インバータ回路１０２ｌからクロック信号ＣＬ
Ｋ２が出力される。このクロック信号ＣＬＫ２は前記遅
延回路１０２ｇの遅延時間ｔｄ１が経過し、トランスフ
ァーゲート１０２ｉの出力信号Ｎ５がローレベルとなる
と、停止する。
【００４８】この結果、クロック信号ＣＬＫの立ち上が
りから時間ｔｄ２遅れてクロック信号ＣＬＫ２を発生さ
せることができ、このクロック信号ＣＬＫ２によりＣＬ
＝３の第２ステージに相当する動作を実行させることが
できる。
りから時間ｔｄ２遅れてクロック信号ＣＬＫ２を発生さ
せることができ、このクロック信号ＣＬＫ２によりＣＬ
＝３の第２ステージに相当する動作を実行させることが
できる。
【００４９】この実施の形態によっても第１、第２の実
施の形態と同様の効果を得ることができる。尚、この発
明は、上記実施例に限定されるものではなく、発明の要
旨を変えない範囲において種々変形実施可能なことは勿
論である。
施の形態と同様の効果を得ることができる。尚、この発
明は、上記実施例に限定されるものではなく、発明の要
旨を変えない範囲において種々変形実施可能なことは勿
論である。
【００５０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、レイテンシが減少された場合においても十分なサイ
クルタイムのマージンをもって動作可能な半導体記憶装
置を提供できる。
ば、レイテンシが減少された場合においても十分なサイ
クルタイムのマージンをもって動作可能な半導体記憶装
置を提供できる。
【図１】本発明の第１の実施の形態を示す回路構成図。
【図２】図１に示す遅延回路の例を示す回路図。
【図３】図１に示す回路の動作を示すタイミングチャー
ト。
ト。
【図４】本発明が適用される半導体記憶装置の一例を示
す構成図。
す構成図。
【図５】本発明の第２の実施の形態を示す回路構成図。
【図６】図５に示す回路で使用される信号を生成する回
路の一例を示す回路図。
路の一例を示す回路図。
【図７】図５で生成された信号が供給される回路の一例
を示す回路図。
を示す回路図。
【図８】図５に示す入力バッファ回路の一例を示す回路
図。
図。
【図９】図５に示す回路の動作を示すタイミングチャー
ト。
ト。
【図１０】本発明の第３の実施の形態を示す回路図。
【図１１】図１０に示す回路の動作を示すタイミングチ
ャート。
ャート。
【図１２】シンクロナスＤＲＡＭのパイプライン動作を
説明するために示す図。
説明するために示す図。
【図１３】シンクロナスＤＲＡＭのレイテンシ制御を説
明するために示す図。
明するために示す図。
１２ａ、４１ａ、５１ａ、５１ｂ…入力バッファ回路、 ４１ｇ…アドレスバッファ回路、 １２ａ、４２、５１ｄ、１０２ｃ、１０２ｇ…遅延回
路、 ４２ｂ、４２ｃ、５１ｅ、５１ｆ、１０２ｅ、１０２
ｆ、１０２ｉ、１０２ｊ…トランスファーゲート、 ４３…コマンドデコーダ、 ４４…制御信号発生部、 ５１ｃ…アンド回路、 ＢＦ…入力バッファ回路。
路、 ４２ｂ、４２ｃ、５１ｅ、５１ｆ、１０２ｅ、１０２
ｆ、１０２ｉ、１０２ｊ…トランスファーゲート、 ４３…コマンドデコーダ、 ４４…制御信号発生部、 ５１ｃ…アンド回路、 ＢＦ…入力バッファ回路。
Claims (6)
- 【請求項１】 クロック信号に同期して動作する複数の
ステージからなるパイプライン構造を有し、コマンドが
与えられたクロックサイクルからデータが得られるクロ
ックサイクルまでのクロック数（レイテンシ）が可変と
された半導体記憶装置であって、 前記クロック信号が入力されるバッファ回路と、 このバッファ回路の出力端に接続され、前記クロック信
号の立ち上がりから前記ステージを駆動する内部クロッ
ク信号の発生までの時間が前記レイテンシにより可変と
されたクロック信号発生回路とを具備することを特徴と
する半導体記憶装置。 - 【請求項２】 前記クロック信号発生回路は、前記バッ
ファ回路の出力端に接続され、第１のレイテンシを示す
信号により導通されて前記バッファ回路から出力される
クロック信号を前記内部クロック信号として出力する第
１のトランスファーゲートと、 前記バッファ回路の出力端に接続され、前記第１のレイ
テンシのサイクルタイムと、第１のレイテンシより少な
い第２のレイテンシのサイクルタイムとの差に相当する
遅延時間を有し、前記バッファ回路から出力されるクロ
ック信号を遅延する遅延回路と、 前記遅延回路の出力端に接続され、前記第２のレイテン
シを示す信号により導通されて前記遅延回路から出力さ
れる遅延されたクロック信号を前記内部クロック信号と
して出力する第２のトランスファーゲートとを具備する
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 クロック信号に同期して動作する第１、
第２、第３のステージからなるパイプライン構造を有
し、コマンドが与えられたクロックサイクルからデータ
が得られるクロックサイクルまでのクロック数（レイテ
ンシ）が可変とされた半導体記憶装置であって、 クロック信号が入力される第１のバッファ回路と、 前記第１のバッファ回路の出力端に接続され、コマンド
に応じて前記第１のバッファ回路から出力されるクロッ
ク信号を第１のクロック信号として出力するゲート回路
と、 前記クロック信号が入力される第２のバッファ回路と、 前記第２バッファ回路の出力端に接続され、前記クロッ
ク信号の立ち上がりから前記第２のステージを駆動する
第２のクロック信号の発生までの時間が第１のレイテン
シと、これより少ない第２のレイテンシにより可変とさ
れ、第２のレイテンシの時、前記ゲート回路から出力さ
れる第１のクロック信号に応じて内部クロック信号を発
生するクロック信号発生回路とを具備することを特徴と
する半導体記憶装置。 - 【請求項４】 前記クロック信号発生回路は、 前記バッファ回路の出力端に接続され、第１のレイテン
シを示す信号により導通されて前記バッファ回路から出
力されるクロック信号を前記内部クロック信号として出
力する第１のトランスファーゲートと、 前記バッファ回路の出力端に接続され、前記第１のレイ
テンシのサイクルタイムと、第１のレイテンシより少な
い第２のレイテンシのサイクルタイムとの差に相当する
遅延時間を有し、前記バッファ回路から出力されるクロ
ック信号を遅延する遅延回路と、 前記遅延回路の出力端に接続され、前記第２のレイテン
シの時、前記第１のクロック信号に応じて導通されて前
記遅延回路から出力される遅延されたクロック信号を前
記第２のクロック信号として出力する第２のトランスフ
ァーゲートとを具備することを特徴とする請求項３記載
の半導体記憶装置。 - 【請求項５】 前記ゲート回路の出力端に接続され、前
記第１のクロック信号に応じて、アドレス信号の転送タ
イミングを制御するトランスファーゲートをさらに具備
することを特徴とする請求項３記載の半導体記憶装置。 - 【請求項６】 クロック信号に同期して動作する第１、
第２、第３のステージからなるパイプライン構造を有
し、コマンドが与えられたクロックサイクルからデータ
が得られるクロックサイクルまでのクロック数（レイテ
ンシ）が可変とされた半導体記憶装置であって、 クロック信号が入力されるバッファ回路と、 第１の入力端が前記バッファ回路の出力端に接続され、
前記クロック信号の立ち上がりを保持するフリップフロ
ップ回路と、 前記フリップフロップ回路の第１の出力端と第２の入力
端の相互間に接続され、前記第１の出力端の出力信号を
第１のレイテンシのサイクルタイムと、第１のレイテン
シより少ない第２のレイテンシのサイクルタイムとの差
に相当する遅延時間を有し、前記フリップフロップ回路
の第２の出力端の出力信号を前記遅延時間に応じて反転
させる第１の遅延回路と、 前記フリップフロップ回路の第２の出力端に接続され、
前記第２の出力端の出力信号を前記クロック信号のパル
ス幅とほぼ等しい時間だけ遅延させる第２の遅延回路
と、 前記第２のレイテンシの時、前記フリップフロップ回路
の第２の出力端の出力信号と前記第２の遅延回路の出力
信号に応じて、前記クロック信号より遅れ、前記第２の
ステージを駆動する内部クロック信号を発生するゲート
回路とを具備することを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21860497A JP3251882B2 (ja) | 1997-08-13 | 1997-08-13 | 半導体記憶装置 |
| US09/132,438 US6260128B1 (en) | 1997-08-13 | 1998-08-11 | Semiconductor memory device which operates in synchronism with a clock signal |
| TW087113265A TW393765B (en) | 1997-08-13 | 1998-08-12 | Semiconductor memory |
| KR1019980032914A KR100321816B1 (ko) | 1997-08-13 | 1998-08-13 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21860497A JP3251882B2 (ja) | 1997-08-13 | 1997-08-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1166848A true JPH1166848A (ja) | 1999-03-09 |
| JP3251882B2 JP3251882B2 (ja) | 2002-01-28 |
Family
ID=16722568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21860497A Expired - Fee Related JP3251882B2 (ja) | 1997-08-13 | 1997-08-13 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6260128B1 (ja) |
| JP (1) | JP3251882B2 (ja) |
| KR (1) | KR100321816B1 (ja) |
| TW (1) | TW393765B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807236B1 (ko) | 2006-03-08 | 2008-02-28 | 삼성전자주식회사 | 입력 레이턴시 제어회로를 포함하는 반도체 메모리 장치 및입력 레이턴시 제어방법 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163969A (ja) * | 1998-09-16 | 2000-06-16 | Fujitsu Ltd | 半導体記憶装置 |
| JP3617392B2 (ja) * | 1999-11-25 | 2005-02-02 | 日本電気株式会社 | 多段パイプラインラッチ回路及びその製造方法 |
| JP3495312B2 (ja) * | 2000-03-29 | 2004-02-09 | 日本電気株式会社 | 半導体記憶回路 |
| KR100546389B1 (ko) * | 2003-10-22 | 2006-01-26 | 삼성전자주식회사 | 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치 |
| KR100705335B1 (ko) * | 2005-10-31 | 2007-04-09 | 삼성전자주식회사 | 메모리 장치, 메모리 시스템 및 메모리 장치의 데이터입출력 방법 |
| US7716510B2 (en) | 2006-12-19 | 2010-05-11 | Micron Technology, Inc. | Timing synchronization circuit with loop counter |
| US7656745B2 (en) | 2007-03-15 | 2010-02-02 | Micron Technology, Inc. | Circuit, system and method for controlling read latency |
| US7969813B2 (en) | 2009-04-01 | 2011-06-28 | Micron Technology, Inc. | Write command and write data timing circuit and methods for timing the same |
| US8984320B2 (en) | 2011-03-29 | 2015-03-17 | Micron Technology, Inc. | Command paths, apparatuses and methods for providing a command to a data block |
| US8509011B2 (en) | 2011-04-25 | 2013-08-13 | Micron Technology, Inc. | Command paths, apparatuses, memories, and methods for providing internal commands to a data path |
| US8552776B2 (en) | 2012-02-01 | 2013-10-08 | Micron Technology, Inc. | Apparatuses and methods for altering a forward path delay of a signal path |
| US9166579B2 (en) | 2012-06-01 | 2015-10-20 | Micron Technology, Inc. | Methods and apparatuses for shifting data signals to match command signal delay |
| US9054675B2 (en) | 2012-06-22 | 2015-06-09 | Micron Technology, Inc. | Apparatuses and methods for adjusting a minimum forward path delay of a signal path |
| US9329623B2 (en) | 2012-08-22 | 2016-05-03 | Micron Technology, Inc. | Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal |
| US8913448B2 (en) | 2012-10-25 | 2014-12-16 | Micron Technology, Inc. | Apparatuses and methods for capturing data in a memory |
| US9734097B2 (en) | 2013-03-15 | 2017-08-15 | Micron Technology, Inc. | Apparatuses and methods for variable latency memory operations |
| US9727493B2 (en) | 2013-08-14 | 2017-08-08 | Micron Technology, Inc. | Apparatuses and methods for providing data to a configurable storage area |
| US9183904B2 (en) | 2014-02-07 | 2015-11-10 | Micron Technology, Inc. | Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path |
| US9508417B2 (en) | 2014-02-20 | 2016-11-29 | Micron Technology, Inc. | Methods and apparatuses for controlling timing paths and latency based on a loop delay |
| US9530473B2 (en) | 2014-05-22 | 2016-12-27 | Micron Technology, Inc. | Apparatuses and methods for timing provision of a command to input circuitry |
| US9753522B2 (en) * | 2015-03-02 | 2017-09-05 | Sandisk Technologies Llc | Dynamic clock rate control for power reduction |
| US9467150B2 (en) | 2015-03-02 | 2016-10-11 | Sandisk Technologies Llc | Dynamic clock rate control for power reduction |
| US9531363B2 (en) | 2015-04-28 | 2016-12-27 | Micron Technology, Inc. | Methods and apparatuses including command latency control circuit |
| US9813067B2 (en) | 2015-06-10 | 2017-11-07 | Micron Technology, Inc. | Clock signal and supply voltage variation tracking |
| US9865317B2 (en) | 2016-04-26 | 2018-01-09 | Micron Technology, Inc. | Methods and apparatuses including command delay adjustment circuit |
| US9601170B1 (en) | 2016-04-26 | 2017-03-21 | Micron Technology, Inc. | Apparatuses and methods for adjusting a delay of a command signal path |
| US9997220B2 (en) | 2016-08-22 | 2018-06-12 | Micron Technology, Inc. | Apparatuses and methods for adjusting delay of command signal path |
| US10224938B2 (en) | 2017-07-26 | 2019-03-05 | Micron Technology, Inc. | Apparatuses and methods for indirectly detecting phase variations |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| JPH0963262A (ja) * | 1995-08-17 | 1997-03-07 | Fujitsu Ltd | シンクロナスｄｒａｍ |
| JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
-
1997
- 1997-08-13 JP JP21860497A patent/JP3251882B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-11 US US09/132,438 patent/US6260128B1/en not_active Expired - Fee Related
- 1998-08-12 TW TW087113265A patent/TW393765B/zh not_active IP Right Cessation
- 1998-08-13 KR KR1019980032914A patent/KR100321816B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807236B1 (ko) | 2006-03-08 | 2008-02-28 | 삼성전자주식회사 | 입력 레이턴시 제어회로를 포함하는 반도체 메모리 장치 및입력 레이턴시 제어방법 |
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| Publication number | Publication date |
|---|---|
| KR19990023582A (ko) | 1999-03-25 |
| TW393765B (en) | 2000-06-11 |
| JP3251882B2 (ja) | 2002-01-28 |
| US6260128B1 (en) | 2001-07-10 |
| KR100321816B1 (ko) | 2002-03-08 |
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