JPH10240372A - 半導体装置の内部クロック発生回路及び内部クロック発生方法 - Google Patents
半導体装置の内部クロック発生回路及び内部クロック発生方法Info
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- JPH10240372A JPH10240372A JP9323386A JP32338697A JPH10240372A JP H10240372 A JPH10240372 A JP H10240372A JP 9323386 A JP9323386 A JP 9323386A JP 32338697 A JP32338697 A JP 32338697A JP H10240372 A JPH10240372 A JP H10240372A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体装置の内部クロック発生回路及び内部ク
ロック発生方法を提供する。 【解決手段】クロックバッファと、内部クロック発生部
と、チップ選択バッファと、内部クロック制御部とを具
備する。前記クロックバッファは外部クロック信号を入
力として前記外部クロック信号の電圧レベルを変換す
る。前記内部クロック発生部は前記クロックバッファの
出力を入力として制御信号により制御され内部クロック
信号を発生する。前記チップ選択バッファはイネーブル
時に半導体装置が活性化されるチップ選択信号を入力と
し前記チップ選択信号の電圧レベルを変換する。前記内
部クロック発生部は前記チップ選択バッファの出力を入
力として前記制御信号を発生する。前記内部クロック信
号は前記制御信号がディスエーブルになるとディスエー
ブルになり、前記制御信号がイネーブルになると前記外
部クロック信号がイネーブルの時だけイネーブルにな
る。
ロック発生方法を提供する。 【解決手段】クロックバッファと、内部クロック発生部
と、チップ選択バッファと、内部クロック制御部とを具
備する。前記クロックバッファは外部クロック信号を入
力として前記外部クロック信号の電圧レベルを変換す
る。前記内部クロック発生部は前記クロックバッファの
出力を入力として制御信号により制御され内部クロック
信号を発生する。前記チップ選択バッファはイネーブル
時に半導体装置が活性化されるチップ選択信号を入力と
し前記チップ選択信号の電圧レベルを変換する。前記内
部クロック発生部は前記チップ選択バッファの出力を入
力として前記制御信号を発生する。前記内部クロック信
号は前記制御信号がディスエーブルになるとディスエー
ブルになり、前記制御信号がイネーブルになると前記外
部クロック信号がイネーブルの時だけイネーブルにな
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に半導体装置の内部クロック発生回路及び内部クロッ
ク発生方法に関する。
特に半導体装置の内部クロック発生回路及び内部クロッ
ク発生方法に関する。
【０００２】
【従来の技術】一般的に、半導体メモリ装置は、メモリ
セルにディジタル情報を格納し、必要な時に、その格納
された情報を読み出して外部機器に伝送する機能を持
つ。半導体メモリ装置の１つとして、電源が供給されて
いない状態では記憶情報を保持出来ないRAM(Random Ac
cess Memory）がある。RAMは、電源が供給されている
間は記憶情報を継続して保持出来るが、電源の供給が中
断されれば記憶情報を喪失する。
セルにディジタル情報を格納し、必要な時に、その格納
された情報を読み出して外部機器に伝送する機能を持
つ。半導体メモリ装置の１つとして、電源が供給されて
いない状態では記憶情報を保持出来ないRAM(Random Ac
cess Memory）がある。RAMは、電源が供給されている
間は記憶情報を継続して保持出来るが、電源の供給が中
断されれば記憶情報を喪失する。
【０００３】RAMの種類には、ダイナミックRAM(dynamic
RAM,以下DRAMという)と、スタティックRAM(static RA
M, 以下SRAMという）がある。SRAMは、リフレッシュ動
作が不要であるがメモリセルの集積度が低い。一方、DR
AMは、リフレッシュ動作が必要であるが、メモリセルの
集積度が高いため、大容量のメモリを必要とするシステ
ム、例えばコンピュータに多用されている。
RAM,以下DRAMという)と、スタティックRAM(static RA
M, 以下SRAMという）がある。SRAMは、リフレッシュ動
作が不要であるがメモリセルの集積度が低い。一方、DR
AMは、リフレッシュ動作が必要であるが、メモリセルの
集積度が高いため、大容量のメモリを必要とするシステ
ム、例えばコンピュータに多用されている。
【０００４】最近、DRAMの制御を容易にするために、同
期式DRAM(Synchronous DRAM)が使用されている。同期式
DRAMでは、全入力信号を外部クロック信号を基準にして
動作する。そして、外部クロック信号と同一の周期を持
つ内部クロック信号を生成して、これにより内部の各種
素子が制御される。このように外部クロック信号から内
部クロック信号を生成する回路を内部クロック発生回路
という。
期式DRAM(Synchronous DRAM)が使用されている。同期式
DRAMでは、全入力信号を外部クロック信号を基準にして
動作する。そして、外部クロック信号と同一の周期を持
つ内部クロック信号を生成して、これにより内部の各種
素子が制御される。このように外部クロック信号から内
部クロック信号を生成する回路を内部クロック発生回路
という。
【０００５】図１は、従来の同期式DRAM半導体装置の内
部クロック発生回路のブロック図である。図１に示すよ
うに、同期式DRAM半導体装置11内に設けられた内部クロ
ック発生回路は、外部クロック信号CLKを入力とするク
ロックバッファ13と、クロックバッファ13の出力を入力
として内部クロック信号PCLKを発生する内部クロック発
生部15とを含む。
部クロック発生回路のブロック図である。図１に示すよ
うに、同期式DRAM半導体装置11内に設けられた内部クロ
ック発生回路は、外部クロック信号CLKを入力とするク
ロックバッファ13と、クロックバッファ13の出力を入力
として内部クロック信号PCLKを発生する内部クロック発
生部15とを含む。
【０００６】同期式DRAM半導体装置11内の全ての信号は
CMOSレベルで動作する。しかし、外部クロック信号はTT
L(Transistor Transistor Logic)レベルであるため、同
期式DRAM半導体装置11で使用するためには一旦CMOSレベ
ルに変換する必要がある。このようにTTLレベルの外部
クロック信号をCMOSレベルに変換させるためにクロック
バッファ13が使用される。CMOSレベルに変換された外部
クロック信号CLKは、内部クロック発生部15に入力さ
れ、内部クロック発生部15は、この外部クロック信号CL
Kを入力として内部クロック信号PCLKを発生する。
CMOSレベルで動作する。しかし、外部クロック信号はTT
L(Transistor Transistor Logic)レベルであるため、同
期式DRAM半導体装置11で使用するためには一旦CMOSレベ
ルに変換する必要がある。このようにTTLレベルの外部
クロック信号をCMOSレベルに変換させるためにクロック
バッファ13が使用される。CMOSレベルに変換された外部
クロック信号CLKは、内部クロック発生部15に入力さ
れ、内部クロック発生部15は、この外部クロック信号CL
Kを入力として内部クロック信号PCLKを発生する。
【０００７】図２は、図１に示す内部クロック発生部15
の回路図である。図２に示すように、内部クロック発生
部15は、図１に示すクロックバッファ13の出力端に対し
て、第1乃至第5インバータ21、22、23、24、25が直列に
連結されており、これによりクロックバッファ13の出力
を一定持間だけ遅延させる。クロックバッファ13の出力
は、第5インバータ25を通過してその位相が反転され
る。
の回路図である。図２に示すように、内部クロック発生
部15は、図１に示すクロックバッファ13の出力端に対し
て、第1乃至第5インバータ21、22、23、24、25が直列に
連結されており、これによりクロックバッファ13の出力
を一定持間だけ遅延させる。クロックバッファ13の出力
は、第5インバータ25を通過してその位相が反転され
る。
【０００８】第5インバータ25の出力とクロックバッフ
ァ13の出力は、第1NANDゲート27に入力される。第1NAND
ゲート27は、入力信号が共に論理ハイ(high)レベルの場
合にのみ論理ロー(1ow)レベルの信号を出力する。第1NA
NDゲート27の出力端には、第6乃至第8インバータ29、3
0、31が連結されており、これにより第1NANDゲート27か
ら出力される信号を安定させる。第1NANDゲート27の出
力は、第8インバータ31を通過してその位相が反転され
る。そして、第8インバータ31から内部クロック信号PCL
Kが出力される。
ァ13の出力は、第1NANDゲート27に入力される。第1NAND
ゲート27は、入力信号が共に論理ハイ(high)レベルの場
合にのみ論理ロー(1ow)レベルの信号を出力する。第1NA
NDゲート27の出力端には、第6乃至第8インバータ29、3
0、31が連結されており、これにより第1NANDゲート27か
ら出力される信号を安定させる。第1NANDゲート27の出
力は、第8インバータ31を通過してその位相が反転され
る。そして、第8インバータ31から内部クロック信号PCL
Kが出力される。
【０００９】図３は、図１に示すクロックバッファ13の
回路図である。クロックバッファ13は、外部クロック信
号CLKと1.4ボルトの基準電圧VREFを入力とする差動増幅
器33で構成されている。差動増幅器33は、CMOSレベルの
電源電圧Vddにソースが連結され、ゲートが接地された
第1PMOSトランジスタ35と、第1PMOSトランジスタ35に連
結された第2及び第3PMOSトランジスタ37及び39と、第2
乃及び3PMOSトランジスタ37及び39と接地電圧GNDとの間
に各々連結された第1乃至第2NMOSトランジスタ41及び43
とを含む。そして、第3PMOSトランジスタ39と第2NMOSト
ランジスタ43が連結されたノードに差動増幅器33の差動
出力が現れる。
回路図である。クロックバッファ13は、外部クロック信
号CLKと1.4ボルトの基準電圧VREFを入力とする差動増幅
器33で構成されている。差動増幅器33は、CMOSレベルの
電源電圧Vddにソースが連結され、ゲートが接地された
第1PMOSトランジスタ35と、第1PMOSトランジスタ35に連
結された第2及び第3PMOSトランジスタ37及び39と、第2
乃及び3PMOSトランジスタ37及び39と接地電圧GNDとの間
に各々連結された第1乃至第2NMOSトランジスタ41及び43
とを含む。そして、第3PMOSトランジスタ39と第2NMOSト
ランジスタ43が連結されたノードに差動増幅器33の差動
出力が現れる。
【００１０】差動増幅器33は、外部クロック信号CLKが
基準電圧VREFより高ければ接地電圧GNDレベルを出力
し、外部クロック信号CLKが基準電圧VREFより低ければ
電源電圧Vddレベルを出力する。
基準電圧VREFより高ければ接地電圧GNDレベルを出力
し、外部クロック信号CLKが基準電圧VREFより低ければ
電源電圧Vddレベルを出力する。
【００１１】差動増幅器33の出力端には、第9及び第10
インバータ45及び47と、第2NANDゲート49が連結されて
いる。この第2NANDゲート49の一方の入力端子には、制
御信号PCKEが入力され、この制御信号PCKEによって第2N
ANDゲート49の出力が制御される。すなわち、制御信号P
CKEが論理ローであれば第2NANDゲート49の出力は論理ハ
イになり、制御信号PCKEが論理ハイであれば第2NANDゲ
ート49の出力は第10インバータ47の出力を反転する。
インバータ45及び47と、第2NANDゲート49が連結されて
いる。この第2NANDゲート49の一方の入力端子には、制
御信号PCKEが入力され、この制御信号PCKEによって第2N
ANDゲート49の出力が制御される。すなわち、制御信号P
CKEが論理ローであれば第2NANDゲート49の出力は論理ハ
イになり、制御信号PCKEが論理ハイであれば第2NANDゲ
ート49の出力は第10インバータ47の出力を反転する。
【００１２】結果として、外部クロック信号CLKが基準
電圧VREFより低ければクロックバッファ13の出力は論理
ローになり、外部クロック信号CLKが基準電圧VREFより
高ければクロックバッファ13の出力は論理ハイになる。
電圧VREFより低ければクロックバッファ13の出力は論理
ローになり、外部クロック信号CLKが基準電圧VREFより
高ければクロックバッファ13の出力は論理ハイになる。
【００１３】図４は、図１に示す内部クロック発生回路
に関する各タイミング図である。図４を参照して、図１
に示す内部クロック発生回路の動作を説明する。CSB信
号が論理ローレベル（イネーブル）になると、外部から
命令COMが入力されて同期式DRAM半導体装置11が活性化
(active)される。CSB信号が論理ハイレベル（ディスエ
ーブル；disable）になっても、同期式DRAM半導体装置1
1は活性状態を維持する。その後、CSB信号が再び論理ロ
ーレベルになると、命令C0Mが同期式DRAM半導体装置11
の内部に入力される。この命令COMが読出(read)命令で
あれば読出動作を実行し、書込(write)命令であれば書
込動作を実行する。
に関する各タイミング図である。図４を参照して、図１
に示す内部クロック発生回路の動作を説明する。CSB信
号が論理ローレベル（イネーブル）になると、外部から
命令COMが入力されて同期式DRAM半導体装置11が活性化
(active)される。CSB信号が論理ハイレベル（ディスエ
ーブル；disable）になっても、同期式DRAM半導体装置1
1は活性状態を維持する。その後、CSB信号が再び論理ロ
ーレベルになると、命令C0Mが同期式DRAM半導体装置11
の内部に入力される。この命令COMが読出(read)命令で
あれば読出動作を実行し、書込(write)命令であれば書
込動作を実行する。
【００１４】図１に示す内部クロック発生回路は、CSB
信号と命令COMに関係なく外部クロック信号CLKが論理ハ
イレベルにトリガされる都度、論理ハイレベルの内部ク
ロック信号PCLKを発生する。
信号と命令COMに関係なく外部クロック信号CLKが論理ハ
イレベルにトリガされる都度、論理ハイレベルの内部ク
ロック信号PCLKを発生する。
【００１５】しかしながら、同期式DRAM半導体装置11
は、CSB信号がイネーブルされる時だけ、活性化動作、
読出及び書込動作を実行する。したがって、図４に示す
内部クロック信号PCLKのP0パルスとP4パルスだけが必要
である。それにも拘わらず、内部クロック発生回路１１
では、P1、P2、P3、P5、P6、P7、P8パルスを発生させる
ため、電力消費が多きい。また、内部クロック信号PCLK
により制御される同期式DRAM半導体装置11内の多くの部
分が、内部クロック信号PCLKの発生に起因して動作する
ため、不要な内部クロック信号PCLKのパルスによる電力
消費は更に大きい。
は、CSB信号がイネーブルされる時だけ、活性化動作、
読出及び書込動作を実行する。したがって、図４に示す
内部クロック信号PCLKのP0パルスとP4パルスだけが必要
である。それにも拘わらず、内部クロック発生回路１１
では、P1、P2、P3、P5、P6、P7、P8パルスを発生させる
ため、電力消費が多きい。また、内部クロック信号PCLK
により制御される同期式DRAM半導体装置11内の多くの部
分が、内部クロック信号PCLKの発生に起因して動作する
ため、不要な内部クロック信号PCLKのパルスによる電力
消費は更に大きい。
【００１６】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、その目的は、電力消費
を低減し得る半導体装置の内部クロック発生回路を提供
する事にある。
点に鑑みてなされたものであり、その目的は、電力消費
を低減し得る半導体装置の内部クロック発生回路を提供
する事にある。
【００１７】本発明の他の目的は、電力消費を低減し得
る半導体装置の内部クロック発生方法を提供する事にあ
る。
る半導体装置の内部クロック発生方法を提供する事にあ
る。
【００１８】
【課題を解決する為の手段】前記目的を達成するため、
本発明は、クロックバッファと、内部クロック発生部
と、チップ選択バッファと、内部クロック制御部とを具
備する。前記クロックバッファは、外部クロック信号を
入力として、前記外部クロック信号の電圧レベルを変換
する。前記内部クロック発生部は、前記クロックバッフ
ァの出力を入力として、制御信号により制御されて内部
クロック信号を発生する。前記チップ選択バッファは、
イネーブル時に半導体装置が活性化されるチップ選択信
号を入力として、前記チップ選択信号の電圧レベルを変
換する。前記内部クロック発生部は、前記チップ選択バ
ッファの出力を入力として、前記制御信号を発生する。
前記内部クロック信号は、前記制御信号がディスエーブ
ル状態になればディスエーブル状態になり、前記制御信
号がイネーブル状態になれば前記外部クロック信号がイ
ネーブル状態の時だけイネーブル状態になる。
本発明は、クロックバッファと、内部クロック発生部
と、チップ選択バッファと、内部クロック制御部とを具
備する。前記クロックバッファは、外部クロック信号を
入力として、前記外部クロック信号の電圧レベルを変換
する。前記内部クロック発生部は、前記クロックバッフ
ァの出力を入力として、制御信号により制御されて内部
クロック信号を発生する。前記チップ選択バッファは、
イネーブル時に半導体装置が活性化されるチップ選択信
号を入力として、前記チップ選択信号の電圧レベルを変
換する。前記内部クロック発生部は、前記チップ選択バ
ッファの出力を入力として、前記制御信号を発生する。
前記内部クロック信号は、前記制御信号がディスエーブ
ル状態になればディスエーブル状態になり、前記制御信
号がイネーブル状態になれば前記外部クロック信号がイ
ネーブル状態の時だけイネーブル状態になる。
【００１９】前記他の目的を達成するため、本発明は、
外部クロック信号、チップ選択信号及び命令語が印加さ
れる半導体装置の内部クロック発生方法において、前記
命令語を入力すると共に前記チップ選択信号をイネーブ
ル状態にする段階と、前記外部クロック信号をイネーブ
ル状態にする段階と、制御信号を発生する段階と、内部
クロック信号を発生する段階とを含む。前記制御信号
は、前記チップ選択信号がイネーブル状態になることに
対応してイネーブル状態になる。前記内部クロック信号
は、前記制御信号がイネーブル状態である間、前記外部
クロック信号がイネーブル状態になることに対応してイ
ネーブル状態になる。前記制御信号がディスエーブル状
態である間は、前記内部クロック信号は発生しない。
外部クロック信号、チップ選択信号及び命令語が印加さ
れる半導体装置の内部クロック発生方法において、前記
命令語を入力すると共に前記チップ選択信号をイネーブ
ル状態にする段階と、前記外部クロック信号をイネーブ
ル状態にする段階と、制御信号を発生する段階と、内部
クロック信号を発生する段階とを含む。前記制御信号
は、前記チップ選択信号がイネーブル状態になることに
対応してイネーブル状態になる。前記内部クロック信号
は、前記制御信号がイネーブル状態である間、前記外部
クロック信号がイネーブル状態になることに対応してイ
ネーブル状態になる。前記制御信号がディスエーブル状
態である間は、前記内部クロック信号は発生しない。
【００２０】本発明によれば、半導体装置の電力消費が
低減される。
低減される。
【００２１】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施の形態について説明する。
の好適な実施の形態について説明する。
【００２２】図５は、本発明の好適な実施の形態に係る
同期式DRAM半導体装置の内部クロック発生回路のブロッ
ク図である。図５に示すように、この内部クロック発生
回路は、同期式DRAM半導体装置101に設けられる。この
内部クロック発生回路は、外部クロック信号CLKが入力
されるクロックバッファ103と、クロックバッファ103の
出力と制御信号PCLKPに応答して内部クロック信号PCLK
を発生する内部クロック発生部105と、外部から印加さ
れるチップ選択信号CSBを入力とするチップ選択バッフ
ア107と、チップ選択バッフア107の出力信号PCSBとカラ
ムアドレス信号(CAi)及びデータの待ち(latency)を表す
待ち信号LATに応答して制御信号PCLKPを発生する内部ク
ロック制御部1O9を具備する。そして、外部から同期式D
RAM半導体装置101の動作を指示するデータが含まれた命
令語C0Mが入力される。
同期式DRAM半導体装置の内部クロック発生回路のブロッ
ク図である。図５に示すように、この内部クロック発生
回路は、同期式DRAM半導体装置101に設けられる。この
内部クロック発生回路は、外部クロック信号CLKが入力
されるクロックバッファ103と、クロックバッファ103の
出力と制御信号PCLKPに応答して内部クロック信号PCLK
を発生する内部クロック発生部105と、外部から印加さ
れるチップ選択信号CSBを入力とするチップ選択バッフ
ア107と、チップ選択バッフア107の出力信号PCSBとカラ
ムアドレス信号(CAi)及びデータの待ち(latency)を表す
待ち信号LATに応答して制御信号PCLKPを発生する内部ク
ロック制御部1O9を具備する。そして、外部から同期式D
RAM半導体装置101の動作を指示するデータが含まれた命
令語C0Mが入力される。
【００２３】同期式DRAM半導体装置1O1は、外部クロッ
ク信号CLKが入力されると、チップ選択信号CSBを取り込
んで動作する。すなわち。外部から特定の命令語、例え
ばRAS(Row Address Strobe)信号や書込み又は読出し
命令が入力されると、同期式DRAM半導体装置1O1は、外
部クロック信号CLKを基準にしてチップ選択信号CSBを取
り込んで動作する。チップ選択信号CSBは、外部クロッ
ク信号CLKに対して、所定の時間だけ早く変化すべきで
あり、これがセットアップタイム(Set up time)であっ
て、例えばTssと表示される。また、チップ選択信号CSB
は、外部クロック信号CLKを基準にして所定の時間の間
維持されるべきであり、これがホールドタイム(Hold ti
me)であって、例えばtSHと表示される。同期式DRAM半導
体装置101に入力されるチップ選択信号CSBはTTLレベル
の信号であって外部クロック信号CLKを基準にセットア
ップタイムとホールドタイムを保障すればよいため、チ
ップ選択信号CSBに対してセットアップタイムとホール
ド時間を満たすための時間にだけチップ選択バッファ10
7を動作させればよい。
ク信号CLKが入力されると、チップ選択信号CSBを取り込
んで動作する。すなわち。外部から特定の命令語、例え
ばRAS(Row Address Strobe)信号や書込み又は読出し
命令が入力されると、同期式DRAM半導体装置1O1は、外
部クロック信号CLKを基準にしてチップ選択信号CSBを取
り込んで動作する。チップ選択信号CSBは、外部クロッ
ク信号CLKに対して、所定の時間だけ早く変化すべきで
あり、これがセットアップタイム(Set up time)であっ
て、例えばTssと表示される。また、チップ選択信号CSB
は、外部クロック信号CLKを基準にして所定の時間の間
維持されるべきであり、これがホールドタイム(Hold ti
me)であって、例えばtSHと表示される。同期式DRAM半導
体装置101に入力されるチップ選択信号CSBはTTLレベル
の信号であって外部クロック信号CLKを基準にセットア
ップタイムとホールドタイムを保障すればよいため、チ
ップ選択信号CSBに対してセットアップタイムとホール
ド時間を満たすための時間にだけチップ選択バッファ10
7を動作させればよい。
【００２４】チップ選択信号CSBが論理ロー（イネーブ
ル）になると、同期式DRAM半導体装置101は、命令語C0M
に基づいて動作し、チップ選択信号CSBが論理ハイ（デ
ィスエーブル）になると、同期式DRAM半導体装置1O1は
動作しない。
ル）になると、同期式DRAM半導体装置101は、命令語C0M
に基づいて動作し、チップ選択信号CSBが論理ハイ（デ
ィスエーブル）になると、同期式DRAM半導体装置1O1は
動作しない。
【００２５】外部クロック信号CLKに対応する信号が内
部クロック発生部105に入力されると、内部クロック発
生部1O5は内部クロック信号PCLKを発生する。内部クロ
ック信号PCLKは、同期式DRAM半導体装置1O1内のあらゆ
るバッファ(不図示）の動作を制御する。すなわち、内
部クロック信号PCLKが論理ハイ（イネーブル）になる
と、内部クロック信号PCLKを入力とするバッファ(不図
示）が活性化され、内部クロック信号PCLKが論理ロー
（ディスエーブル）になると内部クロック信号PCLKを入
力とするバッファ(不図示）は非活性化される。
部クロック発生部105に入力されると、内部クロック発
生部1O5は内部クロック信号PCLKを発生する。内部クロ
ック信号PCLKは、同期式DRAM半導体装置1O1内のあらゆ
るバッファ(不図示）の動作を制御する。すなわち、内
部クロック信号PCLKが論理ハイ（イネーブル）になる
と、内部クロック信号PCLKを入力とするバッファ(不図
示）が活性化され、内部クロック信号PCLKが論理ロー
（ディスエーブル）になると内部クロック信号PCLKを入
力とするバッファ(不図示）は非活性化される。
【００２６】図６は、図５に示す内部クロック発生部10
5の回路図である。内部クロック発生部1O5は、クロック
バッファ103の出力端に直列に連結された第１乃至第5イ
ンバータ111、112、113、114、115と、第5インバータ11
5の出力とクロックバッファ103の出力を入力として該入
力の双方が論理ハイの時にだけ出力が論理ハイレベルに
なる第1論理ゲート121と、第1論理ゲート121の出力と制
御信号PCLKPを入力として第1論理ゲート121の出力と制
御信号PCLKPが共に論理ハイの時だけ論理ハイになる内
部クロック信号PCLKを発生する第2論理ゲート131とを具
備する。
5の回路図である。内部クロック発生部1O5は、クロック
バッファ103の出力端に直列に連結された第１乃至第5イ
ンバータ111、112、113、114、115と、第5インバータ11
5の出力とクロックバッファ103の出力を入力として該入
力の双方が論理ハイの時にだけ出力が論理ハイレベルに
なる第1論理ゲート121と、第1論理ゲート121の出力と制
御信号PCLKPを入力として第1論理ゲート121の出力と制
御信号PCLKPが共に論理ハイの時だけ論理ハイになる内
部クロック信号PCLKを発生する第2論理ゲート131とを具
備する。
【００２７】クロックバッファ103の出力は、第1乃至第
5インバータ111、112、113、114、115を通過しながら所
定の時間だけ遅延され、またその位相が反転される。例
えば、クロックバッファ103の出力が論理ハイレベルに
変化すると、第5インバータ115の出力は所定の時間だけ
経過した後に論理ローレベルに変化する。一方、クロッ
クバッファ103の出力が論理ローレベルに変化すると、
第5インバータ115の出力は所定の時間だけ経過した後に
論理ハイレベルに変化する。
5インバータ111、112、113、114、115を通過しながら所
定の時間だけ遅延され、またその位相が反転される。例
えば、クロックバッファ103の出力が論理ハイレベルに
変化すると、第5インバータ115の出力は所定の時間だけ
経過した後に論理ローレベルに変化する。一方、クロッ
クバッファ103の出力が論理ローレベルに変化すると、
第5インバータ115の出力は所定の時間だけ経過した後に
論理ハイレベルに変化する。
【００２８】第1論理ゲート121は、第5インバータ115の
出力とクロックバッファ103の出力を入力とする第1NAND
ゲート123と、第1NANDゲート123の出力を入力とする第6
インバータ125とで構成されている。
出力とクロックバッファ103の出力を入力とする第1NAND
ゲート123と、第1NANDゲート123の出力を入力とする第6
インバータ125とで構成されている。
【００２９】ここで、第5インバータ115の出力とクロッ
クバッファ103の出力が共に論理ハイレベルの場合にだ
け第6インバータ125の出力は論理ハイになり、第5イン
バータ115の出力とクロックバッファ103の出力の少なく
とも一方が何れか一つでも論理ローレベルになると第6
インバータ125の出力は論理ローレベルになる。
クバッファ103の出力が共に論理ハイレベルの場合にだ
け第6インバータ125の出力は論理ハイになり、第5イン
バータ115の出力とクロックバッファ103の出力の少なく
とも一方が何れか一つでも論理ローレベルになると第6
インバータ125の出力は論理ローレベルになる。
【００３０】第2論理ゲート131は、第6インバータ125の
出力と制御信号PCLKPを入力とする第2NANDゲート133
と、第1NANDゲート133の出力を反転させて内部クロック
信号PCLKを出力する第7インバータ135で構成されてい
る。
出力と制御信号PCLKPを入力とする第2NANDゲート133
と、第1NANDゲート133の出力を反転させて内部クロック
信号PCLKを出力する第7インバータ135で構成されてい
る。
【００３１】内部クロック信号PCLKは、第6インバータ1
25の出力と制御信号PCLKPが共に論理ハイの場合にだけ
論理ハイになり、第6インバータ125の出力と制御信号PC
LKPの少なくとも一方が論理ローであれば内部クロック
信号PCLKは論理ローとなる。図７は、図５に示す内部ク
ロック制御部109の回路図である。図７に示すように、
内部クロック制御部109は、チップ選択バッファ107の出
力端に直列に連結された第8乃至第11インバータ141、14
2、143、144と、カラムアドレス信号(CAi)と待ち信号LA
Tを入力とするNORゲート146と、NORゲート146の出力、
第11インバータ144の出力及びチップ選択バッファ107の
出力信号PCSBを入力として制御信号PCLKPを発生する第3
論理ゲート148とを具備する。
25の出力と制御信号PCLKPが共に論理ハイの場合にだけ
論理ハイになり、第6インバータ125の出力と制御信号PC
LKPの少なくとも一方が論理ローであれば内部クロック
信号PCLKは論理ローとなる。図７は、図５に示す内部ク
ロック制御部109の回路図である。図７に示すように、
内部クロック制御部109は、チップ選択バッファ107の出
力端に直列に連結された第8乃至第11インバータ141、14
2、143、144と、カラムアドレス信号(CAi)と待ち信号LA
Tを入力とするNORゲート146と、NORゲート146の出力、
第11インバータ144の出力及びチップ選択バッファ107の
出力信号PCSBを入力として制御信号PCLKPを発生する第3
論理ゲート148とを具備する。
【００３２】第3論理ゲート148は、第3NANDゲート149で
構成される。NORゲート146の出力、第11インバータ144
の出力及びチップ選択バッファ107の出力信号PCSBの少
なくとも１つが論理ローであれば制御信号PCLKPは論理
ハイになり、NORゲート146の出力、第11インバータ144
の出力及びチップ選択バッファの出力信号PCSBが全て論
理ハイであれば制御信号PCLKPは論理ローとなる。
構成される。NORゲート146の出力、第11インバータ144
の出力及びチップ選択バッファ107の出力信号PCSBの少
なくとも１つが論理ローであれば制御信号PCLKPは論理
ハイになり、NORゲート146の出力、第11インバータ144
の出力及びチップ選択バッファの出力信号PCSBが全て論
理ハイであれば制御信号PCLKPは論理ローとなる。
【００３３】チップ選択バッファ107の出力信号PCSB
は、第8乃至第11インバータ141、142、143、144を通過
しながら所定の時間だけ遅延される。このようにチップ
選択バッファ107の出力信号PCSBを遅延させる理由は、
チップ選択信号CSBが論理ローになった時に、外部クロ
ック信号CLKに対応して発生すべき内部クロック信号PCL
Kが途中でディスエーブルされる事を防止する為であ
る。すなわち、図１０に示すP4が論理ローになった後
に、制御信号PCLKPが内部クロック信号PCLKをディスエ
ーブルするようにするためである。制御信号PCLKPは、
チップ選択バッファ107の出力信号PCSBがディスエーブ
ル状態になると所定時間経過してディスエーブル状態に
なり、チップ選択バッファの出力信号PCSBは、チップ選
択信号CSBがディスエーブル状態になるとディスエーブ
ル状態になる。カラムアドレス信号(CAi)と待ち信号LAT
のいずれか一方が論理ハイになると、NORゲート146の出
力は論理ローになって、これにより制御信号PCLKPは論
理ハイになる。
は、第8乃至第11インバータ141、142、143、144を通過
しながら所定の時間だけ遅延される。このようにチップ
選択バッファ107の出力信号PCSBを遅延させる理由は、
チップ選択信号CSBが論理ローになった時に、外部クロ
ック信号CLKに対応して発生すべき内部クロック信号PCL
Kが途中でディスエーブルされる事を防止する為であ
る。すなわち、図１０に示すP4が論理ローになった後
に、制御信号PCLKPが内部クロック信号PCLKをディスエ
ーブルするようにするためである。制御信号PCLKPは、
チップ選択バッファ107の出力信号PCSBがディスエーブ
ル状態になると所定時間経過してディスエーブル状態に
なり、チップ選択バッファの出力信号PCSBは、チップ選
択信号CSBがディスエーブル状態になるとディスエーブ
ル状態になる。カラムアドレス信号(CAi)と待ち信号LAT
のいずれか一方が論理ハイになると、NORゲート146の出
力は論理ローになって、これにより制御信号PCLKPは論
理ハイになる。
【００３４】図８は、図５に示すクロックバッファ103
の回路図である。図８に示すように、クロックバッファ
1O3は、外部クロック信号CLKと基準電圧VREF（例えば1.
4ボルト）の電圧を入力とする第1差動増幅器151と、第1
差動増幅器151の出力端に直列に連結された第12及び第1
3インバータ153、155と、第13インバータ155の出力と他
の制御信号PCKEを入力とする第4NANDゲート157とを具備
する。
の回路図である。図８に示すように、クロックバッファ
1O3は、外部クロック信号CLKと基準電圧VREF（例えば1.
4ボルト）の電圧を入力とする第1差動増幅器151と、第1
差動増幅器151の出力端に直列に連結された第12及び第1
3インバータ153、155と、第13インバータ155の出力と他
の制御信号PCKEを入力とする第4NANDゲート157とを具備
する。
【００３５】第1差動増幅器151は、電源電圧Vddにソー
スが連結されゲートが接地された第1PMOSトランジスタ1
61と、該第1PMOSトランジスタ161に連結された第2及び
第3PMOSトランジスタ163、165と、該第2及び第3PMOSト
ランジスタ163、165とGNDと間に各々連結された第1及び
第2NMOSトランジスタ167、169とを具備する。第2及び第
3PMOSトランジスタ163、165のゲートには基準電圧VREF
と外部クロック信号PCLKが各々入力される。
スが連結されゲートが接地された第1PMOSトランジスタ1
61と、該第1PMOSトランジスタ161に連結された第2及び
第3PMOSトランジスタ163、165と、該第2及び第3PMOSト
ランジスタ163、165とGNDと間に各々連結された第1及び
第2NMOSトランジスタ167、169とを具備する。第2及び第
3PMOSトランジスタ163、165のゲートには基準電圧VREF
と外部クロック信号PCLKが各々入力される。
【００３６】また、第1NMOSトランジスタ167のドレイン
及びゲートと第2NMOSトランジスタ169のゲートが連結さ
れている。そして、第3PMOSトランジスタ165のドレイン
と第2NMOSトランジスタ169のドレインが共通に連結され
たノードの電圧が第1差動増幅器151の出力としが出力さ
れる。
及びゲートと第2NMOSトランジスタ169のゲートが連結さ
れている。そして、第3PMOSトランジスタ165のドレイン
と第2NMOSトランジスタ169のドレインが共通に連結され
たノードの電圧が第1差動増幅器151の出力としが出力さ
れる。
【００３７】同期式DRAM半導体装置101内のあらゆる信
号はCMOSレベルで動作する。しかし、外部クロック信号
CLKはTTLレベルになっているため、同期式DRAM半導体装
置101で使用する為には、これをCMOSレベルに変換する
必要がある。クロックバッファ103は、TTLレベルの外部
クロック信号をCMOSレベルに変換する機能を果たす。
号はCMOSレベルで動作する。しかし、外部クロック信号
CLKはTTLレベルになっているため、同期式DRAM半導体装
置101で使用する為には、これをCMOSレベルに変換する
必要がある。クロックバッファ103は、TTLレベルの外部
クロック信号をCMOSレベルに変換する機能を果たす。
【００３８】第1差動増幅器151は、外部クロック信号CL
Kが基準電圧VREFより低い場合には電源電圧Vddを出力
し、外部クロック信号CLKが基準電圧VREFより高い場合
には接地電圧GNDを出力する。
Kが基準電圧VREFより低い場合には電源電圧Vddを出力
し、外部クロック信号CLKが基準電圧VREFより高い場合
には接地電圧GNDを出力する。
【００３９】第1差動増幅器151の出力端には第12及び第
13インバータ153、155と、第4NANDゲート157が連結され
ている。そして、第4NANDゲート157の入力段に他の制御
信号PCKEが入力される。他の制御信号PCKEによって第4N
ANDゲート157の出力が制御される。すなわち、他の制御
信号PCKEが論理ローであれば第4NANDゲート157の出力は
常に論理ハイになり、他の制御信号PCKEが論理ハイであ
れば第4NANDゲート157は第13インバータ155の出力を反
転する。
13インバータ153、155と、第4NANDゲート157が連結され
ている。そして、第4NANDゲート157の入力段に他の制御
信号PCKEが入力される。他の制御信号PCKEによって第4N
ANDゲート157の出力が制御される。すなわち、他の制御
信号PCKEが論理ローであれば第4NANDゲート157の出力は
常に論理ハイになり、他の制御信号PCKEが論理ハイであ
れば第4NANDゲート157は第13インバータ155の出力を反
転する。
【００４０】結果として、外部クロック信号CLKが基準
電圧VREFより低い場合にはクロックバッファ1O3の出力
は論理ローになり、外部クロック信号CLKが基準電圧VRE
Fより高い場合にはクロックバッファ103の出力は論理ハ
イになる。
電圧VREFより低い場合にはクロックバッファ1O3の出力
は論理ローになり、外部クロック信号CLKが基準電圧VRE
Fより高い場合にはクロックバッファ103の出力は論理ハ
イになる。
【００４１】図９は、図５に示すチップ選択バッファ10
7の回路図である。図９に示すように、チップ選択バッ
ファ107は、チップ選択信号CSBと基準電圧VREF（例えば
1.4ボルト）の電圧を入力として制御信号CKEBPUに制御
される第2差動増幅器171と第2差動増幅器171の出力を入
力として制御信号PCSBを発生する第14インバータ173と
を具備する。第2差動増幅器171は、電源電圧Vddにソー
スが連結されゲートが制御信号CKEBPUに連結された第4P
MOSトランジスタ181と、第4PMOSトランジスタ181のドレ
ーンにソースが連結された第5及び第6PMOSトランジスタ
183、185と、第5乃至第6PMOSトランジスタ183、185のド
レーンと接地電圧GNDとの間に各々連結された第3及び第
4NMOSトランジスタ187、189とを具備する。第5乃至第6P
MOSトランジスタ183、185のゲートには基準電圧VREFと
チップ選択信号CSBが各々入力される。第3NMOSトランジ
スタ187のドレイン及びゲートと第4NMOSトランジスタ18
9のゲートが連結されている。そして、第6PMOSトランジ
スタ185のドレインと第4NMOSトランジスタ189のドレイ
ンが共通に連結されたノードの電圧が第2差動増幅器171
の出力として出力される。第2差動増幅器171の出力は、
第14インバータ173により反転され、第14インバータ173
からチップ選択バッファ107の出力信号PCSBが出力され
る。
7の回路図である。図９に示すように、チップ選択バッ
ファ107は、チップ選択信号CSBと基準電圧VREF（例えば
1.4ボルト）の電圧を入力として制御信号CKEBPUに制御
される第2差動増幅器171と第2差動増幅器171の出力を入
力として制御信号PCSBを発生する第14インバータ173と
を具備する。第2差動増幅器171は、電源電圧Vddにソー
スが連結されゲートが制御信号CKEBPUに連結された第4P
MOSトランジスタ181と、第4PMOSトランジスタ181のドレ
ーンにソースが連結された第5及び第6PMOSトランジスタ
183、185と、第5乃至第6PMOSトランジスタ183、185のド
レーンと接地電圧GNDとの間に各々連結された第3及び第
4NMOSトランジスタ187、189とを具備する。第5乃至第6P
MOSトランジスタ183、185のゲートには基準電圧VREFと
チップ選択信号CSBが各々入力される。第3NMOSトランジ
スタ187のドレイン及びゲートと第4NMOSトランジスタ18
9のゲートが連結されている。そして、第6PMOSトランジ
スタ185のドレインと第4NMOSトランジスタ189のドレイ
ンが共通に連結されたノードの電圧が第2差動増幅器171
の出力として出力される。第2差動増幅器171の出力は、
第14インバータ173により反転され、第14インバータ173
からチップ選択バッファ107の出力信号PCSBが出力され
る。
【００４２】チップ選択信号CSBはTTLレベルの信号であ
るため、同期式DRAM半導体装置101において使用する為
には、これをCM0Sレベルに変換する必要がある。チップ
選択バッファ107は、このようにTTLレベルのチップ選択
信号CSBをCMOSレベルに変換する機能を果たす。
るため、同期式DRAM半導体装置101において使用する為
には、これをCM0Sレベルに変換する必要がある。チップ
選択バッファ107は、このようにTTLレベルのチップ選択
信号CSBをCMOSレベルに変換する機能を果たす。
【００４３】第2差動増幅器171の動作を制御する為に、
第4PMOSトランジスタ181のゲートに制御信号CKEBPUが一
つのインバータ191を介して連結されている。該制御信
号CKEBPUが論理ハイであれば第4PMOSトランジスタ181が
活性化されて第2差動増幅器171が動作して、該制御信号
CKEBPUが論理ローであれば第4NMOSトランジスタ181が非
活性化されて第2差動増幅器171が動作しなくなる。
第4PMOSトランジスタ181のゲートに制御信号CKEBPUが一
つのインバータ191を介して連結されている。該制御信
号CKEBPUが論理ハイであれば第4PMOSトランジスタ181が
活性化されて第2差動増幅器171が動作して、該制御信号
CKEBPUが論理ローであれば第4NMOSトランジスタ181が非
活性化されて第2差動増幅器171が動作しなくなる。
【００４４】第2差動増幅器171は、チップ選択信号CSB
が基準電圧VREFより低ければ電源電圧Vddを出力し、チ
ップ選択信号CSBが基準電圧VREFより高ければ接地電圧G
NDを出力する。
が基準電圧VREFより低ければ電源電圧Vddを出力し、チ
ップ選択信号CSBが基準電圧VREFより高ければ接地電圧G
NDを出力する。
【００４５】図１０は、図５に示す内部クロック発生回
路の各信号のタイミング図である。以下、図１０を参照
しながら当該内部クロック発生回路の動作を説明する。
図６に示す第5インバータ115の出力端をN1ノードとし、
クロックバッファ103の出力端をN2ノードとする。初期
状態では、外部クロック信号CLKは論理ロー（ディスエ
ーブル）であるからクロックバッファ103の出力も論理
ローである。したがって、N2は論理ロー状態であり、N1
はクロックバッファ103の出力が反転になった論理ハイ
状態である。したがって、図６に示す第6インバータ125
の出力は論理ローである。また、初期状態では、チップ
選択信号CSBは論理ハイ（ディスエーブル）であるから
制御信号PCSBは論理ハイである。また、初期状態では、
カラムアドレス信号(CAi)と待ち信号LATも論理ローであ
るからNORゲート146の出力は論理ハイである。したがっ
て、制御信号PCLKPは論理ローである。この時、制御信
号PCLKPが論理ローであり第6インバータ125の出力も論
理ローであるから第2NANDゲート133の出力は論理ハイで
ある。したがって内部クロック信号PCLKは論理ロー（デ
ィスエーブル）になる。
路の各信号のタイミング図である。以下、図１０を参照
しながら当該内部クロック発生回路の動作を説明する。
図６に示す第5インバータ115の出力端をN1ノードとし、
クロックバッファ103の出力端をN2ノードとする。初期
状態では、外部クロック信号CLKは論理ロー（ディスエ
ーブル）であるからクロックバッファ103の出力も論理
ローである。したがって、N2は論理ロー状態であり、N1
はクロックバッファ103の出力が反転になった論理ハイ
状態である。したがって、図６に示す第6インバータ125
の出力は論理ローである。また、初期状態では、チップ
選択信号CSBは論理ハイ（ディスエーブル）であるから
制御信号PCSBは論理ハイである。また、初期状態では、
カラムアドレス信号(CAi)と待ち信号LATも論理ローであ
るからNORゲート146の出力は論理ハイである。したがっ
て、制御信号PCLKPは論理ローである。この時、制御信
号PCLKPが論理ローであり第6インバータ125の出力も論
理ローであるから第2NANDゲート133の出力は論理ハイで
ある。したがって内部クロック信号PCLKは論理ロー（デ
ィスエーブル）になる。
【００４６】同期式DRAM半導体装置101において、セッ
トアップタイムを満たすため、CSB信号は外部クロック
信号CLKよりも早く変化する。したがって、チップ選択
信号CSBは、外部クロック信号CLKの変化より早くイネー
ブルされる。
トアップタイムを満たすため、CSB信号は外部クロック
信号CLKよりも早く変化する。したがって、チップ選択
信号CSBは、外部クロック信号CLKの変化より早くイネー
ブルされる。
【００４７】まず、活性化（アクチブ）命令語が入力さ
れる場合について説明する。活性化命令語が入力され、
チップ選択信号CSBが論理ロー（イネーブル）になる
と、チップ選択バッファ107の出力信号PCSBは論理ロー
になる。すると、第3NANDゲート149の出力は論理ハイと
なる。この状態で、外部クロック信号CLKが論理ハイに
なると、クロックバッファ103の出力は論理ハイになっ
てN2ノードは論理ローから論理ハイに遷移する。この
時、N1ノードは、初期状態の論理ハイをそのまま維持し
ているので第1NANDゲート123の出力は論理ローである。
従って、第6インバータ125の出力は論理ハイになる。第
2NANDゲート133の出力は、制御信号PCLKPが論理ハイで
ある間は第6インバータ125の出力により決定され、第6
インバータ125の出力が論理ハイであるから第2NANDゲー
ト133の出力は論理ローになる。第2NANDゲート133の出
力は第7インバータ135により反転されるため、内部クロ
ック信号PCLKは論理ハイになる。
れる場合について説明する。活性化命令語が入力され、
チップ選択信号CSBが論理ロー（イネーブル）になる
と、チップ選択バッファ107の出力信号PCSBは論理ロー
になる。すると、第3NANDゲート149の出力は論理ハイと
なる。この状態で、外部クロック信号CLKが論理ハイに
なると、クロックバッファ103の出力は論理ハイになっ
てN2ノードは論理ローから論理ハイに遷移する。この
時、N1ノードは、初期状態の論理ハイをそのまま維持し
ているので第1NANDゲート123の出力は論理ローである。
従って、第6インバータ125の出力は論理ハイになる。第
2NANDゲート133の出力は、制御信号PCLKPが論理ハイで
ある間は第6インバータ125の出力により決定され、第6
インバータ125の出力が論理ハイであるから第2NANDゲー
ト133の出力は論理ローになる。第2NANDゲート133の出
力は第7インバータ135により反転されるため、内部クロ
ック信号PCLKは論理ハイになる。
【００４８】クロックバッファ103の出力は、第1乃至第
5インバータ111、112、113、114、115を通過しながら遅
延及び反転されてN1ノードに到達する。したがって、ク
ロックバッファ103の出力が論理ローから論理ハイに変
化すると、N1ノードは論理ハイから論理ローに遷移す
る。この時、第1NANDゲート123の出力は論理ローから論
理ハイに変化し、第6インバータ125の出力は論理ハイか
ら論理ローに変化する。この時、第6インバータ125の出
力が論理ローになり、一方制御信号PCLKPが論理ハイで
あるから第2NANDゲート133の出力は論理ハイに変化し、
第7インバータ135の出力である内部クロック信号PCLKは
論理ローに遷移する。これにより、図１０に示すPOクロ
ックが発生する。
5インバータ111、112、113、114、115を通過しながら遅
延及び反転されてN1ノードに到達する。したがって、ク
ロックバッファ103の出力が論理ローから論理ハイに変
化すると、N1ノードは論理ハイから論理ローに遷移す
る。この時、第1NANDゲート123の出力は論理ローから論
理ハイに変化し、第6インバータ125の出力は論理ハイか
ら論理ローに変化する。この時、第6インバータ125の出
力が論理ローになり、一方制御信号PCLKPが論理ハイで
あるから第2NANDゲート133の出力は論理ハイに変化し、
第7インバータ135の出力である内部クロック信号PCLKは
論理ローに遷移する。これにより、図１０に示すPOクロ
ックが発生する。
【００４９】ここで、制御信号PCLKPが論理ハイにイネ
ーブルされている時間（図１０のT2）は、チップ選択信
号CSBが論理ローにイネーブルされている時間（図１０
のT1）よりも長い。その理由は、チップ選択バッファ10
7の出力信号PCSBは、第8乃至第11インバータ141、142、
143、144を通過しながら遅延されてから第3NANDゲート1
49に入力され、チップ選択バッファ107の出力信号PCSB
が論理ローに変化したことにより論理ハイになった制御
信号PCLKPは、第11インバータ144の出力が論理ハイに変
化するまで論理ハイ状態を維持する。すなわち、T2はT1
よりチップ選択バッファの出力信号PCSBが第8乃至第11
インバータ141、142、143、144により遅延される時間分
だけ長くなる。
ーブルされている時間（図１０のT2）は、チップ選択信
号CSBが論理ローにイネーブルされている時間（図１０
のT1）よりも長い。その理由は、チップ選択バッファ10
7の出力信号PCSBは、第8乃至第11インバータ141、142、
143、144を通過しながら遅延されてから第3NANDゲート1
49に入力され、チップ選択バッファ107の出力信号PCSB
が論理ローに変化したことにより論理ハイになった制御
信号PCLKPは、第11インバータ144の出力が論理ハイに変
化するまで論理ハイ状態を維持する。すなわち、T2はT1
よりチップ選択バッファの出力信号PCSBが第8乃至第11
インバータ141、142、143、144により遅延される時間分
だけ長くなる。
【００５０】チップ選択信号CSBが論理ハイ（ディスエ
ーブル）に変化すると、チップ選択バッファ107の出力
信号PCSBも論理ハイに変化する。第11インバータ144の
出力が論理ハイに変化するとNORゲート146の出力が論理
ハイであるから、第3NANDゲート149の出力信号PCLKPは
論理ローに変化する。これにより、第2NANDゲート133の
出力は、第6インバータ125の出力に関係なく論理ハイと
なる。第2NANDゲート133の出力は、第7インバータ135に
より反転されるので内部クロック信号PCLKは論理ローに
変化する。内部クロック信号PCLKが論理ローの状態は、
チップ選択信号CSBが論理ロー（イネーブル）に変化し
ない限り維持される。すなわち、図１０に示すように、
従来例で発生したP1、P2、及びP3は発生しない。
ーブル）に変化すると、チップ選択バッファ107の出力
信号PCSBも論理ハイに変化する。第11インバータ144の
出力が論理ハイに変化するとNORゲート146の出力が論理
ハイであるから、第3NANDゲート149の出力信号PCLKPは
論理ローに変化する。これにより、第2NANDゲート133の
出力は、第6インバータ125の出力に関係なく論理ハイと
なる。第2NANDゲート133の出力は、第7インバータ135に
より反転されるので内部クロック信号PCLKは論理ローに
変化する。内部クロック信号PCLKが論理ローの状態は、
チップ選択信号CSBが論理ロー（イネーブル）に変化し
ない限り維持される。すなわち、図１０に示すように、
従来例で発生したP1、P2、及びP3は発生しない。
【００５１】活性化（アクチブ）命令語が入力された
後、読出し又は書込み命令語が同期式DRAM半導体装置10
1に入力される。ここで、チップ選択信号CSBが再び論理
ロー（イネーブル）に変化すると、活性化命令語が入力
された時と同一の動作によりP4が発生する。ところが、
読出し又は書込み命令語が入力される場合において、同
期式DRAM半導体装置101から読出されるデータ又は同期
式DRAM半導体装置101に書込まれるデータのバーストが
長い場合には、内部クロック信号PCLKは中断されずに、
データの読出し又は書込み動作が終了するまで継続して
発生される必要がある。読出し又は書込み命令語が入力
される場合に内部クロック信号PCLKが中断する事を防止
するために、バ−スト信号として、カラムアドレス信号
(CAi)が使用される。
後、読出し又は書込み命令語が同期式DRAM半導体装置10
1に入力される。ここで、チップ選択信号CSBが再び論理
ロー（イネーブル）に変化すると、活性化命令語が入力
された時と同一の動作によりP4が発生する。ところが、
読出し又は書込み命令語が入力される場合において、同
期式DRAM半導体装置101から読出されるデータ又は同期
式DRAM半導体装置101に書込まれるデータのバーストが
長い場合には、内部クロック信号PCLKは中断されずに、
データの読出し又は書込み動作が終了するまで継続して
発生される必要がある。読出し又は書込み命令語が入力
される場合に内部クロック信号PCLKが中断する事を防止
するために、バ−スト信号として、カラムアドレス信号
(CAi)が使用される。
【００５２】チップ選択信号CSBが論理ロー（イネーブ
ル）に変化し、これに伴って制御信号PCLKPが論理ハイ
になった後、カラムアドレス信号(CAi)が論理ハイ（イ
ネーブル）に変化すると、NORゲート146の出力が論理ロ
ーに変化するので第3NANDゲート149の出力信号PCLKPは
論理ハイを維持する。
ル）に変化し、これに伴って制御信号PCLKPが論理ハイ
になった後、カラムアドレス信号(CAi)が論理ハイ（イ
ネーブル）に変化すると、NORゲート146の出力が論理ロ
ーに変化するので第3NANDゲート149の出力信号PCLKPは
論理ハイを維持する。
【００５３】第3NANDゲート149の出力信号PCLKPが論理
ハイの間、外部クロック信号CLKが論理ハイになれば内
部クロック信号PCLKがハイに変化し、図１０に示すP5ク
ロックが発生する。
ハイの間、外部クロック信号CLKが論理ハイになれば内
部クロック信号PCLKがハイに変化し、図１０に示すP5ク
ロックが発生する。
【００５４】カラムアドレス信号(CAi)がイネーブルさ
れている間は、チップ選択信号CSBが論理ハイ（ディス
エーブル）に変化しても第3NANDゲート149の出力信号PC
LKPは論理ローに変化しない。一方、チップ選択信号CSB
が論理ハイで待ち信号LATが論理ローの状態で、カラム
アドレス信号(CAi)が論理ローに変化すると、第3NANDゲ
ート149の出力信号PCLKPは強制的に論理ローにされ、内
部クロック信号PCLKはこれ以上発生しない。
れている間は、チップ選択信号CSBが論理ハイ（ディス
エーブル）に変化しても第3NANDゲート149の出力信号PC
LKPは論理ローに変化しない。一方、チップ選択信号CSB
が論理ハイで待ち信号LATが論理ローの状態で、カラム
アドレス信号(CAi)が論理ローに変化すると、第3NANDゲ
ート149の出力信号PCLKPは強制的に論理ローにされ、内
部クロック信号PCLKはこれ以上発生しない。
【００５５】ところが、読出し命令語が入力される場
合、同期式DRAM半導体装置101で読出されるデータは、
外部から入力される制御信号、すなわちCAS(Column Add
ress Strobe)信号の待ち時間によって制御方法が変わっ
てくる。例えば、CAS待ち時間が2であれば、図１０に示
すP6パルスを発生する必要がある。これは読出されるデ
ータを同期式DRAM半導体装置101から外部に安全に伝達
させるためである。図１０に示すP6パルスを発生するた
めには、待ち信号LATが論理ハイ（イネーブル）される
必要がある。
合、同期式DRAM半導体装置101で読出されるデータは、
外部から入力される制御信号、すなわちCAS(Column Add
ress Strobe)信号の待ち時間によって制御方法が変わっ
てくる。例えば、CAS待ち時間が2であれば、図１０に示
すP6パルスを発生する必要がある。これは読出されるデ
ータを同期式DRAM半導体装置101から外部に安全に伝達
させるためである。図１０に示すP6パルスを発生するた
めには、待ち信号LATが論理ハイ（イネーブル）される
必要がある。
【００５６】この待ち信号LATが論理ハイになればNORゲ
ート146の出力は論理ローになる。これにより、制御信
号PCLKPは論理ハイとなる。この状態で外部クロック信
号CLKが論理ハイになれば、図１０に示すようにP6が発
生する。待ち信号LATが論理ロー（ディスエーブル）さ
れれば、NORゲート146の出力は論理ハイに変化し、これ
れによって制御信号PCLKは論理ローになって内部クロッ
ク信号PCLKの発生が中断される。したがって、図１０に
示すようにP7とP8は発生しない。
ート146の出力は論理ローになる。これにより、制御信
号PCLKPは論理ハイとなる。この状態で外部クロック信
号CLKが論理ハイになれば、図１０に示すようにP6が発
生する。待ち信号LATが論理ロー（ディスエーブル）さ
れれば、NORゲート146の出力は論理ハイに変化し、これ
れによって制御信号PCLKは論理ローになって内部クロッ
ク信号PCLKの発生が中断される。したがって、図１０に
示すようにP7とP8は発生しない。
【００５７】前述した様に、この実施の形態では、内部
クロック信号PCLKは、同期式DRAM半導体装置101におい
て必要な場合にだけ発生する。すなわち、図１０に示す
例では、P0、P4、P5、P6パルスだけが発生され、従来技
術のようにP1、P2、P3、P7、P8の発生により消耗される
電力は防止される。したがって、パルスの削減の分だけ
同期式DRAM半導体装置101の電力消費は減少する。
クロック信号PCLKは、同期式DRAM半導体装置101におい
て必要な場合にだけ発生する。すなわち、図１０に示す
例では、P0、P4、P5、P6パルスだけが発生され、従来技
術のようにP1、P2、P3、P7、P8の発生により消耗される
電力は防止される。したがって、パルスの削減の分だけ
同期式DRAM半導体装置101の電力消費は減少する。
【００５８】すなわち、この実施の形態によれば、内部
クロック信号は、同期式DRAM半導体装置が動作するため
に必要な時にだけ発生する。したがって、不要な内部ク
ロック信号の発生が防止されて同期式DRAM半導体装置で
消耗される電力が従来に比べて低減される。
クロック信号は、同期式DRAM半導体装置が動作するため
に必要な時にだけ発生する。したがって、不要な内部ク
ロック信号の発生が防止されて同期式DRAM半導体装置で
消耗される電力が従来に比べて低減される。
【００５９】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想を逸脱しない範囲内で様々な変
形が可能である。
ず、本発明の技術的思想を逸脱しない範囲内で様々な変
形が可能である。
【００６０】
【発明の効果】本発明によれば、半導体装置の電力消費
が低減される。
が低減される。
【００６１】
【図１】従来の同期式DRAM半導体装置の内部クロック発
生回路のブロック図である。
生回路のブロック図である。
【図２】図１に示す内部クロック発生部の回路図であ
る。
る。
【図３】図１に示すクロックバッファの回路図である。
【図４】図１に示す信号のタイミング図である。
【図５】本発明の好適な実施の形態に係る同期式DRAM半
導体装置の内部クロック発生回路のブロック図である。
導体装置の内部クロック発生回路のブロック図である。
【図６】図５に示す内部クロック発生部の回路図であ
る。
る。
【図７】図５に示す内部クロック制御部の回路図であ
る。
る。
【図８】図５に示すクロックバッファの回路図である。
【図９】図５に示すチップ選択バッファの回路図であ
る。
る。
【図１０】図５に示す信号のタイミング図である。
Claims (15)
- 【請求項１】 外部クロック信号を入力とし、前記外部
クロック信号の電圧レベルを変換するクロックバッファ
と、 前記クロックバッファの出力を入力とし、制御信号によ
り制御され内部クロック信号を発生する内部クロック発
生部と、 イネーブル時に半導体装置が活性化されるチップ選択信
号を入力とし、前記チップ選択信号の電圧レベルを変換
するチップ選択バッファと、 前記チップ選択バッファの出力を入力として、前記制御
信号を発生する内部クロック制御部とを具備し、 前記内部クロック信号は、前記制御信号がディスエーブ
ル状態になった場合はディスエーブル状態になり、前記
制御信号がイネーブル状態になった場合は前記外部クロ
ック信号がイネーブル状態になった場合にのみイネーブ
ル状態になることを特徴とする半導体装置の内部クロッ
ク発生回路。 - 【請求項２】 前記クロックバッファは、TTLレベルの
前記外部クロック信号をCMOSレベルに変換することを特
徴とする請求項１に記載の半導体装置の内部クロック発
生回路。 - 【請求項３】 前記クロックバッファは、 前記外部クロック信号と所定の基準電圧とを入力とし、
前記外部クロック信号が前記基準電圧より高ければ接地
電圧を出力し、前記外部クロック信号が前記基準電圧よ
り低ければ電源電圧を出力する差動増幅器と、 前記差動増幅器の出力信号を反転させるインバータと、 を具備することを特徴とする請求項２に記載の半導体装
置の内部クロック発生回路。 - 【請求項４】 前記チップ選択バッファは、TTLレベル
の前記チップ選択信号をCMOSレベルに変換することを特
徴とする請求項１に記載の半導体装置の内部クロック発
生回路。 - 【請求項５】 前記チップ選択バッファは、 前記チップ選択信号と所定の基準電圧を入力とし、前記
チップ選択信号が前記基準電圧より高ければ出力信号を
接地電圧とし、前記外部クロック信号が前記基準電圧よ
り低ければ出力信号を電源電圧とする第2の差動増幅器
と、 前記第2の差動増幅器の出力信号を反転させる第2のイン
バータと、 を具備することを特徴とする請求項４に記載の半導体装
置の内部クロック発生回路。 - 【請求項６】 前記内部クロック発生部は、 前記クロックバッファの出力端に直列に連結され前記ク
ロックバッファの出力を遅延及び反転させる奇数個のイ
ンバータと、 前記奇数個のインバータの最後段のインバータの出力と
前記クロックバッファの出力を入力として、入力信号が
共に論理ハイの時にだけ出力信号が論理ハイレベルにな
る第1論理ゲートと、 前記第1論理ゲートの出力と前記制御信号を入力とし
て、前記第1論理ゲートの出力と前記制御信号が共に論
理ハイの時にだけ論理ハイレベルの内部クロック信号を
発生する第2論理ゲートと、 を具備することを特徴とする請求項１に記載の半導体装
置の内部クロック発生回路。 - 【請求項７】 前記第l論理ゲートは、 前記奇数個のインバータの最後段のインバータの出力と
前記クロックバッファの出力を入力とする第1NANDゲー
トと、 前記NANDゲートの出力を入力とするインバータと、 を具備することを特徴とする請求項６に記載の半導体装
置の内部クロック発生回路。 - 【請求項８】 前記第2論理ゲートは、 前記第1論理ゲートの出力と前記制御信号を入力とするN
ANDゲートと、 前記NANDゲートの出力を入力とするインバータと、 を具備することを特徴とする請求項６に記載の半導体装
置の内部クロック発生回路。 - 【請求項９】 前記内部クロック制御部は、 前記チップ選択バッファの出力端に直列に連結され前記
チップ選択バッファの出力を遅延させる偶数個のインバ
ータと、 前記偶数個のインバータの最後段のインバータの出力と
前記チップ選択バッファの出力を入力として、前記制御
信号を発生する第3論理ゲートと、 を具備することを特徴とする請求項１に記載の半導体装
置の内部クロック発生回路。 - 【請求項１０】 前記第3論理ゲートは、NANDゲートで
あることを特徴とする請求項９に記載の半導体装置の内
部クロック発生回路。 - 【請求項１１】 前記内部クロック制御部は、入力端に
書込まれるデータのバーストの長さを表すバースト信号
と読出し動作時に読出されるデータの待ちを表す待ち信
号を入力として、前記バースト信号と前記待ち信号の少
なくとも一方がイネーブル状態になった場合に、出力が
ディスエーブル状態になり、これにより前記制御信号を
イネーブル状態にする第4論理ゲートを更に具備するこ
とを特徴とする請求項９に記載の半導体装置の内部クロ
ック発生回路。 - 【請求項１２】 前記第4論理ゲートは、NORゲートであ
ることを特徴とする請求項１１に記載の半導体装置の内
部クロック発生回路。 - 【請求項１３】 外部クロック信号、チップ選択信号及
び命令語が印加される半導体装置の内部クロック発生方
法において、 ａ）前記命令語を入力すると共に前記チップ選択信号を
イネーブル状態にする段階と、 ｂ）前記外部クロック信号をイネーブル状態にする段階
と、 ｃ）前記チップ選択信号がイネーブル状態になることに
対応してイネーブル状態になる制御信号を発生する段階
と、 ｄ）前記制御信号がイネーブル状態になっている間、前
記外部クロック信号がイネーブル状態になることに対応
してイネーブル状態になる内部クロック信号を発生する
段階とを含み、 前記制御信号がディスエーブル状態になっている間は、
前記内部クロック信号は発生しないことを特徴とする半
導体装置の内部クロック発生方法。 - 【請求項１４】 前記制御信号を発生する段階は、 前記チップ選択信号がイネーブル状態になることによっ
てイネーブル状態になる第2の制御信号を発生する段階
と、 前記第2の制御信号がイネーブル状態になることによっ
てイネーブル状態になる前記制御信号を発生する段階
と、 を含む事を特徴とする請求項１３に記載の半導体装置の
内部クロック発生方法。 - 【請求項１５】 前記制御信号を発生する段階は、 前記命令語がデータの読出し及び書込み命令語である場
合に、カラムアドレス信号をイネーブル状態にする段階
と、 待ち信号をイネーブル状態にする段階を更に含み、 前記カラムアドレス信号と前記待ち信号がイネーブル状
態である場合に前記制御信号はイネーブル状態を維持
し、前記待ち信号、前記第2の制御信号及び前記カラム
アドレス信号がディスエーブル状態である場合に前記制
御信号はディスエーブル状態になることを特徴とする請
求項１３に記載の半導体装置の内部クロック発生方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-4778 | 1997-02-17 | ||
| KR1019970004778A KR100230407B1 (ko) | 1997-02-17 | 1997-02-17 | 반도체장치의 클럭 발생회로 및 클럭발생방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10240372A true JPH10240372A (ja) | 1998-09-11 |
| JP3681877B2 JP3681877B2 (ja) | 2005-08-10 |
Family
ID=19497262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32338697A Expired - Fee Related JP3681877B2 (ja) | 1997-02-17 | 1997-11-25 | 半導体装置の内部クロック発生回路及び内部クロック発生方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6154415A (ja) |
| JP (1) | JP3681877B2 (ja) |
| KR (1) | KR100230407B1 (ja) |
| TW (1) | TW343296B (ja) |
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| EP1168353A2 (en) * | 2000-06-15 | 2002-01-02 | Artisan Components, Inc. | Slew tolerant clock input buffer |
| JP2002074949A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008091000A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | スモールクロックバッファを備えるメモリ装置 |
| US8228748B2 (en) | 2009-04-20 | 2012-07-24 | Samsung Electronics Co., Ltd. | Semiconductor memory device having reduced power consumption during latency |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275086B1 (en) * | 1998-11-19 | 2001-08-14 | Fujitsu Limited | Clock signal generator for an integrated circuit |
| KR100328673B1 (ko) * | 1999-11-30 | 2002-03-20 | 윤종용 | 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 |
| DE10101901A1 (de) * | 2000-01-20 | 2001-11-08 | Nec Corp | Halbleiter-Speichervorrichtung |
| KR100438375B1 (ko) * | 2001-09-18 | 2004-07-02 | 주식회사 코아매직 | 반도체메모리소자의 어드레스 입력 장치 및 방법 |
| KR100445062B1 (ko) | 2001-11-02 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체메모리장치의 클럭발생회로 |
| DE10239322B4 (de) * | 2002-08-27 | 2004-07-08 | Infineon Technologies Ag | Integrierter Speicher und Verfahren zur Einstellung der Latenzzeit im integrierten Speicher |
| KR100495916B1 (ko) * | 2002-11-20 | 2005-06-17 | 주식회사 하이닉스반도체 | 클럭인에이블 버퍼를 구비한 반도체 장치 |
| US7307913B2 (en) * | 2005-09-29 | 2007-12-11 | Hynix Semiconductor Inc. | Clock control device for toggling an internal clock of a synchronous DRAM for reduced power consumption |
| KR20100095250A (ko) * | 2009-02-20 | 2010-08-30 | 삼성전자주식회사 | 전원 노이즈를 줄일 수 있는 반도체 메모리 장치 |
| KR101944964B1 (ko) * | 2012-01-13 | 2019-02-01 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301165A (en) * | 1992-10-28 | 1994-04-05 | International Business Machines Corporation | Chip select speedup circuit for a memory |
| JP2907081B2 (ja) * | 1995-09-26 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP3986578B2 (ja) * | 1996-01-17 | 2007-10-03 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JP3703241B2 (ja) * | 1997-01-28 | 2005-10-05 | Ｎｅｃエレクトロニクス株式会社 | 半導体メモリ装置 |
| JPH10228772A (ja) * | 1997-02-18 | 1998-08-25 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1997
- 1997-02-17 KR KR1019970004778A patent/KR100230407B1/ko not_active IP Right Cessation
- 1997-09-12 TW TW086113256A patent/TW343296B/zh not_active IP Right Cessation
- 1997-11-25 JP JP32338697A patent/JP3681877B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-17 US US09/024,572 patent/US6154415A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168353A2 (en) * | 2000-06-15 | 2002-01-02 | Artisan Components, Inc. | Slew tolerant clock input buffer |
| EP1168353A3 (en) * | 2000-06-15 | 2002-01-09 | Artisan Components, Inc. | Slew tolerant clock input buffer |
| JP2002074949A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置 |
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| US8228748B2 (en) | 2009-04-20 | 2012-07-24 | Samsung Electronics Co., Ltd. | Semiconductor memory device having reduced power consumption during latency |
Also Published As
| Publication number | Publication date |
|---|---|
| TW343296B (en) | 1998-10-21 |
| US6154415A (en) | 2000-11-28 |
| KR100230407B1 (ko) | 1999-11-15 |
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| JPH01196790A (ja) | 半導体メモリ装置 |
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