DE10101901A1

DE10101901A1 - Halbleiter-Speichervorrichtung

Info

Publication number: DE10101901A1
Application number: DE10101901A
Authority: DE
Inventors: Kazunori Maeda
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-01-20
Filing date: 2001-01-17
Publication date: 2001-11-08
Also published as: KR20010076311A; US6373784B2; US20010009530A1

Abstract

Eine Halbleiter-Speichervorrichtung, wie z. B. ein synchroner dynamischer RAM-Speicher SDRAM weist interne Signale (FICLK und ICLK) auf, die mit zueinander ähnlichen Zeitsteuerungen erzeugt werden, sogar dann, wenn die Speichervorrichtung bei einer Frequenz arbeitet, die für einen richtigen Betrieb eines Synchronschaltkreises (103) zu niedrig ist. Entsprechend einer Ausführungsform kann die Halbleiter-Speichervorrichtung einen internen Signalerzeuger (100) mit einem Erststufen-Schaltkreis (101), einem Zeitsteuerungsschaltkreis (110) und einem Synchronschaltkreis (103) aufweisen. Der Erststufen-Schaltkreis (101) kann ein externes Signal CLK empfangen und ein internes Signal ICLK' erzeugen. Der Zeitsteuerungsschaltkreis (110) kann für den Empfang des internen Signals ICLK' und für die Erzeugung des internen Signals ICLK' angeschlossen sein. Der Synchronschaltkreis (103) kann für den Empfang des internen Signals ICLK' und für die Erzeugung des internen Signals FICLK angeschlossen sein. Die internen Signale (FICLK und ICLK) können in einem normalen Betriebsmodus eine Zeitsteuerung hinsichtlich zueinander aufweisen. Wenn der interne Signalerzeuger (100) bei einer für einen Synchronschaltkreis (103) zu niedrigen Frequenz arbeitet, kann er einen Test-Betriebsmodus umfassen, in welchem es der Zeitsteuerungsschaltkreis (110) ermöglicht, daß die internen Signale (FICLK und ICLK) im Gegensatz zum normalen Betriebsmodus im Testmodus im Vergleich zueinander ähnliche Zeitsteuerungen ...

Description

Gebiet der Technik

Die vorliegende Erfindung betrifft im wesentlichen Halbleiter- Speichervorrichtungen, und insbesondere synchrone Halbleiter- Speichervorrichtungen mit einem frequenzsynchronen Schalt kreis, welcher ein internes Signal zur Steuerung der Zeit zum Lesen von Daten erzeugt.

Hintergrund der Erfindung

Ein synchroner Halbleiter-Speicher liest und schreibt Daten synchron mit einem externen Taktsignal (CLK). Da sich die Frequenz eines CLK-Signals in einem synchronen Halbleiter- Speicher, wie z. B. einem synchronen dynamischen RAM-Speicher (SDRAM) erhöht hat, ist es erforderlich geworden, die Daten zugriffszeit zu verkürzen. Eine Datenzugriffszeit kann die Zeit von einer externen Taktsignalflanke bis zu der Ausgabe von gültigen Daten sein. In einem synchronen dynamischen RAM- Speicher kann die Datenzugriffszeit durch die Zeitsteuerung der Datenausgabe mit einem internen Signal ICLK (internes Taktsignal), das mit Hilfe eines Verzögerungsvorgangs erzeugt wird, bestimmt werden. Wenn die Realisierung der gewünschten Zugriffszeit mit dieser Lösung schwierig ist, kann die Daten ausgabe-Zeitsteuerung mit Hilfe eines durch einen Synchron schaltkreis erzeugten internen Signals FICLK gesteuert werden, wobei der Synchronschaltkreis eine durch die Frequenz des externen Taktsignals CLK bestimmte Frequenz aufweist. Bei einer Hochgeschwindigkeits-Speichervorrichtung, wie z. B. einem synchronen dynamischen RAM-Speicher SDRAM mit einer doppelten Datenrate DDR, wird die Datenausgabe typischerweise über ein FICLK-Signal gesteuert, das von einem Synchronschaltkreis erzeugt wird.

Es können verschiedene Arten von Schaltkreisen als der Syn chronschaltkreis verwendet werden. Ein derartiger Schaltkreis ist ein Verzögerungs-Regelkreis DLL (Delay Locked Loop). In diesem Fall wird das interne Signal FICLK durch die Erfassung einer Periode des internen Signals ICLK erzeugt. In einer Halbleiter-Speichervorrichtung, die einen Synchronschaltkreis für die Ausgabe von Daten verwendet, weist das interne Signal FICLK, welches mit dem externen Taktsignals CLK synchronisiert wird, eine andere Zeitsteuerung als das interne Signal ICLK auf, das mit dem externen Signal CLK synchronisiert ist.

Bei einer Leseoperation in einer Halbleiter-Speichervorrich tung, die einen Synchronschaltkreis verwendet, erfolgt die Datenausgabe-Zeitsteuerung durch Verwendung eines FICLK zum Auslösen eines Ausgangsschaltkreises für die Ausgabe von Daten aus der Speichervorrichtung. Abhängig vom Aufbau des Datenwe ges kann das interne Signal FICLK auch die Datenübertragung in dem Datenweg stromaufwärs vom Ausgangsschaltkreis steuern. Beispielsweise kann das FICLK als das Auslössignal für den Daten-Signalspeicherschaltkreis verwendet werden, wodurch die Zeitsteuerung der Datenübertragung an einem Punkt erfolgt, bevor die Daten den Ausgangsschaltkreis erreichen. Dies kann erforderlich sein, um den Betriebsspielraum zu verbessern, wenn sich die Daten nicht vom Speicherfeld zum Daten-Signal speicherschaltkreis zu einem früheren Zeitpunkt in der Lesepe riode ausgebreitet haben. Dies wird nachfolgend mit Bezug auf die Fig. 7, 8a und 8b erklärt.

Mit Bezug auf Fig. 7 ist ein Zeitsteuerungsdiagramm, das die Datenlese-Zeitsteuerung in einer Halbleiter-Speichervorrich tung darstellt, dargelegt. Fig. 7 zeigt das externe Taktsignal CLK, das interne Signal ICLK, das interne Signal FCLK, und die Ausgabedaten "out".

Wie es in Fig. 7 dargestellt ist, wird das interne Signal ICLK bei einer Verzögerung T1 nach der Anstiegsflanke des externen Taktsignals CLK erzeugt. Das interne Signal FICLK wird durch den Synchronschaltkreis basierend auf dem internen Signal ICLK erzeugt, so daß die Anstiegsflanke des FICLK bei einer Zeit T2 der Anstiegsflanke des externen Taktsignals CLK auftritt. Dies wird dadurch erreicht, indem der Synchronschaltkreis basierend auf der Kenntnis der für die Ausbreitung bzw. Weiterleitung der Daten bis zum Ausgangsschaltkreis benötigten Zeit einge stellt wird. Um die Ausgabe inkorrekter Daten zu vermeiden, müssen sich die Daten bis zum Ausgangsschaltkreis bis zu dem Zeitpunkt ausgebreitet haben, an dem die Anstiegsflanke des FICLK erzeugt wird. Das FICLK kann den Ausgangsschaltkreis aktivieren und Daten können sich bis zum Ausgangsschaltkreis in einer Zeit T_out ausbreiten.

Mit Bezug auf Fig. 8a wird nun ein schematisches Blockdiagramm erläutert, das einen Abschnitt des Datenweges in einer Halb leiter-Speichervorrichtung zeigt, wobei dieser Abschnitt mit dem Bezugszeichen 800a bezeichnet ist. Der Datenweg 800a kann einen Datensignalspeicher 801a und einen Ausgangsschaltkreis 802a aufweisen. Der Daten-Signalspeicher 801a empfängt Daten auf einer Datenleitung und sendet die Daten an den Ausgangs schaltkreis 802a in Synchronisation mit dem internen Signal ICLK. Der Ausgangsschaltkreis 802a empfängt die Daten vom Daten-Signalspeicher 801a und gibt die Daten synchron mit dem internen Signal FICLK aus. Wenn der Datenweg 800a gemäß Fig. 8a gesteuert wird, kann der Betrieb des Datenwegs 800a nach teilig beeinflußt werden, da die Periodenzeiten kürzer werden. Beispielsweise können Daten, falls eine Periodenzeit 10 ns, T1 = 2 ns, und T2 = 2 ns betragen, die Zeit 10 ns - T1 - T2 = 6 ns benötigen, um über einen Ausgangsschaltkreis übertragen zu werden, wodurch somit typischerweise kein Problem entsteht.

Andererseits jedoch, wenn die Periodenzeitdauer in dem obigen Beispiel 6 ns beträgt, müssen die Daten über einen Ausgangs schaltkreis in einer Zeit von 10 ns - T1 - T2 = 2 ns übertragen werden, wobei eine derartige Zeitdauer einen Betriebsspielraum zum Ergebnis hat, der aufgrund von Ausbreitungverzögerungen und Buskapazität nicht ausreichend ist. Dies kann in manchen Fällen zu einer Übertragung von inkorrekten Daten führen. Aus diesem Grund kann in dem gegebenen Beispiel der Betriebsspiel raum unzureichend sein, wenn Daten in einer Zeit schneller oder gleich 2 ns ausgegeben werden sollen.

Mit Bezug auf Fig. 8a wird nun ein schematisches Blockdiagramm erläutert, das einen Abschnitt des Datenwegs in einer Halblei ter-Speichervorrichtung darstellt, wobei der Datenweg mit dem Bezugszeichen 800b bezeichnet ist. Der Datenweg 800b kann einen Daten-Signalspeicher 801b und einen Ausgangsschaltkreis 802b aufweisen. Der Daten-Signalspeicher 801b empfängt Daten auf einer Datenleitung und sendet die Daten an den Ausgangs schaltkreis 802b in Synchronisation mit dem internen Signal FICLK. Der Ausgangsschaltkreis 802a empfängt die Daten vom Daten-Signalspeicher 801b und gibt zudem die Daten in Synchro nisation mit dem internen Signal FICLK aus.

In einem gemäß Fig. 8b dargestellten Datenweg 8b kann eine Zeitsteuerung der Datenübertragung ungeachtet der Periodenzeit konstant gehalten werden, da das interne Signal FICLK sowohl als Auslösesignal für den Ausgangsschaltkreis 800b als auch für den Daten-Signalspeicher 800b verwendet wird. Dementspre chend ist diese Anordnung wirksam, wenn der Synchronschalt kreis bei einer Hochgeschwindigkeits-Speichervorrichtung eingesetzt wird.

Wie bei dem oben erwähnten Verfahren erzeugt ein Synchron schaltkreis das interne Signal FICLK durch Erfassen der Pe riode des internen Signals ICLK. Eine Fähigkeit des Synchron schaltkreises zur richtigen Synchronisierung des internen Taktsignals FICLK mit dem internen Taktsignal ICLK ist von der Frequenz der Periode und der Konstruktion des Synchronschalt kreises abhängig. Wenn der Synchronschaltkreis so konstruiert ist, daß er die Synchronisation mit einer übermäßig langen (frequenzniedrigeren) Periode ermöglicht, vergrößert sich die Fläche des Synchronschaltkreises. Aufgrund der größeren Flä chen können Meßungenauigkeiten verstärkt werden und somit kön nen sich die Betriebseigenschaften verschlechtern. Aus diesem Grund wird ein Synchronschaltkreis typischerweise unter der Voraussetzung eingesetzt, daß er bei einer relativ hohen Fre quenz betrieben wird. Der Synchronschaltkreis wird dann in einem derartigen Größenmaßstab konstruiert, welcher einen gewissen Betriebsspielraum in Hinblick auf einen Maximalwert (MAX) einer Periodenzeitdauer eines externen Taktsignals CLK oder einer minimalen Frequenz eines externen Taktsignals CLK ermöglicht.

In manchen Fällen kann der Maximalwert MAX der CLK-Perioden zeitdauer beim Betrieb des Synchronschaltkreises nicht durch eine gewisse Testeinstellung erzielt werden. Dies trifft insbesonders zu, wenn der Synchronschaltkreis konstruiert ist, um bei einer hohen CLK-Frequenz betrieben zu werden. Tat sächlich ist der Tester und/oder das Testsystem so einge schränkt, daß der Test nicht bei einer ausreichend hohen Frequenz durchgeführt werden kann, damit der Synchronschalt kreis richtig arbeiten kann. Dies gilt insbesondere für Tests, wie z. B. für Tests mit Mehrfach-Meßfühlern oder Lasersonden, die bei Vorrichtungen durchgeführt werden, die noch in Wafer- oder Scheibenform sind. In solchen Fällen können große para sitäre oder Störeinflüsse, die durch Testsignal-Verdrahtungen, Sonden und/oder Meßfühlerkontakten verursacht werden können, die Betriebsfrequenzen herabsetzen. Dies trifft darüberhinaus besonders bei Tests zu, wie z. B. bei Anfangsanfälligkeits tests, in denen große Mengen an gepackten Bauteilen parallel getestet werden, um ein Versagen im Anfangsstadium auszu schließen, und/oder, um statistische Daten über die Vorrich tungen im allgemeinen zu erhalten.

In Fällen, in denen der Test nicht bei einer ausreichend hohen Frequenz durchgeführt werden kann, um den richtigen Betrieb des Synchronschaltkreises zu gewährleisten, wird die Halblei ter-Speichervorrichtung in einem Testmodus getestet, bei dem der Synchronschaltkreis nicht betriebsbereit ist. Dieser be sondere Fall ist in Fig. 9 dargestellt. Mit Bezug auf Fig. 9 ist ein Zeitsteuerungsdiagramm dargelegt, das die Datenlese- Zeitsteuerung in einer in einem Testmodus arbeitenden Halb leiter-Speichervorrichtung zeigt, bei welchem ein Synchxon schaltkreis nicht betriebsfähig ist. Fig. 9 zeigt das externe Taktsignal CLK, das interne Signal ICLK, das interne Signal FICLK und die Ausgabedaten DATA. Im Testmodusbetrieb von Fig. 9 ist das interne Signal FICLK nicht mit dem internen Signal ICLK synchronisiert. Anstatt dessen wird das interne Signal FICLK durch eine Verzögerung des externen Taktsignals CLK erzeugt. Auf diese Weise wird das interne Signal FICLK mit einer Zeitsteuerung erzeugt, die identisch mit der Zeit steuerung des internen Signals ICLK ist oder vielleicht mit einer Zeitsteuerung nach der Zeitsteuerung des internen Takt signals ICLK aufgrund eines leichten Anstiegs der Anzahl der logischen Gatter, durch welche sich das interne Signal FICLK hindurch ausbreiten muß.

Beim Betrieb im Testmodus, bei dem der Synchronschaltkreis nicht betriebsfähig ist, ist die Zeitsteuerung des internen Signals ICLK und des internen Signals FICLK unterschiedlich gegenüber dem Normalfall, wenn der Synchronschaltkreis be triebsfähig ist. Dies verursacht ein Problem, da Schaltkreise, wie z. B. Steuerungsschaltkreise (beispielsweise ein Y-Adres sendecodierer, welcher durch das interne Signal ICLK gesteuert wird) und Datenausgangsschaltkreise in der Halbleiter-Spei chervorrichtung im Testmodus im Vergleich zum Normalmodus unterschiedlich zeitgesteuert werden. Dieses Problem kann be wirken, daß Schaltkreise komplexer werden, um die Betriebs spielräume für sowohl den Fall, daß der Synchronschaltkreis aktiviert ist, als auch den Fall, daß der Synchronschaltkreis nicht aktiviert ist, zu verbessern. Zudem erzeugt die Halblei ter-Speichervorrichtung extern im Testmodus Daten zu gegenüber dem Normalmodus unterschiedlichen Zeiten. Aus diesem Grund kann es erforderlich sein, das Steuersystem erneut zu testen und/oder mit einem anderen Test oder Testvorrichtung zu ver knüpfen. Diese Probleme können die Eigenschaftsbeschreibung der Halbleiter-Speichervorrichtung komplexer und unzuverläs siger machen.

Im Hinblick auf die obige Diskussion, wäre es wünschenswert, eine Halbleiter-Speichervorrichtung zu schaffen, wie z. B. einen synchronen dynamischen RAM-Speicher SDRAM, der sowohl im normalen Modus, in welchem der Synchronschaltkreis be triebsfähig ist, als auch im Testmodus, in welchem der Syn chronschaltkreis nicht betriebsfähig ist, mit einer ähnlichen Zeitsteuerung zu arbeiten.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung weist die Halbleiter-Spei chervorrichtung einen externen Signalerzeuger auf, welcher ein externes Taktsignal empfängt und interne Signale erzeugt. Die internen Signale weisen dazwischen eine Zeitverzögerung auf, wenn die Halbleiter-Speichervorrichtung in einem normalen Be triebsmodus arbeitet. Bei einem Test-Betriebsmodus aktiviert der interne Signalerzeuger einen Signalverzögerungsweg, damit die internen Signale im Betriebsmodus die gleiche Verzöge rungszeit aufweisen wie im normalen Modus.

Gemäß einem Aspekt der vorliegenden Erfindung weist der inter ne Signalerzeuger einen Synchronschaltkreis auf, der ein in ternes Signal durch Erfassen der Periodenzeitdauer eines ex ternen Taktsignals erzeugt.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt der interne Signalerzeuger einen Zeitsteuerungsschaltkreis, welcher ein internes Signal erzeugt. Der Zeitsteuerungsschalt kreis weist einen Verzögerungsabschnitt auf, welcher das in terne Signal verzögert, wenn die Halbleiter-Speichervorrich tung in einem Testmodus arbeitet.

Entsprechend einem anderen Aspekt der vorliegenden Erfindung empfängt ein Erststufenschaltkreis ein externes Taktsignal und erzeugt ein Erststufen-Ausgangssignal. Der Zeitsteuerungs schaltkreis empfängt das Erststufen-Ausgangssignal und erzeugt ein internes Steuersignal, das im Vergleich zum normalen Modus verzögert ist, wenn er im Test-Betriebsmodus arbeitet.

Gemäß einem noch anderen Aspekt der Erfindung umfaßt der Zeit steuerungsschaltkreis einen Selektionsschaltkreis, welcher einen Signalweg für die Erzeugung eines internen Signals se lektiert, wobei der Signalweg den Verzögerungsschaltkreis aufweist, wenn der Selektionsschaltkreis in einem Test-Be triebsmodus arbeitet, und einen Signalweg ohne den Verzöge rungsschaltkreis selektiert, wenn er in einem normalen Be triebsmodus arbeitet. Der Selektionsschaltkreis weist Trans fer-Gatter auf, die über ein Testmodussignal steuerbar sind.

Gemäß einem weiteren Aspekt der Erfindung empfängt der Syn chronschaltkreis ein Erststufen-Ausgangssignal und erzeugt ein internes Signal. Der Synchronschaltkreis arbeitet richtig bei einem gewissen Frequenzbereich im normalen Betriebsmodus. Der Testmodus arbeitet bei einem Frequenzbereich, bei welchem der Frequenzschaltkreis nicht korrekt arbeitet. Das interne Signal vom Synchronschaltkreis weist die gleiche Zeitsteuerung wie das interne Signal vom Zeitsteuerungsschaltkreis auf, wenn es den Test-Betriebsmodus aufweist, wie in dem normalen Betriebs modus.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung emp fängt ein Zeitsteuerungsschaltkreis das Ausgangssignal eines Synchronschaltkreises und erzeugt ein internes Signal, das durch den Zeitsteuerungsschaltkreis verzögert ist, wenn er im einem Testmodus arbeitet, im Vergleich zu dem Fall, wenn der Zeitsteuerungsschaltkreis im normalen Modus arbeitet. Die Ver zögerung ist für den Betrieb bei unterschiedlichen Taktsignal frequenzen einstellbar.

Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Ausgangsschaltkreis synchron durch ein von einem internen Signalerzeuger erzeugten Signal gesteuert, so daß die internen Signale zueinander die gleiche Zeitsteuerung in einem normalen Betriebsmodus im Vergleich zum Test-Betriebsmodus aufweisen.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung emp fängt ein erster und ein zweiter interner Signalerzeuger ein erstes bzw. ein zweites externes Taktsignal und erzeugen in terne Signale. Die internen Signale weisen eine Zeitverzöge rung zwischen sich auf, wenn die Halbleiter-Speichervorrich tung in einem normalen Betriebsmodus arbeitet. In einem Test- Betriebsmodus ermöglichen der erste und der zweite interne Signalerzeuger Signalverzögerungswege, damit die internen Si gnale die gleiche Zeitverzögerung zwischen sich sowohl beim Testmodus als auch beim normalen Modus aufweisen können.

Weitere Einzelheiten, Vorteile und Merkmale ergeben sich aus der nachfolgenden Kurzbeschreibung der Ausführungsformen der Erfindung anhand der Zeichnungen.

Kurzbeschreibung der Zeichnungen

Es zeigen:

Fig. 1 ein Schaltkreisdiagramm eines internen Signalerzeugers gemäß einer ersten Ausführungsform;

Fig. 2 ein Zeitsteuerungsdiagramm, das den Betrieb eines in ternen Signalerzeugers von Fig. 1 zeigt;

Fig. 3 ein Schaltkreiskreisdiagramm eines internen Signal erzeugers gemäß einer zweiten Ausführungsform;

Fig. 4 ein Zeitsteuerungsdiagramm, das den Betrieb eines in ternen Signalerzeugers von Fig. 3 zeigt;

Fig. 5 ein Schaltkreiskreisdiagramm eines internen Signaler zeugers gemäß einer dritten Ausführungsform;

Fig. 6a und 6b Zeitsteuerungsdiagramme, die den Betrieb eines internen Signalerzeugers von Fig. 5 zeigen;

Fig. 7 ein Zeitsteuerungsdiagramm, das die Datenlese-Zeit steuerung in einer Halbleiter-Speichervorrichtung zeigt;

Fig. 8a ein schematisches Blockdiagramm, das einen Abschnitt eines Datenweges in einer Halbleiter-Speichervorrich tung zeigt;

Fig. 8b ein schematisches Blockdiagramm, das einen Abschnitt eines Datenweges in einer Halbleiter-Speichervorrich tung zeigt; und

Fig. 9 ein Zeitsteuerungsdiagramm, das die Datenlese-Zeit steuerung in einer in einem Testmodus arbeitenden Halbleiter-Speichervorrichtung zeigt.

Ausführliche Beschreibung der Ausführungsformen

Mehrere Ausführungsformen der vorliegenden Erfindung werden nachfolgend ausführlich mit Bezug auf eine Reihe von Zeich nungen beschrieben.

Mit Bezug auf Fig. 1 ist ein interner Signalerzeuger gemäß einer ersten Ausführungsform in einem schematischen Schalt kreisdiagramm dargelegt und mit dem Bezugszeichen 100 be zeichnet. Ein interner Signalerzeuger 100 kann einen Erst stufen-Schaltkreis 101, einen Zeitsteuerungsschaltkreis 110 und einen Synchronschaltkreis 103 aufweisen. Ein Erststufen- Schaltkreis 101 kann ein extern erzeugtes Systemtaktsignal (externes CLK) empfangen und kann ein internes Signal ICLK' erzeugen. Der Synchronschaltkreis 103 kann das interne Signal ICLK' als ein Eingangssignal empfangen und kann eines internes Signal FICLK erzeugen. Der Zeitsteuerungsschaltkreis 110 kann das interne Signal ICLK' als ein Eingangssignal empfangen und das interne Signal ICLK erzeugen.

Der Zeitsteuerungsschaltkreis 110 kann einen Selektionsschalt kreis 120 und einen Verzögerungsschaltkreis 102 aufweisen. Der Zeitsteuerungsschaltkreis 110 kann das interne Signal ICLK' empfangen, sowie das Testmodussignal TESTK als ein Eingangs signal und kann das interne Signal ICLK als ein Ausgangssignal erzeugen.

Der Selektionsschaltkreis 120 kann Transfergatter (104-1 und 104-2) und den Inverter I100 aufweisen. Der Selektionsschalt kreis 120 kann das interne Signal ICLK' und das Testmodus signal TESTK als Eingangssignale empfangen. Abhängig von dem logischen Pegel des Testmodussignals TESTK kann ein Selek tionssignal 120 das interne Signal ICLK' entweder mit dem in ternen Signal ICLK koppeln, oder alternativ mit dem Verzöge rungsschaltkreis 102. Die Transfergatter (104-1 und 104-2) können ergänzende Passiergatter, wie z. B. einen P-Kanal iso lierten Gatter-Feldeffekttransistor (IGFET) aufweisen, welcher parallel zu einem N-Kanal IGFET angeordnet ist.

Der Verzögerungsschaltkreis 102 kann eine gerade Anzahl an Invertern aufweisen, und in der ersten Ausführungsform können zwei Inverter in Reihe angeordnet sein.

Der Synchronschaltkreis 103 kann ein internes Signal FICLK mit geeigneter Zeitsteuerung durch Erfassen einer Frequenz eines internen Signals ICLK', das von einem Erststufen-Schaltkreis 101 ausgegeben werden kann, erzeugen. Aus diesem Grund kann das interne Signal FICLK mit dem externen Taktsignal CLK syn chronisiert werden. Der Synchronschaltkreis 103 kann ein syn chroner Frequenzschaltkreis, wie z. B. ein Verzögerungs-Regel kreis DLL oder ein Phasenregelkreis PLL, sein, um nur zwei Beispiele zu nennen. Das Eingangssignal FICLK kann die Zeit steuerung eines Ausgangsschaltkreis steuern, wie z. B. den Ausgangsschaltkreis (802a und 802b) in den Fig. 8a und 8b. Der Synchronschaltkreis 103 kann durch das Synchronschalt kreis-Freigabesignal SCE aktiviert werden. Ein Selektions schaltkreis 105 kann eines der Ausgangssignale des Synchron schaltkreises 103 und das interne Signal ICLK' zur Ausgabe des selektierten Signals als das interne Signal FICKL ansprechend auf das Signal SCE selektieren. Dies bedeutet, daß, wenn das Signal SCE den aktiven Pegel aufweist, der Schaltkreis 103 aktiviert wird und der Selektionsschaltkreis 105 das Ausgangs signal des Schaltkreises 103 als das interne Signal FICLK aus geben kann. Wenn das Signal SCE den inaktiven Pegel aufweist, ist der Schaltkreis 103 nicht aktiviert und der Selektions schaltkreis 105 kann das interne Signal ICLK' als das interne Signal FICLK ausgeben.

Ein Testmodussignal TESTK kann einen hohen logischen Pegel aufweisen, wenn der interne Signalerzeuger 100 gemäß einem Testmodus arbeitet, und einen niedrigen logischen Pegel, wenn der interne Signalerzeuger 100 gemäß einem normalen Modus arbeitet. Sobald das Testmodussignal TESTK einen niedrigen Pegel aufweist, erzeugt der Selektionsschaltkreis 120 das interne Signal ICLK durch Hindurchleiten des internen Signals ICLK' durch das Transfergatter 104-1. Auf diese Weise kann das interne Signal ICLK im wesentlichen identisch mit dem internen Signal ICLK', das vom Erststufen-Schaltkreis 101 erzeugt wird, sein. Wenn das Testmodussignal TESTK einen hohen Pegel auf weist, erzeugt der Selektionsschaltkreis 120 das interne Si gnal ICLK durch Hindurchleiten des internen Signals ICLK' durch das Transfer-Gatter 104-2 und durch Verzögerung des Signals um eine Verzögerungszeit des Verzögerungsschaltkreises 102. Auf diese Weise kann das interne Signal ICLK bezüglich des internen Signals ICLK', das vom Erststufen-Schaltkreis 101 erzeugt wird, verzögert werden.

Der Betrieb des internen Signalerzeugers 100 von Fig. 1 wird nun mit Bezug auf die Fig. 2, 7 und 9 beschrieben.

Mit Bezug auf Fig. 2 zeigt ein Zeitsteuerungsdiagramm den Be trieb des internen Signalerzeugers 100 von Fig. 1, wenn dieser in einem Testmodus der vorliegenden Erfindung arbeitet. Fig. 7 ist ein Zeitsteuerungsdiagramm, das die Datenlese-Zeitsteue rung bei einem normalen Betriebsmodus zeigt. Fig. 9 ist ein Zeitsteuerungsdiagramm, das die herkömmliche Datenlese-Zeit steuerung bei einem Testzustand zeigt.

Wie es in Fig. 7 dargestellt ist, kann das interne Signal ICLK mit einer Verzögerung T1 nach der Anstiegsflanke des externen Taktsignals CLK erzeugt werden. In einem normalen Betriebs modus ist der Schaltkreis 103 aktiviert und der Selektions schaltkreis 105 selektiert das Ausgangssignal des Schalt kreises 103 durch das Signal SCE. Das interne Signal FICLK wird mit Hilfe eines Synchronschaltkreises 103 basierend auf dem internen Signal ICLK erzeugt, so daß die Anstiegsflanke des internen Signals FICLK bei einem Zeitpunkt T2 von der An stiegsflanke des externen Taktsignals CLK auftritt. Die fol gende Erklärung ergibt sich aus der Voraussetzung, daß eine Zeit von der Anstiegsflanke des internen Signals FICLK bis zur Anstiegsflanke des internen Taktsignals T1 + T2 = Td beträgt.

Wenn die Halbleiter-Speichervorrichtung unter Verwendung einer Testvorrichtung getestet wird, die Signale bei einer Frequenz erzeugen und messen kann, die ausreichend hoch sein kann, um den synchronen Schaltkreis 103 zu betreiben, können das in terne Signal ICLK und das interne Signal FICLK auf normale Art und Weise erzeugt werden, wie es in Fig. 7 dargestellt ist. In diesem Fall wird das Testmodussignal TESTK auf den normalen Modus eingestellt (d. h. das Testmodussignal TESTK ist auf einen niedrigen logischen Pegel eingestellt) und das Transfer gatter 104a kann es ermöglichen, daß das interne Signal ICLK' als das interne Signal ICLK hindurchgelangt. Auf diese Weise kann eine Halbleiter-Speichervorrichtung getestet werden, in dem ein von einem Erststufen-Schaltkreis 101 erzeugtes inter nes Signal ICLK und ein vom Synchronschaltkreis 103 erzeugtes internes Signal FICLK verwendet werden.

Wenn die Halbleiter-Speichervorrichtung mit Hilfe einer Test vorrichtung getestet wird, welche keine Signale bei einer Frequenz erzeugen und messen kann, welche hoch genug sein kann, um den Synchronschaltkreis 103 zu betreiben, können die internen Signale ICLK und FICLK auf eine Testmodus-Art und Weise erzeugt werden, wie es in Fig. 2 dargestellt ist. In einem Testmodus wird der Schaltkreis 103 deaktiviert und der Selektionsschaltkreis 105 selektiert das Ausgangssignal des Erststufen-Schaltkreises 101 basierend auf dem Signal SCE. In diesem Fall wird das Testmodussignal TESTK auf den Testmodus eingestellt (d. h. das Testmodussignal TESTK ist auf einem ho hen logischen Pegel eingestellt) und das Transfergatter 104b ermöglicht es dem internen Signal ICLK', durch den Verzöge rungsschaltkreis 102 zu gelangen, um das interne Signal ICLK zu erzeugen. Auf diese Weise kann eine Halbleiter-Speichervor richtung durch Verwendung eines von dem Erststufen-Schaltkreis 101 und dem Verzögerungsschaltkreis 102 erzeugten internen Signals ICLK und unter Verwendung des vom Erststufen-Schalt kreis 101 erzeugten internen Signals FICLK getestet werden. Die Verzögerungszeit des Verzögerungsschaltkreises 102 wird so eingestellt, daß sie sich ungefähr aus der Gleichung Tdelay = Td - (T3 - T1) ergibt. Auf diese Weise können das in terne Signal ICLK und das interne Signal FICLK Zeiten gegen über dem internen Taktsignal CLK aufweisen, wie es in Fig. 2 dargestellt ist. Es versteht sich jedoch, daß die Verzöge rungszeit des Verzögerungsschaltkreises 102 den Anforderungen gemäß verkürzt oder verlängert werden kann, solange der ge wünschte Test nicht negativ beeinflußt wird.

Wenn das interne Signal ICLK gegenüber dem externen Signal CLK verzögert ist, kann die interne Steuerschaltkreisanordnung (nicht dargestellt) verzögert sein. Dies kann die Einstel lungs-/Haltezeit für externe Steuersignale, externe Adressen signale, und/oder externe Datensignale relativ zum externen Taktsignal CLK verschieben. Darüberhinaus können die gültigen Datenzeitsteuerungen für Datensignale, die von der Halbleiter- Speichervorrichtung erzeugt werden, relativ zum externen Takt signal CLK verschoben werden. Der Testmodus der vorliegenden Erfindung kann verwendet werden, wenn eine Halbleiter-Spei chervorrichtung bei einer niedrigen Frequenz getestet wird, bei welcher der Synchronschaltkreis 103 nicht eingesetzt wer den kann. Auf diese Weise kann die Einstellungs-/Haltezeit für Eingangssignale und Datenfreigabe-(Abtast)-Zeitsteuerungen für Ausgangssignale um ein internes Signal ICLK verzögert sein. Die Eingangssignal-Zeitsteuerung und das Abtasten des Aus gangssignals kann abgeändert werden, um ausreichenden Spiel raum entsprechend der Zeitsteuerungsverschiebung zu geben. Wenn Tests, die den Testmodus der vorliegenden Erfindung verwenden, eingesetzt werden, können die Einstellungs-/Halte zeitsteuerungen oder Zugriffszeitsteuerungen nicht getestet werden und es kann ausreichend sein, genügend Spielraum hin sichtlich dieser Zeitsteuerungen zu ermöglichen.

Gemäß der ersten Ausführungsform kann sogar bei einem Test, bei dem das externe Taktsignal CLK bei einer Frequenz ar beitet, in der der Synchronschaltkreis nicht korrekt funktio nieren kann, die interne Zeitsteuerung bei einer Halbleiter- Speichervorrichtung die gleiche sein, als wenn sie im normalen Modus arbeiten würde. Dies kann erreicht werden, indem das interne Signal ICLK verzögert wird, wodurch das interne Signal FICLK die gleiche Zeitsteuerungs-Beziehung zum internen Signal ICLK sowohl in einem Testmodus als auch in einem normalen Mo dus, sogar falls der Synchronschaltkreis 103 deaktiviert ist, aufweisen würde. Dies ist bei Tests anwendbar, welche in Scheibenform durchgeführt werden, wie z. B. ein Test mit Mehr fach-Meßfühlern oder Lasersonden, um nur zwei Beispiele zu nennen. Die Erfindung ist ebenfalls bei Tests anwendbar, wel che in Paketform durchgeführt werden. Ein derartiges Beispiel könnte ein Anfangsanfälligkeitstest sein. Die Erfindung kann die Zeitsteuerung der Schnittstelle/Steuerung ermöglichen, um auf ähnliche Art und Weise zum normalen Betrieb zu arbei ten, wodurch es möglich sein kann, daß kein weiterer Test mehr erforderlich ist, um die Schnittstelle/Steuerung zu testen. Die Erfindung kann die Meßgenauigkeit von bei einem Test er haltenen Daten verbessern, wobei der Test bei einem (End)- Testsystem einer niedrigeren Klasse durchgeführt wurde, und somit einen besseren Zusammenhang zwischen diesen Daten und den in einem (End)-Testsystem in einer höheren Klasse erhal tenen Daten liefern kann.

Dies ist gegensätzlich zum Zeitsteuerungsdiagramm von Fig. 9, bei dem ein Frequenzschaltkreis nicht betriebsfähig ist und das interne Signal ICLK und das internen Signal FICLK Zeit abläufe zueinander aufweisen, welche sich im Vergleich zum Normalbetrieb stark unterscheiden.

Mit Bezug auf Fig. 3 wird nun ein interner Signalerzeuger ge mäß einer zweiten Ausführungsform in einem schematischen Schaltkreisdiagramm dargelegt, wobei der interne Signaler zeuger mit dem Bezugszeichen 300 bezeichnet ist. Der interne Signalerzeuger 300 kann ähnliche Bauelemente wie der in Fig. 1 dargelegte interne Signalerzeuger 100 aufweisen. Aus diesem Grund sind gleiche Bauelemente mit den gleichen Bezugszeichen bezeichnet, wobei jedoch die erste Ziffer eine "3" anstelle einer "1" ist.

Der interne Signalerzeuger 300 kann bei einem Synchronspeicher angewendet werden, wie z. B. bei einem synchronen, dynamischen RAM-Speicher SDRAM, und insbesondere bei einem Synchronspei cher, der bei einer "doppelten Datendurchsatzrate" (DDR) ar beitet, wie z. B. einem DDR-SDRAM. Der interne Signalerzeuger 300 von Fig. 3 ist ähnlich dem internen Signalerzeuger von Fig. 1 mit einem zusätzlichen Erststufen-Schaltkreis 301b, einem Zeitsteuerungsschaltkreis 310b, einem Synchronschalt kreis 303b und einem Selektionsschaltkreis 305-2. Der Erststu fen-Schaltkreis 301b kann ein externes CLKB empfangen und ein internes Signal ICLKB' ausgeben. Ein externes Signal CLKB kann ein extern erzeugtes Systemtaktsignal sein, das um 180° Grad zum externen CLK phasenverschoben ist oder einfach eine logi sche Umkehrung des externen CLK ist. Der Erststufen-Schalt kreis 301b kann ein Eingangssignal-Puffer vom Differenzialtyp sein, in welchem das externe CLK ebenfalls empfangen werden kann. Der Synchronschaltkreis 303b kann das interne Signal ICLKB' als ein Eingangssignal empfangen und kann ein internes Signal FICLKB erzeugen. Der Zeitsteuerungsschaltkreis 310b kann das interne Signal ICLKB' als ein Eingangssignal empfan gen und kann ein internes Signal ICLKB erzeugen.

Der Zeitsteuerungsschaltkreis 310b kann einen Selektions schaltkreis 320b und einen Verzögerungsschaltkreis 302b auf weisen. Der Zeitsteuerungsschaltkreis 310b kann das interne Signal ICLKB' empfangen sowie ein Testmodussignal TESTK als ein Eingangssignal und kann ein internes Signal ICLKB als Ausgangssignal erzeugen.

Der Selektionsschaltkreis 320b kann Transfergatter (304-1b und 304-2b) und einen Inverter I300b aufweisen. Der Selektions schaltkreis 320b kann ein internes Signal ICLKB' und ein Test modussignal TESTK als Eingangssignale empfangen. Abhängig von dem logischen Pegel des Testmodussignal TESTK, kann ein Selek tionsschaltkreis 320b das interne Signal ICLKB' entweder mit dem internen Signal ICLKB oder alternativ mit dem Verzöge rungsschaltkreis 302b verbinden. Die Transfergatter (304-1b und 304-2b) können ergänzende Passiergatter, wie z. B. einen P- Kanal IGFET (isolierten Gatter-Feldeffekttransistor) parallel zu einem N-Kanal IGFET aufweisen.

Der Verzögerungsschaltkreis 302b kann eine gerade Anzahl an Invertern aufweisen, und in der ersten Ausführungsform können zwei Inverter in Reihe angeordnet sein.

Der Synchronschaltkreis 303b kann ein internes Signal FICLKB mit geeigneter Zeitsteuerung durch Erfassen einer Frequenz eines internen Signals ICLKB', das von einem Erststufen- Schaltkreis 301b ausgegeben werden kann, wenn der Schaltkreis 303b ein aktives Signal SCE empfängt, erzeugen. Auf diese Weise kann das interne Signal FICLKB mit dem externen Takt signal CLKB synchronisiert werden. Der Synchronschaltkreis 303b kann ein synchroner Frequenzschaltkreis, wie z. B. ein Verzögerungs-Regelkreis DLL oder ein Phasenregelkreis PLL, sein, um nur zwei Beispiele zu nennen. Das Eingangssignal FICLKB kann die Zeitsteuerung eines Ausgangsschaltkreis steuern, wie z. B. den Ausgangsschaltkreis (802a und 802b) in den Fig. 8a und 8b. Der Selektionsschaltkreis 305b kann das Ausgangssignal des Schaltkreises 303b als das interne Signal FICLK ausgeben, wenn der Schaltkreis 305b ein aktives Signal SCE empfängt. Der Selektionsschaltkreis 305b kann das interne Signal ICLKB' als das interne Signal FICLK ausgeben, wenn der Schaltkreis 305b ein nicht aktives Signal SCE empfängt.

Ein Testmodussignal TESTK kann einen hohen logischen Pegel aufweisen, wenn der interne Signalerzeuger 300 gemäß einem Testmodus arbeitet, und ein Testmodussignal TESTK kann einen niedrigen logischen Pegel aufweisen, wenn der interne Signal erzeuger 300 gemäß einem normalen Modus arbeitet. Sobald das Testmodussignal TESTK einen niedrigen Pegel aufweist, erzeugt der Selektionsschaltkreis 320b das interne Signal ICLKB durch Hindurchleiten des internen Signals ICLKB' durch das Transfer gatter 304-1b. Auf diese Weise kann das interne Signal ICLKB im wesentlichen identisch mit dem internen Signal ICLKB', das vom Erststufen-Schaltkreis 301b erzeugt wird, sein. Wenn das Testmodussignal TESTK andererseits einen hohen logischen Pegel aufweist, wird ein Synchronschaltkreis-Freigabesignal SEC ak tiviert, so daß der Schaltkreis 303 zur Erzeugung eines Si gnals FICLKB aktiviert wird. Der Selektionsschaltkreis 305b selektiert das Ausgangssignal des Schaltkreises 303b für dessen Ausgabe als ein Signal FICLKB. Wenn das Testmodussignal einen hohen Pegel aufweist, erzeugt der Selektionsschaltkreis 320b das interne Signal ICLKB, indem das interne Signal ICLKB' durch das Transfergatter 304-2b hindurchgeleitet wird und es um eine Verzögerungszeit des Verzögerungsschaltkreises 302b verzögert wird. Auf diese Weise kann das interne Signal ICLK gegenüber dem internen Signal ICLKB', das vom Erststufen- Schaltkreis 301b erzeugt wird, verzögert werden. Wenn anderer seits ein Testmodussignal TESTK einen niedrigen logischen Pe gel aufweist, kann ein Synchronschaltkreis-Freigabesignal SCE nicht aktiviert werden, so daß der Schaltkreis 303b nicht ak tiviert wird, um ein Taktsignal FICLKB zu erzeugen. Der Selek tionsschaltkreis 305b selektiert das Ausgangssignal des Erst stufenschaltkreises 301b zu dessen Ausgabe als ein Signal FICLKB.

Die obere Hälfte des internen Signalerzeugers 300 ist konfigu riert und arbeitet ähnlich dem internen Signalerzeuger 100 von Fig. 1, mit der Ausnahme, daß der erste Stufen-Schaltkreis 301 ein Eingangssignal-Puffer vom Differenzierungstyp sein kann, in welchem ein externes Signal CLKB ebenfalls empfangen werden kann.

Mit Bezug auf Fig. 4 ist ein Zeitsteuerungsdiagramm zur Erklä rung des Betriebs des internen Signalerzeugers 300 von Fig. 3 dargelegt, wenn dieser in einem Testmodus der vorliegenden Er findung arbeitet. Das Zeitsteuerungsdiagramm von Fig. 4 zeigt, daß der Betrieb vom internen Signalerzeuger 300 ähnlich dem Betrieb des internen Signalerzeugers 100 von Fig. 1 sein kann, mit der Ausnahme, daß der interne Signalerzeuger 300 ein ex ternes Signal CLKB aufweist, das zur Erzeugung der internen Signale ICLKB und FICLKB auf ähnliche Weise wie das Signal CLK zur Erzeugung der internen Signale ICLK und FICLK verwendet wird.

Mit Bezug auf Fig. 5 ist ein interner Signalerzeuger gemäß einer dritten Ausführungsform in einem schematischen Schalt kreisdiagramm dargelegt und mit dem Bezugszeichen 500 verse hen. Der interne Signalerzeuger 500 kann ähnliche Bauteile wie der in Fig. 1 dargestellte interne Signalerzeuger 100 aufwei sen. Aus diesem Grund sind gleiche Bauteile mit den gleichen Bezugszeichen bezeichnet, wobei jedoch die erste Ziffer eine "5" anstelle einer "1" ist.

Der interne Signalerzeuger 500 unterscheidet sich vom internen Signalerzeuger 100 von Fig. 1 darin, daß der Zeitsteuerungs schaltkreis 510 angeordnet ist, um das Ausgangssignal des Syn chronschaltkreises 505 und das Ausgangssignal des Erststufen- Schaltkreises 501 zu empfangen, damit das interne Signal FICLK selektiv verzögert wird. Der Selektionsschaltkreis 520 kann ein internes Signal FICLK', ein internes Signal ICLK und ein Testmodussignal TESTK als Eingangssignale empfangen. Abhängig vom logischen Pegel des Testmodussignals TESTK, kann der Se lektionssschaltkreis 520 das interne Signal FICLK' entweder mit dem internen Signal FICLK oder alternativ das interne Signal ICLK mit dem Verzögerungsschaltkreis 502 verbinden. Wenn das interne Signal ICLK mit dem Verzögerungsschaltkreis 502 verknüpft ist, wird das Signal FICLK gegenüber dem ICLK um die Verzögerungszeit des Verzögerungsschaltkreises 502 ver zögert. Der Synchronschaltkreis kann das Synchronschaltkreis- Freigabesignal SCE empfangen.

Mit Bezug auf Fig. 6a ist ein Zeitsteuerungsdiagramm zur Er klärung des Betriebs des internen Signalerzeugers 500 von Fig. 5 dargestellt, wenn dieser in einem Testmodus der vorliegenden Erfindung arbeitet.

Wenn die Halbleiter-Speichervorrichtung unter Einsatz einer Testvorrichtung getestet wird, die keine Signale bei einer Frequenz, die hoch genug ist, um den Synchronschaltkreis 503 zu betreiben, erzeugen und messen kann, können das interne Signal ICLK und das interne Signal FICLK gemäß der in Fig. 6 gezeigten Testmodus-Weise erzeugt werden. In diesem Fall ist das Testmodussignal TESTK auf den Testmodus eingestellt (d. h. das Testmodussignal TESTK weist einen hohen logischen Pegel auf) und das Transfergatter 504-2 kann es ermöglichen, daß das interne Signal ICLK zur Erzeugung des internen Signals FICLK durch den Verzögerungsschaltkreis 502 geleitet wird. Auf diese Weise kann eine Halbleiter-Speichervorrichtung durch Verwen dung des vom Verzögerungsschaltkreis 502 erzeugten internen Signals FICLK getestet werden, indem das vom Erststufenschalt kreis 501 erzeugte interne Signal verwendet wird.

Die Verzögerungszeit des Verzögerungsschaltkreises 502 wird so eingestellt, daß sie ungefähr gleich der Gleichung Tdelay = T4 + (T3 - T1) - Td ist (Td wird von Fig. 7 erhalten, um sich dem normalen Modus anzunähern), wodurch das interne Signal ICLK und das interne Signal FICLK Zeitsteuerungen ge genüber dem externen Signal CLK gemäß der Darstellung in Fig. 6(a) aufweisen können. Andererseits sollte jedoch berück sichtigt werden, daß eine Verzögerungszeit Tdelay des Verzö gerungsschaltkreises 102 anforderungsgemäß verkürzt oder auch verlängert werden kann, solange der gewünschte Test nicht ne gativ beeinflußt wird.

Wenn die Verzögerungszeit des Verzögerungsschaltkreises 502 mit Hinblick auf das interne Signal ICLK gegenüber dem internen Signal FICLK gemäß der Ausführungsform von Fig. 5 konstant ge halten wird, kann ein Fall auftreten, bei dem diese Verzöge rung nicht eingestellt werden kann, um sich einem normalen Mo dus anzunähern. Dies hängt von der externen CLK-Zeitperiode Tclk ab. Somit kann es erforderlich sein, daß das Design so flexibel ist, daß es eine Schwankung bei der Zeitdifferenz zwischen dem internen Signal FICLK und dem internen Signal ICLK, die durch eine Differenz der Zeitperiode Tclk verursacht wird, berücksichtigt. Dies ist im Zeitsteuerungsdiagramm von Fig. 6b dargestellt.

Wenn es nicht möglich ist, einen ausreichend großen Spielraum zu schaffen, um Schwankungen bei den Zeitsteuerungsdifferenzen zwischen dem internen Signal FICLK und dem internen Signal ICLK, welche durch die Differenzen bei der Zeitperiode Tclk des externen Signal CLK verursacht werden, zu tolerieren, kann der Verzögerungsschaltkreis 502 aus einer Vielzahl von Verzö gerungsschaltkreisen mit unterschiedlichen Verzögerungszeiten aufgebaut sein. Diese Vielzahl von Verzögerungsschaltkreises kann so angeordnet sein, daß eine Austauschprogrammierbarkeit zwischen diesen möglich ist. Auf diese Weise kann die Verzöge rungszeit Tdelay des internen Signals FIClK vom Synchron schaltkreis 503 gemäß der Zeitperiode Tclk des externen Si gnals CLK verändert werden. Somit kann die Verzögerungszeit Tdelay so eingestellt werden, daß sie ähnlich einer normalen Zeitsteuerungsbeziehung zwischen dem internen Signal ICLK und dem internen Signal FICLK der Halbleiter-Speichervorrichtung ist.

Die vorliegende Erfindung liefert eine Halbleiter-Speichervor richtung, in der interne Zeitsteuerungen sogar bei einem Test, bei dem ein Sychnronschaltkreis nicht betriebsfähig ist, da die maximale Zeitperiode eines externen Taktsignals die Zeit periode übersteigt, in der ein Synchronschaltkreis betriebs bereit ist, derart eingestellt werden können, so daß ein Nor malbetrieb möglich ist.

Bei einer Ausführungsform kann der Testmodus eingestellt wer den, indem ein Testmodus-Einstellungszylklus verwendet und eine Schlüssel-Adresse entsprechend dem beschriebenen Test modus angewendet wird. Alternativ kann der Testmodus einge stellt werden, indem eine Überspannung an einem selektierten Anschlußstift angelegt wird. Alternativ kann der Testmodus eingestellt werden, indem eine Verbindungs- oder Kopplungs- Anschlußfläche erregt wird, die nicht erregt ist, wenn die Vorrichtung als Packung vorliegt. Dies sind lediglich bei spielhafte Verfahren zur Einstellung eines Testmodus in einer Halbleiter-Speichervorrichtung und sollten nicht als die Er findung einschränkend aufgefasst werden.

Es versteht sich, daß die oben beschriebenen Ausführungsformen lediglich als Beispiele dienen und die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt ist. Beispiels weise können die Transfergatter als Treiber mit der Fähigkeit zur Annahme von drei Zuständen ausgebildet sein und das Test signal TESTK kann die Treiber aktivieren oder in drei Zustände versetzen. Darüberhinaus können die Verzögerungsschaltkreise (102-502) ein Ausgangssignal mit drei Zuständen aufweisen, das durch das Testsignal TESTK entweder aktiviert oder deakti viert wird, um jegliche Signalkonflikte in einem internen Si gnal (FICLK oder ICLK) bei einem normalen Betriebsmodus zu verhindern. Verzögerungsschaltkreise können Kondensatorbauele mente, Widerstandsbauelemente, und/oder Transistoren mit Lang kanal umfassen, um eine Signalausbreitungsverzögerung zu er zeugen. Obwohl in den Fig. 1, 3 und 5 auf den Signalwegen zwischen dem Selektionsschaltkreis 105, 305, 305b, 520 und dem Erststufen-Schaltkreis 101, 301, 301b, 501 nichts dazwischen angeordnet dargestellt ist, können logische Schaltkreise da zwischen eingefügt sein. In diesem Fall ist das interne Signal ICLK natürlich verzögert, damit die Zeitsteuerungsbeziehung zwischen dem internen Signal ICLK und dem internen Signal FICLK beibehalten wird.

Während die unterschiedlichen besonderen Ausführungsformen ausführlich beschrieben worden sind, kann die vorliegende Erfindung somit unterschiedlichen Veränderungen, Ersetzungen und Abänderungen unterzogen werden, ohne vom Wesen und Gebiet der Erfindung abzuweichen. Dementsprechend ist es beabsich tigt, daß die Erfingung lediglich durch die anliegenden An sprüche eingegrenzt ist.

Claims

1. Halbleiter-Speichervorrichtung mit einem internen Signaler zeuger, welcher ein externes Signal empfängt und ein erstes und zweites internes Signal erzeugt, wobei der interne Sig nalerzeuger folgendes aufweist:
einen Erststufenschaltkreis, der zum Empfang des externen Taktsignals und zur Erzeugung eines Erststufen-Ausgangs signals angeschlossen ist;
einen Synchronschaltkreis, der für den Empfang des Erst stufen-Ausgangssignals und für die Erzeugung des zweiten internen Signals angeschlossen ist; und
einen Zeitsteuerungs-Schaltkreis, der für den Empfang des Erststufen-Ausgangssignals und für die Erzeugung des ersten internen Signals bei einem Zeitsteuerungs-Ausgangssignal angeschlossen ist;
wobei der Zeitsteuerungs-Schaltkreis einen Verzögerungs schaltkreis mit einer Verzögerungszeit aufweist;
wobei der Zeitsteuerungs-Schaltkreis das erste Stufen-Aus gangssignal mit dem Zeitsteuerungs-Ausgangssignal koppelt und den Verzögerungsschaltkreis in einem ersten Betriebs modus überspringt und das Erststufen-Ausgangssignal mit dem Verzögerungsschaltkreis zur Verzögerung der Erzeugung des ersten internen Signals in einem zweiten Betriebsmodus koppelt.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Betriebsmodus ein normaler Modus und der zweite Betriebsmodus ein Testmodus ist.

3. Halbleiter-Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Synchronschaltkreis im ersten Betriebsmodus betriebs bereit ist und im zweiten Betriebsmodus nicht betriebsbe reit ist.

4. Halbleiter-Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
das erste interne Zeitsteuerungssignal bei einem vorbe stimmten Zeitpunkt nach dem zweiten Zeitsteuerungssignal im normalen Modus erzeugt wird; und
das erste interne Zeitsteuerungssignal bei ungefähr dem gleichen vorbestimmten Zeitpunkt nach dem zweiten internen Zeitsteuerungssignal im Testmodus erzeugt wird.

5. Halbleiter-Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das externe Taktsignal bei einer niedrigeren Frequenz im Testmodus als im normalen Modus arbeitet.

6. Halbleiter-Speichervorrichtung nach Anspruch 1, welche ferner aufweist:
eine Ausgangsschaltkreis für die Ausgabe von Daten aus der Halbleiter-Speichervorrichtung; und
den Anschluß des Ausgangsschaltkreises für den Empfang des zweiten internen Signals.

7. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Zeitsteuerungsschaltkreis weiter folgendes aufweist:
ein erstes und zweites Transfergatter;
wobei das erste Transfergatter zwischen dem Erststufen-Aus gangssignal und dem Zeitsteuerungs-Ausgangssignal ange schlossen ist, und das erste Transfergatter einen niedrigen Widerstandsweg zwischen dem Zeitsteuerungs-Ausgangssignal und dem ersten internen Signal schafft, wenn es den ersten Betriebsmodus aufweist; und
wobei das zweite Transfergatter zwischen dem Erststufen- Ausgangssignal und dem Verzögerungsschaltkreis angeschlos sen ist, und das zweite Transfergatter einen Niedrig-Wider standsweg zwischen dem Erststufen-Ausgangssignal und dem Verzögerungsschaltkreis schafft, wenn es den zweiten Be triebsmodus aufweist.

8. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß die Halbleiter-Speichervorrichtung ein dynamischer synchroner RAM-Speicher ist.

9. Halbleiter-Speichervorrichtung nach Anspruch 1, welche fol gendes aufweist:
einen internen Signalerzeuger, der für den Empfang eines externen Taktsignals angeschlossen ist und ein erstes und zweites internes Signal erzeugt, dadurch gekennzeichnet, daß das erste und das zweite interne Signal eine erste da zwischenliegende Verzögerungszeit aufweist, wenn die Halb leiter-Speichervorrichtung in einem ersten Betriebsmodus arbeitet; und
der interne Signalerzeuger einen Zeitsteuerungs-Schaltkreis mit einem Verzögerungsschaltkreis zur Einstellung einer zweiten Verzögerungszeit zwischen dem ersten und zweiten internen Signal aufweist, wenn die Halbleiter-Speichervor richtung in einem zweiten Betriebsmodus arbeitet.

10. Halbleiter-Speichervorrichtung nach Anspruch 9, welche ferner aufweist:
einen Ausgangsschaltkreis für die Ausgabe von Daten aus der Halbleiter-Speichervorrichtung;
den Anschluß des Ausgangsschaltkreises zum Empfang des zweiten internen Signals; und
die Verzögerung des zweiten internen Signals mit Hilfe des Verzögerungsschaltkreis, wenn die Halbleiter-Speichervor richtung im zweiten Betriebsmodus arbeitet.

11. Halbleiter-Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der Verzögerungsschaltkreis eine Vielzahl von Verzöge rungsstufen mit unterschiedlichen Signalfortpflanzungs verzögerungen aufweist.

12. Halbleiter-Speichervorrichtung nach Anspruch 9, welche ferner aufweist: einen Synchronschaltkreis, welcher für den Empfang eines ersten internen Signals und für die Erzeugung des zweiten internen Signals angeschlossen ist, wenn die Halbleiter- Speichervorrichtung in dem ersten Betriebsmodus arbeitet.

13. Halbleiter-Speichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die erste und die zweite Zeitverzögerung im wesentlichen gleich sind.

14. Halbleiter-Speichervorrichtung nach Anspruch 9, welche weiter folgendes vorsieht:
einen Ausgangsschaltkreis für die Ausgabe von Daten aus der Halbleiter-Speichervorrichtung;
daß der Ausgangsschaltkreis das zweite interne Signal empfängt; und
daß der Verzögerungsschaltkreis das erste interne Signal verzögert, wenn die Halbleiter-Speichervorrichtung im zweiten Betriebsmodus arbeitet.

15. Halbleiter-Speichervorrichtung, welche folgendes umfaßt:
einen ersten Eingabepuffer, der für dem Empfang eines ersten externen Taktsignals und für die Erzeugung eines ersten Puffer-Ausgangssignal angeschlossen ist;
ein Testsignal, das einen Testmodus anzeigt, wenn es einen ersten logischen Pegel aufweist, und einen normalen Modus, wenn es einen zweiten logischen Pegel aufweist;
einen ersten Zeitsteuerungsschaltkreis, der für den Emp fang des ersten Puffer-Ausgangssignals und des Testsignals und für die Erzeugung eines ersten internen Signals ange schlossen ist, wobei das erste interne Signal verzögert ist, wenn das Testsignal den ersten logischen Pegel auf weist, im Vergleich zu dem Fall, wenn das Testsignal den zweiten logischen Pegel aufweist; und
einen ersten Synchronschaltkreis, der für den Empfang des ersten Puffer-Ausgangssignals und für die Erzeugung eines zweiten internen Signals angeschlossen ist;
wobei die Zeitdifferenz zwischen der Erzeugung des zweiten internen Signals und der Erzeugung des ersten internen Signals im wesentlichen gleich ist, wenn das Testsignal den ersten oder den zweiten logischen Pegel aufweist.

16. Halbleiter-Speichervorrichtung nach Anspruch 15, welche ferner aufweist: einen Ausgangsschaltkreis, der für den Empfang des zweiten internen Signals und für die Ausgabe von Daten aus der Halbleiter-Speichervorrichtung synchron mit dem zweiten internen Signal angeschlossen ist.

17. Halbleiter-Speichervorrichtung nach Anspruch 15, welche ferner aufweist:
einen zweiten Eingabepuffer, welcher für den Empfang eines zweiten externen Taktsignals und für die Erzeugung eines zweiten Puffer-Ausgangssignals angeschlossen ist;
einen zweiten Zeitsteuerungsschaltkreis, der für den Emp fang des zweiten Puffer-Ausgangssignals und des Testsi gnals sowie für die Erzeugung eines dritten internen Signals angeschlossen ist, wobei das dritte interne Signal verzögert ist, wenn das Testsignal den ersten logischen Pegel aufweist, im Vergleich zu dem Fall, wenn das Test signal den zweiten logischen Pegel aufweist; und
einen zweiten Synchronschaltkreis, der für den Empfang des zweiten Puffer-Ausgangssignals und für die Erzeugung eines vierten internen Signals angeschlossen ist;
wobei die Zeitdifferenz zwischen der Erzeugung des vierten internen Signals und der Erzeugung des dritten internen Signals im wesentlichen gleich ist, wenn das Testsignal den ersten oder den zweiten logischen Pegel aufweist.

18. Halbleiter-Speichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß der Ausgangsschaltkreis für den Empfang des vierten inter nen Signals und für die Ausgabe von Daten aus der Halblei ter-Speichervorrichtung synchron zum vierten internen Signal angeschlossen ist.

19. Halbleiter-Speichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß das erste externe Taktsignal und das zweite externe Takt signal logische Ergänzungen sind.

20. Halbleiter-Speichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß
der erste Eingabepuffer das erste externe Taktsignal und das zweite externe Taktsignal als differenzierende Ein gangssignale empfängt; und
der zweite Eingabepuffer das erste externe Taktsignal und das zweite externe Taktsignal als differenzierende Ein gangssignale empfängt.