DE10249652A1 - Halbleiterspeichereinrichtung - Google Patents
HalbleiterspeichereinrichtungInfo
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Abstract
Eine Halbleiterspeichereinrichtung, welche während einer Testoperation ein Burst-Steuersignal erzeugt, welches einen kurzen Puls in einer Sperrzeit eines Burst-Steuersignals besitzt, indem ein Pulsgenerator benutzt wird, um eine Voraufladezeit zu steuern. Entsprechend kann die Halbleiter-Speichereinrichtung, wenn sie ein Betriebstaktsignal mit hoher Frequenz empfängt, getestet werden, ohne eine Verzögerung einer Testzeit, indem ein Testschaltkreis benutzt wird, welches synchron mit einem niederfrequenzen Operationstaktsignal betrieben wird.
Description
- Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und speziell auf eine Halbleiterspeichereinrichtung, welche eine Testoperation bei einer hohen Frequenz ohne Verzögerung einer Testzeit durchführen kann, indem ein Burst-Steuersignal zum Beibehalten eines aktiven Zustandes einer Spaltenoperation solange wie eine Burst-Länge als ein kurzes Pulssignal in der Testoperation erzeugt wird.
- Fig. 1 ist ein Blockschaltbild, welches eine herkömmliche Halbleiterspeichereinrichtung darstellt.
- Die herkömmliche Halbleiterspeichereinrichtung beinhaltet eine Zustandssteuereinheit 1, einen Taktpuffer 2, eine Burst-Länge- Steuereinheit 3, eine Burst-Ende-Steuereinheit 4 und eine Voraufladesteuereinheit 5. Im Einzelnen empfängt die Zustandssteuereinheit 1 externe Steuersignale /CS, /RAS, /CAS und /WE und erzeugt Operationsbefehle RACT<0 : N>, CACT<0 : N> und WTA. Der Taktpuffer 2 empfängt ein externes Taktsignal EXCLK und erzeugt ein Pulstaktsignal CLKP, welches einen kurzen Puls entsprechend einer Anstiegsflanke des externen Taktsignals Taktsignals EXCLK besitzt und ein invertiertes Taktsignal CLKB, welches die umgekehrte Phase zu dem externen Taktsignal EXCLK besitzt. Die Burst-Länge-Steuereinheit 3 gibt ein Burst- Steuersignal /YBST zum Beibehalten eines aktiven Zustands einer Spaltenoperation solange wie eine Burst-Länge BL entsprechend den aktiven Spaltenbefehlen CACT<0 : N>. Die Burst- Ende-Steuereinheit 4 detektiert einen Endpunkt der Burst-Länge BL und gibt ein Burst-Ende-Signal YBSTEND aus, welches das Burst-Endee durch Nutzen des Burst-Steuersignals /YBST anzeigt. Schließlich erzeugt die Voraufladesteuereinheit 5 ein Voraufladesignal IPCG zum Ausführen einer Voraufladeoperation der Halbleiterspeichereinrichtung entsprechend dem Schreibbefehl WTA mit einem Selbstvoraufladebefehl.
- Fig. 2 ist ein detailliertes Schaltkreisdiagramm, welches die Burst-Ende-Steuereinheit 4 der Halbleiterspeichereinrichtung der Fig. 1 darstellt. Wie gezeigt wird, beinhaltet die Burst- Ende-Steuereinheit 4 eine Vergleichseinheit 6, welche entsprechend dem Pulstaktsignal CLKP oder dem invertierten Taktsignal CLKB von dem Taktpuffer 2, welches selektiv entsprechend einem Testmode-Signal TM übertragen wird, freigegeben wird, um das Burst-Steuersignal /YBST zu treiben. Die Burst- Ende-Steuereinheit 4 beinhaltet auch eine Durst-Ende-Signalerzeugungseinheit 7, welche durch ein Leistungsanhebesignal /PWR zurückgesetzt wird und angeordnet ist, um das Burst-Ende- Signal YBSTEND unter Nutzung des Ausgangssignals aus der Vergleichseinheit 6 zu erzeugen.
- Innerhalb der Vergleichseinheit 6 sind ein PMOS Transistcr PM1 und ein NMOS Transistor NM1, welche mit ihren Gates gewöhnlich verbunden sind, um das invertierte Signal /YBST des Burst- Steuersignals YBST aus der Burst-Länge-Steuereinheit 3 zu empfangen und bei welchen ebenso ihre Drains gewöhnlich verbunden sind. Eine Quelle des EMOS Transistors PM1 ist angeschlossen, um eine Versorgungsspannung VCC zu empfangen. Die Vergleichseinheit 6 beinhaltet ferner die Übertragungsgates TG1 und TG2 zum selektiven Übertragen des Pulstaktsignals CLKP oder des invertierten Taktsignals CLKB aus dem Taktpuffer 2entsprechend dem Testmode-Signal TM und einem invertierten Signal des Testmode-Signals TM durch einen Inverter INV1. Ein NMOS Transistor NM2 ist mit seinem Gate angeschlossen, um das Taktsignal CLKP oder CLKB zu empfangen, welches selektiv durch die Übertragungsgates TG1 oder TG2 übertragen wird. Der Drain des NMOS Transistors NM2 ist mit der Quelle des NMOS Transistors NM1 verbunden und seine Quelle ist an die Erdspannung VSS angeschlossen.
- Die Burst-Ende-Signalerzeugungseinheit 7 beinhaltet eine Verriegelungseinheit 8, welche zwei Inverter INV2 und INV3 besitzt, zum Verriegeln eines Ausgangssignals COM aus den gewöhnlich verbundenen Drains des PMOS Transistors PM1 und des NMOS Transistors NM1 der Vergleichseinheit 6. Auch ist eine Verzögerungseinheit 9 beinhaltet, welche eine gerade Anzahl von Invertern INV4-INV7 zum Verzögern des Ausgangssignals aus der Verriegelungseinheit 8 für eine vorher eingestellte Zeit, besitzt. Ein NOR-Gate NOR 1 ist angeordnet, um das Ausgangssignal aus der Verzögerungseinheit 9 und das Ausgangssignal COM aus der Vergleichseinheit 6 einer NOR-Funktion zu unterziehen. Ein Inverter INV8 invertiert das Ausgangssignal aus dem NOR-Gate NOR1 und gibt das Burst-Ende-Signal YBSTEND aus. Ein NMOS Transistor NM3 setzt das Ausgangssignal COM aus der Vergleichseinheit 6 auf einen niedrigen Pegel entsprechend des Leistungsanhebesignals /PWR.
- Die Arbeitsweise der herkömmlichen Halbleiterspeichereinrichtung wird nun erklärt.
- Wie in Fig. 3 gezeigt hat das Testmodesignal TM in einem normalen Modus einen niedrigen Pegel, der Reihenaktivbefehl RACT<0> wird eingegeben, um einen Reihenaktivzustand beizubehalten und der Schreibbefehl WTA mit dem Selbstvoraufladebefehl wird eingegeben, um eine Schreiboperation auszuführen. Wenn die Burst-Länge BL endet, wird das Burst-Steuersignal /YBST von einem niedrigen zu einem "hohen Pegel gesperrt, wodurch die Schreiboperation beendet wird. Umgekehrt, wenn das Burst-Steuersignal /YBST gesperrt ist, wird das Burst-Ende- Signal YBSTEND als ein kurzer Puls entsprechend der ansteigenden Flanke des Pulstaktsignals CLKP generiert.
- Das Burst-Ende-Signal YBSTEND wird als nächstes zu der Voraufladesteuereinheit 5 übertragen, um das Voraufladesignal IPCG auszugeben, welches einen kurzen Puls besitzt. Entsprechend führt die Halbleiterspeichereinrichtung die Voraufladeoperation entsprechend dem Voraufladesignal IPCG aus.
- In einem Testmodus, wie in Fig. 4 dargestellt, hat das Testmodussignal TM einen hohen Pegel, der Reihenaktivbefehl RACT<0> wird eingegeben, um den Reihenaktivzustand beizubehalten und der Schreibbefehl WTA mit dem Selbstvoraufladebefehl wird eingegeben, um die Schreiboperation durchzuführen. Wenn die Burst-Länge BL endet, wird das Burst-Steuersignal /YBST von einem niedrigen auf einen hohen Pegel gesperrt, wodurch die Schreiboperation beendet wird. Als nächstes, wenn das Burst- Steuersignal /YBST gesperrt ist, wird das Burst-Ende-Signal YBSTEND als ein kurzer Puls entsprechend der Anstiegsflanke des invertierten Taktsignals CLKB erzeugt.
- Das Burst-Ende-Signal YBSTEND wird als nächstes an die Voraufladesteuereinheit 5 übertragen, um das Voraufladesignal IPCG, welches einen kurzen Puls besitzt, auszugeben. Deshalb führt die Halbleiterspeichereinrichtung die Voraufladeoperation entsprechend dem Voraufladesignal IPCG aus.
- Da die Schreiboperation entsprechend der abfallenden Flanke des invertierten Taktsignals CLKB durchgeführt wird und die Voraufladeoperation entsprechend der ansteigenden Flanke derselben durchgeführt wird (d. h. die Schreiboperation wird entsprechend der Anstiegsflanke des externen Taktsignals EXCLK durchgeführt und die Selbstvoraufladeoperation wird entsprechend der abfallenden Flanke derselben durchgeführt) wird eine Taktfrequenz eines Testschaltkreises zweifach erhöht, um den Test durchzuführen. Zusätzlich werden die Schreiboperation und die Voraufladeoperation in jedem einzelnen Takt ausgeführt, um die Testzeit zu reduzieren.
- Ein Parameter, welcher eine Zeit von einer Eingabe von Daten bis zur Eingabe des Voraufladebefehls (Daten zum Voraufladebefehl; tDPL) anzeigt, wird entsprechend der Testoperation abgeschirmt. Hier wird die Burst-Länge BL auf eins (1) eingestellt und der Schreibbefehl WTA mit dem Selbstvoraufladebefehl wird zu den jeweiligen Einheitsspeicherzellen in jeweils zwei Takten übertragen. Jedoch benötigt der Testschaltkreis, welcher die oben beschriebenen Verfahren nutzt eine Betriebsfrequenz, welche ebenso hoch ist, wie eine Betriebsfrequenz der Halbleiterspeichereinrichtung und erfordert auch zwei Takte, um die Schreib- und Voraufladeoperationen in jeder der Einheitespeicherzellen durchzuführen. Um von daher präzise den Parameter tDPL abzuschirmen, wann immer die Betriebsfrequenz der Halbleiterspeichereinrichtung erhöht wird, muss ein Testschaltkreis durch einen Testschaltkreis ersetzt werden, welcher die entsprechende Frequenz nutzt.
- Zusätzlich, da eine Pulsbreite des Burst-Steuersignals /YBST festgelegt wird, wenn das externe Taktsignal EXCLK, welches eine hohe Frequenz besitzt, eingegeben wird, wie dies in Fig. 5 gezeigt wird, wird das Burst-Steuersignal /YBST von einem niedrigen zu einem hohen Pegel gesperrt und der Puls des Burst-Ende-Signals YBSTEND wird entsprechend mit der Anstiegsflanke des invertierten Taktsignals CLKB erzeugt. Die Voraufladeoperation wird durch Erzeugen des Pulses des Burst-Ende- Signals YBSTEND ausgeführt, nicht entsprechend der gewünschten abfallenden Flanke des externen Taktsignals EXCLK, aber entsprechend mit der darauffolgenden abfallenden Flanke derselben. Als Ergebnis wird die Voraufladeoperation in einer späteren Zeit als der gewünschten Zeit durch einen Takt ausgeführt. Die herkömmliche Halbleiterspeichereinrichtung hat Nachteile deshalb, weil der Parameter tDPL nicht präzise abgeschirmt wird und die Testzeit sich erhöht.
- Hier wird ein Gerät veröffentlicht, welches eine Testzeit reduziert und präzise eine Halbleiterspeichereinrichtung testet, welche ein Betriebstaktsignal mit hoher Frequenz empfängt, in dem ein Testschaltkreis benutzt wird, welcher mit einem Operations- bzw. Betriebstaktsignal niedriger Frequenz synchron betrieben wird, indem ein Spalten-Burstsignal erzeugt wird, welches ein kurzes Pulssignal entsprechend einer Anstiegsflanke eines Spalten-Burstsignals ist, indem ein Pulsgenerator während einer Testoperation bzw. eines Testbetriebs genutzt wird.
- Entsprechend dem Inhalt der vorliegenden Veröffentlichung wird eine Halbleiterspeichereinrichtung veröffentlicht, welche eine Zustandssteuereinheit besitzt, welche konfiguriert wird, um externe Steuersignale zu empfangen und interne Befehle auszugeben. Eine Burst-Länge-Steuereinheit wird geliefert und konfiguriert, um die internen Befehle von der Zustandssteuereinheit zu empfangen und ein Burst-Steuersignal auszugeben, um einen aktiven Zustand einer Spaltenoperation solange beizubehalten, wie eine Burst-Länge entsprechend den empfangenen internen Befehlen. Außerdem ist ein Taktpuffer beinhaltet und angeordnet, um ein externes Taktsignal zu empfangen und um ein Pulstaktsignal eines Pulses entsprechend einer Anstiegsflanke des externen Taktsignals und ein invertiertes Taktsignal, welches eine Phase umgekehrt zur Phase des externen Taktsignals besitzt, zu erzeugen. Eine Erzeugungseinheit für ein Burst- Steuersianal wird konfiguriert, um das Burst-Steuersignal von der Burst-Länge-Steuereinheit zu empfangen und umgekehrt ein invertiertes Burst-Steuersignal zu erzeugen, welches eine gegengesetzte Phase zur Phase des Burst-Steuersignals besitzt und ein Testmodus-Burst-Steuersignal zu erzeugen, welches einen kurzen Puls besitzt, welcher innerhalb einer gesperrten Zeit des Burst-Steuersignals auftritt. Es ist auch eine Burst- Ende-Steuereinheit beinhaltet, welche entsprechend einem Testmodussignal gesteuert wird, welches den Testmodus anzeigt. Die Burst-Ende-Steuereinheit wird konfiguriert, um ein Burst-Ende- Signal zu generieren, welches eine Burst-Ende-Zeit anzeigt, indem es mit dem invertierten Taktsignal synchronisiert ist und indem das invertierte Burst-Steuersignal während einer normalen Operation benutzt wird, und indem es mit dem Pulstaktsignal synchronisiert wird und indem das Testmodus-Burst- Steuersignal während einer Testoperation genutzt wird. Schließlich ist eine Voraufladesteuereinheit beinhaltet und sie wird konfiguriert, um eine Voraufladeoperation entsprechend dem Burst-Ende-Signal auszuführen.
- Fig. 1 stellt ein Blockschaltbild einer herkömmlichen Halbleiterspeichereinrichtung dar,
- Fig. 2 ist ein detailliertes Schaltbild, welches eine Burst- Ende-Steuereinheit in Fig. 1 darstellt,
- Fig. 3 ist ein Operations- bzw. Betriebsschaltdiagramm einer normalen Modus in Fig. 1,
- Fig. 4 ist ein Operationszeitdiagramm eines Test-Modus in Fig. 1,
- Fig. 5 ist ein Operationszeitdiagramm in einem Zustand, wo ein Burst-Ende-Signal durch einen Takt im Testmodus der Fig. 1 verzögert wird,
- Fig. 6 ist ein Blockschaltbild, welches eine Halbleiterspeichereinrichtung entsprechend dem vorliegenden veröffentlichten Gerät darstellt,
- Fig. 7 ist ein detailliertes Schaltkreisdiagramm, welches eine Erzeugungseinheit für ein Burst-Steuersignal aus Fig. 6 darstellt,
- Fig. 8 ist ein detailliertes Schaltkreisdiagramm, welches eine Burst-Ende-Steuereinheit aus Fig. 6 darstellt,
- Fig. 9 ist ein Operationszeitdiagramm eines Testmodus aus Fig. 6.
- Eine Halbleiterspeichereinrichtung, welche entsprechend den Darlegungen der vorliegenden Veröffentlichung aufgebaut ist, wird nun im Detail mit Bezug auf die beigefügten Zeichnungen beschrieben.
- Wie in Fig. 6 gezeigt wird, beinhaltet eine Halbleiterspeichereinrichtung eine Zustandssteuereinheit 10, einen Taktpuffer 20, eine Burst-Länge-Steuereinheit 30, eine Burst-Ende- Steuereinheit 40, eine Voraufladesteuereinheit 50 und eine Burst-Steuersignalerzeugungseinheit 60. Die Zustandssteuereinheit 10 empfängt externe Steuersignale /CS, /RAS, /CAS und /WE und erzeugt Betriebsbefehle RACT, CACT und WTA. Der Taktpuffer 20 empfängt ein externes Taktsignal EXCLK und erzeugt ein Pulstaktsignal CLKP, welches einen kurzen Puls entsprechend einer Ahstiegsflanke des externen Taktsignals EXCLK besitzt und erzeugt ein invertiertes Taktsignal CLKB, welches die entgegengesetzte Phase zu dem externen Taktsignal EXCLK besitzt.
- Die Burst-Länge-Steuereinheit 30 gibt ein Burst-Steuersignal YBST aus zum Beibehalten eines aktiven Zustandes einer Spaltenoperation solange wie eine Burst-Länge BL entsprechend dem Spaltenaktivbefehl CACT. Die Burst-Steuersignalerzeugungseinheit 60 empfängt das Burst-Steuersignal YBST von der Burst- Länge-Steuereinheit 30 und erzeugt ein invertiertes Burst- Steuersignal /YBST, welches die entgegengesetzte Fhase zu dem Burst-Steuersignal YBST hat und erzeugt ein Testmodus-Burst- Steuersignal YBSTM, welches einen kurzen Puls in einer Anstiegsflanke des Burst-Steuersignals YBST besitzt.
- Die Burst-Ende-Steuereinheit 40 detektiert einen Endpunkt der Burst-Länge BL und gibt ein Burst-Ende-Signal YBSTEND aus, welches das Burst-Ende anzeigt, indem das invertierte Burst- Steuersignal /YBST in einem normalen Modus das Testmodus- Burst-Steuersignal YBSTM in einem Testmodus genutzt wird. Schließlich erzeugt die Voraufladesteuereinheit 50 ein Voraufladesignal IPCG zum Ausführen einer Voraufladeoperation der Halbleiterspeichereinrichtung entsprechend dem Burst-Ende-Signal YBSTEND.
- In Fig. 7 ist ein detailliertes Schaltkreisdiagramm, welches die Burst-Steuersignalerzeugungseinheit 60 der Halbleiterspeichereinrichtung, welche in Fig. 6 dargestellt wird, darstellt. Wie gezeigt wird, beinhaltet die Burst-Steuersignalerzeugungseinheit 60 einen Inverter INV11 zum Invertieren des Burst-Steuersignals YBST und zum Ausgeben des invertierten Burst-Steuersignals /YBST, eine Verzögerungseinheit 61, welche eine ungerade Anzahl von Invertern INV12-INV16 zum Verzögern des Burst-Steuersignals YBST um eine vorher festgelegte Zeit besitzt und ein NAND-Gate ND11, zum Ausführen einer NAND- Operation an dem Burst-Steuersignal YBST und dem Ausgangssignal aus der Verzögerungseinheit 61 und zum Ausgeben des Testmodus-Burst-Steuersignals YBSTM.
- Fig. 8 ist ein detailliertes Schaltkreisdiagramm, welches die Burst-Ende-Steuereinheit 40 der Halbleiterspeichereinrichtung, welche in Fig. 6 dargestellt wird, darstellt. Die Burst-Ende- Steuereinheit 40 beinhaltet eine Vergleichseinheit 70, welche durch das Testmodussignal TM freigegeben wird, zum Treiben des Burst-Steuersignals YBST, entsprechend dem Pulstaktsignal CLKP im normalen Modus und zum Treiben des Testmodus-Burst- Steuersignals YBSTM, entsprechend dem invertierten Taktsignal CLKB im Testmodus. Die Burst-Ende-Steuereinheit 40 beinhaltet auch eine Burst-Ende-Signalerzeugungseinheit 80 zum Ausgeben des Burst-Ende-Signals YBSTEND entsprechend einem Ausgangssignal COM aus der Vergleichseinheit 70.
- Die Vergleichseinheit 70 speziell beinhaltet die Übertragungsgates TG11 und TG12 zum selektiven Übertragen des Burst- Steuersignals /YBST und des Testmodus-Burst-Steuersignals YBSTM entsprechend dem Testmodussignal TM und einem invertierten Signal /TM des Testmodussignals TM durch einen Inverter INV17. Die Übertragungsgates TG13 und TG14 sind zum selektiven Übertragen des Pulstaktsignals CLKP und des invertierten Taktsignals CLKB vorgesehen, entsprechend dem Testmodussignal TM und einem invertierten Signal /TM des Testmodussignals TM durch einen Inverter INV18. Ein PMOS Transistor PM11 und ein NMOS Transistor NM11 sind beinhaltet, welche mit ihren Gates gewöhnlich miteinander verbunden sind, um das Signal, welches selektiv durch die Übertragungsgates TG11 und TG12 übertragen wird, zu empfangen und ihre Drains sind gewöhnlich miteinander verbunden. Eine Quelle des PHOS Transistors PM11 ist angeschlossen, um eine Versorgungsspannung VCC zu empfangen. Ein NMOS Transistor NH12 ist beinhaltet, bei welchem ein Gate angeschlossen ist, um das Signal, welches selektiv durch die Übertragungsgates TG13 und TG14 übertragen wird, zu empfangen, wobei sein Drain mit der Quelle des NMOS Transistor NM11 verbunden ist und seine Quelle mit einer Erdspannung VSS verbunden ist.
- Die Burst-Ende-Signalerzeugunseinheit 80 beinhaltet eine Latch-Einheit 81, welche zwei Inverter INV19 und INV20 zum Latchen des Ausgangssignals COM aus der Vergleichseinheit 70 besitzt. Eine Verzögerungseinheit 82 ist auch beinhaltet und weist eine geradzahlige Anzahl von Invertern INV21-INV24 zum Verzögern des Ausgangssignals aus der Latch-Einheit 81 für eine voreingestellte Zeit auf. Ein NOR-Gate NOR11 ist zum Ausführen einer NOR-Operation an dem Ausgangssignal COM aus der Vergleichseinheit 70 und dem Ausgangssignal aus der Verzögerungseinheit 82 vorgesehen. Ein Inverter INV25 invertiert das Ausgangssignal aus dem NOR-Gate NOR11 und gibt das Burst-Ende- Signal YBSTEND aus. Schließlich ist ein NMOS-Transistor NM13 beinhaltet, dessen Gate angeschlossen ist, um ein Leistungsanhebesignal /PWR zu empfangen und das Ausgangssignal COM aus der Vergleichseinheit 70 auf die Erdspannung VSS zurückzusetzen.
- Der Betrieb der Halbleiterspeichereinrichtung, welche in den Fig. 6-8 dargestellt wird, wird nun erklärt.
- In einem normalen Modus, wenn das Testmodussignal TM einen niedrigen Pegel aufweist und ein Schreibbefehl WTA mit einem Selbstvoraufladebefehl eingegeben wird, wird eine Schreiboperation ausgeführt und das invertierte Burst-Steuersignal /YBST wird bei einem hohen Pegel nach der Burst-Länge BL gesperrt. Da das Testmodussignal TM einen niedrigen Pegel besitzt, wird ein Puls des Burst-Ende-Signals YBSTEND in Übereinstimmung mit einer Anstiegsflanke des Pulstaktsignals CLKP erzeugt, nachdem das invertierte Burst-Steuersignal /YBST gesperrt ist. Schließlich erzeugt die Voraufladesteuereinheit 50 das Voraufladesignal IPCG, indem das Burst-Ende-Signal YBSTEND benutzt wird, wobei dadurch eine Voraufladeoperation durchgeführt wird.
- Wie in Fig. 9 dargestellt, wird im Testmodus, wenn das Testmodussignal TM einen hohen Pegel besitzt und der Schreibbefehl WTA mit dem Voraufladebefehl eingegeben wird, die Schreiboperation durchgeführt und die Burst-Steuersignalerzeugungseinheit 60 erzeugt das Testmodus-Burst-Steuersignal YBSTM, indem das Burst-Steuersignal YBST benutzt wird. Die Burst-Steuersignalerzeugungseinheit 60 erzeugt das Testmodus- Burst-Steuersignal YBSTM so, dass es ein kurzer Puls ist, welcher eine Pulsbreite solange wie eine Verzögerungszeit der Verzögerungseinheit 61 an der Anstiegsflanke des Burst-Steuersignals YBST besitzt. Nachdem der Puls des Testmodus-Burst- Steuersignals YBSTM erzeugt ist, wird das Burst-Ende-Signal YBSTEND in Übereinstimmung mit der Anstiegsflanke des invertierten Taktsignals CLKB erzeugt. Entsprechend erzeugt die Voraufladesteuereinheit 50 das Voraufladesignal IPCG, um die Voraufladeoperation durchzuführen.
- Obwohl die Halbleiterspeichereinrichtung eine hohe Betriebsfrequenz besitzt, wird das Testmodus-Burst-Steuersignal YBSTM erzeugt, welches den kurzen Puls in Übereinstimmung mit der Anstiegsflanke des Burst-Steuersignals YBST besitzt und ein Voraufladezeitablauf wird im Testmodus gesteuert, nicht durch das Burst-Steuersigsnal YBST, sondern durch das Testmodus- Burst-Steuersignal YBSTM. Damit ist es möglich, eine Verzögerung der Testzeit aufgrund der Verzögerung der Voraufladeoperation zu verhindern und präzise einen Parameter tDPL abzuschirmen.
- Wie vorher diskutiert, obwohl die Halbleiterspeichereinrichtung, welche zu testen ist, entsprechend einem hochfrequenten Taktsignal betrieben wird, kann der Parameter präzise abgeschirmt werden, indem der Testschaltkreis genutzt wird, welcher entsprechend einem niedrigfrequenten Taktsignal betrieben wird. Darüber hinaus wird das das Endsignal zum Steuern der Voraufladeoperation im Testmodus entsprechend dem Steuersignal erzeugt, welches den kurzen Puls in Übereinstimmung mit der Anstiegsflanke des Burst-Steuersignals besitzt, um die Verzögerung der Testzeit aufgrund einer großen Pulsbreite des Burst-Steuersignals zu verhindern.
- Während die Darlegungen der Erfindung mit Bezug auf ein spezielles Beispiel erklärt wurden, wird es für Fachleute offensichtlich sein, dass der Umfang dieses Patentes nicht auf dieses Beispiel begrenzt ist. Im Gegenteil deckt dieses Patent alle Geräte ab, welche sinngemäß und dem Umfang nach unter die angefügten Ansprüche fallen, sei es wörtlich oder entsprechend der Lehre von Gleichbedeutendem.
Claims (6)
1. Halbleiterspeichereinrichtung, welche aufweist:
eine Zustandssteuereinheit, welche konfiguriert ist, um externe Steuersignale zu empfangen und interne Befehle auszugeben;
eine Burst-Länge-Steuereinheit, welche konfiguriert ist, die internen Befehle aus der Zustandssteuereinheit zu empfangen und ein Burst-Steuersignal zum Beibehalten eines aktiven Zustandes einer Spaltenoperation für solange wie eine Burst-Länge auszugeben;
einen Taktpuffer, welcher konfiguriert ist, um ein externes Taktsignal zu empfangen und ein Pulstaktsignal, zum Erzeugen eines Pulses entsprechend einer Anstiegsflanke des externen Taktsignals und ein invertiertes Taktsignal zu erzeugen, welches eine Phase besitzt, entgegengesetzt zu einer Phase des externen Taktsignals;
eine Burst-Steuersignalerzeugungseinheit, welche konfiguriert ist, um das Burst-Steuersignal aus der Burst- Länge-Steuereinheit zu empfangen und ein invertiertes Burst-Steuersignal, welches eine Phase besitzt, entgegengesetzt zu einer Phase des Burst-Steuersignals und ein Testmodus-Burst-Steuersignal zu erzeugen, welches einen kurzen Puls besitzt, welcher innerhalb einer Sperrzeit des Burst-Steuersignals auftritt;
eine Burst-Ende-Steuereinheit, welche entsprechend zu einem Testmodussignal gesteuert wird, welches einen Testmodus anzeigt, wobei die Burst-Ende-Steuereinheit konfiguriert ist, ein Burst-Ende-Signal zu erzeugen, welches eine Burst-Ende-Zeit anzeigt, indem es mit dem invertierten Taktsignal synchronisiert ist und indem das invertierte Burst-Steuersignal während einer normalen Operation benutzt wird, und indem es mit dem Pulstaktsignal synchronisiert wird und wobei das Testmodus-Burst-Steuersignal während einer Testoperation benutzt wird; und
eine Voraufladesteuereinheit, welche konfiguriert ist, um eine Voraufladeoperation entsprechend dem Burst- Ende-Signal auszuführen.
eine Zustandssteuereinheit, welche konfiguriert ist, um externe Steuersignale zu empfangen und interne Befehle auszugeben;
eine Burst-Länge-Steuereinheit, welche konfiguriert ist, die internen Befehle aus der Zustandssteuereinheit zu empfangen und ein Burst-Steuersignal zum Beibehalten eines aktiven Zustandes einer Spaltenoperation für solange wie eine Burst-Länge auszugeben;
einen Taktpuffer, welcher konfiguriert ist, um ein externes Taktsignal zu empfangen und ein Pulstaktsignal, zum Erzeugen eines Pulses entsprechend einer Anstiegsflanke des externen Taktsignals und ein invertiertes Taktsignal zu erzeugen, welches eine Phase besitzt, entgegengesetzt zu einer Phase des externen Taktsignals;
eine Burst-Steuersignalerzeugungseinheit, welche konfiguriert ist, um das Burst-Steuersignal aus der Burst- Länge-Steuereinheit zu empfangen und ein invertiertes Burst-Steuersignal, welches eine Phase besitzt, entgegengesetzt zu einer Phase des Burst-Steuersignals und ein Testmodus-Burst-Steuersignal zu erzeugen, welches einen kurzen Puls besitzt, welcher innerhalb einer Sperrzeit des Burst-Steuersignals auftritt;
eine Burst-Ende-Steuereinheit, welche entsprechend zu einem Testmodussignal gesteuert wird, welches einen Testmodus anzeigt, wobei die Burst-Ende-Steuereinheit konfiguriert ist, ein Burst-Ende-Signal zu erzeugen, welches eine Burst-Ende-Zeit anzeigt, indem es mit dem invertierten Taktsignal synchronisiert ist und indem das invertierte Burst-Steuersignal während einer normalen Operation benutzt wird, und indem es mit dem Pulstaktsignal synchronisiert wird und wobei das Testmodus-Burst-Steuersignal während einer Testoperation benutzt wird; und
eine Voraufladesteuereinheit, welche konfiguriert ist, um eine Voraufladeoperation entsprechend dem Burst- Ende-Signal auszuführen.
2. Einrichtung nach Anspruch 1, wobei die
Burst-Erde-Steuereinheit ferner aufweist:
eine Vergleichseinheit, welche mit dem Pulstaktsignal synchronisiert ist und konfiguriert ist, um das invertierte Burst-Steuersignal in einem normalen Modus zu treiben und welche mit dem invertierten Taktsignal synchronisiert ist, um das Testmodus-Burst-Steuersignal in einem Testmodus entsprechend dem Testmodussignal zu treiben; und
eine Burst-Ende-Signalerzeugungseinheit, welche konfiguriert ist, um das Burst-Ende-Signal entsprechend dem Ausgangssignal aus der Vergleichseinheit auszugeben.
eine Vergleichseinheit, welche mit dem Pulstaktsignal synchronisiert ist und konfiguriert ist, um das invertierte Burst-Steuersignal in einem normalen Modus zu treiben und welche mit dem invertierten Taktsignal synchronisiert ist, um das Testmodus-Burst-Steuersignal in einem Testmodus entsprechend dem Testmodussignal zu treiben; und
eine Burst-Ende-Signalerzeugungseinheit, welche konfiguriert ist, um das Burst-Ende-Signal entsprechend dem Ausgangssignal aus der Vergleichseinheit auszugeben.
3. Einrichtung nach Anspruch 2, wobei die Vergleichseinheit
ferner aufweist:
ein erstes Übertragungsgate zum selektiven Übertragen des invertierten Burst-Steuersignals entsprechend dem Testmodussignal;
ein zweites Übertragungsgate zum selektiven Übertragen des Testmodus-Burst-Steuersignals entsprechend dem Testmodussignal;
ein drittes Übertragungsgate zum selektiven Übertragen des Pulstaktsignals entsprechend dem Testmodussignal;
ein viertes Übertragungsgate zum selektiven Übertragen des invertierten Taktsignals entsprechend dem Testmodussignal;
einen PMOS-Transistor und einen ersten NMOS-Transistor, welche jeweils Gates besitzen, welche gewöhnlich miteinander verbünden sind, um die Signale, welche selektiv von den ersten und zweiten Übertragungsgates übertragen werden, zu empfangen und welche mit ihren Drains gewöhnlich verbunden sind, wobei eine Quelle des PMOS- Transistors angeschlossen ist, um eine Versorgungsspannung zu empfangen; und
einen zweiten NMOS-Transistor, welcher ein Gate besitzt, welches angeschlossen ist, um das Signal, welches selektiv durch die dritten und vierten Übertragungsgates übertragen wird, zu empfangen, wobei dessen Drain an die Quelle des ersten NMOS-Transistors angeschlossen ist und seine Quelle mit einer Erdspannung verbunden ist.
ein erstes Übertragungsgate zum selektiven Übertragen des invertierten Burst-Steuersignals entsprechend dem Testmodussignal;
ein zweites Übertragungsgate zum selektiven Übertragen des Testmodus-Burst-Steuersignals entsprechend dem Testmodussignal;
ein drittes Übertragungsgate zum selektiven Übertragen des Pulstaktsignals entsprechend dem Testmodussignal;
ein viertes Übertragungsgate zum selektiven Übertragen des invertierten Taktsignals entsprechend dem Testmodussignal;
einen PMOS-Transistor und einen ersten NMOS-Transistor, welche jeweils Gates besitzen, welche gewöhnlich miteinander verbünden sind, um die Signale, welche selektiv von den ersten und zweiten Übertragungsgates übertragen werden, zu empfangen und welche mit ihren Drains gewöhnlich verbunden sind, wobei eine Quelle des PMOS- Transistors angeschlossen ist, um eine Versorgungsspannung zu empfangen; und
einen zweiten NMOS-Transistor, welcher ein Gate besitzt, welches angeschlossen ist, um das Signal, welches selektiv durch die dritten und vierten Übertragungsgates übertragen wird, zu empfangen, wobei dessen Drain an die Quelle des ersten NMOS-Transistors angeschlossen ist und seine Quelle mit einer Erdspannung verbunden ist.
4. Einrichtung nach Anspruch 2, wobei die
Burst-Ende-Signalerzeugungseinheit ferner aufweist:
ein Latch, welches konfiguriert ist, um das Ausgangssignal aus der Vergleichseinheit zu latchen;
eine Verzögerungseinheit zum Verzögern des Ausgangssignals aus der Latch-Einheit, um eine vorher festgelegte Zeit; und
eine Logikeinrichtung zum logischen Kombinieren des Ausgangssignals aus der Vergleichseinheit und dem Ausgangssignal aus der Verzögerungseinheit und zum Ausgeben des Burst-Ende-Signals.
ein Latch, welches konfiguriert ist, um das Ausgangssignal aus der Vergleichseinheit zu latchen;
eine Verzögerungseinheit zum Verzögern des Ausgangssignals aus der Latch-Einheit, um eine vorher festgelegte Zeit; und
eine Logikeinrichtung zum logischen Kombinieren des Ausgangssignals aus der Vergleichseinheit und dem Ausgangssignal aus der Verzögerungseinheit und zum Ausgeben des Burst-Ende-Signals.
5. Einrichtung nach Anspruch 4, wobei die
Burst-Ende-Signalerzeugungseinheit ferner aufweist, eine Schalteinheit zum
Zurücksetzen des Ausgangssignals aus den Vergleichseinheiten
auf die Erdspannung.
6. Einrichtung nach Anspruch 1, wobei die
Burst-Steuersignalerzeugungseinheit ferner aufweist:
einen Inverter, welcher konfiguriert ist, um das Burst- Steuersignal zu invertieren und das invertierte Burst- Steuersignal auszugeben;
eine Verzögerungseinheit zum Verzögern des Burst-Steuersignals um eine vorher festgelegte Zeit; und
eine Logikeinheit, welche konfiguriert ist, um logisch das Burst-Steuersignal und das Ausgangssignal aus der Verzögerungseinheit zu kombinieren und das Testmodus- Burst-Steuersignal auszugeben.
einen Inverter, welcher konfiguriert ist, um das Burst- Steuersignal zu invertieren und das invertierte Burst- Steuersignal auszugeben;
eine Verzögerungseinheit zum Verzögern des Burst-Steuersignals um eine vorher festgelegte Zeit; und
eine Logikeinheit, welche konfiguriert ist, um logisch das Burst-Steuersignal und das Ausgangssignal aus der Verzögerungseinheit zu kombinieren und das Testmodus- Burst-Steuersignal auszugeben.
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