DE102006012896B4

DE102006012896B4 - Halbleiterbauelement und Datenabtaststeuerverfahren

Info

Publication number: DE102006012896B4
Application number: DE102006012896.6A
Authority: DE
Inventors: Joung-yeal Kim; Kwang-Il Park; Sung-Hoon Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-03-14
Filing date: 2006-03-13
Publication date: 2014-05-15
Anticipated expiration: 2026-03-14
Also published as: KR100559737B1; DE102006012896A1; US20060203573A1; US7460417B2

Abstract

Halbleiterbauelement mit einer Schnittstelle von einem offenen Draintyp oder einem pseudooffenen Draintyp, gekennzeichnet durch – eine DQS-Steuerschaltung (630), welche dafür eingerichtet ist, ein Datenabtastsignal (DQS) in Reaktion auf ein Taktsignal (CLK), ein erstes DQS-Steuersignal (PTRSTDS_OR) und ein zweites DQS-Steuersignal (PTRSTDS_S) durch sequentielles Ändern eines Zustandes eines als nächstes auf einen Postambel-Bereich des Datenabtastsignals folgenden Bereichs von einem ersten logischen Zustand des Postambel-Bereichs auf einen zweiten logischen Zustand und nach einer ersten vorbestimmten Zeitspanne vom zweiten logischen Zustand auf einen hohen Impedanzzustand zu steuern, und – eine Ausgabeeinheit (670), welche dafür eingerichtet ist, das Datenabtastsignal (DQS) auszugeben.

Description

Die Erfindung betrifft ein Halbleiterbauelement mit einer Schnittstelle eines offenen Draintyps oder eines pseudooffenen Draintyps und ein Verfahren zum Steuern einer Datenabtastung desselben.
In einem fortgeschritteneren Speichersystem als einem Speichersystem mit doppelter Datenrate (DDR) wird typischerweise ein Datenabtastsignal (welches nachfolgend als Datenabtastsignal DQS bezeichnet wird) zur Eingabe/Ausgabe von Daten benutzt. Wenn ein Lesebefehl in einem dynamischen Speicher mit direktem Zugriff (DRAM) ausgeführt wird, werden mit dem Datenabtastsignal DQS synchronisierte Daten ausgegeben. Das Datenabtastsignal DQS weist einen Präambel-Bereich und einen Postambel-Bereich auf. In einem Datenausgabebereich wechselt das Datenabtastsignal DQS zwischen einem niedrigen logischen Pegel „L” und einem hohen logischen Pegel „H”.
1 zeigt in einem Zeitablaufdiagramm einen Präambel-Bereich und einen Postambel-Bereich eines Datenabtastsignals DQS in einem herkömmlichen DDR3-Speicher. Unter Bezugnahme auf 1 werden, wenn eine Spaltenadresse gemäß einem Lesebefehl READ aktiviert wird, Daten nach einer vorbestimmten Spaltenadressenabtastlatenz (CAS-Latenz CL, z. B. CL=8) gelesen. Das Datenabtastsignal DQS verbleibt während einer normalen Periode auf einem Pegel mit hoher Impedanz Hi-Z. Das Datenabtastsignal DQS weist jedoch einen Präambel-Bereich (Bereich A in 1) auf, welcher für die Länge eines Taktes vor dem Lesen der Daten einen niedrigen Pegel beibehält. Nach dem Präambel-Bereich wechselt das Datenabtastsignal DQS gemäß einem Datenlesezeitablauf. Das Datenabtastsignal DQS weist nach einem Datenlesebereich einen Postambel-Bereich (Bereich B in 1) auf und kehrt dann auf den Pegel mit hoher Impedanz Hi-Z zurück.
Für den Fall eines Halbleiterbauelements mit einer Eingabe/Ausgabeschnittstelle von einem offenen Draintyp oder einem pseudooffenen Draintyp, beispielsweise einem DDR3-Speicher, korrespondiert der Pegel hoher Impedanz Hi-Z des Datenabtastsignals DQS mit einem hohen Pegel H.
Im Postambel-Bereich des Datenabtastsignals DQS, mit welchem der Lesevorgang READ abgeschlossen wird, bleiben die Daten DQ und das Datenabtastsignal DQS auf dem Pegel mit hoher Impedanz Hi-Z und nehmen durch eine Abschlussspannung einen Pegel VDDQ an.
Zustände eines DQS-Anschlusses in einem Postambel-Bereich und einem auf den Postambel-Bereich folgenden Bereich sind in Tabelle 1 dargestellt. Tabelle 1

niedriger Bereich von CLK (Postambel-Bereich) hoher Bereich des nächsten CLK (auf den Postambel-Bereich folgender nächster Bereich)

DQS-Ausgabezustand L Hi-Z

DQS-Anschlusspegel L VDDQ
2 zeigt grafisch einen Nachschwingeffekt einer DQS-Anschlussspannung. Eine DQS-Eingabeimpedanz weist fast einen unendlichen Wert auf und es tritt eine vollständige Reflektion auf. Eine durch die obige Impedanzfehlanpassung verursachte reflektierte Welle bewirkt den Nachschwingeffekt oder eine Welligkeit der DQS-Anschlussspannung, wie aus 2 ersichtlich ist.
3 zeigt eine DQS-Ausgabeschaltung eines herkömmlichen Speicherbauelements und 4 zeigt eine DQS-Steuersignalgeneratorschaltung eines herkömmlichen Speicherbauelements. 5 zeigt ein Zeitablaufdiagramm eines Präambel-Bereichs und eines Postambel-Bereichs einer DQS-Ausgabeschaltung eines herkömmlichen Speicherbauelements.
Schaltungen, welche der in 3 dargestellten Schaltung ähnlich sind, werden zur Ausgabe eines Datenabtastsignals DQS entsprechend einem passenden Zeitablauf verwendet. Signale PTRSTDS_F und PTRSTDS_S sind DQS-Steuersignale zum Wechseln des Datenabtastsignals DQS während des Lesevorgangs des Speicherbauelements. Das Signal PTRSTDS_S kann um einen halben Takt in Bezug auf das Signal PTRSTDS_F verzögert sein.
Die DQS-Ausgabeschaltung umfasst eine erste Steuerschaltung 310, eine zweite Steuerschaltung 320, einen p-Kanal-Metall-Oxid-Halbleiter-Transistor (PMOS-Transistor) PT1 und einen n-Kanal-Metall-Oxid-Halbleiter-Transistor (NMOS-Transistor) NT1, wie aus 3 ersichtlich ist.
Unter Bezugnahme auf die 3 und 5 schaltet die erste Steuerschaltung 310 den PMOS-Transistor PT1 leitend und bewirkt, dass ein DQS-Anschluss PAD in einem hohen Zustand H ist, wenn das Signal PTRSTDS_F und ein Taktsignal CLK beide in Bereichen P12 und P14 in einem hohen Zustand sind. Die erste Steuerschaltung 310 kann realisiert werden, indem das Signal PTRSTDS_F und das Signal CLK als Eingangssignale eines UND-Gatters verwendet werden. Zusätzlich kann die erste Steuerschaltung 310 so realisiert werden, dass das Signal PTRSTDS_F während eines niedrigen Bereichs „L” des Taktsignals CLK vorabgerufen und während eines hohen Bereichs „H” des Taktsignals CLK ausgegeben werden kann.
Die zweite Steuerschaltung 320 schaltet den NMOS-Transistor NT1 leitend und bewirkt, dass der DQS-Anschluss PAD in einem niedrigen Zustand ist, wenn in Bereichen P13 und P15 das Signal PTRSTDS_F in einem hohen Zustand ist und das Taktsignal CLK in einem niedrigen Zustand ist.
Wenn die erste Steuerschaltung 310 und die zweite Steuerschaltung 320 beide nicht arbeiten, sind der NMOS-Transistor NT1 und der PMOS-Transistor PT1 beide sperrend geschaltet. Daraus resultiert, dass der Zustand des DQS-Anschlusses in Bereichen P11 und P16 den hohen Impedanzzustand Hi-Z einnimmt.
Unter Bezugnahme auf 4 wird ein DQS-Steuersignal LATENCYDS, welches einen Timingzeitpunkt zur Ausgabe von Lesedaten READ basierend auf der Latenz CL steuert, entsprechend dem Taktsignal CLK abgerufen. Das Signal LATENCYDS wird über Verzögerungsschaltungen 407 und 409 geführt, um die Signale PTRSTDS_S und PTRSTDS_F zu erzeugen.
Wenn der in 2 dargestellte Nachschwingeffekt auftritt, kann ein Problem einer Annahme von ungültigen Daten im Halbleiterspeicherbauelement auftreten, welches durch Zählen einer Anzahl von DQS-Wechseln auf die Daten zugreift. Zusätzlich kann der Nachschwingeffekt selbst einen Rauschpegel einer Steuerplatine erhöhen und eine Begrenzung einer Betriebsgeschwindigkeit insbesondere in einem Hochfrequenzbetrieb verursachen.
In der Offenlegungsschrift DE 103 41 557 A1 ist eine DQS-Postambel-Rauschunterdrückung durch Erzwingen einer minimalen Pulsbreite des Datenabtastsignals offenbart.
Als technisches Problem liegt der Erfindung die Bereitstellung eines Halbleiterbauelements der eingangs genannten Art und eines korrespondierenden Datenabtaststeuerverfahrens zugrunde, welche in der Lage sind, die obengenannten Unzulänglichkeiten des Standes der Technik zu reduzieren oder zu vermeiden und insbesondere eine Reduzierung oder Entfernung eines Nachschwingeffekts zu ermöglichen, welcher in einem Postambel-Bereich eines Datenabtastsignals auftritt.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Patentanspruchs 1 und eines Verfahrens zum Steuern einer Datenabtastung in einem Halbleiterbauelement mit den Merkmalen des Patentanspruchs 16. Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Patentansprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Zeitablaufdiagramm zur Darstellung eines Präambel-Bereichs und eines Postambel-Bereichs einer Datenabtastung in einem herkömmlichen Speicher mit doppelter Datenrate 3 (DDR3-Speicher),
2 eine graphische Darstellung eines Nachschwingeffekts, welcher in einem herkömmlichen DDR3-Speicher auftreten kann,
3 ein Blockdiagramm einer DQS-Ausgabeschaltung eines herkömmlichen Speicherbauelements,
4 ein Blockdiagramm einer DQS-Steuersignalgeneratorschaltung eines herkömmlichen Speicherbauelements,
5 ein Zeitablaufdiagramm zur Darstellung eines Präambel-Bereichs und eines Postambel-Bereichs einer DQS-Ausgabeschaltung eines herkömmlichen Speicherbauelements,
6 ein Blockdiagramm einer DQS-Ausgabeschaltung gemäß der Erfindung,
7 ein Schaltbild einer ersten DQS-Steuerschaltungseinheit aus 6 gemäß der Erfindung,
8 ein Schaltbild einer anderen ersten DQS-Steuerschaltungseinheit aus 6 gemäß der Erfindung,
9 ein Schaltbild einer zweiten DQS-Steuerschaltungseinheit aus 6 gemäß der Erfindung,
10 ein Schaltbild einer DQS-Steuersignalgeneratorschaltung aus 6 gemäß der Erfindung,
11 ein Schaltbild einer anderen DQS-Steuersignalgeneratorschaltung aus 6 gemäß der Erfindung,
12 ein Zeitablaufdiagramm zur Darstellung eines Präambel-Bereichs und eines Postambel-Bereichs einer DQS-Ausgabeschaltung aus 6 gemäß der Erfindung,
13 ein Schaltbild einer anderen DQS-Steuersignalgeneratorschaltung aus 6 gemäß der Erfindung und
14 ein Zeitablaufdiagramm zur Darstellung eines Präambel-Bereichs und eines Postambel-Bereichs einer anderen Realisierung der DQS-Ausgabeschaltung aus 6 gemäß der Erfindung.
Die Erfindung wird nachfolgend unter Bezugnahme auf die zugehörigen Zeichnungen 6 bis 14, welche Ausführungsbeispiele der Erfindung zeigen, detaillierter beschrieben. Es versteht sich, dass ein Element direkt „auf” oder „mit” einem anderen Element oder über Zwischenelemente auf oder mit einem anderen Element angeordnet bzw. gekoppelt sein kann, wenn in der Beschreibung angegeben wird, dass es „auf” bzw. „mit” dem anderen Element „angeordnet” bzw. „verbunden” oder „gekoppelt” ist. Im Gegensatz dazu sind keine Zwischenelemente vorhanden, wenn von einem Element gesagt wird, dass es „direkt auf”, „direkt verbunden” bzw. „direkt gekoppelt” mit einem anderen Element ist. Gleiche Bezugszeichen bezeichnen durchgehend gleiche Elemente. Zudem sei angemerkt, dass in einigen alternativen Ausführungsformen die Funktionen bzw. Aktionen, welche in den Blöcken angegeben sind, in einer anderen Reihenfolge auftreten können als in den Flussdiagrammen angegeben. So können beispielsweise zwei aufeinanderfolgend gezeigte Blöcke in Abhängigkeit von der Funktion bzw. den Aktionen in Wirklichkeit praktisch gleichzeitig oder in manchen Fällen in umgekehrter Reihenfolge ausgeführt werden.

Gemäß korrespondierenden Ausführungsformen der Erfindung wird ein niedriger Zustand „L” eines Postambel-Bereichs eines Datenabtastsignals DQS nicht direkt in einen hohen Impedanzzustand Hi-Z geändert, sondern sequentiell auf einen hohen Zustand H und dann in den hohen Impedanzzustand Hi-Z geändert, so dass ein Nachschwingeffekt eines DQS-Anschlusses beseitigt oder reduziert werden kann. Tabelle 2

	niedriger Bereich von CLK (Postambel-Bereich)	hoher Bereich des nächsten CLK (auf den Postambel-Bereich folgender Bereich)	niedriger Bereich des nächsten CLK (auf den Postambel-Bereich folgender Bereich)
DQS-Ausgabezust.	L	H (VDDQ)	Hi-Z
Pegel DQS-Anschluss	L	VDDQ	VDDQ

Tabelle 2 zeigt einen Zustand des DQS-Anschlusses im Postambel-Bereich des Datenabtastsignal DQS und in einem auf den Postambel-Bereich folgenden Bereich gemäß der Erfindung.
Wie oben ausgeführt, wird, wenn der niedrige Zustand des Postambel-Bereichs des Datenabtastsignals DQS nicht direkt in den hohen Impedanzzustand Hi-Z geändert, sondern sequentiell auf den hohen Zustand H und dann auf den hohen Impedanzzustand Hi-Z geändert wird, eine Impedanzanpassungsbedingung beibehalten, während das Datenabtastsignal DQS vom niedrigen Zustand L auf den hohen Zustand H wechselt, so dass der Nachschwingeffekt nicht auftritt.
6 zeigt eine DQS-Ausgabeschaltung gemäß der Erfindung. Die 7 und 8 zeigen jeweils eine erste DQS-Steuerschaltungseinheit aus 6 gemäß der Erfindung. 9 zeigt eine zweite DQS-Steuerschaltungseinheit aus 6 gemäß der Erfindung. Die 10 und 11 zeigen jeweils eine DQS-Steuersignalgeneratorschaltung aus 6 gemäß der Erfindung. 12 zeigt einen Präambel-Bereich und einen Postambel-Bereich einer DQS-Ausgabeschaltung gemäß der Erfindung.
Unter Bezugnahme auf 6 umfasst die DQS-Ausgabeschaltung eine DQS-Steuersignalgeneratorschaltung 610, eine DQS-Steuerschaltung 630 und eine Ausgabeeinheit. Die DQS-Steuerschaltung 630 umfasst eine erste DQS-Steuerschaltung 632 und eine zweite DQS-Steuerschaltung 634. Die Ausgabeeinheit 670 umfasst einen PMOS-Transistor PT11 und einen NMOS-Transistor NT11.
Die DQS-Steuersignalgeneratorschaltung 610 erzeugt ein erstes DQS-Steuersignal PTRSTDS_OR und ein zweites DQS-Steuersignal PTRSTDS_S in Reaktion auf ein drittes DQS-Steuersignal LATENTCYDS, ein Taktsignal CLK und ein invertiertes Taktsignal CLKB. Alternativ kann die DQS-Steuersignalgeneratorschaltung 610 das erste DQS-Steuersignal PTRSTDS_OR und das zweite DQS-Steuersignal PTRSTDS_S durch Erzeugen des invertierten Taktsignals CLKB innerhalb der DQS-Steuerschaltung selbst unter Verwendung des Taktsignals CLK generieren. Das Signal LATENTCYDS ist ein DQS-Steuersignal, welches einen Ausgabezeitablauf von Lesedaten READ gemäß einer Spaltenadressenabtastlatenz (CL) steuert. Das erste DQS-Steuersignal PTRSTDS_OR und das zweite DQS-Steuersignal PTRSTDS_S sind DQS-Steuersignale, welche zum Wechseln des Datenabtastsignals DQS während eines Lesevorgangs READ verwendet werden. Das zweite DQS-Steuersignal PTRSTDS_S kann beispielsweise um eine halbe Periode des Taktsignals CLK in Bezug auf das zweite DQS-Steuersignal PTRSTDS_S verzögert sein.
Die erste DQS-Steuerschaltung 632 arbeitet in Reaktion auf das erste DQS-Steuersignal PTRSTDS_OR und das Taktsignal CLK, so dass ein als nächstes auf den Postambel-Bereich des Datenabtastsignals DQS folgender Bereich über einen DQS-Anschluss der Ausgabeeinheit 670 in einem zweiten logischen Zustand gehalten wird, z. B. auf einem hohen Pegel, wie in Bereichen P22, P24 und P26 in 12 gezeigt. Insbesondere schaltet die erste DQS-Steuerschaltung 632, wenn das erste DQS-Steuersignal PTRSTDS_OR in einem aktivierten Zustand ist, z. B. auf einem hohen Pegel, und das Taktsignal CLK in einem aktivierten Zustand ist, z. B. auf einem hohen Pegel, den PMOS-Transistor PT11 der Ausgabeeinheit 670 leitend, um während des auf den Postambel-Bereich des Datenabtastsignals DQS nächstfolgenden Bereich über den DQS-Anschluss der Ausgabeeinheit 670 den zweiten logischen Pegel zu halten, z. B. einen hohen Pegel.
Die erste DQS-Steuerschaltung 632 kann durch Verwendung eines NAND-Gatters realisiert werden. Unter Bezugnahme auf 7 führt die erste DQS-Steuerschaltung 632 eine NAND-Verknüpfung des ersten DQS-Steuersignals PTRSTDS_OR und des Taktsignals CLK aus, welche in das NAND-Gatter eingegeben werden, und stellt ein Ergebnis der NAND-Verknüpfung einem Gate des PMOS-Transistors PT11 der Ausgabeeinheit 670 zur Verfügung.
Zusätzlich kann die erste DQS-Steuerschaltung 632 für einen Hochfrequenzbetrieb das erste DQS-Steuersignal PTRSTDS_OR während eines niedrigen Bereichs des Taktsignals CLK abrufen und das Ergebnis der NAND-Verknüpfung dem Gate des Transistors PT11 der Ausgabeeinheit 670 während eines hohen Bereichs des Taktsignals CLK zur Verfügung stellen.
Unter Bezugnahme auf 8 kann die erste DQS-Steuerschaltung 632 das erste DQS-Steuersignal PTRSTDS_OR während eines niedrigen Bereichs des Taktsignals CLK unter Verwendung eines Übertragungsgatters abrufen und durch Empfangen von Ergebnissen des abgerufenen Signals und des Taktsignals CLK als Eingaben des NAND-Gatters das Ergebnis der NAND-Verknüpfung während eines hohen Bereichs des Taktsignals CLK dem Gate des Transistors PT11 der Ausgabeeinheit 670 zur Verfügung stellen.
Unter erneuter Bezugnahme auf 6 arbeitet die zweite DQS-Steuerschaltung 634 in Reaktion auf das zweite DQS-Steuersignal PTRSTDS_S und das Taktsignal CLK, so dass der Postambel-Bereich des Datenabtastsignals DQS über den DQS-Anschluss der Ausgabeeinheit 670 in einem ersten logischen Zustand gehalten wird, z. B. auf einem niedrigen Pegel. Insbesondere schaltet die zweite DQS-Steuerschaltung 634, wenn das zweite DQS-Steuersignal PTRSTDS_S in einem aktivierten Zustand ist, z. B. auf einem hohen Pegel, und das Taktsignal CLK in einem inaktiven Zustand ist, z. B. auf einem niedrigen Pegel, wie in Bereichen P23 und 25 in 12 gezeigt, den PMOS-Transistor PT11 der Ausgabeeinheit 670 leitend, um über den DQS-Anschluss der Ausgabeeinheit 670 den ersten logischen Pegel, z. B. einen niedrigen Pegel, des Postambel-Bereichs des Datenabtastsignals DQS aufrechtzuerhalten.
Die zweite DQS-Steuerschaltung 634 kann durch Verwendung eines UND-Gatters realisiert werden. Unter Bezugnahme auf 9 führt die zweite DQS-Steuerschaltung 634 eine UND-Verknüpfung des zweiten DQS-Steuersignals PTRSTDS_S und des invertierten Taktsignals CLKB aus, welche in das UND-Gatter eingegeben werden, und stellt ein Ergebnis der UND-Verknüpfung einem Gate des NMOS-Transistors NT11 der Ausgabeeinheit 670 zur Verfügung.
Unter erneuter Bezugnahme auf 6 umfasst die Ausgabeeinheit 670 den mit einer ersten Versorgungsspannung VDDQ gekoppelten PMOS-Transistor PT11 und den mit einer zweiten Versorgungsspannung VSSQ gekoppelten NMOS-Transistor NT11. Das Datenabtastsignal DQS wird über eine Drain des NMOS-Transistors NT11 ausgegeben.
Unter Bezugnahme auf 10 umfasst die DQS-Steuersignalgeneratorschaltung 610A eine Mehrzahl von Zwischenspeichern 1001, 1002 und 1003, Verzögerungsschaltungen 1005 und 1007 und ein ODER-Gatter 1009.
Das DQS-Steuersignal LATENTCYDS wird durch die Zwischenspeicher 1001, 1002 und 1003 in Reaktion auf das Taktsignal CLK und das invertierte Taktsignal CLKB zwischengespeichert. Das zweite DQS-Steuersignal PTRSTDS_S wird durch Verzögern einer Ausgabe des Zwischenspeichers 1003 um eine erste Verzögerungszeit durch eine erste Verzögerungsschaltung 1005 erzeugt. Die Zwischenspeicher 1001, 1002 und 1003 können so betrieben werden, dass sie jeweils eine Verzögerung von einer halben Periode des Taktsignals CLK bewirken.
Zusätzlich wird das DQS-Steuersignal LATENTCYDS durch die Zwischenspeicher 1001 und 1002 in Reaktion auf das Taktsignal CLK und das invertierte Taktsignal CLKB zwischengespeichert. Ein viertes DQS-Steuersignal PTRSTDS_F wird durch Verzögern einer Ausgabe des Zwischenspeichers 1002 um eine zweite Verzögerungszeit durch eine zweite Verzögerungsschaltung 1007 erzeugt. Die erste Verzögerungszeit und die zweite Verzögerungszeit sind im Wesentlichen gleich. Der Zwischenspeicher 1003 bewirkt eine Verzögerung von einer halben Periode des Taktsignals CLK, so dass das zweite DQS-Steuersignal PTRSTDS_S um eine halbe Periode des Taktsignals CLK in Bezug auf das vierte DQS-Steuersignal PTRSTDS_F verzögert ist.
Das ODER-Gatter 1009 erzeugt das erste DQS-Steuersignal PTRSTDS_OR durch Ausführen einer ODER-Verknüpfung des zweiten DQS-Steuersignals PTRSTDS_S und des vierten DQS-Steuersignals PTRSTDS_F.
Entsprechend einer anderen, in 11 dargestellten Ausführungsform der Erfindung kann ein ODER-Gatter vor einer ersten Verzögerungsschaltung und einer zweiten Verzögerungsschaltung platziert sein. Unter Bezugnahme auf 11 umfasst die DQS-Steuersignalgeneratorschaltung 6108 bei dieser Realisierung eine Mehrzahl von Zwischenspeichern 1101, 1102 und 1103, Verzögerungsschaltungen 1105 und 1107 und ein ODER-Gatter 1109.
Das DQS-Steuersignal LATENTCYDS wird durch die Zwischenspeicher 1101, 1102 und 1103 in Reaktion auf das Taktsignal CLK und das invertierte Taktsignal CLKB zwischengespeichert. Die Zwischenspeicher 1101, 1102 und 1103 können betrieben werden, um jeweils eine Verzögerung von einer halben Periode des Taktsignals CLK zu bewirken.
Das zweite DQS-Steuersignal PTRSTDS_S wird durch Verzögern einer Ausgabe des Zwischenspeichers 1103 um eine erste Verzögerungszeit durch eine erste Verzögerungsschaltung 1105 erzeugt.
Das ODER-Gatter 1109 führt eine ODER-Verknüpfung mit einer Ausgabe des Zwischenspeichers 1102 und einer Ausgabe des Zwischenspeichers 1103 aus. Die zweite Verzögerungsschaltung 1107 erzeugt das erste DQS-Steuersignal PTRSTDS_OR durch Verzögern einer Ausgabe des ODER-Gatters 1109 um eine dritte Verzögerungszeit.
Unter Bezugnahme auf 12 wird nach einem Bereich P21 eines Zustands mit hoher Impedanz Hi-Z, wenn das erste DQS-Steuersignal PTRSTDS_OR und das Taktsignal CLK einen hohen Pegel aufweisen, der PMOS-Transistor PT11 aus 6 leitend geschaltet und eine DQS-Ausgabe am DQS-Anschluss PAD weist in einem Präambel-Bereich P22 des Datenabtastsignals DQS einen hohen Pegel H auf. Wenn das zweite DQS-Steuersignal PTRSTDS_S einen hohen Pegel aufweist und das Taktsignal CLK einen niedrigen Pegel aufweist, wird der NMOS-Transistor NT11 aus 6 leitend geschaltet und die DQS-Ausgabe am DQS-Anschluss PAD weist in einem Bereich P23 einen niedrigen Pegel L auf.
Nach den Präambel-Bereichen P22 und P23 weist die DQS-Ausgabe im Datenausgabebereich P24 einen hohen Pegel H auf, wenn das erste DQS-Steuersignal PTRSTDS_OR und das Taktsignal CLK einen hohen Pegel aufweisen. Nach dem Datenausgabebereich P24 weist die DQS-Ausgabe in einem Postambel-Bereich P25 einen niedrigen Pegel L auf, wenn das zweite DQS-Steuersignal PTRSTDS_S einen hohen Pegel aufweist und das Taktsignal CLK einen niedrigen Pegel aufweist.
Nach dem Postambel-Bereich P25 kann die DQS-Ausgabe, wenn das Signal CLK einen hohen Pegel aufweist, in einem auf den Postambel-Bereich 25 nächstfolgenden Bereich P26 einen hohen Pegel H anstatt eines hohen Impedanzzustands Hi-Z aufweisen, indem bewirkt wird, dass das erste DQS-Steuersignal PTRSTDS_OR einen hohen Pegel aufweist.
Als nächstes werden, wenn das erste DQS-Steuersignal PTRSTDS_OR und das zweite DQS-Steuersignal PTRSTDS_S einen niedrigen Pegel aufweisen und die erste DQS-Steuerschaltung 632 und die zweite DQS-Steuerschaltung 634 nicht arbeiten, der PMOS-Transistor PT11 und der NMOS-Transistor NT11 sperrend geschaltet und die DQS-Ausgabe am DQS-Anschluss PAD weist in einem Bereich P27 einen hohen Impedanzzustand Hi-Z auf.
13 zeigt eine DQS-Steuersignalgeneratorschaltung aus 6 gemäß einer anderen Ausführung der Erfindung. Unter Bezugnahme auf 11 umfasst die DQS-Steuersignalgeneratorschaltung 610C eine Mehrzahl von Zwischenspeichern 1301, 1302, 1303 und 1306, Verzögerungsschaltungen 1305 und 1307 und ein ODER-Gatter 1309.
Das DQS-Steuersignal LATENTCYDS wird durch die Zwischenspeicher 1301, 1302 und 1303 in Reaktion auf das Taktsignal CLK und das invertierte Taktsignal CLKB zwischengespeichert. Das zweite DQS-Steuersignal PTRSTDS_S wird durch Verzögern einer Ausgabe des Zwischenspeichers 1303 um eine erste Verzögerungszeit durch eine erste Verzögerungsschaltung 1305 erzeugt. Die Zwischenspeicher 1301, 1302 und 1303 können betrieben werden, um jeweils eine Verzögerung von einer halben Periode des Taktsignals CLK zu bewirken.
Das ODER-Gatter 1309 führt eine ODER-Verknüpfung einer Ausgabe des Zwischenspeichers 1301 und einer Ausgabe des Zwischenspeichers 1303 aus. Eine Ausgabe des ODER-Gatters 1309 wird durch den Zwischenspeicher 1306 zwischengespeichert. Das erste DQS-Steuersignal PTRSTDS_OR wird durch Verzögern einer Ausgabe des Zwischenspeichers 1306 um eine vierte Verzögerungszeit durch eine vierte Verzögerungsschaltung 1307 erzeugt. Die vierte Verzögerungszeit und die erste Verzögerungszeit sind im Wesentlichen gleich. Der Zwischenspeicher 1306 bewirkt eine Verzögerung von einer halben Periode des Taktsignals CLK, so dass das erste DQS-Steuersignal PTRSTDS_OR um eine halbe Periode des Taktsignals CLK in Bezug auf das zweite DQS-Steuersignal PTRSTDS_S verzögert ist.
Ein Betrieb mit einer hohen Frequenz kann unter Verwendung des Zwischenspeichers 1306 durch Steuern einer Länge eines Bereichs ermöglicht werden, in welchem das erste DQS-Steuersignal PTRSTDS_OR einen aktivierten Pegel aufweist.
14 zeigt ein Zeitablaufdiagramm eines Präambel-Bereichs und eines Postambel-Bereichs für eine andere Realisierung der DQS-Ausgabeschaltung aus 6 gemäß der Erfindung. Wenn 14 mit 12 verglichen wird, sind die Präambel-Bereiche P22 und P23, der Datenausgabebereich P24 und der Postambel-Bereich P25 jeweils gleich. Ein Bereich 36 mit einem hohen Pegel, welcher vor einem Bereich 37 mit einem hohen Impedanzzustand Hi-Z liegt, ist jedoch im Vergleich mit dem Bereich P26 aus 12 verlängert. Das bedeutet, dass die Länge des Bereichs mit hohem Pegel des ersten DQS-Steuersignals PTRSTDS_OR durch die Benutzung des Zwischenspeichers 1306 erhöht werden kann.
Gemäß korrespondierenden Ausführungsformen der Erfindung wird ein niedriger Pegel L eines Postambel-Bereichs eines Datenabtastsignals DQS nicht direkt in einen hohen Impedanzzustand Hi-Z verändert, sondern sequentiell in einen hohen Zustand H verändert und dann in den hohen Impedanzzustand Hi-Z verändert, so dass ein Nachschwingeffekt eines DQS-Anschlusses beseitigt oder reduziert werden kann. Dadurch kann ein Nachschwingeffekt, welcher in einem Postambel-Bereich des Datenabtastsignals DQS auftritt, reduziert werden, wodurch ein stabiles Datenabtastsignal zur Verfügung gestellt wird.
Zusätzlich kann ein Betrieb mit einer hohen Frequenz durch Steuern einer Bereichslänge korrespondierend mit einem hohen Pegel vor einem hohen Impedanzpegel in einem auf einen Postambel-Bereich des Datenabtastsignals DQS folgenden nächsten Bereich ausgeführt werden.

Claims

Halbleiterbauelement mit einer Schnittstelle von einem offenen Draintyp oder einem pseudooffenen Draintyp, gekennzeichnet durch – eine DQS-Steuerschaltung (630), welche dafür eingerichtet ist, ein Datenabtastsignal (DQS) in Reaktion auf ein Taktsignal (CLK), ein erstes DQS-Steuersignal (PTRSTDS_OR) und ein zweites DQS-Steuersignal (PTRSTDS_S) durch sequentielles Ändern eines Zustandes eines als nächstes auf einen Postambel-Bereich des Datenabtastsignals folgenden Bereichs von einem ersten logischen Zustand des Postambel-Bereichs auf einen zweiten logischen Zustand und nach einer ersten vorbestimmten Zeitspanne vom zweiten logischen Zustand auf einen hohen Impedanzzustand zu steuern, und – eine Ausgabeeinheit (670), welche dafür eingerichtet ist, das Datenabtastsignal (DQS) auszugeben.
Halbleiterbauelement nach Anspruch 1, das des Weiteren eine Datenabtaststeuersignalgeneratorschaltung (610) umfasst, die dafür eingerichtet ist, das erste DQS-Steuersignal und das zweite DQS-Steuersignal zu erzeugen.
Halbleiterbauelement nach Anspruch 1 oder 2, wobei das erste DQS-Steuersignal für eine zweite vorbestimmte Zeitspanne aktiviert ist, während das Taktsignal während des als nächstes auf den Postambel-Bereich folgenden Bereichs aktiviert ist.
Halbleiterbauelement nach Anspruch 2 oder 3, wobei die Datenabtaststeuersignalgeneratorschaltung (610) dafür eingerichtet ist, das zweite DQS-Steuersignal durch Zwischenspeichern eines dritten DQS-Steuersignals (LATENCYDS) in Reaktion auf das Taktsignal (CLK) und ein invertiertes Taktsignal (CLKB), welches in Bezug auf das Taktsignal eine invertierte Phase aufweist, und durch anschließendes Verzögern des dritten DQS-Steuersignals um eine erste Verzögerungszeit zu erzeugen.
Halbleiterbauelement nach Anspruch 4, wobei das erste DQS-Steuersignal durch Ausführen einer ODER-Verknüpfung oder einer UND-Verknüpfung des dritten DQS-Steuersignals und eines vierten DQS-Steuersignals (PTRSTDS_F) erzeugt wird, wobei das vierte DQS-Steuersignal durch Zwischenspeichern des dritten DQS-Steuersignals und durch Verzögern des dritten DQS-Steuersignals um eine zweite Verzögerungszeit erzeugt wird.
Halbleiterbauelement nach einem der Ansprüche 1 bis 5, wobei die erste vorbestimmte Zeitspanne mit einer halben Periode des Taktsignals korrespondiert oder größer als eine halbe Periode des Taktsignals ist.
Halbleiterbauelement nach einem der Ansprüche 4 bis 6, wobei die Datenabtaststeuersignalgeneratorschaltung (610) folgende Elemente umfasst: – einen ersten Zwischenspeicher (1001), welcher konfiguriert ist, um das dritte DQS-Steuersignal zwischenzuspeichern, – einen zweiten Zwischenspeicher (1002), welcher konfiguriert ist, um eine Ausgabe des ersten Zwischenspeichers zwischenzuspeichern, – einen dritten Zwischenspeicher (1003), welcher konfiguriert ist, um eine Ausgabe des zweiten Zwischenspeichers zwischenzuspeichern, und – eine erste Verzögerungsschaltung (1005), welche konfiguriert ist, um eine Ausgabe des dritten Zwischenspeichers um die erste Verzögerungszeit zu verzögern, um das zweite DQS-Steuersignal auszugeben.
Halbleiterbauelement nach Anspruch 7, wobei die Datenabtaststeuersignalgeneratorschaltung (610A) weiter folgende Elemente umfasst: – eine zweite Verzögerungsschaltung (1007), welche konfiguriert ist, um die Ausgabe des zweiten Zwischenspeichers um eine zweite Verzögerungszeit zu verzögern, um ein viertes DQS-Steuersignal auszugeben, und – ein ODER-Gatter (1009), welches eine ODER-Verknüpfung des dritten DQS-Steuersignals und des vierten DQS-Steuersignals ausführt, um das erste DQS-Steuersignal auszugeben.
Halbleiterbauelement nach Anspruch 7, wobei die Datenabtaststeuersignalgeneratorschaltung (610B) weiter folgende Elemente umfasst: – ein ODER-Gatter (1109), welches eine ODER-Verknüpfung der Ausgabe des zweiten Zwischenspeichers und der Ausgabe des dritten Zwischenspeichers ausführt, und – eine zweite Verzögerungsschaltung (1107), welche konfiguriert ist, um eine Ausgabe des ODER-Gatters um eine zweite Verzögerungszeit zu verzögern, um das erste DQS-Steuersignal auszugeben.
Halbleiterbauelement nach Anspruch 7, wobei die Datenabtaststeuersignalgeneratorschaltung (610C) weiter folgende Elemente umfasst: – ein ODER-Gatter (1309), welches eine ODER-Verknüpfung der Ausgabe des ersten Zwischenspeichers und der Ausgabe des dritten Zwischenspeichers ausführt, – einen vierten Zwischenspeicher (1306), welcher konfiguriert ist, um eine Ausgabe des ODER-Gatters zwischenzuspeichern, und – eine zweite Verzögerungsschaltung (1307), welche konfiguriert ist, um eine Ausgabe des vierten Zwischenspeichers um eine zweite Verzögerungszeit zu verzögern, um das erste DQS-Steuersignal auszugeben.
Halbleiterbauelement nach einem der Ansprüche 1 bis 10, wobei die DQS-Steuerschaltung (630) folgende Elemente umfasst: – eine erste DQS-Steuerschaltungseinheit (632), welche konfiguriert ist, um den zweiten logischen Zustand des Postambel-Bereichs des Datenabtastsignals aufrechtzuerhalten, während das erste DQS-Steuersignal und das Taktsignal beide aktiviert sind, und – eine zweite DQS-Steuerschaltungseinheit (634), welche konfiguriert ist, um den ersten logischen Zustand des Postambel-Bereichs des Datenabtastsignals aufrechtzuerhalten, während das zweite DQS-Steuersignal aktiviert ist und das Taktsignal nicht aktiviert ist.
Halbleiterbauelement nach Anspruch 11, wobei die erste DQS-Steuerschaltungseinheit (632) ein NAND-Gatter umfasst, welches ausgeführt ist, um eine NAND-Verknüpfung des ersten DQS-Steuersignals (PTRSTDS_OR) und des Taktsignals (CLK) auszuführen.
Halbleiterbauelement nach Anspruch 11, wobei die erste DQS-Steuerschaltungseinheit (632) folgende Elemente umfasst: – ein Übertragungsgatter, welches konfiguriert ist, um das erste DQS-Steuersignal (PTRSTDS_OR) in Reaktion auf ein invertiertes Taktsignal zu übertragen, welches in Bezug auf das Taktsignal eine invertierte Phase aufweist, und – ein NAND-Gatter, welches ausgeführt ist, um eine NAND-Verknüpfung des Taktsignals (CLK) und einer Ausgabe des Übertragungsgatters auszuführen.
Halbleiterbauelement nach einem der Ansprüche 11 bis 13, wobei die zweite DQS-Steuerschaltungseinheit (634) ein UND-Gatter umfasst, welches ausgeführt ist, um eine UND-Verknüpfung des zweiten DQS-Steuersignals (PTRSTDS_S) und eines invertierten Taktsignals (CLKB) auszuführen, welches in Bezug auf das Taktsignal eine invertierte Phase aufweist.
Halbleiterbauelement nach einem der Ansprüche 1 bis 14, wobei das Halbleiterbauelement ein Speicherbauelement ist, vorzugsweise ein Speicherbauelement mit einer doppelten Datenrate 3 (DDR3).
Verfahren zum Steuern einer Datenabtastung in einem Halbleiterbauelement mit einer Schnittstelle von einem offenen Draintyp oder einem pseudooffenen Draintyp, gekennzeichnet durch folgende Schritte: – Erzeugen eines ersten DQS-Steuersignals (PTRSTDS_OR), das für eine zweite vorbestimmte Zeitspanne aktiviert ist, während ein Taktsignal (CLK) während eines als nächstes auf einen Postambel-Bereich eines Datenabtastsignals (DQS) folgenden Bereichs aktiviert ist, – Erzeugen eines zweiten DQS-Steuersignals (PTRSTDS_S), – Ändern eines Zustands des als nächstes auf den Postambel-Bereich des Datenabtastsignals folgenden Bereichs von einem ersten logischen Zustand des Postambel-Bereichs auf einen zweiten logischen Zustand in Reaktion auf das Taktsignal (CLK), das erste DQS-Steuersignal (PTRSTDS_OR) und das zweite DQS-Steuersignal (PTRSTDS_S), und – Ändern des Zustands des als nächstes auf den Postambel-Bereich des Datenabtastsignals folgenden Bereichs nach einer ersten vorbestimmten Zeitspanne vom zweiten logischen Zustand auf einen hohen Impedanzzustand.
Verfahren nach Anspruch 16, wobei das zweite DQS-Steuersignal durch Zwischenspeichern eines dritten DQS-Steuersignals (LATENCYDS) in Reaktion auf das Taktsignal (CLK) und ein invertiertes Taktsignal (CLKB), welches in Bezug auf das Taktsignal eine invertierte Phase aufweist, und durch anschließendes Verzögern des dritten DQS-Steuersignals um eine erste Verzögerungszeit erzeugt wird.
Verfahren nach Anspruch 16 oder 17, wobei das erste DQS-Steuersignal durch Ausführen einer ODER-Verknüpfung oder einer UND-Verknüpfung des dritten DQS-Steuersignals (LATENCYDS) und eines vierten DQS-Steuersignals (PTRSTDS_F) erzeugt wird, wobei das vierte DQS-Steuersignal durch Zwischenspeichern des dritten DQS-Steuersignals und durch Verzögern des dritten DQS-Steuersignals um eine zweite Verzögerungszeit erzeugt wird.