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Bereich der
Erfindung
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Die
vorliegende Erfindung betrifft eine Verzögerungsregelkreis- (DLL-) Vorrichtung,
und insbesondere eine DLL-Vorrichtung, welche ein internes Taktsignal
mit einem externen Taktsignal synchronisiert.
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Im
Allgemeinen wird ein Taktsignal eines Systems oder eines Schaltkreises
als ein Bezug zur Synchronisation einer Ausführung von Zeitmessung bzw.
Zeitablauf und Sicherstellung eines fehlerfreien Hochgeschwindigkeitsvorgangs
verwendet. Wenn ein externes Taktsignal eines externen Schaltkreises in
einem internen Schaltkreis benutzt wird, wird von einem internen
Schaltkreis ein Taktsignalversatz erzeugt, da es eine Zeitlücke zwischen
dem externen Taktsignal und dem internen Taktsignal gibt. Ein Verzögerungsregelkreis
(hiernach als ein DLL bezeichnet) kompensiert den Taktsignalversatz
zum Ausgleich einer Phase des internen Taktsignals zu der des externen
Taktsignals.
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Zusätzlich wird
die DLL allgemein gesagt in einer synchronen Halbleiterspeichervorrichtung
mit einem synchronen dynamischen Speicher mit wahlfreiem Zugriff
und doppelter Datenrate (DDR SDRAM) benutzt, da sie einen Vorteil
aufweist, indem sie durch eine Störung weniger beeinflusst wird
als im Vergleich dazu ein Phasenregelkreis (im Weiteren als PLL
bezeichnet). Unter verschiedenen Ausführungen der DLL ist eine durch
Register gesteuerte DLL am meisten in Verwendung.
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Die
DLL in einer synchronen Halbleiterspeichervorrichtung synchronisiert
eine Datenausgabe mit dem externen Taktsignal durch Vorherbetrachtung
einer negativen Verzögerung
nach Empfang des externen Taktsignals und Kompensation eines Verzögerungswertes
von Daten- und Taktsignalpfaden.
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In
letzter Zeit wurde die DLL beständig
weiterentwickelt, um einen Jitter bzw. Flackern zu eliminieren,
indem eine minimale variable Verzögerungszeit tUD reduziert wird.
Insbesondere ist die DLL zur Reduzierung der minimalen variablen
Verzögerungszeit
tUD mit einer Grobverzögerungsleitung
und einer Feinverzögerungsleitung
vorgesehen.
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1 ist ein Blockdiagramm,
welches eine herkömmliche
DLL mit hierarchischen Verzögerungsleitungsblocks
in einer herkömmlichen
Halbleiterspeichervorrichtung darstellt.
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Wie
gezeigt beinhaltet die herkömmliche DLL
einen Taktpuffer 100, einen ersten und zweiten Phasenvergleicher 140 und 160,
einen Grobverzögerungsleitungsblock 110,
ein Grobverzögerungssteuergerät 150,
einen Feinverzögerungsleitungsblock 120,
ein Feinverzögerungssteuergerät 170,
einen Verzögerungsmodellierblock 170 und
einen DLL-Treiber 180.
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Der
Taktpuffer 100 empfängt
ein externes Taktsignal CLK, um das eingegebene externe Taktsignal
als ein internes Taktsignal iclk an den Grobverzögerungsleitungsblock 110 auszugeben.
Der Grobverzögerungsleitungsblock 110 empfängt und
verzögert
das interne Taktsignal iclk, um so ein grob verzögertes internes Taktsignal
cd_clk auszugeben. Das grob verzögerte
interne Taktsignal cd_clk wird in den Feinverzögerungsleitungsblock 120 eingegeben.
Der Feinverzögerungsleitungsblock 120 verzögert das grob
verzögerte
Taktsignal cd_clk, um ein fein verzögertes Taktsignal fd_clk an
den DLL-Treiber 180 und den Verzögerungsmodellierblock 170 auszugeben. Der
DLL-Treiber 180 dient zur Pufferung des fein verzögerten Taktsignals
fd_clk, um damit ein DLL-Taktsignal dll_clk zu erzeugen.
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Zusätzlich schätzt der,
der eine Art Kopieschaltkreis ist, einen Verzögerungsbetrag ein, welcher
erzeugt wird, wenn das interne Taktsignal INTCLK2 zu einem Dateneingabe/ausgabeanschluss
(DQ-Anschluss) läuft,
das bedeutet, dass heißt
ein aktueller Takt- oder Datenpfad. Dann verzögert der Verzögerungsmodellierblock 170 das
fein verzögerte
Taktsignal fd_clk um den Verzögerungsbetrag,
um auf diese Weise ein Rückkopplungssignal fb_clk
zu erzeugen.
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Das
Rückkopplungssignal
fb_clk wird in den ersten und zweiten Phasenvergleicher 140 und 160 eingegeben.
Der erste Phasenvergleicher 140 empfängt das interne Taktsignal
iclk und das Rückkopplungssignal
fb_clk, um so ein erstes Vergleichssignal pc_out1 zu bilden, das
auf einem ersten Ergebnis eines Vergleichs einer Phase des internen
Taktsignals iclk mit der des Rückkopplungssignals
fb_clk basiert. Dann steuert das Grobverzögerungssteuergerät 150 in
Abhängigkeit
von dem ersten Vergleichssignal pc_out1 einen Grobverzögerungsbetrag
des Grobverzögerungsleitungsblocks 110.
Wenn eine Phasendifferenz zwischen dem internen Taktsignal iclk und
dem Rückkopplungssignal
fb_clk unter einem vorher festgelegten, von dem Grobverzögerungsleitungsblock 110 gesteuerten
Grobverzögerungsbetrag
liegt, das heißt,
dass der Grobverzögerungsleitungsblock 110 das
interne Taktsignal iclk nicht länger
verzögern
muss, wird ein von dem Grobverzögerungssteuergerät 150 ausgegebenes
Grobverzögerungsendesignal
cd_end aktiviert.
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Ebenso
empfängt
der zweite Phasenvergleicher 160 das interne Taktsignal
iclk, das Grobverzögerungsendesignal
cd_end und das Rückkopplungssignal
fb_clk, um so ein zweites Vergleichssignal pc_out2 zu erzeugen,
welches auf einem zweiten Ergebnis eines Vergleichs einer Phase
des internen Taktsignals iclk mit der des Rückkopplungssignals fb_clk basiert.
Dann steuert das Feinverzögerungssteuergerät 170 in
Abhängigkeit
von dem zweiten Vergleichssignal pc_out2 einen Feinverzögerungsbetrag
des Feinverzögerungsleitungsblocks 120.
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Nämlich zur
Verriegelung bzw. Synchronisation des DLL-Taktsignals dll_clk mit
dem externen Takasignal CLK erzeugt der Grobverzögerungsleitungsblock 110 das
grob verzögerte
Taktsignal cd_clk nach schnellem Verzögern des internen Taktsignals
iclk mit ungefährem
und grobem Verzögerungsbetrag.
Dann empfängt
der Feinverzögerungsleitungsblock 120 das
grob verzögerte
Taktsignal cd_clk, welches eine grobe Ähnlichkeit mit dem externen
Taktsignal CLK hat, und verzögert
das verzögerte
Taktsignal cd_clk in aller Genauigkeit, basierend auf dem zweiten
Ergebnis, um dadurch das DLL-Taktsignal dll_clk zu synchronisieren.
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Jedoch
obwohl die herkömmliche
DLL das DLL-Taktsignal dll_clk vollständig mit dem externen Taktsignal
CLK synchronisiert ausgeben kann, weist die herkömmliche DLL keinen funktionellen
Block zur Ausgabe einer Synchronisationsinformation der herkömmlichen
DLL zu anderen in der herkömmlichen Halbleiterspeichervorrichtung
angeordneten Blöcke auf.
Hierbei bedeutet die Synchronisationsinformation, ob das Rückkopplungssignal
fb_clk mit dem externen Taktsignal CLK synchronisiert ist oder nicht.
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Bei
einem Zeitablauf von Synchronisation des Rückkopplungssignals fb_clk mit
dem externen Taktsignal CLK, das heißt ein Synchronisations-Zeitablauf,
kann die herkömmliche
Halbleiterspeichervorrichtung eine Vielzahl von internen Vorgängen bezogen
auf einen Datenlese- oder Datenschreibvorgang ausführen. Mit
Bezugnahme auf 1 kann
die herkömmliche
DLL jedoch die Synchronisationsinformation nicht zu anderen Blöcken in
der herkömmlichen
Halbleiterspeichervorrichtung ausgeben. Da die herkömmliche
Halbleiterspeichervorrichtung den Synchronisations-Zeitablauf nicht
direkt aufgreifen kann, sollte die herkömmliche Halbleiterspeichervorrichtung
somit ziemlich lange in Wartestellung bleiben, nachdem das Rückkopplungssignals
fb_clk mit dem externen Taktsignal CLK tatsächlich synchronisiert ist.
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Zusammenfassung
der Erfindung
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Es
ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung
mit einem Verzögerungsregelkreis
(DLL) zu schaffen, der hierarchische Verzögerungsleitungsblocks zur Abtastung
von Synchronisationsinformation und zur Ausgabe der Synchronisationsinformation
zu anderen Blocks in der Halbleiterspeichervorrichtung aufweist,
um eine Verarbeitungsgeschwindigkeit der Halbleiterspeichervorrichtung
zu erhöhen.
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In Übereinstimmung
mit einer Ausführung der
vorliegenden Erfindung ist eine Vorrichtung zur Abtastung von Synchronisationsinformation
eines DLL Takts in einer Halbleiterspeichervorrichtung vorgesehen,
mit einem Verzögerungsregelkreis
zur Erzeugung eines ersten Vergleichssignals und eines ersten Verzögerungsendesignals;
einem Phasenzustands-Speicherblock zum Empfang des ersten Vergleichssignals
und des ersten Verzögerungsendesignals,
um dadurch ein Synchronisationsauswahlsignal zu erzeugen; und mit
einem Synchronisationsinformations-Abtaster zur Erzeugung eines
Synchronisationszustandssignals, welches die Synchronisationsinformation
in Abhängigkeit von
dem ersten Vergleichssignal, von dem ersten Verzögerungsendesignal und von dem
Synchronisationsauswahlsignal aufweist.
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Kurze Beschreibung
der Zeichnungen
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Die
obige Aufgabe und weitere Aufgaben und Merkmale der vorliegenden
Erfindung werden aus der folgenden Beschreibung von bevorzugten Ausführungen
im Zusammenhang mit den beigefügten
Zeichnungen deutlich, von denen:
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1 ein Blockdiagramm ist,
das eine herkömmliche
DLL mit hierarchischen Verzögerungsleitungsblocks
in einer herkömmlichen
Halbleiterspeichervorrichtung zeigt;
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2 ein Blockdiagramm ist,
welches eine DLL-Vorrichtung gemäß der vorliegenden
Erfindung darstellt;
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3 einen Schaltplan zeigt,
der einen in 2 dargestellten
Phasenzustands-Speicherblock erläutert;
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4 eine Wellenform zur Darstellung
eines Betriebs des in 2 dargestellten
Phasenzustands-Speicherblocks zeigt; und
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5 ein Schaltplan ist, der
einen in 2 gezeigten
Synchronisationsinformations-Abtaster veranschaulicht.
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Detaillierte
Beschreibung der Erfindung
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Nachstehend
wird eine Verzögerungsregelkreis-
(DLL-) Vorrichtung in Übereinstimmung
mit der vorliegenden Erfindung im Detail mit Bezugnahme auf die
beigefügten
Zeichnungen beschrieben.
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2 ist
ein Blockdiagramm, welches eine DLL-Vorrichtung 2000 gemäß der vorliegenden
Erfindung darstellt.
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Wie
gezeigt weist die DLL-Vorrichtung 2000 eine Hierarchie-DLL 1000,
einen Phasenzustands-Speicherblock 200 und einen Synchronisationsinformations-Abtaster 300 auf.
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Hierbei
ist die Hierarchie-DLL ähnlich
zu der herkömmlichen
DLL aufgebaut, die in 1 beschrieben ist. Jedoch zum
Abtasten von Synchronisationsinformation zur Erhöhung einer Verarbeitungsgeschwindigkeit
der Halbleiterspeichervorrichtung gibt die Hierarchie-DLL ein erstes
Vergleichssignal pc_out1, welches von dem in 1 gezeigten ersten
Phasenvergleicher 140 ausgegeben wird, und ein Grobverzögerungsendesignal
cd_end, welches von dem in 1 gezeigten
Grobverzögerungssteuergerät 150 ausgegeben
wird, an den Phasenzustands-Speicherblock 200 und den Synchronisationsinformations-Abtaster 300 aus.
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Der
Phasenzustands-Speicherblock 200 empfängt das erste Vergleichssignal
pc_out1 und das Grobverzögerungsendesignal
cd_end, die von der Hierarchie-DLL ausgegeben wurden, um dadurch
ein Synchronisationsauswahlsignal lock_sel zu erzeugen.
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Der
Synchronisationsinformations-Abtaster 300 erzeugt ein Synchronisationszustandssignal lock_in,
welches die Synchronisationsinformation in Abhängigkeit von dem ersten Vergleichssignal pc_out1,
von dem ersten Grobverzögerungsendesignal
cd_end und von dem Synchronisationsauswahlsignal lock_sel aufweist.
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3 ist
ein Schaltplan, der den in 2 dargestellten
Phasenzustands-Speicherblock 200 erläutert.
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Wie
dargestellt ist, weist der Phasenzustands-Speicherblock 200 einen
Schaltblock 210 und einen Latching- bzw. Zwischenspeicher-Block 220 auf.
Der Schaltblock 210 dient zur Übertragung des ersten Vergleichssignals
pc_out1 in Abhängigkeit von
dem Grobverzögerungsendesignal
cd_end. Der Latching-Block 220 dient als Zwischenspeicher
für das übertragene
erste Vergleichssignal, um dadurch das Synchronisationsauswahlsignal
lock_sel zu erzeugen.
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Im
Detail weist der Schaltblock 210 einen ersten Inverter
INV1, einen zweiten Inverter INV2 und ein Transfergate bzw. Übertragungstor
TG auf. Der erste Inverter INV1 empfängt das erste Vergleichssignal
pc_out1 und invertiert das erste Vergleichssignal pc_out1. Auch
der zweite Inverter INV2 dient zum Invertieren des Grobverzögerungsendesignals cd_end.
Das Übertragungstor
TG überträgt das inverse
erste Vergleichssignal, welches von dem ersten Inverter ausgegeben
wird, in Abhängigkeit
von dem ersten Verzögerungsendesignal
cd_end und von dem inversen ersten Verzögerungsendesignal, das von
dem zweiten Inverter ausgegeben wird.
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Der
Latching-Block 220 weist dritte bis fünfte Inverter INV3 bis INV5
auf. Der dritte Inverter INV3 empfängt das übertragene erste Vergleichssignal; und
der vierte Inverter INV4 ist ringförmig mit dem dritten Inverter
INV3 zur Zwischenspeicherung des übertragenen ersten Vergleichssignals
verbunden. Der Latching-Block weist weiterhin auch einen fünften Inverter
INV5 zum Invertieren des übertragenen ersten
Vergleichssignals auf, um es dadurch als das Synchronisationsauswahlsignal
lock_sel zu erzeugen.
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4 zeigt
eine Wellenform zur Darstellung eines Betriebs des in 2 dargestellten
Phasenzustands-Speicherblocks.
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Besonders
werden logische Zustände
des Grobverzögerungsendesignals
cd_end und des ersten Vergleichssignals beschrieben, wenn die Grobverzögerungsleitung 110 in
der Hierarchie-DLL das interne Taktsignal iclk nicht mehr verzögert, weil
eine Phase des interne Taktsignals iclk sehr nahe neben der eines
Rückkopplungssignals
fb_clk liegt. Zu diesem Zeitpunkt nämlich wird der Feinverzögerungsleitungsblock 120 eingeschaltet
und dieser verzögert ein
grob verzögertes
internes Taktsignal cd_clk mit einem Feinverzögerungsbetrag zur Erzeugung
eines DLL-Taktsignals dll_clk.
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Mit
Bezugnahme auf 4 ist das erste Vergleichssignal
pc_out1 zu einem Zeitpunkt der Aktivierung des Grobverzögerungsendesignals
cd_end als ein logischer High-Zustand in einem logischen High-Zustand,
wenn eine ansteigende Flanke des Rückkopplungssignals fb_clk einer
ansteigenden Flanke des internen Taktsignals iclk voreilt, wie im Fall
(a) dargestellt ist. Dann wird das Synchronisationsauswahlsignal
lock_sel ein Signal mit logischem Low-Zustand.
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Andererseits
ist das erste Vergleichssignal pc_out1 zu einem Zeitpunkt der Aktivierung
des Grobverzögerungsendesignals
cd_end als ein logischer High-Zustand in einem logischen Low-Zustand,
wenn eine ansteigende Flanke des Rückkopplungssignals fb_clk einer
ansteigenden Flanke des internen Taktsignals iclk nacheilt, wie
im Fall (b) dargestellt ist. Dann wird das Synchronisationsauswahlsignal
lock_sel ein Signal mit logischem High-Zustand.
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5 ist
ein Schaltplan, der den in 2 gezeigten
Synchronisationsinformations-Abtaster 300 veranschaulicht.
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Wie
gezeigt weist der Synchronisationsinformations-Abtaster 300 einen
ersten Phasenabtaster 310, einen zweiten Phasenabtaster 320 und
einen Ausgabeblock 330 auf.
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Der
erste Phasenabtaster 310 dient zur Abtastung eines ersten
Zeitablaufs von Änderung
eines logischen High-Zustands des ersten Vergleichssignals pc_out1
in einen logischen Low-Zustand
des ersten Vergleichssignals pc_out1. Das heißt, dass der erste Zeitablauf
der Zeitablauf ist, wenn die Phase des Rückkopplungssignals fb_clk der
Phase des internen Taktsignals iclk zum ersten Mal bei der Dauer
der Einstellung eines Verzögerungsbetrags
durch den in 1 gezeigten Feinverzögerungsleitungsblock 120 nacheilt.
Auch der zweite Phasenabtaster 320 dient zur Abtastung
eines zweiten Zeitablaufs von Änderung
des logischen Low-Zustands des ersten Vergleichssignals pc_out1
in den logischen High-Zustand des ersten Vergleichssignals pc_out1. Der
zweite Zeitablauf ist nämlich
der Zeitablauf, welcher wenn die Phase des Rückkopplungssignals fb_clk der
Phase des internen Taktsignals iclk zum ersten Mal bei der Dauer
der Einstellung eines Verzögerungsbetrags
durch den in 1 gezeigten Feinverzögerungsleitungsblock 120 voreilt.
Der Ausgabeblock 330 erzeugt das Synchronisationszustandssignal
lock_in Abhängigkeit
von Ausgaben des ersten und zweiten Phasenabtasters 310 und 320.
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Hierbei
weist der Ausgabeblock 330 einen Initialisierungsblock
für den
Reset eines Knotens A auf, der an den ersten und zweiten Phasenabtaster 310 und 320 angeschlossen
ist; sowie einen Latching-Block zur Zwischenspeicherung eines logischen
Zustands von ersten und zweiten Abtastsignalen, welche jeweils von
dem ersten und zweiten Phasenabtaster 310 und 320 ausgegeben
werden, um dadurch das Synchronisationszustandssignal lock_in zu
erzeugen. Der Initialisierungsblock weist einen siebenten MOS-Transistor
N7 mit einem Gate-, einem Drain- und einem Sourceanschluss auf,
wobei der Gateanschluss an ein inverses Resetsignal resetb gekoppelt
ist, und wobei jeder Drain-/Sourceanschluss jeweils an eine Versorgungsspannung
und an den Latching-Block angeschlossen ist. Auch der Latching-Block weist zwei
Inverter auf, das heißt INV11
und INV12, die ringförmig
miteinander verbunden sind.
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Weiterhin
weist der erste Phasenabtaster 310 Folgendes auf: einen
ersten Freigabeblock zur Zuleitung bzw. Durchschaltung einer Masse
in Abhängigkeit
von dem ersten Vergleichssignal pc_out1; einen zweiten Freigabeblock
zur Zuleitung bzw. Durchschaltung einer ausgegebenen Spannung des ersten
Freigabesignals in Abhängigkeit
von dem ersten Vergleichssignal pc_out1; und einen dritten Freigabeblock
zur Zuleitung bzw. Durchschaltung einer ausgegebenen Spannung des
zweiten Freigabeblocks an den Ausgabeblock in Abhängigkeit
von dem Grobverzögerungsendesignal
cd_end und von dem Synchronisationsauswahlsignal lock_sel.
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Im
Detail beinhaltet der erste Phasenabtaster 310 erste bis
dritte MOS-Transistoren N1 bis N3, einen sechsten und achten Inverter
INV6 und INV8, ein erstes NAND-Gatter NAND1 und ein Flip-Flop F/F.
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Der
sechste Inverter INV6 empfängt
das Synchronisationsauswahlsignal lock_sel. Ein Ausgabesignal des
sechsten Inverters INV6 wird in das erste NAND-Gatter NAND1 eingegeben.
Das erste NAND-Gatter NAND1 empfängt
das Grobverzögerungsendesignal
cd_end und das Ausgabesignal des sechsten Inverters INV6, um dadurch
ein resultierendes Signal einer logischen NAND-Operation zu erzeugen.
Der siebente Inverier INV7 dient zum Invertieren des von dem NAND-Gatter
ausgegebenen resultierenden Signals. Der erste MOS-Transistor N1 besitzt
einen Gate-, einen Drain- und einen Sourceanschluss, wobei der Gateanschluss
das inverse resultierende Signal empfängt, welches von dem siebenten
Inverter INV7 ausgegeben wird, und jeder Drain-/Sourceanschluss
ist jeweils an den zweiten MOS-Transistor
N2 und an den Knoten A des Ausgabeblocks angeschlossen.
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Auch
der achte Inverter INV8 dient zur Invertierung des ersten Vergleichssignals
pc_out1. Der zweite MOS-Transistor besitzt einen Gate-, einen Drain-
und einen Sourceanschluss, wobei der Gateanschluss ein Ausgabesignal
des achten Inverters INV8 empfängt,
und ein Drain-/Sourceanschluss ist an den dritten MOS-Transistor
N3 angeschlossen.
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Das
Flip-Flop F/F dient zum Empfang des ersten Vergleichssignals pc_out1
an einem Eingangsanschluss und eines Taktsignals periodic_clk an
einem Takteingangsanschluss, um dadurch ein erstes Synchronvergleichssignal
pc_out1_ff zu erzeugen, das mit dem Taktsignal periodic_clk synchronisiert
ist. Das _ff wird dem dritten MOS-Transistor N3 eingegeben. Der
dritte MOS-Transistor N3 besitzt einen Gate-, einen Drain- und einen
Sourceanschluss, wobei der Gateanschluss das erste Synchronvergleichssignal
pc_out1 empfängt,
und jeder Drain/Sourceanschluss ist jeweils an die Masse und an
einen Drain-/Sourceanschluss des zweiten MOS-Transistors N2 angeschlossen.
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Außerdem ist
der zweite Phasenabtaster 320 zu dem ersten Phasenabtaster 310 in
seinem Aufbau ähnlich.
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Der
zweite Phasenabtaster 320 weist Folgendes auf: einen vierten
Freigabeblock zur Zuleitung bzw. Durchschaltung der Masse in Abhängigkeit von
dem ersten Vergleichssignal; einen fünften Freigabeblock zur Zuleitung
bzw. Durchschaltung einer ausgegebenen Spannung des ersten Freigabesignals
in Abhängigkeit
von dem ersten Vergleichssignal; und einen sechsten Freigabeblock
zur Zuleitung bzw. Durchschaltung einer ausgegebenen Spannung des
zweiten Freigabeblocks an den Ausgabeblock in Abhängigkeit
von dem Grobverzögerungsendesignal cd_end
und von dem Synchronisationsauswahlsignal lock_sel.
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Im
Detail beinhaltet der zweite Phasenabtaster 320 vierte
bis sechste MOS-Transistoren N4 bis N6, einen neunten und zehnten
Inverter INV9 und INV10 und ein zweites NAND-Gatter NAND2.
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Das
zweite NAND-Gatter NAND2 dient zum Empfang des Grobverzögerungsendesignals
cd_end und des Synchronisationsauswahlsignals lock_sel, um dadurch
ein resultierendes Signal einer logischen NAND-Operation zu erzeugen.
Der neunte Inverter INV9 dient zum Invertieren des von dem zweiten NAND-Gatter
NAND2 ausgegebenen resultierenden Signals. Der vierte MOS-Transistor
N4 besitzt einen Gate-, einen Drain- und einen Sourceanschluss,
wobei der Gateanschluss ein resultierendes Signal empfängt, welches
von dem neunten Inverter INV9 ausgegeben wird, und jeder Drain-/Sourceanschluss ist
jeweils an den fünften
MOS-Transistor und den Knoten A des Ausgabeblocks angeschlossen.
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Der
fünfte
MOS-Transistor N5 besitzt einen Gate-, einen Drain- und einen Sourceanschluss,
wobei der Gateanschluss das erste Vergleichssignal pc_out1 empfängt, und
jeder Drain/Sourceanschluss ist jeweils an den vierten und sechsten
MOS-Transistor angeschlossen.
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Der
zehnte Inverier INV10 dient zur Invertierung des ersten Synchronvergleichssignal
pc_out1_ff welches von dem Flip-Flop F/F ausgegeben wird. Der sechste
MOS-Transistor N6 besitzt einen Gate-, einen Drain- und einen Sourceanschluss,
wobei der Gateanschluss das inverse erste Synchronvergleichssignal
pc_out1 empfängt,
und jeder Drain-/Sourceanschluss ist jeweils an die Masse und an
den fünften
MOS-Transistors N5 angeschlossen.
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Im
Weiteren wird mit Bezugnahme auf die 2 bis 5 der
Betrieb der DLL-Vorrichtung 2000 im Detail beschrieben.
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Zunächst wird
in der Hierarchie-DLL das interne Taktsignal iclk von dem Grobverzögerungsleitungsblock 110 verzögert, bis
das Grobverzögerungsendesignal
cd_end aktiviert wird. Hierbei ist anfänglich das Grobverzögerungsendesignal
cd_end in einem logischen Low-Zustand; und wird auf einen logischen
High-Zustand aktiviert, wenn eine Phasendifferenz zwischen dem Rückkopplungssignal
fb_clk und dem internen Taktsignal iclk unter einem vorher festgelegten
Betrag liegt, das heißt,
dass es nicht von dem Grobverzögerungsleitungsblock 110 gesteuert werden
kann.
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Wenn
das Grobverzögerungsendesignal cd_end
aktiviert ist, steuert danach der Feinverzögerungsleitungsblock 120 einen
Verzögerungsbetrag zur
Synchronisation der Phase des Rückkopplungssignals
fb_clk mit der Phase des internen Taktsignals iclk. Zu diesem Zeitpunkt
gibt es zwei Fälle,
die in 4 beschrieben sind.
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Bevor
das Grobverzögerungsendesignal cd_end
auf einen High-Zustand aktiviert wird, ist das Übertragungstor TG des in 3 dargestellten
Phasenzustands-Speicherblock 200 immer geöffnet; und dann
wird das erste Vergleichssignal pc_out1 invertiert und als das Synchronisationsauswahlsignal lock_sel
ausgegeben. Wenn das Grobverzögerungsendesignal
cd_end in einem High-Zustand aktiviert ist, wird das Übertragungstor
TG geschlossen und das erste Vergleichssignal pc_out1 wird nicht
mehr geliefert. So wird der in dem Latching-Block 220 zwischengespeicherte
Logikzustand als das Synchronisationsauswahlsignal lock_sel ausgegeben.
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Wie
nämlich
oben beschrieben ist, ist das erste Vergleichssignal pc_out1 in
einem logischen High-Zustand bei einem Zeitablauf der Beendigung eines
Vorgangs des Grobverzögerungsendesignals cd_end,
wenn eine ansteigende Flanke des Rückkopplungssignals fb_clk einer
ansteigenden Flanke des internen Taktsignals iclk voreilt, wie im
Fall (a) dargestellt ist. Dann wird das Synchronisationsauswahlsignal
lock_sel in einen logischen Low-Zustand versetzt.
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Andererseits
ist das erste Vergleichssignal pc_out1 in einem logischen Low-Zustand
bei einem Zeitablauf der Beendigung eines Vorgangs des Grobverzögerungsendesignals
cd_end, wenn eine ansteigende Flanke des Rückkopplungssignals fb_clk einer ansteigenden
Flanke des internen Taktsignals iclk nacheilt, wie im Fall (b) dargestellt
ist. Dann wird das Synchronisationsauswahlsignal lock_sel in einen
logischen High-Zustand versetzt.
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Das
bedeutet, dass das Synchronisationsauswahlsignal lock_sel eine Phasendifferenz
zwischen dem Rückkopplungssignal
fb_clk und dem internen Taktsignal iclk beim Zeitablauf der Beendigung
eines Vorgangs des Grobverzögerungsendesignals
cd_end widerspiegelt.
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In
dem Feinverzögerungsleitungsblock 120 wird
das grob verzögerte
Taktsignal cd_clk fortlaufend verzögert. In dem Fall (a) nach 4,
das heißt, wenn
die ansteigende Flanke des Rückkopplungssignals
fb_clk der ansteigenden Flanke des internen Taktsignals iclk voreilt,
wird das Rückkopplungssignal
fb_clk nach und nach verzögert.
Nach wiederholter Durchführung
des Vorgangs des Feinverzögerungsleitungsblocks 120 wird
die ansteigende Flanke des Rückkopplungssignals
fb_clk der ansteigenden Flanke des internen Taktsignals iclk nacheilen.
Zu diesem Zeitpunkt wird das erste Vergleichssignal pc_out1 von
einem logischen High-Zustand in einen logischen Low-Zustand versetzt.
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Andererseits
wird in dem Fall (b) nach 4, das heißt, wenn
die ansteigende Flanke des Rückkopplungssignals
fb_clk der ansteigenden Flanke des internen Taktsignals iclk nacheilt,
das Rückkopplungssignal
fb_clk nach und nach vorgeschoben. Nach wiederholter Durchführung des
Vorgangs des Feinverzögerungsleitungsblocks 120 wird
die ansteigende Flanke des Rückkopplungssignals
fb_clk der ansteigenden Flanke des internen Taktsignals iclk voreilen.
Zu diesem Zeitpunkt wird das erste Vergleichssignal pc_out1 von
einem logischen Low-Zustand in einen logischen High-Zustand versetzt.
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Bei
der vorliegenden Erfindung zu den oben beschriebenen Zeitpunkten
bzw. -abläufen,
das heißt,
wenn ein logischer Zustand des ersten Vergleichssignals pc_out1
geändert
ist, hat es sich erwiesen, dass das DLL-Taktsignal dll_clk synchronisiert
ist.
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Im
Weiteren wird ein Betrieb des Synchronisationsinformations-Abtaster
s 300 im Detail beschrieben.
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Wenn
das inverse Resetsignal resetb in einem logischen Low-Zustand aktiviert
wird, wird zuerst in einem anfänglichen
Zustand der siebente MOS-Transistor eingeschaltet; und der Knoten
A wird in einem logischen High-Zustand versetzt. Auch in jedem,
nämlich
im ersten und zweiten Phasenabtaster 310 und 320 wird
mindestens ein MOS-Transistor ausgeschaltet, weil das Grobverzögerungsendesignal
cd_end in einem logischen Low-Zustand ist. Somit kann der Knoten
A in seinem logischen High-Zustand gehalten werden, das heißt, dass
er nicht entladen wird.
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Im
Verlauf der Durchführung
eines Arbeitsvorgangs des Grobverzögerungsleitungsblocks 110 wird
ein logischer Zustand des Knotens A nicht geändert. Bevor nämlich das
Grobverzögerungsendesignal
cd_end in einem logischen High-Zustand aktiviert wird, wird der
logische Zustand des Knotens A nicht ohne Bezug auf logische Zustände des
Synchronisationsauswahlsignals lock_sel und des ersten Vergleichssignals
pc_out1 geändert.
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Nach
Beendigung des Arbeitsvorgangs des Grobverzögerungsleitungsblocks 110 wird
der Arbeitsvorgang des Feinverzögerungsleitungsblocks 120 begonnen.
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In
dem Fall (a) wird hierbei, das heißt, wenn das erste Vergleichssignal
pc_out1 in einem logischen High-Zustand und das Synchronisationsauswahlsignal
lock_sel in einem logischen Low-Zustand ist, der erste MOS-Transistor
N1 eingeschaltet. Ebenfalls gibt das Flip-Flop F/F bei jeder ansteigenden
Flanke des Taktsignals periodic_clk, das heißt, dass ein Impuls bei jedem
8 tCK in einem logischen High-Zustand aktiviert wird, das erste
Synchronvergleichssignal pc_out1_ff in einem logischen High-Zustand
an den dritten MOS-Transistor
N3 aus. Als ein Ergebnis wird der dritte MOS-Transistor N3 eingeschaltet.
Wenn hierbei das erste Vergleichssignal pc_out1 in einen logischen
Low-Zustand versetzt wird, wird der zweite MOS-Transistor N2 eingeschaltet;
und dann wird der Knoten A entladen, das heißt, dass er in einen logischen
Low-Zustand versetzt wird. Schließlich wird das Synchronisationsauswahlsignal
lock_sel in einem logischen High-Zustand aktiviert. Andererseits
ist der zweite Phasenabtaster 320 während des beschriebenen Vorgangs
nicht von Interesse, weil der vierte MOS-Transistor N4 des zweiten
Phasenabtasters 320 ausgeschaltet ist.
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Im
Gegensatz zum Fall (a) wird im Fall (b), wenn das erste Vergleichssignal
pc_out1 in einem logischen Low-Zustand und das Synchronisationsauswahlsignal
lock_sel in einem logischen High-Zustand ist, der vierte MOS-Transistor
N4 eingeschaltet. Ebenfalls wird das von dem Flip-Flop F/F ausgegebene
erste Synchronvergleichssignal pc_out1_ff in einen logischen Low-Zustand
versetzt; und als ein Ergebnis wird auch der sechste MOS-Transistor
N6 eingeschaltet. Wenn hierbei das erste Vergleichssignal pc_out1
in einen logischen High-Zustand
versetzt wird, wird der fünfte
MOS-Transistor N5 eingeschaltet; und dann wird der Knoten A entladen,
das heißt, dass
er in einen logischen Low-Zustand versetzt wird. Schließlich wird
das Synchronisationsauswahlsignal lock_sel in einem logischen High-Zustand aktiviert.
Andererseits ist der zweite Phasenabtaster 320 während des
beschriebenen Vorgangs nicht von Interesse, weil der vierte MOS-Transistor
N4 des zweiten Phasenabtasters 320 ausgeschaltet ist.
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Das
bedeutet, dass beim Zeitablauf der Beendigung des Arbeitsvorgangs
des Grobverzögerungsleitungsblocks 110 der
erste und zweite Phasenabtaster 310 und 320 einen
Zeitpunkt von Änderung
eines logischen Zustands des ersten Vergleichssignals pc_out1 mit
Bezug auf eine Phasendifferenz zwischen dem Rückkopplungssignal fb_clk und
dem internen Takt iclk abtasten.
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Wie
oben beschrieben verwendet die vorliegende Erfindung die Hierarchie-DLL
mit zwei Verzögerungsleitungsblöcken, das
heißt
mit dem Grobverzögerungsleitungsblock
und mit dem Feinverzögerungsleitungsblock.
Außerdem
kann die vorliegende Erfindung bei einer DLL angewendet werden,
die nicht mehr als einen Verzögerungsleitungsblock
aufweist.
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Zusätzlich kann
jede in der vorliegenden Erfindung benutzte Schaltungskomponente
durch eine unterschiedliche Schaltungskomponente ausgewechselt werden.
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Die
vorliegende Erfindung kann leicht Synchronisationsinformation eines
DLL-Taktsignals abtasten und eine Verarbeitungsgeschwindigkeit der Halbleiterspechervorrichtung
erhöhen,
indem die Synchronisationsinformation verwendet wird. Auch kann
durch Verwendung der Synchronisationsinformation unnötiger Betrieb
in der Halbleiterspeichervorrichtung reduziert werden; und somit
kann der Leistungsverbrauch gesenkt werden.
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Die
vorliegende Anmeldung enthält
den Gegenstand bezogen auf die koreanischen Patentanmeldung Nr.
2004-31983, angemeldet im Koreanischen Patentamt am 06. Mai 2004,
wobei deren gesamter Inhalt hier durch Bezugnahme aufgenommen ist.
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Während die
vorliegende Erfindung mit Bezug auf die besonderen Ausführungsformen
beschrieben ist, ist es für
den Fachmann offensichtlich, dass verschiedene Änderungen und Modifikationen gemacht
werden können,
ohne von dem Gedanken und von dem Bereich der in den folgenden Ansprüchen definierten
Erfindung abzuweichen.