DE102007039615A1

DE102007039615A1 - Schnittstellenschaltung

Info

Publication number: DE102007039615A1
Application number: DE102007039615A
Authority: DE
Inventors: Yoichi Kawasaki Iizuka
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-08-22
Filing date: 2007-08-22
Publication date: 2008-02-28
Also published as: JP2008052335A; US20080048747A1; CN101131859A; KR20080019161A; US7567880B2; JP4921888B2; KR100902795B1

Abstract

Eine Schnittstellenschaltung hat eine variable Verzögerungsschaltung und eine Verzögerungseinstellschaltung zum automatischen Detektieren eines gültigen Datenfensters eines DQ-Signals und zum Einstellen eines optimalen Betrages der Verzögerung eines DQS-Signals, und eine Festverzögerungsschaltung zum Verzögern des DQ-Signals um einen Verzögerungsbetrag tFIXDLY, der tFIXDLY>t<> erfüllt, wobei tMINDLY die kleinste Verzögerung in der variablen Verzögerungsschaltung ist, tSKEW der Versatz zwischen dem DQ-Signal und dem DQS-Signal ist, und tSETUP die Setup-Zeit des DQ-Signals ist.

Description

Die Erfindung betrifft eine Schnittstellenschaltung, die ein Abtastsignal, das von einer Halbleitervorrichtung, wie beispielsweise einem Speicher oder einer LSI ausgegeben wird, und ein Datensignal, das mit dem Abtastsignal synchronisiert ist, empfängt und den Betrag der Phasenverschiebung des Abtastsignals einstellt, um das Datensignal zu verriegeln.
Die 13 zeigt einen DDR-SDRAM (Double Data Rate Synchronous Dynamic Random-Access Memory) und dessen Schnittstellenschaltung gemäß einem Stand der Technik. Wie in der 13 gezeigt, ist zwischen einem DDR-SDRAM 103 und einer internen Schaltung 125 der Halbleitervorrichtung 102 eine Schnittstellenschaltung 110 platziert.
Die Schnittstellenschaltung 110 hat eine Erfassungsschaltung 112, eine variable Verzögerungsschaltung 113 und eine Verzögerungseinstellschaltung 114. Die Schnittstellenschaltung 110 verriegelt ein Datensignal (DQ-Signal), das von dem DDR-SDRAM 103 ausgegeben worden ist, in der Erfassungsschaltung 112 mit dem Takt eines Datenabtastsignals (DQS-Signal), das durch die variable Verzögerungsschaltung 113 phasenverschoben ist. Das in der Erfassungsschaltung 112 verriegelte DQ-Signal wird an die interne Schaltung 125 ausgegeben.
Das DQS-Signal wird phasenverschoben, um das DQ-Signal auf die Mitte eines gültigen Datenfensters des DQ-Signals zu verriegeln. 14 zeigt ein DQ-Signal und ein phasenverschobenes DQS-Signal. An der Schnittstellenschaltung 110 werden das DQ-Signal und das DQS-Signal phasengleich eingegeben. Somit beträgt die Verschiebung des DQS-Signals normalerweise 90 Grad (verschobenes DQS), bei der die Zeitabstim mungstoleranz maximal ist (vgl. beispielsweise die ungeprüfte japanische Patentanmeldungsveröffentlichung Nr. 2006-85650 ). Mit Bezug auf 14 enthält der schraffierte Bereich des DQ-Signals Jitter, Anlaufzeit (Setup-Zeit), Haltezeit und so weiter, und die Periode außerhalb dieses Bereichs ist ein gültiges Datenfenster, dessen Mittelpunkt (Mitte) die optimale Erfassungszeit ist.
Wegen der Phasenverzögerung zwischen dem DQ-Signal und dem DQS-Signal, die infolge der Verzögerungsdifferenz in dem DIMM-(Dual Inline Memory Module)-Substrat, der Verzögerungszeit(tPD)-Differenz im Inneren des Chips, und so weiter, auftritt, ist in vielen Fällen die 90 Grad-Verschiebung kein wirklich optimaler Wert. Bei dem aktuellen Trend zu erhöhter Geschwindigkeit wird der Zeitabstimmungsetat eng. Aus diesem Grund wurde, beginnend mit DDR2, eine Technik zur Einstellung des Betrages der Verschiebung für die Optimierung der Zeitabstimmung verwendet. Ein typisches Beispiel dieser Technik ist es, einen lesbaren Bereich zu detektieren, während der Betrag der Verzögerungsverschiebung geändert wird, und den Verschiebungsbetrag auf dessen Mitte zu setzen (an die Position, wo der Zeitabstimmungsspielraum ein Maximum ist). Wie in der 15 gezeigt, erzeugt eine solche Technik eine Anzahl von verschobenen DQS-Signalen (S12 bis S16) mit verschiedenen Verschiebungsbeträgen des DQS-Signals, detektiert eine Anlaufgrenze (X Grad-Verschiebung: S12) und eine Haltegrenze (Y Grad-Verschiebung: S16) und bestimmt dessen mittlere Position ((X + Y)/2 Grad-Verschiebung: S14) als den optimalen Zeitpunkt (siehe beispielsweise die ungeprüfte japanische Patentanmeldungsveröffentlichung Nr. 2004-185608 (Sekiguchi et al.)).
Wiederum mit Bezug auf die 13 hat die Schnittstellenschaltung 110 eine variable Verzögerungsschaltung 113 und eine Verzögerungseinstellschaltung 114, um eine solche Verzögerungseinstellung durchzuführen. Die variable Verzögerungsschaltung 113 erzeugt ein DQS-Signal mit einer Verzögerung = t_MINDLY + t_DLYSTEP·n, wobei t_MINDLY ein minimales Verzögerungsmaß, t_DLYSTEP der Betrag eines Schrittwertes der variablen Verzögerung ist, und n eine ganze Zahl von 0 oder höher ist. Die Erfassungsschaltung 112 erfasst ein DQ-Signal mit einem DQS-Signal, das jeden beliebigen Verzögerungs wert hat, und eine Erwartungswert-Vergleichsschaltung 141 überprüft, ob ein Wert mit einem Erwartungswert zusammenpasst, wodurch bestimmt wird, ob das Lesen erfolgreich ist oder nicht. Die Verzögerungseinstellschaltung 114 detektiert dabei eine Anlaufgrenze und eine Haltegrenze. Die Verzögerungsbetrag-Rechenschaltung 142 berechnet ihre mittlere Position als einen optimalen Verzögerungsbetrag, und eine Verzögerungssetzschaltung 143 setzt den optimalen Verzögerungsbetrag als die Verzögerung der variablen Verzögerungsschaltung 113.
Wenn jedoch die Geschwindigkeit noch höher wird und die Betriebsfrequenz (Datenübertragungsgeschwindigkeit) von DDR2 den Wert 800 Mbps (DDR2-800) erreicht, ist es unmöglich, eine Setup-Grenze zu detektieren. Es ist somit in einem solchen Fall unmöglich, einen optimalen Wert für die Zeitabstimmung zu setzen. Obwohl eine leichte Abweichung zulässig ist, wenn die Betriebsfrequenz circa 667 Mbps beträgt, wie bei DDR2-667, ist bei einer Frequenz von 800 Mbps oder darüber eine exakte Optimierung notwendig, so dass das Detektieren einer Setup-Zeit erforderlich ist.
Wenn infolge einer Verzögerungsdifferenz in dem DIMM-Substrat oder dergleichen das DQ-Eingangssignal schneller als das DQS-Eingangssignal ist, oder die Grenze des minimalen Verzögerungsbetrages der variablen Verzögerungsschaltung 113 zeitlich nach der Setup-Zeit liegt, ist es unmöglich, eine Setup-Grenze zu detektieren. Im Einzelnen wird eine Grenze für das Vorrücken der Phase des DQS-Signals mit Bezug auf das DQ-Signal erzeugt. In einem solchen Fall wird das DQ-Signal trotz einer minimalen Verzögerung innerhalb des gültigen Datenfensters gehalten und es ist somit nicht möglich, eine Setup-Grenze zu detektieren. Wenn im Einzelnen die Position, wo das DQS-Eingangssignal um X Grad verschoben ist, eine Setup-Grenze ist, und die minimale Verzögerung der variablen Verzögerungsschaltung 113 die Position ist, wo es um Z Grad verschoben ist, wie dies in der 16 gezeigt ist, kann die Setup-Grenze nicht detektiert werden. Selbst wenn die minimale Verzögerung der variablen Verzögerungsschaltung 113 kleiner als X Grad ist, ist es schwierig, die Setup-Grenze zu detektieren, wenn das DQ-Eingangssignal infolge einer Leitungsverzögerung oder dergleichen schneller als das DQS-Eingangssignal ist.
Dieses Problem wird im Folgenden weiter im Einzelnen beschrieben. In der 13 ist Nd101 ein DQ-Signal, das an einem DQ-Anschluss 131 des DDR-SDRAM 103 ausgegeben wird, und Nq101 ist ein DQS-Signal, das an einem DQS-Anschluss 132 des DDR-SDRAM 103 ausgegeben wird. Wie in der 17 gezeigt, werden das DQ-Signal Nd101 und das DQS-Signal Nq101 phasengleich ausgegeben.
Ein DQ-Signal, das an der Schnittstellenschaltung 110 über einen DQ-Anschluss 121 und einen Eingangs/Ausgangs-Puffer 123 der Halbleitervorrichtung 102 eingegeben wird, ist Nd103, und ein DQ-Signal, das an der Erfassungsschaltung 112 ausgegeben wird, ist Nd104. Ein DQS-Signal, das an der variablen Verzögerungsschaltung 113 der Schnittstellenschaltung 110 über einen DQS-Anschluss 122 und einen Eingangs/Ausgangs-Puffer 124 eingegeben wird, ist Nq102, und ein DQS-Signal, das durch die variable Verzögerungsschaltung 113 phasenverschoben ist, ist Nq103. Wie in der 17 gezeigt, enthält das DQ-Signal Nd103 Jitter mit der Dauer t_JITTER. Das DQS-Signal Nq102 ist infolge von Leitungsverzögerung oder dergleichen um t_SKEW früher als das DQ-Signal Nd103.
Ein optimaler Verzögerungsbetrag des DQS-Signals Nq103 ist t_BSTDLY. Im Einzelnen liegt die Anstiegskante des DQS-Signals Nq103 optimalerweise in der Mitte (t103) eines gültigen Datenfensters unter Ausschluss der Setup-Zeit t_SETUP und der Haltezeit t_HOLD, wie dies bei Nq103 (am besten) gezeigt ist.
Wenn ein Taktzyklus t_CYC ist, ein Jitter eines DQ-Signals t_JITTER ist, die Setup-Zeit t_SETUP ist, die Haltezeit t_HOLD ist, ein Schräglauf zwischen dem DQ-Signal und dem DQS-Signal t_SKEW ist, ein optimales Verschiebemaß t_BSTDLY ist und ein tatsächlich erforderliches Verschiebemaß t_ACTDLY ist, ein minimales Verzögerungsmaß der variablen Verzögerungsschaltung 113 t_MINDLY ist, dann erfüllen die eingegebenen Signale die folgenden Bedingungen: Maximale Durchgangsverzögerung tPASSMAX = tCYC – tJITTER – tHOLD – tSKEW berechnete Verzögerung tACTDLY = (tMINDLY + tPASSMAX)/2 = (tCYC + tMINDLY – tHOLD – tJITTER – tSKEW)/2 ideale Verzögerung tBSTDLY = (tSETUP – tSKEW + tPASSMAX)/2 = (tCYC – tJITTER + tSETUP – tHOLD)/2tSKEW Fehlerbetrag tERROR = tACTDLY – tBSTDLY = (tMINDLY – tSETUP + tSKEW)/2wobei tBSTMR = (tCYC – tJITTER – tSETUP – tHOLD)/2t_BSTMR >> t_ERROR, wenn t_CYC >> t_MINDLY, t_JITTER, t_HOLD, t_SKEW
Wenn die Geschwindigkeit höher wird, wird die minimale Verzögerungszeit t_MINDLY größer als die Setup-Zeit t_SETUP und ihre Position t102 liegt später als die Setup-Grenze t101, was dazu führt, dass das Detektieren der Setup-Grenze t101 fehlschlägt. Daher ist der optimale Verzögerungsbetrag, der in der Verzögerungseinstellschaltung 114 erzielt werden kann, gleich t_ACTDLY. Somit wird das DQS-Signal Nq103 zu der Mitte (t104) verschoben, unter Ausschluss der minimalen Verzögerung t_MINDLY und der Haltezeit t_HOLD, was eine Abweichung um t_ERROR von der ursprünglichen optimalen Verzögerungsposition (t103) bedeutet. Wenn die Betriebsfrequenz ungefähr 667 Mbps ist, ist der Taktzyklus t_CYC ausreichend größer als t_MINDLY, t_JITTER, t_HOLD, t_SKEW, t_BSTMR und daher ist t_BSTMR ausreichend größer als t_ERROR, wie dies früher beschrieben worden ist, so dass die Verzögerung t_ERROR kein signifikantes Problem verursacht.
Beim DDR2-800 ist jedoch die Betriebsfrequenz 800 Mbps und der Anteil von t_MINDLY, t_JITTER, t_HOLD, t_SKEW und t_BSTMR ist mit Bezug auf den Taktzyklus t_CYC, wie in 18 gezeigt, sehr erheblich. In diesem Fall ist das gültige Datenfenster zwischen der Setup-Grenze t111 und der Haltegrenze t115 eingeengt, und die Minimalverzögerungsposition t112 liegt signifikant später als die Setup-Grenze t111, so dass der Anteil der Verzögerung t_ERROR zwischen der ursprünglichen optimalen Verzögerungsposition t111 und einer tatsächlich berechneten Verzögerungsposition t114 mit Bezug auf t_BSTMR groß ist. Eine Erhöhung des Anteils von t_ERROR bedeutet eine Erhöhung der Wahrscheinlichkeit, dass das Lesen eines DQ-Signals fehlschlägt. Es ist daher notwendig, t_ERROR zu eliminieren und ein DQ-Signal in der Mitte eines gültigen Datenfensters zu erfassen.
Gemäß einer Ausführungsform der Erfindung hat eine Schnittstellenschaltung eine Kalibrierschaltung zum automatischen Detektieren eines gültigen Datenfensters eines Datensignals und Einstellen eines optimalen Verzögerungsbetrages eines Abtastsignals, und eine Datensignalverzögerungsschaltung zum Verzögern des Datensignals um einen Verzögerungsbetrag t_FIXDLY, welcher t_FIXDLY > t_MINDLY + t_SKEW – t_SETUP erfüllt, wobei t_MINDLY der minimale Verzögerungsbetrag in der Kalibrierschaltung ist, t_SKEW der Schräglauf (Versatz) zwischen dem Datensignal und dem Abtastsignal ist und t_SETUP die Setup-Zeit des Datensignals ist.
Weil die Schnittstellenschaltung gemäß der Ausführungsform der vorliegenden Erfindung eine Datensignalverzögerungsschaltung enthält, um ein Datensignal um einen Verzögerungsbetrag t_FIXDLY zu verzögern, der t_FIXDLY > t_MINDLY + t_SKEW – t_SETUP erfüllt, ist es möglich, die Setup-Grenze zu detektieren und eine optimale Verzögerungszeit des Abtastsignals einzustellen, um das Erfassen eines Datensignals in der Mitte des gültigen Datenfensters zu ermöglichen.
Die Schnittstellenschaltung gemäß der vorliegenden Erfindung kann daher ein Abtastsignal erzeugen, welches ein Halten eines Datensignals in der Mitte eines gültigen Datenfensters ermöglicht.
Diese und weitere Aufgaben, Vorteile und Merkmale der vorliegenden Erfindung gehen aus der folgenden Beschreibung gewisser bevorzugter Ausführungsformen anhand der begleitenden Zeichnungen hervor, in welchen zeigt:
1 ein Blockschaltbild einer integrierten Halbleiterschaltung, die eine Schnittstellenschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung enthält;
2 einen Zeitablaufplan, der ein DQ-Signal und ein DQS-Signal, die an der Schnittstellenschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung eingegeben werden;
3 einen Zeitablaufplan, der DQ-Signale Nd12, Nd13 und DQS-Signale Nq12, Nq13 in der Schnittstellenschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
4 ein Blockschaltbild einer integrierten Halbleiterschaltung, die eine Schnittstellenschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung enthält;
5 einen Zeitlaufplan, der DQ-Signale und DQS-Signale, wobei ein Signal durch eine Festverzögerungsschaltung in der Schnittstellenschaltung gemäß der zweiten Ausführungsform der vorliegenden Erfindung hindurchgeht;
6 einen Zeitablaufplan, der DQ-Signale und DQS-Signale, wobei ein Signal zu einer Festverzögerungsschaltung in der Schnittstellenschaltung gemäß der zweiten Ausführungsform der vorliegenden Erfindung nebengeschlossen ist;
7 ein Flussdiagramm, das ein Verzögerungszeit-Suchverfahren gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
8 ein Blockschaltbild einer integrierten Halbleiterschaltung, die eine Schnittstellenschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung enthält;
9 einen Zeitablaufplan mit DQ-Signalen und DQS-Signalen, wobei ein Signal in der Schnittstellenschaltung gemäß der dritten Ausführungsform der vorliegenden Erfindung durch eine Verzögerungsschaltung mit einer Verzögerung von t_FIXDLY2 hindurchgeht;
10 einen Zeitablaufplan mit DQ-Signalen und DQS-Signalen, wobei ein Signal in der Schnittstellenschaltung gemäß der dritten Ausführungsform der vorliegenden Erfindung durch eine Verzögerungsschaltung mit einer Verzögerung von t_FIXDLY1 hindurchgeht;
11 einen Zeitablaufplan mit DQ-Signalen und DQS-Signalen in der Schnittstellenschaltung gemäß der dritten Ausführungsform der vorliegenden Erfindung, wobei ein Signal eine Verzögerungsschaltung im Bypass umgeht;
12 ein Flussdiagramm eines Verzögerungszeit-Suchverfahrens gemäß der dritten Ausführungsform der vorliegenden Erfindung;
13 eine Ansicht eines DDR-SDRAM und dessen Schnittstellenschaltung gemäß dem Stand der Technik;
14 eine Ansicht eines DQ-Signals und eines DQS-Signals, die um 90 Grad phasenverschoben sind;
15 eine Darstellung zur Veranschaulichung eines Verzögerungseinstellverfahrens gemäß Sekiguchi et al.;
16 eine Ansicht zur Veranschaulichung eines Problems des Verzögerungseinstellverfahrens gemäß dem Stand der Technik;
17 eine Ansicht zur Veranschaulichung eines Verzögerungseinstellverfahrens gemäß dem Stand der Technik, wobei die Datenübertragungsgeschwindigkeit 667 Mbps ist; und
18 eine Ansicht zur Veranschaulichung eines Verzögerungseinstellverfahrens gemäß dem Stand der Technik, wobei eine Datenübertragungsgeschwindigkeit 800 Mbps ist.
Die Erfindung wird nun mit Bezug auf die erläuternden Ausführungsformen beschrieben. Für den Fachmann ist klar zu erkennen, dass viele alternative Ausführungsformen unter Verwendung der Lehren der vorliegenden Erfindung realisiert werden können und dass die Erfindung nicht auf die Ausführungsformen begrenzt ist, die nur zur Erläuterung dargestellt sind.
Erste Ausführungsform
Im Folgenden werden im Einzelnen anhand der Zeichnungen Ausführungsformen der vorliegenden Erfindung beschrieben. 1 ist ein Blockschaltbild, das eine integrierte Halbleiterschaltung zeigt, die eine Schnittstellenschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung enthält. Die Schnittstellenschaltung 10 ist so ausgebildet, dass der Konfiguration einer Schnittstellenschaltung gemäß dem Stand der Technik eine Festverzögerungsschaltung 11 hinzugefügt ist, die ein DQ-Eingangssignal um einen vorgeschriebenen Verzögerungsbetrag verzögert. Wie im Detail später beschrieben, ist die Festverzögerungsschaltung 11 eine Datensignalverzögerungsschaltung, die ein DQ-Signal um eine Verzögerungszeit t_FIXDLY verzögert, welche t_FIXDLY > t_MINDLY + t_SKEW – t_SETUP erfüllt, wobei das Verzögerungsminimum der Verzögerungseinstellschaltung t_MINDLY ist, der Schräglauf (Versatz) zwischen dem DQ-Signal und dem DQS-Signal t_SKEW ist, und die Setup-Zeit des DQ-Signals t_SETUP ist.
Mit Bezug auf 1 hat die integrierte Halbleiterschaltung 2 eine interne Schaltung 25. Die integrierte Halbleiterschaltung 2 ist mit einem DDR-SDRAM 3 verbunden, um Daten aus dem DDR-SDRAM 3 auszulesen oder in diesen einzuschreiben. Um einen solchen Vorgang zu implementieren, hat die integrierte Halbleiterschaltung 2 die Schnittstellenschaltung 10, die zwischen Eingangs/Ausgangs-Puffern 23 und 24 platziert ist, die mit externen Anschlüssen 21 bzw. 22 und der internen Schaltung 25 verbunden sind. Die Schnittstellenschaltung 10 hat eine Festverzögerungsschaltung 11, eine Erfassungsschaltung 12, eine variable Verzögerungsschaltung 13 und eine Verzögerungseinstellschaltung 14. Die variable Verzögerungsschaltung 13 und die Verzögerungseinstellschaltung 14 bilden eine Kalibrierschaltung, die ein gültiges Datenfenster eines DQ-Signals automatisch detektiert und automatisch eine optimale Verzögerungszeit des DQS-Signals einstellt.
An den DDR-SDRAM 3 wird über einen DQ-Anschluss 31 ein DQ-Signal Nd11 ausgegeben. Ein DQ-Signal Nd12, das den DQ-Anschluss 21 und den Eingangs/Ausgangs-Puffer 23 der integrierten Halbleiterschaltung 2 passiert hat, wird an der Festverzögerungsschaltung 11 eingegeben. Andererseits wird ein DQS-Signal Nq11 am DDR- SDRAM 3 über einen DQS-Anschluss 32 ausgegeben. Ein DQS-Signal Nq12, das den DQS-Anschluss 22 und den Eingangs/Ausgangs-Puffer 24 der integrierten Halbleiterschaltung 2 passiert hat, wird an der variablen Verzögerungsschaltung 13 eingegeben. Ein DQ-Signal Nd13, das in der Festverzögerungsschaltung 11 mit einer vorgeschriebenen Verzögerungszeit fixiert ist, wird in der Erfassungsschaltung 12 an der Anstiegskante des DQS-Signals Nq13, welches durch die variable Verzögerungsschaltung 13 phasenverschoben ist, erfasst. Das in der Erfassungsschaltung 12 erfasste DQ-Signal wird normalerweise an die interne Schaltung 25 ausgegeben. Obwohl die Erfassungsschaltung 12 ein DQ-Signal mit der Zeitabstimmung eines DQS-Signals erfasst, kann sie das erfasste DQ-Signal synchron mit dem Takt der internen Schaltung ausgeben.
Andererseits wird während des Verzögerungseinstellmodus, bei dem die variable Verzögerungszeit der variablen Verzögerungsschaltung 13 durch die Verzögerungseinstellschaltung 14 bestimmt wird, das in der Erfassungsschaltung 12 erfasste DQ-Signal Nd14 in die Verzögerungseinstellschaltung 14 eingegeben. Die variable Verzögerungsschaltung 13 erzeugt ein DQS-Signal mit einer variablen Verzögerungszeit = t_MINDLY + t_DLYSTEP·n, wobei t_MINDLY die minimale Verzögerung ist, ein Schrittwert der variablen Verzögerung t_DLYSTEP ist und n eine ganze Zahl von 0 oder größer ist. Die Erfassungsschaltung 12 erfasst das DQ-Signal Nd13 zeitabgestimmt auf das DQS-Signal Nq13, das jeden beliebigen Verzögerungswert hat.
Die Verzögerungseinstellschaltung 14 hat eine Erwartungswert-Vergleichsschaltung 41, eine Verzögerungszeit-Rechenschaltung 42 und eine Verzögerungssetzschaltung 43. Die Verzögerungseinstellschaltung 14 setzt den Verzögerungseinstellmodus in geeigneter Zeitabstimmung nach der Produktmontage und vor dem Versand oder dergleichen, um eine optimale Verzögerungszeit zu bestimmen, die in der variablen Verzögerungsschaltung 13 zu setzen ist. In diesem Modus schreibt die Verzögerungseinstellschaltung 14 zunächst die Daten für die Anpassungserwartung in den DDR-SDRAM 3 und überprüft die Daten im Hinblick auf einen erwarteten Lesewert, während der Verzögerungsbetrag der variablen Verzögerungsschaltung 13 verschoben wird, wodurch nach einer optimalen Verzögerung gesucht wird. Die Anpassungserwartungsdaten werden in einem Halteabschnitt (nicht gezeigt) gehalten, der in der Verzögerungseinstellschaltung 14 oder dergleichen platziert ist.
Die Erwartungswert-Vergleichsschaltung 41 empfängt das DQ-Signal Nd14, das in der Erfassungsschaltung 12 unter Verwendung des DQS-Signals, das um ein variables Verzögerungsmaß verzögert ist, gehalten wird. Die Erwartungswert-Vergleichsschaltung 41 überprüft, ob das in der Erfassungsschaltung 14 erfasste DQ-Signal Nd14 mit einem erwarteten Wert zusammenpasst und bestimmt dadurch, ob das Lesen des DQ-Signals ein Erfolg ist oder nicht. Wenn die variable Verzögerung so klein ist, dass das DQ-Signal vor der Setup-Grenze erfasst wird, führt das Lesen des DQ-Signals zu einem Fehlschlag. Wenn das DQ-Signal innerhalb eines gültigen Datenfensters nach der Setup-Zeit erfasst wird, passt das DQ-Signal mit einem erwarteten Wert zusammen. Wenn das Verzögerungsmaß so groß ist, dass das DQ-Signal innerhalb der Haltezeit erfasst wird, führt das Lesen des DQ-Signals wiederum zu einem Fehlschlag. Die Setup-Grenze und die Haltegrenze können basierend auf dem Ergebnis des Erwartungswert-Vergleichs in der Erwartungswert-Vergleichsschaltung 41 detektiert werden.
Auf diese Weise erzielt die Verzögerungseinstellschaltung 14 eine optimale Verzögerung des DQS-Signals, um das DQ-Signal in der Mitte eines gültigen Datenfensters, wo der Zeitspielraum ein Maximum ist, zu erfassen, indem nach einer setup/Haltegrenze-Verzögerung gesucht wird, und die Verzögerungszeit der variablen Verzögerungsschaltung geändert wird und dessen Mitte gerade so wie beim Stand der Technik bestimmt wird.
Die Verzögerungszeit-Rechenschaltung 42 detektiert die Setup-Grenze und die Haltegrenze basierend auf dem Erwartungswert-Vergleich und berechnet die optimale Datenerfassungszeitabstimmung in der Erfassungsschaltung 12. Die Verzögerungssetzschaltung 43 setzt den in der Verzögerungszeit-Rechenschaltung 42 berechnete optimalen Betrag der Verzögerung in die variable Verzögerungsschaltung 13, um ein DQS-Signal zu erzeugen, dessen Anstieg zu der optimalen Datenerfassungszeit, die in der Verzögerungszeit-Rechenschaltung 42 berechnet worden ist, erfolgt.
Die Schnittstellenschaltung 10 dieser Ausführungsform hat die Festverzögerungsschaltung 11, um dadurch ein DQ-Signal Md13 zu erzeugen, indem zu dem DQ-Signal Nd12 eine vorgeschriebene Verzögerungszeit addiert wird. Weil die Schnittstellenschaltung 10 durch die Durchführung einer Verzögerungseinstellung unter Verwendung des verzögerten DQ-Signals eine optimale Verzögerungszeit berechnet, ist es möglich, die Setup-Grenze selbst dann zu detektieren, wenn die Taktfrequenz hoch ist.
Im Folgenden wird der Verzögerungseinstellvorgang der Schnittstellenschaltung gemäß dieser Ausführungsform beschrieben. 2 ist ein Zeitablaufplan, der DQ-Signale und DQS-Signale mit jeweiligem Takt zeigt. Die verschobenen DQS-Signale S2 bis S7 stellen mit unterschiedlicher Verzögerung (unterschiedliche Phase) verzögerte DQS-Signale dar, die in der variablen Verzögerungsschaltung 13 erzeugt worden sind. Obwohl das verschobene DQS-Signal S2 erforderlich ist, um bei diesem Beispiel die Setup-Grenze in einem DQ-Eingangssignal zu detektieren, hat das Z Grad-DQS-Signal S3 mit der kleinstmöglichen Verzögerung der variablen Verzögerungsschaltung 13 eine größere Verzögerungszeit als das verschobene DQS-Signal S2. Somit liegt die Anstiegskante des Z Grad-DQS-Signals S3 mit der kleinsten Verzögerung später als die Setup-Grenze des DQ-Eingangssignals und daher ist es unmöglich, eine Setup-Grenze des DQ-Eingangssignals zu detektieren.
Angesichts des Vorstehenden ist dieser Ausführungsform das DQ-Eingangssignal ein verzögertes DQ-Signal, dem durch die Festverzögerungsschaltung 11 ein vorgeschriebenes Maß an Verzögerung addiert wird. Die Verzögerungszeit ist so gesetzt, dass die Setup-Grenze des verzögerten DQ-Signals wie später beschrieben, um eine minimale Verzögerung zeitlich nach der Anstiegsflanke des Z Grad-DQS-Signals liegt. In dem Beispiel der 2 liegt die Setup-Grenze des verzögerten DQ-Signals später als die minimale Verzögerungszeit (= Z Grad), und daher entspricht die Setup-Grenze einer X Grad-Verschiebung S4. Dadurch ist es möglich, die Setup-Grenze zu detektieren. In dem Beispiel der 2 ist das um Y Grad verschobene DQS-Signal S7 die Haltegrenze. Demgemäß ist die optimale Verzögerung gegeben durch (X + Y)/2[°].
Im Folgenden wird der Festverzögerungsbetrag des verzögerten DQ-Signals beschrieben. 3 ist ein Zeitablaufplan, der die DQ-Signale Nd12, Nd13 und die DQS-Signale Nq12, Nq13 zeigt.
Das DQ-Signal Nd12 und das DQS-Signal Nq12 sind ein DQ-Signal und ein DQS-Signal, die an der Festverzögerungsschaltung 11 bzw. der variablen Verzögerungsschaltung 13 eingegeben werden. Obwohl das DQ-Signal Nd11 und das DQS-Signal Nq11 vom DDR-SDRAM 3 im Wesentlichen mit gleicher Zeitabstimmung ausgegeben werden, werden sie infolge der unterschiedlichen Leitungslänge oder dergleichen bis zum Eingang an dem DQ-Anschluss 21 bzw. dem DQS-Anschluss 22 der integrierten Halbleiterschaltung 2 phasenverschoben; als Ergebnis haben sie unterschiedliche Verzögerungen, wie dies bei DQ Nd12 und DQS Nq12 mit einer Verzögerungsdifferenz von t_SKEW gezeigt ist.

t_CYC:: Zyklus des DQ-Signals
t_JITTER:: Jitterdauer des DQ-Signals
t_FIXDLY:: Verzögerungszeit der Festverzögerungsschaltung 11
t_SETUP:: Setup-Zeit
t_HOLD:: Haltezeit
t_SKEW:: Zeitversatz (skew) zwischen DQ-Signal und DQS-Signal
t_PASSMIN:: minimale Verzögerungszeit (Setup-Grenze)
t_PASSMAX:: maximale Verzögerungszeit (Haltegrenze)
t_MINDLY:: minimale Verzögerung der variablen Verzögerungsschaltung
t_BSTMR:: 1/2(t_PASSMAX – t_PASSMIN)
t_ACTDLY:: tatsächliche Verzögerungszeit

tPASSMIN = tFIXDLY + tSETUP – tSKEW > tMINDLY (1)

tPASSMAX = tCYC + tFIXDLY – tJITTER – tHOLD – tSKEW (2)

tACTDLY = (tPASSMIN + tPASSMAX)/2 = tFIXDLY – tSKEW + tCYC + tSETUP – tHOLD – tJITTER)/2 (3)

Im Folgenden wird der Fall beschrieben, bei dem das DQS-Signal Nq12 gegenüber dem DQ-Signal Nd12 um das Maß t_SKEW infolge des versatzes (skew) wegen der Differenz der Leitungslänge zwischen dem DDR-SDRAM 3 und der integrierten Halbleiterschaltung 2 verzögert ist. Das DQ-Signal Nd12 wird nach einer Verzögerung von t_FIXDLY durch die Festverzögerungsschaltung 11 das DQ-Signal Nd13. Das DQS-Signal Nq13 (tatsächlich) ist ein DQS-Signal nach Einstellung der optimalen Verzögerungszeit und das DQS-Signal Nq13 (Minimum) ist ein DQS-Signal mit der minimalen Verzögerungszeit t_MINDLY der variablen Verzögerungsschaltung. Die Anstiegskante t1 des DQS-Signals Nq13 (Minimum) mit der minimalen Verzögerung t_MINDLY liegt früher als die Setup-Grenze t2.
Es ist notwendig, die Verzögerung des DQS-Signals Nq13 an der variablen Verzögerungsschaltung 13 so zu setzen, dass die Anstiegsflanke des DQS-Signals Nq13 in der Mitte des gültigen Datenfensters liegt, wobei Jitter t_JITTER, Setup-Zeit t_SETUP und Haltezeit t_HOLD von einem Datenzyklus t_CYC subtrahiert werden, wie dies in der 13 in dem DQS-Signal Nq13 (tatsächlich) gezeigt ist.
Daher ist es notwendig, in dem DQ-Signal Nd12 eine Setup-Grenze t2, die der Zeitpunkt am Setup-Ende ist, und eine Haltegrenze t4, die der Halte-Startzeitpunkt ist, zu detektieren. Um die Zeitpunkte t2 und t4 zu detektieren, wird die Verzögerung der variablen Verzögerungsschaltung 13 innerhalb einer vorgeschriebenen Verzögerungsbreite variiert und im Hinblick auf einen erwarteten Wert überprüft. In der Zeit vor t2 führt die Anpassungserwartung zu einem Fehlschlag. Innerhalb des gültigen Datenfensters vom Zeitpunkt t2 bis t4 sind Daten lesbar und passen mit dem erwarteten Wert zusammen. Nach dem Zeitpunkt t4 führt die Anpassungserwartung wiederum zu einem Fehlschlag.
Die Zeitpunkte t2 und t4 werden durch sequenzielles Ändern der Verzögerungszeit und Durchführen der Anpassungserwartung detektiert. Der mittlere Zeitpunkt 13 zwischen den Zeitpunkten t2 und t4 ergibt die ideale Verzögerungszeitabstimmung des DQS-Signals (Nq13 (tatsächlich)). Um dies zu berechnen, wird unter Verwendung der vorstehenden Gleichung (1) eine minimale Durchgangsverzögerung t_PASSMIN von der Anstiegskante des DQS-Signals Nq12, das an der variablen Verzögerungsschaltung 13 eingegeben worden ist, bis zum Zeitpunkt t2 berechnet. Dann wird unter Verwendung der vorstehenden Gleichung (2) eine maximale Durchgangsverzögerung t_PASSMAX von der Anstiegskante des DQS-Signals Nq12 bis zum Zeitpunkt t4 berechnet. Ferner wird die Verzögerungszeit t_ACTDLY, welche an der variablen Verzögerungsschaltung 13 tatsächlich gesetzt wird, unter Verwendung der vorstehenden Gleichung (3) berechnet.
In dieser Ausführungsform wird t_PASSMIN > t_MINDLY erfüllt. Somit liegt der Zeitpunkt t1 der minimalen Verzögerung der variablen Verzögerungsschaltung 13 immer vor der Setup-Grenze t2. Dadurch ist es möglich, die Setup-Grenze t2 ohne Fehlschlag zu detektieren. Insoweit hat die Schnittstellenschaltung 10 dieser Ausführungsform die Festverzögerungsschaltung 11, in der t_FIXDLY gesetzt wird, um t_PASSMIN > t_MINDLY zu erfüllen. Aus der vorstehenden Gleichung (1) wird t_FIXDLY > t_MINDLY + t_SKEW – t_SETUP erfüllt.
Im Einzelnen ist die Verzögerungszeit der Festverzögerungsschaltung 11 so zu setzen, dass sie größer als eine Zeitspanne ist, die das Ergebnis der Subtraktion der Setup-Zeit t_SETUP von dem Minimalverzögerungsmaß t_MINDLY der variablen Verzögerungsschaltung 13 und dem Versatz t_SKEW ist. In dieser Ausführungsform wird t_SKEW als Versatz zwischen einem DQ-Signal und einem DQS-Signal beschrieben. Wenn aber beispielsweise acht DQ-Signale als DQS-Signal vorhanden sind, dann umfasst t_SKEW den Versatz zwischen allen diesen DQ-Signalen. Weil es möglich ist, den Betrag von t_SKEW oder dergleichen anhand des technischen Standardniveaus zu schätzen, kann der Betrag der Festverzögerung gemäß diesen Werten so gesetzt werden, dass t_PASSMIN > t_MINDLY mit einem gewissen Spielraum erfüllt wird.
In dieser Ausführungsform wird das DQ-Signal so verzögert, dass der Zeitpunkt eines minimal verzögerten DQS-Signals Nq13 der variablen Verzögerungsschaltung 13 früher als die Setup-Grenze t2 liegt, wodurch das Detektieren der Setup-Grenze selbst dann ermöglicht wird, wenn die Taktfrequenz hoch ist. Daher ist es möglich, eine exakte optimale Verzögerung zu berechnen und die optimale Verzögerung ordnungsgemäß zu setzen. Dies verringert signifikant die Wahrscheinlichkeit eines Fehlschlags beim Lesen eines DQ-Signals, wodurch eine hoch zuverlässige Halbleitervorrichtung auch mit einem DDR-SDRAM mit einer hohen Betriebsfrequenz, wie beispielsweise einem DDR2-800 und DDR3, geschaffen werden kann.
Zweite Ausführungsform
Im Folgenden wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. 4 ist ein Blockschaltbild, das eine Halbleitervorrichtung gemäß dieser Ausführungsform zeigt. Die gleichen Elemente wie in der Halbleitervorrichtung gemäß 1 sind mit den gleichen Bezugsziffern bezeichnet und werden hier nicht im Einzelnen beschrieben.
In einer Schnittstellenschaltung 50 dieser Ausführungsform ist ein Wähler 16 zum Überbrücken der Festverzögerungsschaltung 11 hinzugefügt. Die Schnittstellenschaltung 50 hat eine Semi-Festverzögerungsschaltung 15, die aus der Festverzögerungsschaltung 11 und dem Wähler 16 zusammengesetzt ist. Ferner hat eine Verzögerungseinstellschaltung 54 eine Verzögerungssetzschaltung 44 zum Steuern des Wählers 16 zusätzlich zu der Erwartungswert-Vergleichsschaltung 41, der Verzögerungsmaßrechenschaltung 42 und der Verzögerungssetzschaltung 43.
Die Schnittstellenschaltung 50 dieser Ausführungsform verwendet ein DQ-Signal, das durch die Festverzögerungsschaltung 11 während des Kalibrierungsvorgangs genau so wie bei der ersten Ausführungsform verzögert worden ist. Während des Normalbetriebs wird andererseits ein DQ-Signal direkt an der Erfassungsschaltung 12 angelegt, ohne dass es durch die Festverzögerungsschaltung 11 hindurchgeht, wodurch die Latenzzeit des Erfassungszeitpunkts eines DQ-Signals eliminiert wird.
Die 5 und 6 sind Zeitablaufpläne, die die DQ-Signale Nd22, Nd23 und die DQS-Signale Nq22 und Nq23 zeigen. Im Kalibrierbetrieb wird ein Pfad, der durch die Festverzögerungsschaltung 11 geht, gewählt, um nach der Verzögerungssetzung (t_PASSMIN), deren Grenze an dem Setup (t12) liegt, und der Verzögerungssetzung (t_PASSMAX) deren Grenze an dem Halt (t14) liegt, zu suchen. Die tatsächliche Verzögerungssetzung (t_ACTDLY) ist in diesem Fall die gleiche wie bei der ersten Ausführungsform.
Im Einzelnen geht ein DQ-Signal Nd22, das an der Schnittstellenschaltung 50 angelegt wird, durch die Festverzögerungsschaltung 11 und wird ein verzögertes Signal Nd23 mit einer Festverzögerung von t_FIXDLY. Das DQS-Signal (Nd22) wird infolge des Versatzes oder dergleichen um t_SKEW früher als das DQ-Signal an der Schnittstellenschaltung 50 angelegt. Die variable Verzögerungsschaltung 13 verschiebt den Betrag der Verzögerung und sucht nach der Setup-Grenze und der Haltegrenze, um die tatsächliche Verzögerungszeit t_ACTDLY zu erzielen.
Dann schaltet die Verzögerungssetzschaltung 44 den Wähler 16, um einen Pfad zu wählen, der die Festverzögerungsschaltung 11 umgeht, um die Verzögerungssetzung zu suchen, deren Grenze auf Halt liegt. Durch Vergleichen der Haltgrenzen mit oder ohne Signaldurchgang durch die Festverzögerungsschaltung 11 kann ein Verzögerungsbetrag t_FIXDLY der Festverzögerungsschaltung 11 erhalten werden. Wie bei der ersten Ausführungsform ist die Verzögerung der Festverzögerungsschaltung 11 so gesetzt, dass sie größer als die Zeit ist, die sich als Ergebnis der Subtraktion der Setup-Zeit t_SETUP und des Versatzes t_SKEW von der kleinsten Verzögerungszeit t_MINDLY der variablen Verzögerungsschaltung 13 ist. Durch eine derartige Messung kann ein exakter Betrag der Festverzögerung erhalten werden.
In der 6 ist t_{PASSMAX_BYP} der maximale Verzögerungsbetrag, wenn die Festverzögerungsschaltung 11 nicht passiert wird, und t_ESTDLY ist der Verzögerungsbetrag, der an der variablen Verzögerungsschaltung 13 zu setzen ist. Diese können wie folgt berechnet werden: tPASSMAX_BYP = tCYC – tJITTER – tHOLD – tSKEW (4) tESTDLY = tACTDLY – tFIXDLY = tACTDLY – (tPASSMAX – tPASSMAX_BYP) = tPASSMAX_BYP + (tPASSMIN – tPASSMAX_BYP)/2 (5)
Auf diese Weise wird durch Subtrahieren des Festverzögerungsbetrages t_FIXDLY von t_ACTDLY ein Verzögerungsbetrag t_ESTDLY erzielt, was durch die Gleichung (3) ausgedrückt ist, und wird als eine Verzögerung der variablen Verzögerungsschaltung 13 gesetzt.
7 ist ein Flussdiagramm, das das Verfahren zur Verzögerungsmaßsuche gemäß dieser Ausführungsform zeigt. Wie in 7 gezeigt, wird bei dem Vorgang zunächst ein Pfad gewählt, der durch die Festverzögerungsschaltung 11 in der Semi-Festverzögerungsschaltung 15 verläuft (Schritt SP1). Dann wird nach einer Mindestdurchgangsverzögerung (t_PASSMIN) gesucht und die Verzögerungssetzung (n_min1) gesetzt (Schritt SP2). t_PASSMIN ist die Verzögerungszeit, die als Erste mit dem Erwartungswert in der Übereinstimmungserwartungsschaltung 41 übereinstimmt, wenn die Verzögerungszeit in der variablen Verzögerungsschaltung 13 von der minimalen Verzögerungszeit t_MINDLY aus schrittweise verschoben wird.
Dann sucht der Vorgang nach der maximalen Durchgangsverzögerung (t_PASSMAX) und speichert die Verzögerungssetzung (n_max1) (Schritt SP3). t_PASSMAX ist eine Verzögerungszeit, die unmittelbar vor der Verzögerungszeit liegt, welche als Erste mit einem Erwartungswert in der Erwartungswert-Vergleichsschaltung 41 nicht übereinstimmt, wenn die Verzögerung von t_PASSMIN aus weiter erhöht wird.
Dann schaltet der Vorgang den Wähler 16 durch die Verzögerungssetzschaltung 44 so, dass ein Pfad gewählt wird, der die Festverzögerungsschaltung 11 überbrückt (Schritt SP4). Dann wird nach der Maximal-Durchgangsverzögerung (t_{PASSMAX_BYP}) in diesem Pfad gesucht und diese gespeichert (Schritt SP5). Basierend auf den vorstehenden Er gebnissen berechnet der Vorgang die optimale Verzögerung t_ESTDLY während der Überbrückung in der Verzögerungsmaßrechenschaltung 42 aus der folgenden Gleichung (6): tESTDLY = n_max1 – (n_min1 – n_min2) (6)
Die Verzögerung wird durch die Verzögerungssetzschaltung 43 auf die variable Verzögerungsschaltung 13 gesetzt (Schritt SP6).
Diese Ausführungsform ermöglicht nicht nur das Erzielen einer optimalen Verzögerung der variablen Verzögerungsschaltung durch Verzögern des DQ-Signals unter Verwendung der Festverzögerungsschaltung 11, um eine Such der Setup-Grenzesuche zu ermöglichen, sondern ermöglicht auch, dass eine Verzögerung in dem DQ-Signal während des normalen Betriebs durch Überbrücken der Festverzögerungsschaltung 11 verhindert wird.
Dritt Ausführungsform
Im Folgenden wird eine dritte Ausführungsform der vorliegenden Erfindung beschrieben. 8 ist ein Blockschaltbild einer Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung. In 8 sind die gleichen Elemente wie die in der Halbleitervorrichtung gemäß 4 mit den gleichen Bezugsziffern bezeichnet und werden hier nicht im Einzelnen beschrieben. Wie in 8 gezeigt, ist bei dieser Ausführungsform die vorstehend beschriebene Semi-Festverzögerungsschaltung 15 durch eine Semi-Festverzögerungsschaltung 65 ersetzt, die aus einer variablen Verzögerungsschaltung 61 und dem Wähler 16 zusammengesetzt ist. Während bei der ersten und zweiten Ausführungsform die Verzögerung des DQ-Signals eine Festverzögerung ist, die t_PASSMIN > t_MINDLY erfüllt, d.h. eine Festverzögerung vom Betrag t_FIXDLY > t_MINDLY + t_SKEW – t_SETUP, ist bei der vorliegenden Ausführungsform der Wert von t_MINDLY variabel.
Wenn der Festverzögerungsbetrag gesetzt wird, wird er so bestimmt, dass er t_PASSMIN > t_MINDLY innerhalb eines gewissen Spielraums erfüllt, und der Betrag von t_SKEW oder dergleichen wird basierend auf dem technischen Standardniveau geschätzt. Weil t_SKEW beim DIMM oder DRAM variiert, wird ein etwas größerer Wert von t_MINDLY gesetzt.
Es gibt jedoch Fälle, bei denen t_SKEW größer als geschätzt ist und dadurch die Festverzögerung t_FIXDLY nicht den vorstehenden Ausdruck erfüllt. Ein DQS-Signal, das an dem Speicher ausgegeben wird, ist kein kontinuierliches Signal wie ein Taktsignal, sondern ein Signal, das nur dann zugefügt wird, wenn ein DQ-Signal zum Lesen vorhanden ist. Wenn somit t_SKEW groß ist, sollte t_FIXDLY entsprechend groß sein. Weil jedoch eine große Festverzögerung im Allgemeinen einen Fehleranstieg verursacht, ist es vorzuziehen, dass eine optimale Festverzögerung gesetzt wird. Insoweit sieht diese Ausführungsform mehrere Beträge der Verzögerung vor, die als Verzögerung des DQ-Signals zur Kalibrierung gewählt werden können.
Diese Konfiguration erlaubt es, die Festverzögerung zu erhöhen, um eine exakte Kalibrierung zu ermöglichen, wenn das Festverzögerungsmaß zu klein ist, um die Setup-Grenze zu detektieren, und ermöglicht auch, dass verhindert wird, dass der Betrag der Festverzögerung zu groß wird, und ermöglicht dadurch eine exaktere Kalibrierung.
Die 9 bis 11 sind Zeitablaufpläne für ein DQ-Signal Nd32, das an der Semi-Festverzögerungsschaltung 65 eingegeben wird, ein DQ-Signal Nd33, das an der Semi-Festverzögerungsschaltung 65 ausgegeben wird, ein DQS-Signal Nq32, das an der variablen Verzögerungsschaltung 13 eingegeben wird und ein DQS-Signal Nq33 zeigen, das an der variablen Verzögerungsschaltung 13 ausgegeben wird.
In der 9 ist Nd33(1) ein DQ-Signal, das nach dem Hindurchgehen durch eine variable Verzögerungsschaltung 61 auf eine Verzögerung t_FIXDLY2 gesetzt ist, und Nq33(1) ist ein DQS-Signal, das durch die variable Verzögerungsschaltung 13 auf eine minimale Verzögerung t_MINDLY gesetzt wird, und Nq33(2) ist ein DQS-Signal, das durch die variable Verzögerungsschaltung 13 als Ergebnis der Kalibrierung unter Verwendung von Nd33(1) auf eine Verzögerungszeit von t_ADLY2 gesetzt worden ist. Weil die Festverzögerung t_FIXDLY2 von Nd33(1) klein ist, liegt die Anstiegskante von Nq33(1) zeitlich vor der Setup-Grenze, und somit ist es unmöglich, einen exakten optimalen Betrag der Verzögerung zu berechnen.
Entsprechend den obigen Ausführungen wird die Verzögerung des DQ-Signals auf t_FIXDLY1 gesetzt, was größer als t_FIXDLY2 ist. Wie in 10 gezeigt, ist die Setup-Grenze des DQ-Signals Nq33(2) größer als das DQS-Signal Nq33(1) mit minimaler Verzögerung, wodurch es möglich ist, die Setup-Grenze zu detektieren. Dann wird ein Pfad gewählt, der nicht durch die variable Verzögerungsschaltung 61 geht und es wird eine Haltegrenze gesucht, wie in 11 gezeigt, wodurch eine Verzögerung t_FIXDLY1 berechnet wird, die in der variablen Verzögerungsschaltung 61 gesetzt wird. Die Verzögerung t_ESTDLY der variablen Verzögerungsschaltung 13, die für ein DQS-Signal zu setzen ist, kann somit wie folgt berechnet werden: tESTDLY = tADLY1 – tFIXDLY1
12 ist ein Flussdiagramm, das ein Kalibrierungsverfahren gemäß dieser Ausführungsform zeigt. Wie in 12 gezeigt, wählt der Vorgang zunächst einen Pfad, der durch die variable Verzögerungsschaltung 61 in der Semi-Festverzögerungsschaltung 65 hindurchgeht (Schritt SP11) ebenso wie bei der ersten Ausführungsform. Dann wird die Verzögerung der variablen Verzögerungsschaltung 13 auf die minimale Verzögerung gesetzt und bestimmt, ob es lesbar ist oder nicht (Schritt SP12). Wenn das Lesen unmöglich ist, wird bestimmt, dass die Minimalverzögerung kleiner als die Setup-Grenze ist und es möglich ist, nach der Setup-Grenze zu suchen, so dass der Kalibrierungsvorgang durchgeführt werden kann. Wenn andererseits in dem Zustand, bei dem die Verzögerung der variablen Verzögerungsschaltung 13 auf die Minimalverzögerung gesetzt ist, ein Lesen möglich ist, ist die Minimalverzögerungszeit größer als die Setup-Zeit und es ist daher nicht möglich, nach der Setup-Grenze zu suchen. In diesem Fall sieht der Vorgang eine Erhöhung der Verzögerung der variablen Verzögerungsschaltung 61 in der Semi-Festverzögerungsschaltung 65 vor (Schritt SP13). Dann wird die Verzögerung der variablen Verzögerungsschaltung 13 zurück auf den minimalen Verzögerungsbetrag gesetzt, und wenn das Lesen fehlschlägt, geht der Vorgang weiter zum Schritt SP14, in dem bestimmt wird, dass die Setup-Grenze suchbar ist. Die Verarbeitung vom Schritt SP14 ist die gleiche wie die Verarbeitung im Schritt SP2 in 7.
Da bei dieser Ausführungsform die Verzögerung des DQ-Signals variabel ist, ist es möglich, eine optimale Festverzögerungszeit t_FIXDLY zu setzen, wodurch der Fehler der Kalibrierung der Verzögerung in der variablen Verzögerungsschaltung minimiert wird. Wenn ferner die Festverzögerung zu klein ist, um die Setup-Grenze zu suchen, ist es möglich, die Festverzögerung zu erhöhen, um eine Suche nach der Setup-Grenze zu ermöglichen. Obwohl die Konfiguration dieser Ausführungsform ein Überbrücken der variablen Verzögerungsschaltung in der Semi-Festverzögerungsschaltung 65 ermöglicht, kann sie auch, wie bei der ersten Ausführungsform, lediglich eine Verzögerungsschaltung enthalten.
Es ist klar zu ersehen, dass die vorliegende Erfindung nicht auf die vorstehenden Ausführungsformen begrenzt ist, sondern dass diese ohne Abweichen vom Umfang des Gedankens der Erfindung modifiziert und geändert werden können. Beispielsweise wird in den vorstehenden Ausführungsformen ein Fall beschrieben, bei dem ein von einem SDRAM ausgegebenes DQS-Signal und DQ-Signal empfangen wird und die Haltezeitabstimmung des DQ-Signals eingestellt wird. Es besteht jedoch keine Begrenzung auf einen derartigen Speicher wie einen SDRAM, und der gleiche Vorgang kann auch durchgeführt werden, wenn ein Abtastsignal und ein Datenausgang von einem LSI oder dergleichen empfangen werden und die Zeitabstimmung zum Halten der empfangenen Daten eingestellt wird. Obwohl in den vorstehenden Ausführungsformen der Einfachheit halber ein einziger Datenbus beschrieben wird, können acu mehrere, beispielsweise acht Datenbusse vorgesehen sein. In einem derartigen Fall kann für jeden Datenbus eine Verzögerungseinstellschaltung vorgesehen sein.

Claims

Schnittstellenschaltung mit: einer Kalibrierschaltung zum automatischen Detektieren eines gültigen Datenfensters eines Datensignals und Einstellen einer optimalen Verzögerung eines Abtastsignals; und einer Datensignalverzögerungsschaltung zum Verzögern des Datensignals um eine Verzögerungszeit t_FIXDLY, die t_FIXDLY > t_MINDLY + t_SKEW – t_SETUP erfüllt, wobei t_MINDLY die kleinste Verzögerungszeit in der Kalibrierschaltung ist, t_SKEW der Versatz zwischen dem Datensignal und dem Abtastsignal ist und t_SETUP die Setup-Zeit des Datensignals ist.
Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Kalibrierschaltung die optimale Verzögerung des Abtastsignals unter Verwendung eines Datensignals einstellt, das von der Datensignalverzögerungsschaltung während des Einstellmodus verzögert worden ist.
Schnittstellenschaltung nach Anspruch 1 oder 2, weiterhin gekennzeichnet durch: eine Datenerfassungsschaltung zum Erfassen des Datensignals unter Verwendung des Abtastsignals, wobei die Datenerfassungsschaltung während des Einstellmodus ein Datensignal erfasst, das von der Datensignalverzögerungsschaltung unter Verwendung des Abtastsignals verzögert ist, und während des normalen Betriebsmodus ein Datensignal von einem Datensignaleingangsanschluss unter Verwendung des Abtastsignals erfasst.
Schnittstellenschaltung nach Anspruch 1, weiterhin gekennzeichnet durch: eine Datenerfassungsschaltung zum Erfassen des Datensignals unter Verwendung des Abtastsignals, wobei die Datenerfassungsschaltung ein Datensignal erfasst, das durch die Datensignalverzögerungsschaltung unter Verwendung des Abtastsignals während des Einstellmodus verzögert ist und ein Datensignal von einem Datensignalein gangsanschluss unter Verwendung des Abtastsignals während des normalen Betriebsmodus erfasst; und einen Wähler, um zwischen einem Datensignaleingang durch einen Datensignaleingangsanschluss und einem Datensignal, das durch die Datensignalverzögerungsschaltung verzögert ist, zu wählen und das gewählte Signal an der Datenerfassungsschaltung einzugeben.
Schnittstellenschaltung nach Anspruch 2, weiterhin gekennzeichnet durch: eine Datenerfassungsschaltung zum Erfassen des Datensignals unter Verwendung des Abtastsignals, wobei die Datenerfassungsschaltung während des Einstellmodus das Datensignal, das durch die Datensignalverzögerungsschaltung unter Verwendung des Abtastsignals verzögert worden ist, und während des Normalbetriebsmodus das Datensignal von einem Datensignaleingangsanschluss unter Verwendung des Abtastsignals erfasst; und einen Wähler, um zwischen einem durch einen Datensignaleingangsanschluss eingegebenem Datensignal und einem durch die Datensignalverzögerungsschaltung verzögerten Datensignal zu wählen und das gewählte Signal in die Datenerfassungsschaltung einzugeben.
Schnittstellenschaltung nach Anspruch 3, weiterhin gekennzeichnet durch: einen Wähler zum Wählen zwischen einem über einen Datensignaleingangsanschluss eingegebenen Datensignal und einem durch die Datensignalverzögerungsschaltung verzögerten Datensignal und Eingeben des gewählten Signals in die Datenerfassungsschaltung.
Schnittstellenschaltung nach einem der Ansprüche 1 bis 6, wobei die Kalibrierschaltung aufweist eine variable Verzögerungsschaltung zum Verzögern des Abtastsignals um eine vorgeschriebene Zeitdauer, und eine Verzögerungseinstellschaltung zum Einstellen der Verzögerungszeit in der variablen Verzögerungsschaltung.
Schnittstellenschaltung nach Anspruch 7, wobei die Verzögerungseinstellschaltung aufweist eine Erwartungswert-Vergleichsschaltung zum Überprüfen des Zusammenpassens des Datensignals mit einem Erwartungswert, eine Verzögerungs-Rechenschaltung zum Berechnen einer optimalen Verzögerung basierend auf dem Ergebnis der Anpassungserwartung, und eine Verzögerungssetzschaltung zum Setzen des Betrages der Verzögerung, der von der Verzögerungs-Rechenschaltung in der variablen Verzögerungsschaltung berechnet wurde.
Schnittstellenschaltung nach einem der Ansprüche 1 bis 8, wobei die Verzögerung der Datensignalverzögerungsschaltung variabel ist, und die Schnittstellenschaltung ferner eine Verzögerungseinstellschaltung aufweist, um die Verzögerungszeit in der Datensignalverzögerungsschaltung einzustellen.