DE10326774B4

DE10326774B4 - Auf-Chip Erfassung der Systemoperationsfrequenz in einem DRAM, um DRAM-Operationen einzustellen

Info

Publication number: DE10326774B4
Application number: DE10326774A
Authority: DE
Inventors: Johnathan Edmonds; Jennifer Faye Huckaby; Torsten Partsch; Tao Tian
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-09-30
Filing date: 2003-06-13
Publication date: 2009-07-23
Anticipated expiration: 2023-06-14
Also published as: US6952378B2; US6985400B2; US20040062138A1; DE10326774A1; US20050122832A1

Abstract

Speichersystem (301; 301'), das folgende Merkmale aufweist:
einen externen Takt, der ein Operationssignal bei einer Operationsfrequenz erzeugt, wobei das Operationssignal eine oder mehrere elektrische Komponenten steuert; und
einen Speicherchip (300), der mit dem externen Takt verbunden ist, wobei der Speicherchip einen Frequenzdetektor (322; 322') zum Erfassen zumindest eines Bereichs von Frequenzwerten für die Operationsfrequenz aufweist,
wobei der Frequenzdetektor (322) einen Referenzfrequenzgenerator (324) aufweist, der ein Referenzsignal bei einer ersten Referenzfrequenz erzeugt.

Description

Die vorliegende Erfindung bezieht sich auf das Gebiet von Speicherchips.
Eine bekannte integrierte Speicher-IC 100, die ein beschreibbarer Speicher des DRAM-Typs ist, ist in 1 gezeigt. Ein solcher dynamischer Direktzugriffsspeicherchip (DRAM-Chip) 100 umfaßt eine Mehrzahl von Speicherspeicherungszellen 102, in denen jede Zelle 102 einen Transistor 104 und einen intrinsischen Kondensator 106 aufweist. Wie in 2 und 3 gezeigt ist, sind die Speicherspeicherungszellen 102 in Arrays 108 angeordnet, wobei die Speicherspeicherungszellen 102 in jedem Array 108 miteinander über Spalten von Leitern 110 und Zeilen von Leitern 112 verbunden sind. Die Transistoren 104 werden verwendet, um die Kondensatoren 106 auf bestimmte Spannungspegel zu laden und zu entladen. Die Kondensatoren 106 speichern dann die Spannungen als binäre Bits, 1 oder 0, die die Spannungspegel darstellen. Die binäre 1 wird als ein „hoher Zustand" bezeichnet und die binäre 0 wird als ein „niedriger Zustand" bezeichnet. Der Spannungswert der Informationen, die in den Kondensator 106 einer Speicherspeicherungszelle 102 gespeichert sind, wird der logische Zustand der Speicherspeicherungszelle 102 genannt.
Wie in 1 und 2 gezeigt ist, umfaßt der Speicherchip 100 sechs Adreßseingangs-Kontaktstifte A0, A1, A2, A3, A4, A5 entlang seiner Kanten, die sowohl für die Zeilen- als auch Spalten-Adressen der Speicherspeicherungszellen 102 verwendet werden. Der Zeilenadreßhinweissignal-Eingangsstift (RAS-Eingangsstift; RAS = row address strobe) emp fängt ein Signal RAS, das die Adresse, die auf den DRAM-Adreßstiften A0–A5 vorliegt, in die Zeilenadreßlatches 114 taktet. Auf ähnliche Weise empfängt ein Spaltenadreßhinweissignal-Eingangsstift (CAS-Eingangsstift; CAS = column address strobe) ein Signal CAS, das die Adresse, die auf den DRAN-Adreßstiften A0–A4 vorliegt, in die Spaltenadreßlatches 116 taktet. Der Speicherchip 100 weist einen Datenstift Din, der Daten empfängt, und einen Datenstift Dout, der Daten aus dem Speicherchip 100 sendet, auf. Die Operationsmodi des Speicherchips 100, wie z. B. Read (Lesen), Write (Schreiben) und Refresh (Aktualisieren) sind bekannt, und es besteht kein Bedarf, dieselben zu dem Zweck des Beschreibens der vorliegenden Erfindung zu erörtern.
Eine Variation eines DRAN-Chips ist in 5 und 6 gezeigt. Genauer gesagt, durch Hinzufügen einer synchronen Schnittstelle zwischen der Basiskern-DRAM-Operation/Schaltungsanordnung eines Zweite-Generation-DRAM und der Steuerung, die von außerhalb eines Chips eines synchronen dynamischen Direktzugriffsspeichers (SDRAM) kommt, wird der Chip 200 gebildet. Der SDRAM-Chip 200 umfaßt eine Bank aus Speicherarrays 208, wobei jedes Array 208 Speicherspeicherungszellen 210 umfaßt, die miteinander über Spalten und Zeilen von Leitern verbunden sind.
Wie in 5 und 6 gezeigt ist, umfaßt der Speicherchip 200 zwölf Adreßeingangskontaktstifte A0–A11, die sowohl für die Zeilen- als auch Spalten-Adressen der Speicherspeicherungszellen der Bank von Speicherarrays 208 verwendet werden. Der Zeilenadreßhinweissignal-Eingangsstift (RAS-Eingangsstift) empfängt ein Signal RAS, das die Adresse, die an den DRAN-Adreßstiften A0–A11 vorliegt, in die Bank aus Zeilenadreßlatches 214 taktet. Auf ähnliche Weise empfängt ein Spaltenadreßhinweissignal-Eingangsstift (CAS-Eingangsstift) ein Signal CAS, das die Adresse, die an den DRAN-Adreßstiften A0–A11 vorliegt, in die Bank aus Spaltenadreßlatches 216 taktet. Der Speicherchip 200 weist Daten-Eingangs-/Ausgangs-Stifte DQ0–15 auf, die Eingangssignale und Ausgangssignale empfangen und senden. Die Eingangssignale werden von den Stiften DQ0–15 zu einem Dateneingangsregister 218 und dann zu einer DQM-Verarbeitungskomponente 220 weitergeleitet, die eine DQM-Maskierungslogik und Schreibtreiber zum Speichern der Eingangsdaten in der Bank von Speicherarrays 208 umfaßt. Die Ausgangssignale werden von einem Datenausgaberegister 222 empfangen, das die Signale von der DQM-Verarbeitungskomponente 220 empfangen hat, die Lesedatenlatches zum Lesen der Ausgangsdaten aus der Bank von Speicherarrays 208 umfaßt. Die Operationsmodi des Speicherchips 200, wie z. B. Read (Lesen), Write (Schreiben) und Refresh (Aktualisieren) sind bekannt und es besteht somit kein Bedarf, dieselben zu dem Zweck der Beschreibung der vorliegenden Erfindung zu erörtern.
Eine Abweichung des SDRAM-Chips 200 ist ein Doppeldatenrate-SDRAM-Chip (DDR-SDRAM-Chip). Der DDR-SDRAM-Chip 300 übt Registerbefehle und Operationen auf die ansteigende Flanke des Taktsignals aus, während ermöglicht wird, daß Daten sowohl an der ansteigenden als auch der abfallenden Flanke des Taktsignals übertragen werden. Differential-Eingangstaktsignale CLK und CLK(bar) werden in dem DDR-SDRAM verwendet. Ein Hauptvorteil des Verwendens eines DDR-SDRAM ist, daß die Datenübertragungsrate zweimal die Taktfrequenz sein kann, da Daten sowohl an der ansteigenden als auch abfallenden Flanke des CLK Takteingangssignals übertragen werden können.
Es wird darauf hingewiesen, daß neue Generationen von Speichersystemen, die SDRAM- und DDR-SDRAM-Chips verwenden, ihren Frequenzbereich erhöhen. Momentan sind SDRAM- und DDR-SDRAM-Chips nicht in der Lage, die Frequenz zu bestimmen, mit der dieselben in einem bestimmten Speichersystem arbeiten. Wenn sich der Frequenzbereich des Speichersystems ausweitet, kann dies bestimmte Probleme für die SDRAM- und DDR-SDRAM-Chips darstellen. Zum Beispiel muß ein DDR-SDRAM-Chip Operationen zwischen unterschiedlichen Taktdomänen zeitmäßig abstimmen. Es ist bekannt, daß die Taktdomänen ihre relative Zeitgebung zueinander als eine Funktion der Operationsfrequenz des Speichersystems ändern. Diese Änderung der relativen Zeitgebung ist in 7 und 8 dargestellt.
In dem Fall einer langsamen Operationsfrequenz, wie z. B. 66 MHz, wird das Systemtaktsignal VCLK zu dem Taktstift des DDR-SDRAM geleitet. Das Systemtaktsignal VCLK erzeugt innerhalb des DDR-SDRAM ein internes Taktsignal ICLK, das die zentrale Befehlseinheit des DDR-SDRAM taktet. Dies bedeutet, daß alle internen Befehle, die durch die zentrale Befehlseinheit erzeugt werden, mit dem internen Taktsignal ICLK synchronisiert werden. Wie in 7 gezeigt ist, während das interne Taktsignal ICLK dieselbe Frequenz aufweist wie das Systemtaktsignal VCLK, eilt es dem Systemtaktsignal VCLK um einen konstanten Betrag tMAR2 nach. Die Nacheilung wird durch verschiedene Gatter- und Verteilungs-Verzögerungen verursacht. Diese Nacheilung führt zu einer Phasenverschiebung zwischen ICLK und VCLK, die in ihrer Größe wächst, wenn die Frequenz des Taktsignals erhöht wird. Diese Phasenverschiebungserhöhung ist ein Ergebnis der Beziehung der Konstante tMAR2 zu der Zykluszeit, die mit einer Erhöhung der Taktfrequenz sinkt.
Wie in 7 gezeigt ist, wird ein zweites internes Taktsignal DCLK durch eine DLL des DDR-SDRAM erzeugt. Das interne Taktsignal DCLK und das Systemtaktsignal VCLK weisen jeweils dieselbe Frequenz auf. Das interne Taktsignal DCLK eilt jedoch im Hinblick auf das Systemtaktsignal VCLK um einen konstanten Betrag tMAR1 voraus, der von der Chiptemperatur, der Prozeßabweichung und der Operationsfrequenz abhängt. Der Zweck des Vorauseilens des internen Taktsignals DCLK relativ zu dem Systemtaktsignal VCLK ist, interne Ereignisse innerhalb des DDR-SDRAM so zeitlich zu abzustimmen, daß dieselben mit dem Systemtaktsignal VCLK flankenmäßig ausgerichtet sind, wenn dieselben an dem externen DDR-SDRAM-Stift beobachtet werden.
Wie in 7 gezeigt ist, wird das Signal SIG_clk1 synchron zu dem Taktsignal ICLK erzeugt. Als nächstes wird das Signal SIG_clk1 mit dem internen Taktsignal DCLK synchronisiert und an demselben gehandhabt. Wie in 7 gezeigt ist, zeigt das Signal SIG_clk2 die Zeitgebung des Signals nach dem Zwischenspeichern (Synchronisieren) des Signals SIG_clk1 an der Domäne des internen Taktsignals DCLK. Das Signal SIG'_clk2 zeigt das Signal SIG_clk2, nachdem dasselbe um einen Taktzyklus DCLK verschoben wurde.
Wie in 8 gezeigt ist, tritt eine unterschiedliche Situation auf, wenn das System mit einer schnellen Operationsfrequenz arbeitet, wie z. B. 200 MHz. Genauer gesagt, während das interne Taktsignal ICLK weiterhin dieselbe Frequenz aufweist wie das Systemtaktsignal VCLK, eilt es dem Systemtaktsignal VCLK um einen konstanten Betrag tMAR2 nach, was zu einer größeren Phasenverzögerung im Vergleich mit dem Fall der langsamen Frequenz aus 7 führt. Zusätzlich dazu, während das interne Taktsignal DCLK und das Systemtaktsignal VCLK jeweils dieselbe Frequenz aufweisen, eilt das interne Taktsignal DCLK im Hinblick auf das Systemtaktsignal VCLK um einen konstanten Betrag tMAR'1 voraus, was zu einer größeren Phasenverzögerung führt, im Vergleich mit dem Fall der langsamen Frequenz aus 7. Wie in 8 gezeigt ist, wird das Signal SIG_clk1 synchron zu dem Taktsignal ICLK erzeugt. Auf ähnliche Weise wird dieses Signal SIG_clk1 mit dem DCLK synchronisiert und gehandhabt. Das SIG_clk2 zeigt die Zeitgebung des Signals nach dem Zwischenspeichern (Synchronisieren) desselben in der DCLK-Domäne. Das SIG'_clk2 zeigt das Signal SIG_clk2 nach dem Verschieben desselben um einen Taktzyklus von DCLK. Das Endergebnis ist, daß die relative Zeitgebung der Taktsignale ICLK und DCLK drastisch unterschiedlich im Vergleich zu dem Fall der langsamen Frequenz ist.
Im Hinblick auf die oben beschriebene Disparität bei der relativen Zeitgebung wird es sehr schwierig, Befehle innerhalb des DDR-SDRAM auf konsistente Weise unabhängig von der Operationsfrequenz des Systems durchzuführen. Es sei z. B. angenommen, daß ein Ausgangssignal des DDR-SDRAM drei VCLK-Zyklen nach der Erzeugung des Signals SIG_clk1 beobachtet werden soll. Wenn sich das System in dem langsamen Frequenzmodus befand, dann würde das Ausgangssignal auf das Zählen der vier DCLK-Pulse T0, T1, T2 und T3 durch den DDR-SDRAM-Chip hin auftreten. Im Gegensatz dazu würde das Ausgangssignal auftreten, nachdem der Chip nur die drei DCLK-Pulse T1, T2 und T3 in dem schnellen Frequenzmodus gezählt hat. Somit ist der DDR-SDRAM-Chip nicht in der Lage, den Ausgangsbefehl ausschließlich basierend auf der Anzahl von gezählten DCLK-Pulsen durchzuführen. Dies schränkt die maximale Operationsfrequenz ein, mit der der DDR-SDRAM innerhalb eines DDR-Systems betrieben werden kann. Zusätzlich dazu schränkt es die Produkttypen ein, die durch den Speicherchip abgespielt werden. Genauer gesagt ist ein Speicherchip in der Lage, Produkte abzuspielen, die innerhalb eines bestimmten Frequenzbereichs arbeiten, während der Speicherchip nicht in der Lage ist, andere Produkte abzuspielen, die außerhalb des bestimmten Frequenzbereichs arbeiten.
Die US-A-5,883,853 beschreibt einen Taktfrequenzdetektor für ein SDRAM, der erfasst, ob ein Eingangstaktsignal bei einer hohen Rate oder bei einer niedrigen Rate arbeitet. Ansprechend auf das Eingangstaktsignal erzeugt der Taktfrequenzdetektor ein Auswahlsignal, um die Steuerschaltung in dem SDRAM anzuweisen, im schnellen oder im langsamen Modus zu arbeiten. Der Frequenzdetektor erfasst die Frequenz des Eingangstaktsignals, und basierend auf dieser Frequenz gibt eine Auswahlschaltung entweder das schnelle oder langsame Auswahlsignal aus. Hierfür verwendet der Detektor eine Taktfrequenzanalyseeinrichtung, die nur basierend auf dem empfangenen Taktsignal arbeitet.
Die US-A-6,037,813 beschreibt eine Halbleitervorrichtung, die synchron mit einem ersten, externen Taktsignal arbeitet. Die Halbleitervorrichtung umfasst eine Takterzeugungsschaltung, die ein zweites Taktsignal erzeugt, welches sich innerhalb einer vorbestimmten Phasenbeziehung zu dem ersten Taktsignal befindet. Ferner ist eine Überprüfungsschaltung vorgesehen, um die Frequenz des ersten Taktsignals basierend auf zumindest einem internen Signal zu überprüfen, das wiederum durch die Takterzeugungsschaltung basierend auf dem externen Taktsignal erzeugt wird.
Es ist die Aufgabe der vorliegenden Erfindung, ein Speichersystem und ein Verfahren zum Betreiben eines Speichersystems mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch ein Speichersystem gemäß Anspruch 1 und ein Verfahren zum Betreiben eines Speichersystems gemäß Anspruch 14 gelöst.
Ein Aspekt der vorliegenden Erfindung bezieht sich auf ein Speichersystem, das einen Takt umfaßt, der eine oder mehrere elektrische Komponenten mit einem Operationssignal steuert, das auf einer Operationsfrequenz vorliegt, und einen Speicherchip, der mit dem Takt verbunden ist, wobei der Speicherchip einen Frequenzdetektor zum Erfassen des zumindest einen Bereichs von Werten für die Operationsfrequenz aufweist.
Ein zweiter Aspekt der vorliegenden Erfindung bezieht sich auf ein Verfahren zum Betreiben eines Speichersystems, das das Erzeugen eines Operationssignals, das Steuern von einer oder mehreren elektrischen Komponenten mit dem Operationssignal und das Veranlassen aufweist, daß ein Speicherchip zumindest einen Bereich von Werten für die Operationsfrequenz erfaßt.
Jeder Aspekt der vorliegenden Erfindung schafft den Vorteil des Erleichterns der Steuerung der SDRAM-Steuerungslogik und daher ein Reduzieren der Chipgröße.
Jeder Aspekt der vorliegenden Erfindung schafft den Vorteil des Ermöglichens von hohen Operationsfrequenzen und somit des Erhöhens des internen SDRAM-Zeitgebungsspielraums.
Die vorliegende Erfindung, zusammen mit zugehörigen Objekten und Vorteilen, ist am besten Bezug nehmend auf die detaillierte Beschreibung verständlich, die nachfolgend in Verbindung mit den beiliegenden Zeichnungen ausgeführt wird.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 schematisch eine Draufsicht eines Ausführungsbeispiels eines bekannten Speicherchips;
2 ein Blockdiagramm des Speicherchips aus 1;
3 schematisch ein Ausführungsbeispiel eines Speicherarrays, das mit dem Speicherchip aus 1 verwendet werden soll;
4 schematisch ein Ausführungsbeispiel einer Speicherzelle, die mit dem Speicherarray aus 3 verwendet werden soll;
5 schematisch eine Draufsicht eines zweiten Ausführungsbeispiels eines bekannten Speicherchips;
6 ein Blockdiagramm des Speicherchips aus 5;
7 ein erstes Zeitgebungsdiagramm für ein drittes Ausführungsbeispiel eines bekannten Speicherchips;
8 ein zweites Zeitgebungsdiagramm für das dritte Ausführungsbeispiel eines bekannten Speicherchips;
9 ein Blockdiagramm von zwei Ausführungsbeispielen eines Speichersystems gemäß der vorliegenden Erfindung;
10 schematisch ein Ausführungsbeispiel eines Frequenzdetektors, der mit dem Speichersystem aus 9 verwendet werden soll;
11 ein erstes Zeitgebungsdiagramm für das Speichersystem aus 9 und 10;
12 ein zweites Zeitgebungsdiagramm für das Speichersystem aus 9 und 10; und
13 schematisch ein zweites Ausführungsbeispiel eines Frequenzdetektors, der mit dem Speichersystem aus 9 verwendet werden soll.
Wie in 9 gezeigt ist, umfaßt ein Speichersystem 301 gemäß der vorliegenden Erfindung einen DDR-SDRAM-Chip 300, der eine Struktur ähnlich zu dem DDR-SDRAM-Chip aufweist, der vorangehend beschrieben wurde. Genauer gesagt umfaßt der DDR-SDRAM-Chip 300 eine Bank aus Speicherarrays 308, die Speicherspeicherungszellen 310 umfassen, die miteinander über Spalten und Zeilen von Leitern verbunden sind, auf eine Weise ähnlich zu den Speicherarrays 208 und den Speicherspeicherungszellen 210, die vorangehend im Hinblick auf den SDRAM-Speicherchip 200 aus 5 und 6 erörtert wurden. Der Speicherchip 300 umfaßt Adreßeingangskontaktstifte, unterschiedliche Taktstifte, um unterschiedliche Takteingangssignale zu empfangen und Eingangs-/Ausgangs-Stifte DQ, die Signale auf dieselbe Weise empfangen und ausgeben wie ihre Entsprechungen in dem SDRAM-Chip 200, der vorangehend erörtert wurde. Es sollte darauf hingewiesen werden, daß die vorliegende Erfindung mit anderen Typen von Speicherchips verwendet werden kann, die zwischen unabhängigen Skalierungstaktphasen synchronisiert werden müssen, wie z. B. DRAM-, SDRAM-, DDR-SGRAM-, DDR-SDRAM- und SRAM-Speicherchips.
Wie in 10 gezeigt ist, weist der Frequenzdetektor 322 einen Referenzfrequenzgenerator auf, wie z. B. einen Oszillator 324, der ein Referenztaktsignal REF_CLK erzeugt. Das Referenztaktsignal REF_CLK, das eine Referenzfrequenz aufweist, die zwischen den möglichen Maximal- und Minimal-Operationsfrequenzen des Speicherchips 300 liegt, wird gemäß individuellen Chipanforderungen ausgewählt. Die Referenzfrequenz könnte z. B. die Schwellfrequenz des Speicherchips 300 sein. Nach der Auswahl der Referenzfrequenz können die Operationen, die durch den Speicherchip 300 ausgeführt werden, derart betrachtet werden, daß sie in zwei unterschiedlichen Frequenzregionen ausgeführt werden –1) einer ersten Region mit Frequenzen bei oder über der Minimalfrequenz des Speicherchips 300 und unter der Referenzfrequenz und 2) einer zweiten Region mit Frequenzen bei oder über der Referenzfrequenz und bei oder unter der Maximaloperationsfrequenz des Speicherchips 300. Mit dieser Abgrenzung führt der Speicherchip 300 einen Operationsmodus A innerhalb der ersten Region aus und führt einen Operations modus B innerhalb der zweiten Region aus. Zum Beispiel würden Niedrigfrequenzanwendungen oder Produkte des unteren Preisbereichs durch den Speicherchip 300 in dem Operationsmodus A laufen, während Hochfrequenzanwendungen oder Produkte des oberen Preisbereichs durch den Speicherchip 300 in dem Operationsmodus B laufen würden.
Eine indirekte Frequenzmeßtechnik wird verwendet, um die externe Taktfrequenz zu bestimmen, da die Zeitperiode, die verwendet werden würde, um die Frequenz zu berechnen, wahrscheinlich nicht kalibriert ist, da dieselbe von innerhalb des Chips gemessen wird und von Chip zu Chip variieren kann. Dies bedeutet, die Genauigkeit einer Direktfrequenzmessung der externen Taktfrequenz wäre nicht sehr hoch. Bei der indirekten Technik wird das Taktsignal EXT_CLK zu einem Zähler 326 geleitet, der die Anzahl von Zyklen des Taktsignals EXT_CLK über einen gegebenen Zeitbetrag zählt. Die Zählung wird als das Signal NUM_CLK ausgegeben. Auf ähnliche Weise wird das Referenzsignal REF_CLK zu einem zweiten Zähler 328 geleitet, der die Anzahl von Zyklen des Referenzsignals über einen gegebenen Zeitbetrag zählt. Die Zählung wird als das Signal NUM_REF ausgegeben.
Die Zählungsausgangssignale NUM_CLK und NUM_REF werden zu einem Komparator 330 des Frequenzdetektors 322 geleitet. Wie in 11 und 12 gezeigt ist, nachdem der gegebene Zeitbetrag abgelaufen ist und die Signale NUM_CLK und NUN_REF validiert sind, wird ein ENABLE-Signal (Aktivieren-Signal) erzeugt und zu dem Komparator 330 gesendet. Nach dem Empfangen des ENABLE-Signals vergleicht der Komparator 330 die Werte der Operationsfrequenz und der Referenzfrequenz.
Als ein Beispiel, sollte der Komparator 330 bestimmen, daß die externe Taktfrequenz geringer ist als die Referenzfrequenz, dann wird ein Signal FREQ_DET von dem Komparator 330 auf einem niedrigen Zustand ausgegeben, wie in 11 gezeigt ist. Der niedrige Zustand bedeutet, daß die Taktfre quenz innerhalb des ersten Bereichs von Frequenzen liegt, wie oben erwähnt wurde. Wie in 12 gezeigt ist, sollte der Komparator 330 bestimmen, daß die externe Taktfrequenz höher ist als die Referenzfrequenz, dann wird das Signal FREQ_DET als ein hoher Zustand ausgegeben und die Taktfrequenz liegt innerhalb des zweiten Bereichs von Frequenzen, wie oben erwähnt wurde. In dem Fall, in dem die Operationsfrequenz und die Referenzfrequenz gleich sind, liefert der Komparator entweder eine stabile hohe oder eine niedrige Ausgabe. Welcher Zustand ausgewählt wird, hängt von dem Anwendungszweck ab, für den die Frequenzerfassung ausgewählt ist. Bei dem oben gegebenen Beispiel, bei dem der Operationsmodus B verwendet wird, wenn die Operationsfrequenz gleich oder höher ist als die Referenzfrequenz, wird der Komparator einem hohen Zustand zugewiesen, in dem Fall eines Equilibriums zwischen den Operations- und Referenz-Frequenzen.
Wie in 9 gezeigt ist, ist ein zweites Ausführungsbeispiel eines Speichersystems 301' gezeigt, bei dem das vorangehend beschriebene Speichersystem 301 so geändert wurde, daß ein Frequenzdetektor 322' den Frequenzdetektor 322 ersetzt, der vorangehend beschrieben wurde. Wie in 13 gezeigt ist, umfaßt der Frequenzdetektor 322' einen zusätzlichen Referenzfrequenzgenerator und einen Komparator im Vergleich zu dem Frequenzdetektor 322 aus 10. Der zweite Frequenzgenerator, wie z. B. ein Oszillator 332, erzeugt ein zweites Referenztaktsignal REF2_CLK, das eine zweite Referenzfrequenz darstellt. Die zweite Referenzfrequenz wird basierend auf der bestimmten Anwendung ausgewählt, die an dem Speicherchip 300 angewendet werden soll.
Bei diesem Ausführungsbeispiel, das in 13 gezeigt ist, wird das Taktsignal EXT_CLK zu einem Zähler 326 geleitet, der die Anzahl von Zyklen des Taktsignals EXT_CLK über einen gegebenen Zeitbetrag zählt. Die Zählung wird als das Signal NUM_CLK ausgegeben. Auf ähnliche Weise werden die Referenzsignale REF1_CLK und REF2_CLK zu entsprechenden Zählern 328 und 334 geleitet, die die Anzahl von Zyklen der Referenzsignale über einen gegebenen Zeitbetrag zählen. Die Zählungen werden als die Signale NUM1_REF und NUM2_REF ausgegeben.
Die Zählungsausgangssignale NUM_CLK, NUM1_REF und NUM2_REF werden dann zu einem Komparatorsystem 336 des Frequenzdetektors 332 geleitet, nachdem eine vorbestimmte Anzahl von Zählungsausgangssignalen NUM_CLK1 erzeugt wurde, und ein ENABLE1-Signal wird zu dem Komparator 330 gesendet, der dann jeden der Werte der zwei Referenzfrequenzen mit der Operationsfrequenz vergleicht, auf ähnliche Weise zu der, die vorangehend für das Speichersystem 301 aus 9 und 10 beschrieben wurde. Genauer gesagt werden die Zählungsausgangssignale NUM_CLK1 und NUM1_REF zu dem Komparator 300 geleitet, der die Operationsfrequenz mit der ersten Referenzfrequenz vergleicht. Auf ähnliche Weise werden die Zählungsausgangssignale NUM_CLK2 und NUM2_REF zu dem zweiten Komparator 338 geleitet, nach dem Erzeugen eines ENABLE2-Signals, der die Operationsfrequenz mit der zweiten Referenzfrequenz vergleicht.
Als ein Beispiel werden die erste und die zweite Referenzfrequenz als α bzw. β bezeichnet, wobei ω_min ≤ α < β ≤ ω_max, und wobei ω_min ^und ω_max die Minimal- bzw. Maximal-Operationsfrequenzen des Speicherchips 300 sind. Bei diesem Beispiel, wenn der Komparator 330 bestimmt, daß die externe Taktfrequenz größer ist als die erste Referenzfrequenz, dann wird ein FREQ1_DET-Signal von dem Komparator 330 auf einem hohen Zustand ausgegeben, das anzeigt, daß die Taktfrequenz innerhalb des Bereichs α ≤ Taktfrequenz ≤ ω_max ist. Sollte der Komparator 330 bestimmen, daß die Taktfrequenz geringer ist als die erste Referenzfrequenz, dann wird das Signal FREQ1_DET als ein niedriger Zustand ausgegeben, der anzeigt, daß die Taktfrequenz in dem Bereich ω_min ≤ Taktfrequenz < α liegt.
Während die erste Referenzfrequenz verglichen wird, wird die zweite Referenzfrequenz auf ähnliche Weise verglichen. Sollte der Komparator 338 bei denselben obigen Beispielen bestimmen, daß die Taktfrequenz höher ist als die zweite Referenzfrequenz, dann wird ein Signal FREQ2_DET aus dem Komparator 338 auf einem hohen Zustand ausgegeben, das anzeigt, daß die externe Taktfrequenz innerhalb des Bereichs β ≤ Taktfrequenz ≤ ω_max ist. Sollte der Komparator bestimmen, daß die Taktfrequenz geringer als die zweite Referenzfrequenz, dann wird das Signal FREQ2_DET als ein niedriger Zustand ausgegeben, dann liegt die Taktfrequenz in dem Bereich von ω_min ≤ Taktfrequenz < β.
Das Endergebnis des Vergleichs der zwei Referenzfrequenzen ist, daß zwei Bereiche für die Taktfrequenz bestimmt werden. Offensichtlich weist die Taktfrequenz einen Wert auf, der innerhalb eines Bereichs liegt, der als die Überlappung der zwei bestimmten Bereiche definiert ist. In dem Fall, in dem die Komparatoren 330 und 338 bestimmen, daß die Taktfrequenz über der ersten Referenzfrequenz und unter der zweiten Referenzfrequenz liegt, dann weist die Taktfrequenz einen Wert auf, der innerhalb der Überlappung der Bereiche α ≤ Taktfrequenz ≤ ω_max und ω_min ≤ Taktfrequenz < β liegt. Anders ausgedrückt weist die Taktfrequenz einen Wert auf, der innerhalb des Bereichs α ≤ Taktfrequenz < β liegt.
Es sollte darauf hingewiesen werden, daß es bei dem obigen Beispiel möglich ist, die Frequenz exakt zu bestimmen, wenn der minimale Endpunkt eines Bereichs exakt der gleiche ist wie der maximale Endpunkt des anderen Bereichs. Es muß nicht erwähnt werden, daß dies ein seltenes Ereignis wäre.
Durch Vergleichen der zwei Speichersysteme 301 und 301' kann die Taktfrequenz mit mehr Genauigkeit mit dem Speichersystem 301' bestimmt werden, aufgrund der Verwendung eines zusätzlichen Referenzfrequenzgenerators. Die Taktfrequenz kann sogar noch genauer bestimmt werden, durch Hinzufügen von einem oder mehreren zusätzlichen Referenzfre quenzgeneratoren und entsprechenden Komparatoren und Zählern, um zusätzliche Bereiche von möglichen Taktfrequenzwerten zu erzeugen. Wiederum führt die Überlappung aller erfaßten Bereiche zu dem Bestimmen, wo die Taktfrequenz liegt.
Sobald der Bereich der Taktfrequenz auf die oben beschriebene Weise bestimmt wurde, kann der bestimmte Taktfrequenzbereich verwendet werden, um die Operation des Speichersystems zu verbessern. Zum Beispiel kann die Verzögerungsleitungslänge einer verzögerten Regelschleife eines DDR-SDRAM vorangehend basierend auf der bestimmten Taktfrequenz angepaßt werden, um die Verriegelungszeit der verzögerten Regelschleife zu verringern und möglicherweise deren Leistungsverbrauch. Zusätzlich dazu kann die Frequenz einer Latenzsteuerungslogik eines Speicherchips basierend auf der bestimmten Taktfrequenz angepaßt werden. Auf diese Weise können unterschiedliche Verfahren zum Bestimmen der Latenz gemäß der aktuellen Operationsfrequenz angewendet werden, was zu einem breiteren möglichen Frequenzbereich führt, in dem der Chip betrieben werden kann. Die bestimmte Taktfrequenz kann ferner verwendet werden, um Zeitgebungsprotokolle für Vorrichtungen anzuzeigen, die spezifiziert sind, um in unterschiedlichen Systemtypen zu laufen. Auf diese Weise können unterschiedliche Produktspezifikationen (z. B. Produkte hoher Ebene/niedriger Ebene) in einem Chip implementiert werden. Dadurch werden Entwicklungs-, Herstellungs- und Logistik-Kosten gespart, während der Geschäftsbereich erhöht wird. Zusätzlich dazu kann die bestimmte Taktfrequenz auf dem Speicherchip gespeichert werden und kann zum Auswählen unterschiedlicher Rechenmodi verwendet werden, wie z. B. Verzögern der Zeitgebung eines internen Takts des Speicherchips, um die Situation zu korrigieren, die vorangehend im Hinblick auf 7 und 8 erörtert wurden.

Claims

Speichersystem (301; 301'), das folgende Merkmale aufweist: einen externen Takt, der ein Operationssignal bei einer Operationsfrequenz erzeugt, wobei das Operationssignal eine oder mehrere elektrische Komponenten steuert; und einen Speicherchip (300), der mit dem externen Takt verbunden ist, wobei der Speicherchip einen Frequenzdetektor (322; 322') zum Erfassen zumindest eines Bereichs von Frequenzwerten für die Operationsfrequenz aufweist, wobei der Frequenzdetektor (322) einen Referenzfrequenzgenerator (324) aufweist, der ein Referenzsignal bei einer ersten Referenzfrequenz erzeugt.
Speichersystem (301, 301') gemäß Anspruch 1, bei dem der Speicherchip ein DRAM-Speicherchip ist.
Speichersystem (301, 301') gemäß Anspruch 1 oder 2, bei dem der Speicherchip (300) ein SDRAM-Speicherchip ist.
Speichersystem (301, 301') gemäß einem der Ansprüche 1 bis 3, bei dem der Speicherchip (300) ein DDR-SDRAM-Speicherchip ist.
Speichersystem (301, 301') gemäß einem der Ansprüche 1 bis 4, bei dem der Frequenzdetektor (322) einen Komparator (330) aufweist, der das Operationssignal und das Referenzsignal empfängt und die Werte der Operationsfrequenz und der Referenzfrequenz vergleicht.
Speichersystem gemäß Anspruch 5, bei dem der Frequenzdetektor (322; 322') einen Bereich von Werten für die Operationsfrequenz bestimmt.
Speichersystem gemäß Anspruch 5 oder 6, bei dem der Frequenzdetektor (322; 322') folgende Merkmale aufweist: einen ersten Zähler (326), der eine erste Anzahl von Zyklen des Operationssignals über einen gegebenen Zeitbetrag zählt; und einen zweiten Zähler (328), der eine zweite Anzahl von Zyklen des Referenzsignals über einen gegebenen Zeitbetrag zählt.
Speichersystem gemäß einem der Ansprüche 1 bis 7, bei dem der Frequenzdetektor einen zweiten Referenzfrequenzgenerator aufweist, der ein zweites Referenzsignal mit einer zweiten Referenzfrequenz erzeugt.
Speichersystem gemäß Anspruch 8, bei dem der Frequenzdetektor einen Komparator (330) aufweist, der das Operationssignal, das erste Referenzsignal und das zweite Referenzsignal empfängt und den Wert der Operationsfrequenz mit sowohl der ersten Referenzfrequenz als auch der zweiten Referenzfrequenz vergleicht.
Speichersystem gemäß Anspruch 9, bei dem der Komparator einen ersten Bereich von Werten basierend auf einem Vergleich des Werts der Operationsfrequenz mit der ersten Referenzfrequenz und einen zweiten Bereich von Werten basierend auf einem Vergleich des Werts der Operationsfrequenz mit der zweiten Referenzfrequenz aufweist.
Speichersystem gemäß Anspruch 10, bei dem der Bereich von Werten für die Operationsfrequenz der Bereich von Werten ist, der als die Überlappung des ersten und des zweiten Bereichs von Werten definiert ist.
Speichersystem gemäß einem der Ansprüche 9 bis 11, bei dem der Frequenzdetektor einen Bereich von Werten für die Operationsfrequenz bestimmt.
Speichersystem gemäß einem der Ansprüche 9 bis 12, bei dem der Frequenzdetektor folgende Merkmale aufweist: einen ersten Zähler, der eine erste Anzahl von Zyklen des Operationssignals über einen gegebenen Zeitbetrag zählt; einen zweiten Zähler, der eine zweite Anzahl von Zyklen des ersten Referenzsignals über einen gegebenen Zeitbetrag zählt; und einen dritten Zähler, der eine dritte Anzahl von Zyklen des zweiten Referenzsignals über einen gegebenen Zeitbetrag zählt.
Verfahren zum Betreiben eines Speichersystems, das einen Speicherchip (300) umfaßt, das folgende Schritte aufweist: Erzeugen eines Operationssignals bei einer Operationsfrequenz; Anlegen des Operationssignals an den Speicherchip (300) zum Steuern von einer oder mehreren elektrischen Komponenten des Speichersystems; Erzeugen eines Referenzsignals bei einer ersten Referenzfrequenz innerhalb des Speicherchips (300); und Erfassen eines Bereichs von Werten für die Operationsfrequenz basierend auf dem Referenzsignal und dem Operationssignal.
Verfahren gemäß Anspruch 14, bei dem der Speicherchip ein DRAM-Speicherchip ist.
Verfahren gemäß Anspruch 14 oder 15, bei dem der Speicherchip ein SDRAM-Speicherchip ist.
Verfahren gemäß einem der Ansprüche 14 bis 16, bei dem der Speicherchip ein DDR-SDRAM-Speicherchip ist.
Verfahren gemäß einem der Ansprüche 14 bis 17, das ferner das Vergleichen der Werte der Operationsfrequenz und der Referenzfrequenz aufweist.
Verfahren gemäß einem der Ansprüche 14 bis 18, das ferner folgende Schritte aufweist: Zählen einer ersten Anzahl von Zyklen des Operationssignals über einen gegebenen Zeitbetrag; Zählen einer zweiten Anzahl von Zyklen des Referenzsignals über einen gegebenen Zeitbetrag.
Verfahren gemäß einem der Ansprüche 14 bis 19, das ferner das Erzeugen eines zweiten Referenzsignals mit einer zweiten Referenzfrequenz aufweist.
Verfahren gemäß Anspruch 20, das ferner das Vergleichen des Werts der Operationsfrequenz mit sowohl der ersten Referenzfrequenz als auch der zweiten Referenzfrequenz aufweist.
Verfahren gemäß Anspruch 21, das ferner folgende Schritte aufweist: Bestimmen eines ersten Bereichs von Werten basierend auf dem Vergleichen des Werts der Operationsfrequenz mit der ersten Referenzfrequenz; und Bestimmen eines zweiten Bereichs von Werten basierend auf dem Vergleichen des Werts der Operationsfrequenz mit der zweiten Referenzfrequenz.
Verfahren gemäß Anspruch 22, das ferner das Bestimmen einer Überlappung des ersten und des zweiten Bereichs von Werten aufweist.
Verfahren gemäß einem der Ansprüche 14 bis 23, das ferner das Auswählen eines Rechenmodus basierend auf dem erfaßten Bereich von Werten für die Operationsfrequenz aufweist.
Verfahren gemäß Anspruch 24, bei dem der ausgewählte Rechenmodus ein Verzögern der Zeitgebung eines internen Takts des Speicherchips aufweist.
Verfahren gemäß einem der Ansprüche 14 bis 25, das ferner das Anpassen einer Verzögerungsleitungslänge einer verzögerten Regelschleife basierend auf dem erfaßten Bereich von Werten für die Operationsfrequenz aufweist.
Verfahren gemäß einem der Ansprüche 14 bis 26, das ferner das Anpassen einer Frequenz der zumindest einen elektrischen Komponente basierend auf dem erfaßten Bereich von Werten für die Operationsfrequenz aufweist.
Verfahren gemäß Anspruch 27, bei dem die zumindest eine elektrische Komponente eine Latenzsteuerungslogik aufweist.
Verfahren gemäß einem der Ansprüche 14 bis 28, das ferner das Anzeigen eines Zeitgebungsprotokolls für die zumindest eine elektrische Komponente basierend auf dem erfaßten Bereich von Werten der Operationsfrequenz aufweist.