DE102004059327A1

DE102004059327A1 - Vorrichtung zur Spannungsbereitstellung durch Kapazitätsaufteilung

Info

Publication number: DE102004059327A1
Application number: DE102004059327A
Authority: DE
Inventors: Hyung-Chan Suwon Choi; Chi-Wook Kim; Byung-Hoon Suwon Jeong
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-06-18
Filing date: 2004-12-01
Publication date: 2006-02-02
Also published as: CN100505092C; KR100611506B1; CN1710665A; KR20050120174A; TWI303426B; US20050281114A1; TW200601332A; US7110316B2

Abstract

Die Erfindung bezieht sich auf eine Vorrichtung zur Spannungsbereitstellung mit einer Mehrzahl von Spannungsquellen, die jeweils zwischen einem Knoten mit hohem und einem Knoten mit niedrigem Pegel eingeschleift sind. DOLLAR A Erfindungsgemäß beinhaltet die Vorrichtung zur Spannungsbereitstellung Knoten mit hohem Pegel, die wenigstens zwei verschiedene Knoten beinhalten, und Knoten mit niedrigem Pegel, die wenigstens zwei verschiedene Knoten beinhalten, wenigstens einen gemeinsam genutzten Kondensator (202) und ein Schaltnetzwerk (208), um den gemeinsam genutzten Kondensator für eine ausgewählte der Spannungsquellen mit den zugehörigen Knoten mit hohem bzw. niedrigem Pegel zu koppeln. DOLLAR A Verwendung z. B. für Halbleiterspeicherbauelemente vom DRAM-Typ.

Description

Die Erfindung bezieht sich auf eine Vorrichtung zur Bereitstellung von Spannung durch Kapazitätsaufteilung, insbesondere für ein Halbleiterbauelement.

1 zeigt ein beispielhaftes Halbleiterbauelement 102 in Form eines Speicherbauelementes, hier speziell eines DRAMs (dynamischer Speicher mit wahlfreiem Zugriff). Der DRAM 102 beinhaltet ein Speicherzellenfeld 104. Jede Speicherzelle, wie eine beispielhafte Speicherzelle 106, ist mit einer zugehörigen Wortleitung 108 und einer zugehörigen Bitleitung 110 gekoppelt. Typischerweise ist eine Zeile von Speicherzellen mit der gleichen Wortleitung gekoppelt, und eine Spalte von Speicherzellen ist mit der gleichen Bitleitung gekoppelt.

Der DRAM 102 beinhaltet außerdem einen Adresseneingabepuffer 112, der eine Adresse empfängt, die zu einer Speicherzelle, auf die zugegriffen werden soll, innerhalb des Feldes 104 gehört. Eine Spaltenadresse CA wird durch einen Spaltendecoder 114 decodiert, um eine Bitleitung zu aktivieren, die zu einer derartigen Speicherzelle gehört, auf die zugegriffen werden soll. Eine Zeilenadresse RA wird durch einen Zeilende coder 116 decodiert, um eine Wortleitung zu aktivieren, die zu einer derartigen Speicherzelle gehört, auf die zugegriffen werden soll.

Ein Leseverstärker 118 verstärkt ein Signal von einer Lesespeicherzelle, bevor derartige Daten über einen E/A-Puffer 120 als Ausgabedaten DQ abgegeben werden. Wenn das Speicherbauelement 102 ein synchrones Bauelement ist, wird ein synchronisiertes Taktsignal CLKDQ durch einen Verzögerungsregelkreis (DLL) 122 oder einen Phasenregelkreis (PLL-Kreis) aus einem externen Taktsignal CLK erzeugt. Das synchronisierte Taktsignal CLKDQ wird von dem E/A-Puffer 120 zum zeitlichen Abstimmen der Ausgabedaten DQ verwendet.

Ein Befehlsdecoder 124 decodiert externe Befehlssignale, um interne Befehlssignale zu erzeugen, wie Befehle "aktiv", "schreiben", "lesen", "auffrischen" und "MRS(Modusregistersatz)" zum Steuern von Operationen innerhalb des Speicherzellenfeldes 104. Derartige Befehle mit zugehörigen Operationen innerhalb des Speicherzellenfeldes 104 sind dem Fachmann bekannt.

Die vorstehend beschriebenen Komponenten des Speicherbauelements 102 leiten Leistung von verschiedenen Spannungsquellen ab. Das Speicherbauelement 102 verwendet sowohl externe Spannungen, die von externen Spannungsquellen bereitgestellt werden, als auch interne Spannungen, die intern durch einen internen Spannungsgenerator 126 erzeugt werden.

2 zeigt eine herkömmliche Realisierung derartiger Spannungsquellen, die einen jeweiligen Entkopplungskondensator aufweisen, der zwischen ein jeweiliges Paar von Knoten auf hohem bzw. niedrigem Pegel eingeschleift ist. Ein erster Entkopplungskondensator 132 ist zwischen Knoten VDD und VSS mit hohem bzw. niedrigem Pegel einer ersten Spannungsquelle eingeschleift. Eine derartige Spannungsquelle wird typischerweise für einen peripheren Schaltkreis verwendet, der Datenpfade von dem Feld 104 bereitstellt.

Ein zweiter Entkopplungskondensator 134 ist zwischen Knoten VDDQ und VSSQ mit hohem bzw. niedrigem Pegel einer zweiten Spannungsquelle eingeschleift. Eine derartige Spannungsquelle wird typischerweise innerhalb des E/A-Puffers 120 zum Laden/Endladen der Ausgangsdaten DQ verwendet. Ein dritter Entkopplungskondensator 136 ist zwischen Knoten VDDA und VSSA mit hohem bzw. niedrigem Pegel einer dritten Spannungsquelle eingeschleift. Eine derartige Spannungsquelle wird typischerweise innerhalb des Speicherzellenfeldes 104 und für den Leseverstärker 118 verwendet.

Ein vierter Entkopplungskondensator 138 ist zwischen Knoten VDDL und VSSL mit hohem bzw. niedrigem Pegel einer vierten Spannungsquelle eingeschleift. Eine derartige Spannungsquelle wird typischerweise von dem Verzögerungsregelkreis 122 verwendet. Derartige Entkopplungskondensatoren 132, 134, 136 und 138 sind für entsprechende externe Spannungsquellen VDD/VSS, VDDQ/VSSQ, VDDA/VSSA und VDDL/VSSL ausgebildet.

Ein fünfter Entkopplungskondensator 140 ist zwischen Knoten VINT und VSS mit hohem bzw. niedrigem Pegel einer fünften Spannungsquelle eingeschleift. Derartige Spannungen werden intern durch den Spannungsgenerator 126 für den peripheren Schaltkreis außerhalb des Speicherzellenfeldes 104 erzeugt. Ein sechster Entkopplungskondensator 142 ist zwischen Knoten VINTA und VSSA mit hohem bzw. niedrigem Pegel einer sechsten Spannungsquelle eingeschleift. Derartige Spannungen werden intern durch den Spannungsgenerator 126 erzeugt, um innerhalb des Speicherzellenfeldes 104 verwendet zu werden.

Ein siebter Entkopplungskondensator 144 ist zwischen Knoten VPP und VSS mit hohem bzw. niedrigem Pegel einer siebten Spannungsquelle eingeschleift. Derartige Spannungen werden intern durch den Spannungsgenerator 126 als Wortleitungsverstärkungsspannung oder als Gatespannung für Isolations- und Ausgleichseinheiten innerhalb des Speicherzellenfeldes 104 erzeugt.

Ein achter Entkopplungskondensator 146 ist zwischen Knoten VBB und VSS mit hohem bzw. niedrigem Pegel einer achten Spannungsquelle eingeschleift. Derartige Spannungen werden intern durch den Spannungsgenerator 126 als Sperrvorspannung für einen Zellenzugriffstransistor oder als Wortleitungsvorladespannung innerhalb des Speicherzellenfeldes 104 erzeugt. Derartige Entkopplungskondensatoren 140, 142, 144 und 146 sind für intern erzeugte Spannungsquellen VINT/VSS, VINTA/VSSA, VPP/VSS und VBB/VSS ausgebildet.

Die Entkopplungskondensatoren 132, 134, 136, 138, 140, 1424, 144 und 146 werden als Teil eines integrierten Schaltkreises des Halbleiterbauelements 102 hergestellt. Für einen stabileren Betrieb des Halbleiterbauelements ist es wünschenswert, dass die Kapazität jedes derartigen Entkopplungskondensators groß ist.

3 zeigt eine beispielhafte herkömmliche Realisierung des E/A-Puffers 120 mit einem Pull-up-Transistor MP1 und einem Pull-down-Transistor MN1, die zwischen die Knoten VDDQ und VSSQ eingeschleift sind. Der Leseverstärker 118 stellt Steuersignale DATA_UP und DATA_DN bereit, um einen der Transistoren MP1 und MN1 einzuschalten. 4 zeigt ein Zeitsteuerungsdiagramm des Betriebs des E/A-Puffers 120 von 3.

Bezugnehmend auf die 3 und 4 wird der Pull-up-Transistor MP1 während einer Ladezeitspanne 152 eingeschaltet, um den Ausgang DQ auf die hohe Spannung VDDQ aufzuladen. Danach wird der Pull-down-Transistor MN1 während einer Entladungszeitspanne 154 eingeschaltet, um den Ausgang DQ auf die niedrige Spannung VSSQ zu entladen. Während derartiger Lade-/Entladezeitspannen 152 und 154 weichen die Spannungspegel an den zwei Knoten VDDQ und VSSQ von den vorgesehenen Pegeln ab. Aufgrund einer derartigen Abweichung weist das DQ-Signal während der Lade-/Entladezeitspannen 152 und 154 unerwünschte Jittereffekte auf.

Die unerwünschten Abweichungen von VDDQ und VSSQ und die unerwünschten Jittererscheinungen des DQ-Signals während der Lade-/Entladezeitspannen 152 und 154 werden mit höherer Kapazität des zwischen VDDQ und VSSQ eingeschleiften Entkopplungskondensators 134 minimiert. In ähnlicher Weise ist für einen stabileren Betrieb des Halbleiterbauelements 102 gewünscht, dass die Kapazität jedes Entkopplungskondensators 132, 134, 136, 138, 140, 142, 144 und 146 groß ist. Eine größere Kapazität für derartige Entkopplungskondensatoren vergrößert jedoch unerwünschterweise den Flächenbedarf des integrierten Schaltkreises des Halbleiterbauelements 102.

5 zeigt einen in der koreanische Patentanmeldung Nr. P2000-0037234 offenbarten Kapazitätssteuerabschnitt 30, um einen Steuerkondensator 10 mit einer von einer ersten Spannungsquelle Vext und einer zweiten Spannungsquelle Vdd zu koppeln. Die Spannungspegel Vext und Vdd beziehen sich auf einen gleichen Masseknoten 162 in 5. Weiter bezugnehmend auf 5 beinhaltet der Steuerabschnitt 30 einen ersten PMOSFET PM2, der zwischen Vext und den Steuerkondensator 10 eingeschleift ist, und einen zweiten PMOSFET PM3, der zwischen Vdd und dem Steuerkondensator 10 eingeschleift ist. Der erste PMOSFET PM2 weist eine Gateelektrode auf, die mit einem Auswahlsignal SEL gekoppelt ist, und der zweite PMOSFET PM3 weist eine Gateelektrode auf, die über einen Inverter IV5 mit dem Signal SEL gekoppelt ist.

6 zeigt ein Zeitsteuerungsdiagramm für den Betrieb des Steuerabschnitts 30 von 5. Während einer ersten Zeitspanne 164 und einer dritten Zeitspanne 168 liegt das Signal SEL zum Einschalten des zweiten PMOSFET PM3 auf hohem logischem Pegel, um den Steuerkondensator 10 für einen Vorladevorgang eines Speicherbauelements mit Vdd zu koppeln. Während einer zweiten Zeitspanne 166 liegt das Signal SEL zum Einschalten des ersten PMOSFET PM2 auf einem niedrigen logischen Pegel, um den Steuerkondensator 10 für einen Lesevorgang des Speicherbauelements mit Vext zu koppeln.

Ungünstigerweise beziehen sich im Stand der Technik der 5 und 6 die Spannungsquellen Vext und Vdd auf den gleichen Masseknoten 162, was zu einem höheren Rauschen führt. Außerdem wird im Stand der Technik der 5 und 6 die Verteilung der Kapazität des Steuerkondensators 10 während des Betriebs des Speicherbauelements in Abhängigkeit vom Betriebsmodus des Speicherbauelements zwischen den Spannungen Vext und Vdd variiert. Eine derartige Verteilung führt jedoch nicht unbedingt zur besten Leistungsfähigkeit des Speicherbauelements.

Der Erfindung liegt als technisches Problem die Bereitstellung einer Vorrichtung der eingangs genannten Art zugrunde, mit der sich die oben genannten Schwierigkeiten des Standes der Technik wenigstens teilweise vermeiden lassen und die insbesondere eine Spannungsbereitstellung durch einen vorteilhaften Mechanismus zur Kapazitätsaufteilung mit relativ geringem Rauschen und hoher Leistungsfähigkeit ermöglicht.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Vorrichtung mit den Merkmalen des Anspruchs 1 oder 14. Indem jede von meh reren Spannungsquellen spezifisch zwischen je einen von mehreren Knoten mit hohem Pegel und je einen von mehreren Knoten mit niedrigem Pegel eingeschleift ist, wird Rauschen in den Spannungsquellen minimiert.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

So kann z.B. durch eine Bondkontaktstellenschaltung eine von mehreren Spannungsquellen während eines Waferstadiums der Herstellung eines Halbleiterbauelements spezifisch ausgewählt werden, z.B. zwecks erhöhter Leistungsfähigkeit des Halbleiterbauelements während eines Testbetriebs. Vor dem normalen Betrieb des Halbleiterbauelements beim Kunden kann dann eine gemeinsam genutzte Kapazität mit der ausgewählten Spannungsquelle während des Waferstadiums oder eines Packungsstadiums gekoppelt werden.

Durch Verwenden einer Datenladungsspannungsquelle, die zum Laden wenigstens eines Ausgangs des Halbleiterbauelements dient und mit einer variablen Anzahl gemeinsam genutzter Kapazitäten abhängig von einer Bitorganisation des Halbleiterbauelements gekoppelt wird, lässt sich eine relativ hohe Entkopplungskapazität mit der Datenladungsspannungsquelle für die Bitorganisation mit einer hohen Anzahl von Ausgangsanschlüssen koppeln.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Hierbei zeigen:
1 ein Blockdiagramm eines herkömmlichen Speicherbauelements in Form eines DRAMs (dynamischer Speicher mit wahlfreiem Zugriff),
2 ein Schaltbild jeweiliger Entkopplungskondensatoren für das Speicherbauelement von 1, die zwischen jeweilige Knoten auf hohem bzw. niedrigem Pegel von jeder einer Mehrzahl von Spannungsquellen eingeschleift sind,
3 ein Schaltbild eines herkömmlichen E/A-Puffers für das Speicherbauelement von 1, der zwischen Spannungsknoten VDDQ und VSSQ eingeschleift ist und von einem Abtastverstärker gesteuert wird, zum Laden/Entladen eines Ausgangs DQ,
4 ein Zeitsteuerungsdiagramm für den Betrieb des E/A-Puffers von 3,
5 ein Schaltbild eines herkömmlichen Kondensatorsteuerabschnitts, der das Einschleifen eines Steuerungskondensators zwischen zwei verschiedene Spannungsquellen bezüglich eines gleichen Masseknotens steuert,
6 ein Zeitsteuerungsdiagramm für den Betrieb des Steuerungsabschnitts von 5,
7 ein Schaltbild eines Schaltnetzwerks zum Verteilen einer gemeinsam genutzten Kapazität zwischen Spannungsquellen eines Halbleiterbauelements gemäß der Erfindung,
8 ein Schaltbild eines Schmelzsicherungsschaltkreises zum Steuern des Schaltnetzwerks von 7 gemäß der Erfindung,
9 ein Blockschaltbild eines MRS(Modusregistersatz)-Decoders innerhalb eines Befehlsdecoders eines Speicherbauelements zum Steuern des Schaltnetzwerks von 7 gemäß der Erfindung,
10 ein Schaltbild eines Bondkontaktstellenschaltkreises zum Steuern des Schaltnetzwerks von 7 gemäß der Erfindung,
11 ein Schaltbild eines Schaltnetzwerks zum Koppeln einer variablen Anzahl gemeinsam genutzter Kondensatoren mit einer Datenladungsspannungsquelle in Abhängigkeit von einer Bitorganisation eines Halbleiterbauelements gemäß der Erfindung,
12 ein Blockdiagramm eines beispielhaften Steuersignalgenerators gemäß der Erfindung, der Schmelzsicherungen zum Steuern des Schaltnetzwerks von 11 verwendet,
13 ein Blockdiagramm eines beispielhaften Steuersignalgenerators gemäß der Erfindung, der Bondkontaktstellen zum Steuern des Schaltnetzwerks von 11 verwendet,
14 ein Schaltbild entsprechend 7 gemäß der Erfindung, wobei das Schaltnetzwerk zwischen VDD/VSS und VDDA/VSSA eingeschleift ist,
15A, 15B und 15C Blockschaltbilder verschiedener Wortleitungen, die für einen typischen Lese-/Schreibvorgang, einen Auffrischvorgang bzw. einen parallelen Bittestvorgang eines Speicherbauelements aktiviert werden,
16 ein Schaltbild entsprechend 7 gemäß der Erfindung, wobei das Schaltnetzwerk zwischen VINT/VSS und VINTA/VSS eingeschleift ist,
17 ein Blockschaltbild eines beispielhaften Spannungsgenerators zum Erzeugen von VINT/VSS und VINTA/VSS von 16,
18 ein Schaltbild entsprechend 7 gemäß der Erfindung, wobei das Schaltnetzwerk zwischen VDD/VSS und VDDL/VSSL eingeschleift ist,
19A und 19B Blockdiagramme eines beispielhaften Verzögerungsregelkreises bzw. eines beispielhaften Phasenregelkreises, die jeweils die Spannungsquelle VDDL/VSSL von 18 verwenden,
20 ein Schaltbild einer herkömmlichen Anordnung mit einer Speicherzelle, einer Ausgleichseinheit, einer Isolationseinheit, eines Leseverstärkers und einer Spaltenauswahleinheit,
21 ein Schaltbild entsprechend 7 gemäß der Erfindung, wobei das Schaltnetzwerk zwischen VBB1/VSS und VBB2/VSS eingeschleift ist,
22A und 22B ein Schaltbild und ein Diagramm bezüglich der Verwendung von VBB1/VSS von 21 bzw. der Verwendung von VBB2/VSS von 21 für ein herkömmliches Speicherbauelement,
23 ein Schaltbild entsprechend 7 gemäß der Erfindung, wobei das Schaltnetzwerk zwischen VPP1/VSS und VPP2/VSS eingeschleift ist,
24 ein Blockschaltbild eines beispielhaften Spannungsgenerators zum Erzeugen von VBB1/VSS, VBB2/VSS, VPP1/VSS und VPP2/VSS der 21 und 23 und
25 ein Blockdiagramm zur Veranschaulichung der Festlegung der Steuersignale, die das Schaltnetzwerk steuern, während eines Waferstadiums oder eines Packungsstadiums bei der Herstellung eines Halbleiterbauelements gemäß der Erfindung.
Die Figuren dienen der deutlichen Veranschaulichung und sind nicht notwendigerweise maßstabsgetreu gezeichnet. Gleiche Bezugszeichen in den entsprechenden Figuren beziehen sich auf Elemente mit identischer oder äquivalenter Struktur und Funktion.
7 zeigt eine Vorrichtung 200 zur Bereitstellung einer Mehrzahl von Spannungen, wobei die Kapazität eines gemeinsam genutzten Kondensators 202 zwischen den Spannungen verteilt ist. Eine erste Spannungsquelle weist einen ersten anfänglichen Entkopplungskondensator 204 auf, der zwischen Knoten VDD/VSS mit hohem bzw. niedrigem Pegel eingeschleift ist. Außerdem weist eine zweite Spannungsquelle einen zweiten anfänglichen Entkopplungskondensator 206 auf, der zwischen Knoten VDDQ/VSSQ mit hohem bzw. niedrigem Pegel eingeschleift ist. In einer Ausführungsform der Erfindung sind die Knoten VDD und VDDQ mit hohem Pegel zwei deutlich verschiedene Knoten, und die Knoten VSS und VSSQ mit niedrigem Pegel sind ebenso zwei deutlich verschiedene Knoten.
Weiter bezugnehmend auf 7 beinhaltet die Vorrichtung 200 ein Schaltnetzwerk 208, das zwischen die Spannungsquellen VDD/VSS und VDDQ/VSSQ und den gemeinsam genutzten Kondensator 202 eingeschleift ist. Das Schaltnetzwerk 208 beinhaltet einen ersten PMOSFET 210, der zwischen den ersten Knoten VDD mit hohem Pegel und einen ersten Knoten 218 des gemeinsam genutzten Kondensators 202 eingeschleift ist. Ein erster NMOSFET 212 ist zwischen den ersten Knoten VSS mit niedrigem Pegel und einen zweiten Knoten 220 des gemeinsam genutzten Kondensators 202 eingeschleift. Ein zweiter PMOSFET 214 ist zwischen den zweiten Knoten VDDQ mit hohem Pegel und den ersten Knoten 218 des gemeinsam genutzten Kondensators 202 eingeschleift. Ein zweiter NMOSFET 216 ist zwischen den zweiten Knoten VSSQ mit niedrigem Pegel und den zweiten Knoten 220 des gemeinsam genutzten Kondensators 202 eingeschleift. Die Gateelektroden des ersten PMOSFET 210 und des zweiten NMOSFET 216 sind mit einem ersten Steuersignal PS ("Power Select") gekoppelt. Die Gateelektroden des ersten NMOSFET 212 und des zweiten PMOSFET 214 sind mit einem zweiten Steuersignal/PS gekoppelt, das ein Komplement des ersten Steuersignals PS ist.
Weiter bezugnehmend auf 7 beinhaltet die Vorrichtung 200 einen Steuersignalgenerator 222 zum Erzeugen des ersten Steuersignals PS und einen Inverter 224 zum Erzeugen des zweiten Steuersignals/PS.
Die Spannungsquellen VDD/VSS und VDDQ/VSSQ werden von einem Halbleiterbauelement verwendet, wie zum Beispiel dem Speicherbauelement 102 von 1. In diesem Fall werden die Komponenten der Vorrichtung 200 von 7 in einer Ausführungsform der Erfindung als Teil eines integrierten Schaltkreises des Halbleiterbauelements herge stellt. Bezugnehmend auf die 1 und 7 wird VDD/VSS typischerweise für den peripheren Schaltkreis verwendet, der Datenpfade von dem Speicherzellenkernfeld 104 aus bereitstellt. VDDQ/VSSQ wird typischerweise innerhalb des E/A-Puffers 120 zum Laden/Entladen des oder der Ausgänge DQ verwendet.
Die Steuersignale PS und/PS werden erzeugt, um den gemeinsam genutzten Kondensator 202 mit einer ausgewählten der Spannungsquellen VDD/VSS oder VDDQ/VSSQ zu koppeln. 8 zeigt eine beispielhafte Realisierung des Steuersignalgenerators 222, der einen Schmelzsicherungsschaltkreis 223 beinhaltet, welcher eine Schmelzsicherung 226 verwendet. Der Schmelzsicherungsschaltkreis 223 beinhaltet einen PMOSFET 228, der zwischen einen Knoten VDD mit hohem Pegel und einen ersten Knoten 229 der Schmelzsicherung 226 eingeschleift ist. Ein NMOSFET 230 ist zwischen einen Knoten VSS mit niedrigem Pegel und einen zweiten Knoten 232 der Schmelzsicherung 226 eingeschleift.
Der Schmelzsicherungsschaltkreis 223 beinhaltet außerdem einen Zwischenspeicher 234 aus einer Schleife von Invertern 236 und 238, der mit dem ersten Knoten 229 der Schmelzsicherung 226 gekoppelt ist. Der Ausgang des Zwischenspeichers 234 liefert das Steuersignal PS. Ein Initialisierungssignalgenerator 240 erzeugt eine Spannung VCCH, die sich nach dem Anschalten in einem hohen Logikzustand befindet. Der Schmelzsicherungsschaltkreis 223 und der Initialisierungssignalgenerator 240 bilden den Steuersignalgenerator 222.
Während des Betriebs des Schmelzsicherungsschaltkreises 223 liegt das Signal PS auf einem niedrigen Logikpegel, wenn die Schmelzsicherung 226 durchtrennt ist, um den Stromkreis zu unterbrechen. Alternativ liegt das Signal PS auf einem hohen Logikpegel, wenn die Schmelzsicherung 226 nicht durchtrennt ist. Die Schmelzsicherung 226 ist durchtrennt oder bleibt nicht durchtrennt, um den Logikpegel des Signals PS während eines Waferstadiums der Herstellung des integrierten Schaltkreises mit der Vorrichtung 200 einzustellen, wie weiter unten beschrieben.
Wenn das Signal PS auf dem niedrigen Logikpegel liegt, wird für die erste Spannungsquelle VDD/VSS eine Kopplung mit dem gemeinsam genutzten Kondensator 202 gewählt. Wenn das Signal PS auf dem hohen Logikpegel liegt, wird für die zweite Spannungsquelle VDDQ/VSSQ eine Kopplung mit dem gemeinsam genutzten Kondensator 202 gewählt.
9 stellt einen MRS(Modusregistersatz)-Decoder 242 dar, der das Signal PS aus einem Befehlssignal erzeugt, das einem Befehlsdecoder 244 eines Speicherbauelements zugeführt wird. In diesem Fall wirkt der MRS-Decoder 242 als der Steuersignalgenerator 222. Bezugnehmend auf die 1 und 9 ist der Befehlsdecoder 244 dem Befehlsdecoder 124 von 1 ähnlich.
Das Befehlssignal (oder ein Adressensignal) wird von einer Speichersteuereinheit des Speicherbauelements bereitgestellt, um den Logikzustand des Signals PS von dem MRS-Decoder 242 einzustellen. Ein MRS-Decoder allgemein für einen DRAM (dynamischer Speicher mit wahlfreiem Zugriff) ist dem Fachmann als solcher bekannt. Die Speichersteuereinheit für den DRAM wird programmiert, um den Logikzustand des Signals PS während eines Waferstadiums oder eines Packungsstadiums zur Herstellung des DRAM mit der Vorrichtung 200 einzustellen, wie weiter unten beschrieben wird.
10 zeigt einen Bondkontaktstellenschaltkreis 250, der eine Bondkontaktstelle 252 zum Erzeugen des Signals PS verwendet. Der Bondkontaktstellenschaltkreis 250 beinhaltet einen ersten Widerstand 254, der zwischen die Bondkontaktstelle 252 und einen NMOSFET 256 mit einer Gateelektrode eingeschleift ist, die über einen zweiten Widerstand 258 mit VDD gekoppelt ist. Die Drainelektroden des NMOSFET 256 und eines PMOSFET 260 sind mit einer Kette von Invertern 262, 264 und 266 verkoppelt. Der PMOSFET 260 weist eine Sourceelektrode, die mit VDD gekoppelt ist, und eine Gateelektrode auf, die mit VSS gekoppelt ist. Der Ausgang des Inverters 266 liefert das Signal PS.
Wenn die Bondkontaktstelle 252 mit VDD beaufschlagt wird oder floatet, wird das Signal PS auf den niedrigen Logikpegel eingestellt. Alternativ wird, wenn die Bondkontaktstelle 252 mit VSS beaufschlagt wird, das Signal PS auf den hohen Logikpegel eingestellt.
Die Bondkontaktstelle 252 und der Bondkontaktstellenschaltkreis 250 bilden in diesem Beispiel den Steuersignalgenerator 222. Eine Vorspannung auf der Bondkontaktstelle 252 wird so eingestellt, dass der Logikzustand des Signals PS während eines Waferstadiums zur Herstellung des integrierten Schaltkreises mit der Vorrichtung 200 festgelegt wird, wie weiter unten beschrieben wird.
11 stellt eine Vorrichtung 300 zum Koppeln einer variablen Anzahl gemeinsam genutzter Kondensatoren mit einer Datenladespannungsquelle, d.h. VDDQ/VSSQ, in Abhängigkeit von einer Bitorganisation des Halbleiterbauelements gemäß einer weiteren Ausführungsform der Erfindung dar. Gleiche Bezugszeichen in den 7 und 11 beziehen sich auf Elemente mit gleicher oder ähnlicher Struktur und Funktion.
Die Vorrichtung 300 von 11 beinhaltet einen ersten gemeinsam genutzten Kondensator 302 und einen zweiten gemeinsam genutzten Kondensator 304. Ein Schaltnetzwerk 306 beinhaltet einen ersten PMOSFET 308, der zwischen den ersten Knoten VDD mit hohem Pegel und einen ersten Knoten 310 des ersten gemeinsam genutzten Kondensators 302 eingeschleift ist. Ein erster NMOSFET 312 ist zwischen den ersten Knoten VSS mit niedrigem Pegel und einen zweiten Knoten 314 des ersten gemeinsam genutzten Kondensators 302 eingeschleift.
Ein zweiter PMOSFET 316 ist zwischen den ersten Knoten 310 des ersten gemeinsam genutzten Kondensators 302 und einen ersten Knoten 318 des zweiten gemeinsam genutzten Kondensators 304 eingeschleift. Ein zweiter NMOSFET 320 ist zwischen den zweiten Knoten 314 des ersten gemeinsam genutzten Kondensators 302 und einen zweiten Knoten 322 des zweiten gemeinsam genutzten Kondensators 304 eingeschleift.
Ein dritter PMOSFET 324 ist zwischen den zweiten Knoten VDDQ mit hohem Pegel und den ersten Knoten 318 des zweiten gemeinsam genutzten Kondensators 304 eingeschleift. Ein dritter NMOSFET 326 ist zwischen den zweiten Knoten VSSQ mit niedrigem Pegel und den zweiten Knoten 322 des zweiten gemeinsam genutzten Kondensators 304 eingeschleift.
Die Gateelektrode des ersten PMOSFET 308 ist mit einem ersten Steuersignal X16 gekoppelt, und die Gateelektrode des ersten NMOSFET 312 ist mit einem Komplement/X16 des ersten Steuersignals gekoppelt. Die Gateelektrode des zweiten PMOSFET 316 ist mit einem zweiten Steuersignal X8 gekoppelt, und die Gateelektrode des zweiten NMOSFET 320 ist mit einem Komplement/X8 des zweiten Steuersignals gekoppelt. Die Gateelektrode des dritten PMOSFET 324 ist mit einem dritten Steuersignal X4 gekoppelt, und die Gateelektrode des dritten NMOSFET 326 ist mit einem Komplement/X4 des dritten Steuersignals gekoppelt.
Die Vorrichtung 300 von 11 beinhaltet des Weiteren einen Steuersignalgenerator 330 und Inverter 332, 334 und 336 zum Erzeugen der Steuersignale X4,/X4, X8,/X8, X16 und/X16. 12 stellt eine bei spielhafte Ausführung des Steuersignalgenerators 330 dar, der den Initialisierungssignalgenerator 240 zum Erzeugen des VCCH-Signals beinhaltet, das nach dem Anschalten auf einem hohen Logikpegel liegt, entsprechend 8.
Der Steuersignalgenerator 330 von 12 beinhaltet außerdem jeweilige Schmelzsicherungsschaltkreise 223A, 223B und 223C für jedes der Steuersignale X4, X8 und X16. Jeder Schmelzsicherungsschaltkreis 223A, 223B und 223C weist eine Schmelzsicherung darin auf, die durchtrennt ist oder nicht durchtrennt belassen wird, um den jeweiligen Logikzustand von jedem der Signale X4, X8 und X16 einzustellen, entsprechend dem Schmelzsicherungsschaltkreis 223 von 8. Die jeweilige Schmelzsicherung für jeden der Schmelzsicherungsschaltkreise 223A, 223B und 223C wird während eines Waferstadiums zur Herstellung des integrierten Schaltkreises mit der Vorrichtung 300 durchtrennt oder wird nicht durchtrennt belassen, wie weiter unten beschrieben wird.
13 zeigt eine weitere beispielhafte Ausführung des Steuersignalgenerators 330, die Bondkontaktstellenschaltkreise 250a und 250b beinhaltet, welche jeweils dem Bondkontaktstellenschaltkreis 250 von 10 entsprechen. Ein erster Bondkontaktstellenschaltkreis 250a beinhaltet eine erste Bondkontaktstelle 252a, und ein zweiter Bondkontaktstellenschaltkreis 250b beinhaltet eine zweite Bondkontaktstelle 252b.
Die jeweilige Vorspannung auf jeder der Bondkontaktstellen 252a und 252b bestimmt den Logikpegel von jedem der Steuersignale X16 und X4, die einem NOR-Gatter 338 zugeführt werden, welches das Steuersignal X8 abgibt. Die Vorspannungen auf den Bondkontaktstellen 252a und 252b werden eingestellt, um die Logikpegel des X4-, X8- und X16-Signals während eines Waferstadiums zur Herstellung des integrierten Schaltkreises mit der Vorrichtung 300 festzulegen, wie weiter unten beschrieben.
Die Vorrichtung 300 ist Teil eines Halbleiterbauelements mit einer Bitorganisation, die eine Anzahl von Ausgangsanschlüssen anzeigt, welche gleichzeitig geladen/entladen werden. Wenn zum Beispiel die Bitorganisation zum gleichzeitigen Laden/Entladen von sechzehn Ausgangsanschlüssen für Ausgangssignale DQ dient, ist es wünschenswert, dass beide gemeinsam genutzten Kondensatoren 302 und 304 mit der zweiten Spannungsquelle VDDQ/VSSQ gekoppelt sind. Somit sind die Steuersignale X4 und X8 auf dem niedrigen Logikpegel eingestellt, während das Steuersignal X16 auf dem hohen Logikpegel eingestellt ist.
Alternativ sei angenommen, dass die Bitorganisation zum gleichzeitigen Laden/Entladen von acht Ausgangsanschlüssen für Ausgangssignale DQ dient. In diesem Fall ist es gewünscht, dass nur der zweite gemeinsam genutzte Kondensator 304 mit der zweiten Spannungsquelle VDDQ/VSSQ gekoppelt ist. Somit sind die Steuersignale X4 und X16 auf dem niedrigen Logikpegel eingestellt, während das Steuersignal X8 auf dem hohen Logikpegel eingestellt ist.
Wenn die Bitorganisation zum gleichzeitigen Laden/Entladen von vier Ausgangsanschlüssen für Ausgangssignale DQ dient, ist es wünschenswert, dass keiner der gemeinsam genutzten Kondensatoren 302 und 304 mit der zweiten Spannungsquelle VDDQ/VSSQ gekoppelt ist. Somit ist das Steuersignal X4 auf dem hohen Logikpegel eingestellt, während die Steuersignale X8 und X16 auf dem niedrigen Logikpegel eingestellt sind.
Auf diese Weise koppelt das Schaltnetzwerk 306 von 11 eine variable Anzahl der gemeinsam genutzten Kondensatoren 302 und 304 mit der Datenladungsspannungsquelle, d.h. VDDQ/VSSQ, in Abhängigkeit von der Bitorganisation des Halbleiterbauelements mit der Vorrichtung 300. Zum Laden/Endladen einer höheren Anzahl von Ausgangsan schlüssen der Ausgangssignale DQ ist eine höhere Anzahl der gemeinsam genutzten Kondensatoren 302 und 304 mit VDDQ/VSSQ gekoppelt.
14 zeigt eine alternative Vorrichtung 350, wobei das Schaltnetzwerk 208 zwischen die erste Spannungsquelle VDD/VSS und eine zweite Spannungsquelle VDDA/VSSA eingeschleift ist. Gleiche Bezugszeichen in den 7 und 14 beziehen sich auf Elemente mit gleicher oder ähnlicher Struktur und Funktion.
15A zeigt das Speicherzellenfeld 104, das in eine Mehrzahl von Speicherbänken 352 und 354 unterteilt ist. 15A stellt eine Wortleitung WL dar, die für einen typischen Lese-/Schreibvorgang aktiviert ist. Andererseits zeigt 15B eine Mehrzahl von Wortleitungen WL in beiden Speicherbänken 352 und 354, die für einen Auffrischvorgang aktiviert sind. Alternativ zeigt 15C eine Mehrzahl von Wortleitungen WL in einer der Speicherbänke 352 und 354, die für einen PBT(parallelen Bittest)-Betrieb aktiviert sind. Derartige Vorgänge mit einer Aktivierung solcher Wortleitungen in den 15A, 15B und 15C sind dem Fachmann als solche bekannt.
Die zweite Spannungsquelle VDDA/VSSA ist eine externe Spannungsquelle, die von dem Speicherzellenfeld 104 für die Auffrisch- und PBT-Vorgänge der 15B und 15C verwendet wird. Bezugnehmend auf 14 ist das Signal PS auf einen hohen Logikpegel eingestellt, wenn ein Auffrisch- oder PBT-Vorgang für das Speicherzellenfeld 104 durchzuführen ist, um den gemeinsam genutzten Kondensator 202 mit der zweiten Spannungsquelle VDDA/VSSA zu koppeln. Die vergrößerte Entkopplungskapazität von dem gemeinsam genutzten Kondensator 202 steigert die Stabilität während der Auffrisch- oder PBT-Vorgänge, da mehrere Wortleitungen mit der zweiten Spannungsquelle VDDA/VSSA gekoppelt sind.
16 zeigt eine weitere alternative Vorrichtung 360, wobei das Schaltnetzwerk 208 zwischen eine erste Spannungsquelle VINT/VSS und eine zweite Spannungsquelle VINTA/VSSA eingeschleift ist. Gleiche Bezugszeichen in den 14 und 16 beziehen sich auf Elemente mit gleicher oder ähnlicher Struktur und Funktion.
In 16 ist die zweite Spannungsquelle VINTA/VSSA eine interne Spannungsquelle, die von dem Speicherzellenfeld 104 für die Auffrisch- und PBT-Vorgänge der 15B und 15C verwendet wird. Somit ist das Signal PS auf einen hohen Logikpegel eingestellt, wenn ein Auffrisch- oder PBT-Vorgang für das Speicherzellenfeld 104 durchzuführen ist, um den gemeinsam genutzten Kondensator 202 mit der zweiten Spannungsquelle VINTA/VSSA zu koppeln. Die erste Spannungsquelle VINT/VSS wird von dem peripheren Schaltkreis außerhalb des Speicherzellenfeldes 104 verwendet.
Sowohl die erste als auch die zweite Spannung VINT/VSS bzw. VINTA/VSSA können intern durch den Spannungsgenerator 126 z.B. in einer Realisierung erzeugt werden, wie sie in 17 gezeigt ist. Bezugnehmend auf 17 erzeugt ein VREF-Generator 362 eine Hauptreferenzspannung VREF für einen VREFP-Generator 364 und einen VREFA-Generator 366. Der VREFP-Generator 364 erzeugt eine periphere Referenzspannung VREFP aus VREF, und der VREFA-Generator 366 erzeugt eine Feldreferenzspannung VERFA aus VREF.
Weiter bezugnehmend auf 17 erzeugen ein erster Operationsverstärker 368 und ein erster PMOSFET 370 die Spannung VINT, die im Wesentlichen gleich VREFP ist. In ähnlicher Weise erzeugen ein zweiter Operationsverstärker 372 und ein zweiter PMOSFET 374 die Spannung VINTA, die im Wesentlichen gleich VREFA ist. Derartige Komponenten von 17 zum Erzeugen von VINT und VINTA sind dem Fachmann als solche bekannt.
18 zeigt eine weitere alternative Vorrichtung 380, wobei das Schaltnetzwerk 208 zwischen die erste Spannungsquelle VDD/VSS und eine zweite Spannungsquelle VDD/VSSL eingeschleift ist. Gleiche Bezugszeichen in den 7 und 18 beziehen sich auf Elemente mit gleicher oder ähnlicher Struktur und Funktion.
Die zweite Spannungsquelle VDD/VSSL ist eine Spannungsquelle mit Verzögerungsregelkreis und wird von dem DLL 122 oder PLL zum Erzeugen des synchronisierten Taktsignals CLKDQ aus dem externen Taktsignal CLK verwendet. Bezugnehmend auf die 1 und 18 koppelt das Schaltnetzwerk 208 den gemeinsam genutzten Kondensator 202 mit der zweiten Spannungsquelle VDD/VSSL, wenn ein derartiges synchronisiertes Taktsignal CLKDQ von dem Halbleiterbauelement zu verwenden ist.
19A stellt einen beispielhaften DLL (Verzögerungsregelkreis) 122 dar, der einen Phasendetektor 382, eine variable Verzögerungseinheit 384 und eine Kopie eines Datenausgangspfades 386 für die Ausgangssignale DQ beinhaltet. Der DLL 122 und Komponenten der DLL 122 zum Erzeugen des synchronisierten Taktsignals CLKDQ in 19A sind dem Fachmann als solche bekannt.
19B stellt einen beispielhaften PLL (Phasenregelkreis) 122 dar, der einen Phasendetektor 388, einen spannungsgesteuerten Oszillator (VCO) 390 und einen LPF (Tiefpassfilter) 392 beinhaltet. Der PLL 122 und Komponenten des PLL 122 zum Erzeugen des synchronisierten Taktsignals CLKDQ in 19B sind dem Fachmann als solche bekannt.
Die Komponenten des DLL 122 von 19A oder des PLL 122 von 19B leiten Leistung von der Spannungsquelle VDD/VSSL ab. Wenn eine Gesamtentkopplungskapazität über die Knoten VDDL und VSSL mit hohem bzw. niedrigem Pegel erhöht wird, werden Jittereffekte des synchronisierten Taktsignals CLKDQ vorteilhafterweise verringert. In 18 ist das Signal PS auf einen hohen Logikpegel eingestellt, wenn das Halbleiterbauelement das synchronisierte Taktsignal CLKDQ verwenden soll, um den gemeinsam genutzten Kondensator 202 mit der zweiten Spannungsquelle VDDL/VSSL zu koppeln.
20 zeigt die Speicherzelle 106 von 1, die mit der Wortleitung 108 und der Bitleitung 110 gekoppelt ist. Die Speicherzelle 106 beinhaltet einen Zellenzugriffstransistor 402 und einen Ladungsspeicherkondensator 404, der zwischen den Transistor 402 und eine Spannungsquelle VP eingeschleift ist. Eine derartige Speicherzelle 106 ist typisch für einen DRAM (dynamischen Speicher mit wahlfreiem Zugriff), wie dem Fachmann bekannt.
Bezugnehmend auf 20 ist eine Ausgleichseinheit 406 zwischen die Bitleitung 110 und eine komplementäre Bitleitung 408 eingeschleift. Die Ausgleichseinheit 406 beinhaltet einen ersten und einen zweiten NMOSFET 410 bzw. 412, die seriell zwischen die Bitleitung 110 und die komplementäre Bitleitung 408 eingeschleift sind. Die Ausgleichseinheit 406 beinhaltet außerdem einen dritten NMOSFET 414, der zwischen die Bitleitung 110 und die komplementäre Bitleitung 408 eingeschleift ist. Die Gateelektroden der NMOSFETs 410, 412 und 414 sind mit einer Ausgleichsleitung 416 gekoppelt. Die Ausgleichseinheit 406 wird dazu verwendet, die Spannung auf der Bitleitung 110 und der komplementären Bitleitung 408 während eines Vorladevorgangs auszugleichen.
Weiter bezugnehmend auf 20 beinhaltet eine Isolationseinheit 416 einen vierten NMOSFET 418 und einen fünften NMOSFET 420, die seriell in die Bitleitung 110 beziehungsweise die komplementäre Bitleitung 408 vor einem Abtast- bzw. Leseverstärker 422 eingeschleift sind. Die Gateelektroden des vierten und des fünften NMOSFET 418 und 420 sind mit einer Isolationsleitung 424 gekoppelt. Die Isolationseinheit 416 koppelt die Speicherzelle 106 mit dem Leseverstärker 422, wenn auf die Speicherzelle 106 zugegriffen werden soll. Der Leseverstärker 422 kann von der Speicherzelle 106 und einer weiteren Speicherzelle gemeinsam genutzt werden. Wenn auf eine weitere Speicherzelle zugegriffen werden soll, isoliert die Isolationseinheit elektrisch die Speicherzelle 106 von dem Leseverstärker 422.
Der Leseverstärker 422 beinhaltet einen sechsten NMOSFET 426 und einen siebten NMOSFET 428, die seriell zwischen der Bitleitung 110 und der komplementären Bitleitung 408 eingeschleift sind. Der Leseverstärker 422 beinhaltet außerdem einen ersten PMOSFET 430 und einen zweiten PMOSFET 432, die seriell zwischen die Bitleitung 110 und die komplementäre Bitleitung 408 eingeschleift sind.
Die Gateelektroden des sechsten NMOSFET 426 und des ersten PMOSFET 430 sind zusammen mit der komplementären Bitleitung 408 gekoppelt, und die Gateelektroden des siebten NMOSFET 428 und des zweiten PMOSFET 432 sind zusammen mit der Bitleitung 110 gekoppelt. Der Leseverstärker 422 beinhaltet des Weiteren einen achten NMOSFET 434 und einen dritten PMOSFET 436 zur Vorspannung mittlerer Knoten 438 beziehungsweise 440. Der Leseverstärker 422 verstärkt das Datensignal von der Speicherzelle 106, wie dem Fachmann bekannt.
Weiter bezugnehmend auf 20 ist eine Spaltenauswahleinheit 442 mit der Bitleitung 110 und der komplementären Bitleitung 408 gekoppelt. Die Spaltenauswahleinheit 442 beinhaltet einen neunten NMOSFET 444 mit einer Drain-, einer Gate- und einer Sourceelektrode, die an eine E/A(Eingabe/Ausgabe)-Leitung 446, eine Spaltenauswahlleitung 448 beziehungsweise die Bitleitung 110 gekoppelt sind.
Die Spaltenauswahleinheit 442 beinhaltet außerdem einen zehnten NMOSFET 450 mit einer Drain-, einer Gate- und einer Sourceelektrode, die mit einer komplementären E/A-Leitung 452, der Spaltenauswahlleitung 448 beziehungsweise der komplementären Bitleitung 408 gekoppelt sind. Die Spaltenauswahleinheit 442 koppelt die Bitleitung 110 und die komplementäre Bitleitung 408 mit der E/A-Leitung 446 beziehungsweise der komplementären E/A-Leitung 452, wenn auf die Speicherzelle 106 zugegriffen werden soll.
Derartige Komponenten 406, 416, 422 und 442, die mit der Speicherzelle 106 verknüpft sind, sind dem Fachmann als solche bekannt.
21 zeigt eine weitere alternative Vorrichtung 460, wobei das Schaltnetzwerk 208 zwischen eine erste Spannungsquelle VBB1/VSS und eine zweite Spannungsquelle VBB2/VSS eingeschleift ist. Gleiche Bezugszeichen in den 7 und 21 beziehen sich auf Elemente mit gleicher oder ähnlicher Struktur und Funktion.
Die Spannung über den Knoten mit hohem bzw. niedrigem Pegel VBB1, VSS beträgt etwa -0,7 Volt, und die Spannung über den Knoten mit hohem bzw. niedrigem Pegel VBB2, VSS beträgt etwa -0,4 Volt. 22A stellt die erste Spannungsquelle VBB1/VSS von 21 in Verwendung für eine Sperrvorspannung des Zugriffstransistors 402 von 20 dar.
22B stellt die zweite Spannungsquelle VBB2/VSS dar, die als negative Wortleitungsvorladespannung während eines Standby-Modus mit einem Wortleitungsspannungssignalverlauf 462 verwendet wird. Während des aktiven Modus weist die Wortleitung eine daran angelegte Spannung von VPP auf, jedoch weist sie während des Standby-Modus die daran angelegte Spannung von VBB2 auf. Derartige Nutzungen der Spannungsquellen VBB1/VSS und VBB2/VSS sind dem Fachmann als solche bekannt.
Während des Prüfens eines Halbleiterbauelements mit der Vorrichtung 460 wird bestimmt, ob das Halbleiterbauelement besser arbeitet, wenn der gemeinsam genutzte Kondensator 202 mit der ersten Spannungsquelle VBB1/VSS gekoppelt ist oder wenn er mit der zweiten Spannungsquelle VBB2/VSS gekoppelt ist. Das Steuersignal PS wird derart eingestellt, dass der gemeinsam genutzte Kondensator 202 mit einer ausgewählten der ersten und der zweiten Spannungsquelle VBB1/VSS und VBB2/VSS gekoppelt ist, die zu einer besseren Leistungsfähigkeit des Speicherbauelements führt.
23 zeigt eine weitere Vorrichtung 470, wobei das Schaltnetzwerk 208 zwischen eine erste Spannungsquelle VPP1/VSS und eine zweite Spannungsquelle VPP2/VSS eingeschleift ist. Gleiche Bezugszeichen in den 7 und 23 beziehen sich auf Elemente mit gleicher oder ähnlicher Struktur und Funktion.
Die Spannung über den Knoten VPP1, VSS mit hohem bzw. niedrigem Pegel beträgt etwa 3,5 Volt, und die Spannung über den Knoten VPP2, VSS mit hohem bzw. niedrigem Pegel beträgt etwa 3,2 Volt. Bezugnehmend auf 20 wird die erste Spannungsquelle VPP1/VSS als eine Wortleitungsverstärkungsspannung verwendet, und die zweite Spannungsquelle VPP2/VSS wird zum Vorspannen der Isolationsleitung 424 und der Ausgleichsleitung 416 von 20 verwendet. Derartige Nutzungen der Spannungsquellen VPP1/VSS und VPP2/VSS sind dem Fachmann als solche bekannt.
24 zeigt eine beispielhafte Ausführung des Spannungsgenerators 126 zum Erzeugen der Spannungen VBB1, VBB2, VPP1 und VPP2 in Bezug auf die Spannung VSS. Der Spannungsgenerator 126 von 24 beinhaltet einen Spannungspegeldetektor 474, einen Oszillator 474 und eine Ladungspumpe 476. Ein gewünschter Spannungspegel für eine der Spannungen VBB1, VBB2, VPP1 und VPP2 wird dem Spannungspegeldetektor 472 angezeigt. Die Ladungspumpe 476 erzeugt die betreffende der Spannungen VBB1, VBB2, VPP1 und VPP2. Das Ausgangssignal der Ladungspumpe 476 wird mit dem gewünschten Spannungspegel mittels des Spannungspegeldetektors 472 verglichen, der den Oszillator 474 steuert, bis das Ausgangssignal der Ladungspumpe 476 im Wesentlichen gleich dem gewünschten Spannungspegel ist. Derartige Komponenten von 24 zum Erzeugen von VBB1, VBB2, VPP1 und VPP2 sind dem Fachmann als solche bekannt.
Während des Prüfens eines Speicherbauelements mit der Vorrichtung 460 wird bestimmt, ob das Speicherbauelement besser arbeitet, wenn der gemeinsam genutzte Kondensator 202 mit der ersten Spannungsquelle VBB1/VSS gekoppelt ist oder wenn er mit der zweiten Spannungsquelle VBB2/VSS gekoppelt ist. Das Steuersignal PS wird derart eingestellt, dass der gemeinsam genutzte Kondensator 202 mit einer ausgewählten der ersten und der zweiten Spannungsquelle VBB1/VSS und VBB2/VSS gekoppelt ist, die zu einer besseren Leistungsfähigkeit des Speicherbauelements führt.
Für jede der Ausführungsformen der 7, 11, 14, 16, 18, 21 und 23 werden in Ausführungsformen der Erfindung Eigenschaften von Elementen, wie einer Schmelzsicherung, einer Bondkontaktstelle oder eines MRS-Decoders innerhalb des Steuersignalgenerators 222 oder 330 eingestellt, um den Logikpegel der Steuersignale PS oder X4, X8 bzw. X16 während eines Waferstadiums oder eines Packungsstadiums bei der Herstellung des Halbleiterbauelements anzuzeigen. Bezugnehmend auf 25 wird das Halbleiterbauelement mit der Vorrichtung der 7, 11, 14, 16, 18, 21 oder 23 in diesem Beispiel als ein integrierter Schaltkreis innerhalb eines Chips eines Halbleiterwafers 502 hergestellt. Nach der Herstellung eines derartigen integrierten Schaltkreises wird der Halblei terwafer 502 in einem Test- bzw. Prüfsystem 504 platziert. Das Prüfsystem 504 bestimmt die für die beste Leistungsfähigkeit des Halbleiterbauelements ausgewählte Spannungsquelle zum Koppeln des gemeinsam genutzten Kondensators 202 an dieselbe.
Der Ausdruck "Waferstadium" bezieht sich auf ein Stadium in der Herstellung des Halbleiterbauelements, wenn der Chip auf dem Halbleiterwafer 502 noch nicht in einzelne Stücke zerschnitten ist. In einer Ausführungsform der Erfindung werden Eigenschaften einer Schmelzsicherung, einer Bondkontaktstelle oder eines MRS-Decoders innerhalb des Steuersignalgenerators 222 oder 330 eingestellt, um den Logikpegel der Steuersignale PS oder X4, X8 bzw. X16 für jedes Halbleiterbauelement auf dem Halbleiterwafer 502 während des Waferstadiums anzuzeigen.
Entsprechend bezieht sich der Ausdruck "Packungsstadium" auf ein Stadium in der Herstellung des Halbleiterbauelements, nachdem der Chip auf dem Halbleiterwafer 502 in einzelne Stücke zerschnitten wurde, die in einer jeweiligen IC(integrierte Schaltkreis)-Packung 506 platziert werden. In einer weiteren Ausführungsform der Erfindung werden Eigenschaften einer Schmelzsicherung, einer Bondkontaktstelle oder eines MRS-Decoders innerhalb des Steuersignalgenerators 222 oder 330 eingestellt, um den Logikpegel der Steuersignale PS oder X4, X8 bzw. X16 für das Halbleiterbauelement innerhalb der IC-Packung 506 während des Packungsstadiums anzuzeigen.
So werden Eigenschaften einer Schmelzsicherung, einer Bondkontaktstelle oder eines MRS-Decoders innerhalb des Steuersignalgenerators 222 oder 330 eingestellt, um den Logikpegel der Steuersignale PS oder X4, X8 bzw. X16 während des Prüfens im Waferstadium oder Packungsstadium anzuzeigen. Als ein Ergebnis wird die Leistungsfähigkeit des Halbleiterbauelements vor einem üblichen Betrieb desselben durch einen Kunden gesteigert.
Auf diese Weise wird die Entkopplungskapazität des gemeinsam genutzten Kondensators 202 unter einer Mehrzahl von Spannungsquellen für eine gesteigerte Leistungsfähigkeit des Halbleiterbauelements, wie eines Speicherbauelements, verteilt. Jegliche vorstehend erwähnte Anzahl von Elementen wie zum Beispiel die Anzahl von Spannungsquellen und die Anzahl von gemeinsam genutzten Kondensatoren, ist lediglich beispielhaft und nicht beschränkend zu verstehen.
Außerdem wurde die Erfindung vorstehend zwar für eine Anwendung innerhalb eines DRAM (dynamischer Speicher mit wahlfreiem Zugriff) beschrieben, sie kann jedoch auch vorteilhaft für jeden beliebigen anderen Typ von Halbleiterbauelementen angewendet werden.

Claims

Vorrichtung zur Spannungsbereitstellung mit – einer Mehrzahl von Spannungsquellen, die jeweils zwischen einen Knoten mit hohem und einem Knoten mit niedrigem Pegel eingeschleift sind, dadurch gekennzeichnet, dass – die Knoten mit hohem Pegel wenigstens zwei verschiedene Knoten beinhalten und die Knoten mit niedrigem Pegel wenigstens zwei verschiedene Knoten beinhalten, – wenigstens ein gemeinsam genutzter Kondensator (202) vorgesehen ist und – ein Schaltnetzwerk (208) vorgesehen ist, um den gemeinsam genutzten Kondensator für eine ausgewählte der Spannungsquellen mit den zugehörigen Knoten mit hohem bzw. niedrigem Pegel zu koppeln.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass jede der Spannungsquellen einen jeweiligen anfänglichen Entkopplungskondensator aufweist, der zwischen den zugehörigen Knoten mit hohem bzw. niedrigem Pegel eingeschleift ist.
Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der gemeinsam genutzte Kondensator und das Schaltnetzwerk als Teil eines integrierten Schaltkreises ausgebildet sind.
Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die Spannungsquellen extern zu dem integrierten Schaltkreis sind.
Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die Spannungsquellen intern zu dem integrierten Schaltkreis sind.
Vorrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass der integrierte Schaltkreis ein Speicher-bauelement ist.
Vorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Schaltnetzwerk aus einer Mehrzahl von Transistoren besteht, die jeweils mit Steuersignalen ein- oder ausgeschaltet werden.
Vorrichtung nach Anspruch 7, weiter gekennzeichnet durch wenigstens einen Schmelzsicherungsschaltkreis zum Erzeugen der Steuersignale.
Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass der gemeinsam genutzte Kondensator und das Schaltnetzwerk Teil eines integrierten Schaltkreises sind und eine Schmelzsicherung innerhalb des Schmelzsicherungsschaltkreises geschlossen oder geöffnet ist, um die ausgewählte der Spannungsquellen während eines Waferstadiums der Herstellung des integrierten Schaltkreises zu bestimmen.
Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass der gemeinsam genutzte Kondensator und das Schaltnetzwerk Teil eines Speicherbauelements sind und die Steuersignale durch einen MRS(Modusregistersatz)-Decoder des Speicherbauelements erzeugt werden.
Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass eine Speichersteuereinheit programmiert ist, um dem MRS-Decoder Signale zur Bestimmung der ausgewählten der Spannungsquellen während eines Waferstadiums oder eines Packungsstadiums der Herstellung des Speicherbauelements zuzuführen.
Vorrichtung nach Anspruch 7, weiter gekennzeichnet durch wenigstens einen Bondkontaktstellenschaltkreis zum Erzeugen der Steuersignale.
Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass der gemeinsam genutzte Kondensator und das Schaltnetzwerk Teil eines integrierten Schaltkreises sind und wenigstens eine Bondkontaktstelle vorgespannt ist oder floatet, um die ausgewählte der Spannungsquellen während eines Waferstadiums der Herstellung des integrierten Schaltkreises zu bestimmen.
Vorrichtung zur Spannungsbereitstellung, gekennzeichnet durch – eine Datenladungsspannungsquelle (VDDQ, VSSQ), die zum Laden von wenigstens einem Ausgang eines Halbleiterbauelements verwendet wird, – eine Mehrzahl von gemeinsam genutzten Entkopplungskondensatoren (302, 304) und – ein Schaltnetzwerk (306) zum Koppeln einer variablen Anzahl der gemeinsam genutzten Entkopplungskondensatoren mit der Datenladungsspannungsquelle in Abhängigkeit von einer Bitorganisation des Halbleiterbauelements.
Vorrichtung nach Anspruch 14, weiter gekennzeichnet durch eine Mehrzahl von Spannungsquellen, welche die Datenladungsspannungsquelle beinhalten, wobei jede der Spannungsquellen einen jeweiligen anfänglichen Entkopplungskondensator aufweist, der zwischen zugehörige Knoten mit hohem bzw. niedrigem Pegel eingeschleift ist.
Vorrichtung nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass der gemeinsam genutzte Entkopplungskondensator und das Schaltnetzwerk Teil des Halbleiterbauelements sind.
Vorrichtung nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass das Schaltnetzwerk aus einer Mehrzahl von Transistoren besteht, die jeweils mit Steuersignalen ein- oder ausgeschaltet werden.
Vorrichtung nach Anspruch 17, weiter gekennzeichnet durch wenigstens einen Schmelzsicherungsschaltkreis zum Erzeugen der Steuersignale.
Vorrichtung nach Anspruch 17, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Speicherbauelement ist und die Steuersignale durch einen MRS(Modusregistersatz)-Decoder des Speicherbauelements erzeugt werden.
Vorrichtung nach Anspruch 17, weiter gekennzeichnet durch wenigstens einen Bondkontaktstellenschaltkreis zum Erzeugen der Steuersignale.
Vorrichtung nach einem der Ansprüche 1 bis 20, weiter dadurch gekennzeichnet, dass sie zum Verteilen der Entkopplungskapazität in einem Halbleiterbauelement eingerichtet ist und einen Steuersignalgenerator mit einer Komponente aufweist, die während eines Waferstadiums oder eines Packungsstadiums der Herstellung des Halbleiterbauelements eingestellt wird, um die ausgewählte der Spannungsquellen anzuzeigen.
Vorrichtung nach Anspruch 21, dadurch gekennzeichnet, dass der Steuersignalgenerator einen Schmelzsicherungsschaltkreis mit ei ner Schmelzsicherung umfasst, die während des Waferstadiums zum Anzeigen der ausgewählten der Spannungsquellen geschlossen bleibt oder geöffnet wird.
Vorrichtung nach Anspruch 21, dadurch gekennzeichnet, dass der Steuersignalgenerator einen Bondkontaktstellenschaltkreis mit einer Bondkontaktstelle umfasst, die während des Waferstadiums zum Anzeigen der ausgewählten der Spannungsquellen vorgespannt ist oder floatet.
Vorrichtung nach Anspruch 21, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Speicherbauelement ist und der Steuersignalgenerator einen MRS-Decoder umfasst, der Signale von einer Speichersteuereinheit zum Anzeigen der ausgewählten der Spannungsquellen decodiert.
Vorrichtung nach Anspruch 24, dadurch gekennzeichnet, dass die Signale zum Anzeigen der ausgewählten der Spannungsquellen während des Packungsstadiums in die Speichersteuereinheit programmiert werden.
Vorrichtung nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, dass eine der Spannungsquellen eine Datenladungsspannungsquelle ist, die zum Laden wenigstens eines Ausgangs des Halbleiterbauelements verwendet wird.
Vorrichtung nach Anspruch 26, weiter gekennzeichnet durch eine Mehrzahl von gemeinsam genutzten Kondensatoren, wobei das Schaltnetzwerk eine variable Anzahl der gemeinsam genutzten Kondensatoren mit der Datenladungsspannungsquelle in Abhängigkeit von einer Bitorganisation des Halbleiterbauelements koppelt.
Vorrichtung nach einem der Ansprüche 21 bis 27, dadurch gekennzeichnet, dass das Halbleiterbauelement ein Speicherbauelement ist.
Vorrichtung nach Anspruch 28, dadurch gekennzeichnet, dass eine der Spannungsquellen eine externe Spannungsquelle (VDDA/VSSA) für ein Speicherzellenfeld ist, wobei der gemeinsam genutzte Kondensator während eines Auffrischvorgangs des Speicherbauelements an diese gekoppelt ist.
Vorrichtung nach Anspruch 28 oder 29, dadurch gekennzeichnet, dass eine der Spannungsquellen eine externe Spannungsquelle (VDDA/VSSA) für ein Speicherzellenfeld ist, wobei der gemeinsam genutzte Kondensator während eines PBT(parallelen Bitprüf)-Vorgangs des Speicherbauelements an diese gekoppelt ist.
Vorrichtung nach einem der Ansprüche 28 bis 30, dadurch gekennzeichnet, dass eine der Spannungsquellen eine Spannungsquelle (VDDL/VSSL) mit Verzögerungsregelkreis ist, wobei der gemeinsam genutzte Kondensator für eine synchrone Datenausgabe des Speicherbauelements an diese gekoppelt ist.
Vorrichtung nach einem der Ansprüche 28 bis 31, dadurch gekennzeichnet, dass eine der Spannungsquellen eine Spannungsquelle (VDDL/VSSL) mit Phasenregelkreis ist, wobei der gemeinsam genutzte Kondensator für eine synchrone Datenausgabe des Speicherbauelements an diese gekoppelt ist.
Vorrichtung nach einem der Ansprüche 28 bis 32, dadurch gekennzeichnet, dass eine der Spannungsquellen eine interne Spannungsquelle (VINTA/VSSA) für ein Speicherzellenfeld ist, wobei der gemeinsam genutzte Kondensator während einer Auffrischung oder einer parallelen Bitprüfung des Speicherbauelements an diese gekoppelt ist.
Vorrichtung nach einem der Ansprüche 28 bis 33, dadurch gekennzeichnet, dass jede von zwei der Spannungsquellen jeweils eine interne Sperrvorspannung (VBB1/VSS) und eine interne negative Wortleitungsspannung (VBB2/VSS) für das Speicherbauelement bereitstellt.
Vorrichtung nach einem der Ansprüche 28 bis 34, dadurch gekennzeichnet, dass jede von zwei der Spannungsquellen jeweils eine interne Wortleitungsverstärkungsspannung (VPP1/VSS) und eine interne Isolations- und Ausgleichsgatespannung (VPP2/VSS) für das Speicherbauelement bereitstellt.