DE10321913A1

DE10321913A1 - System-in-package-Halbleitervorrichtung

Info

Publication number: DE10321913A1
Application number: DE10321913A
Authority: DE
Inventors: Takashi Tatsumi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-11-06
Filing date: 2003-05-15
Publication date: 2004-05-27
Also published as: JP2004158098A; TW588371B; KR100515168B1; KR20040040327A; US20040085796A1; US6925018B2; TW200407899A; CN1499636A; CN1292481C

Abstract

Eine System-in-Package-Halbleitervorrichtung weist eine Testfunktion auf, die imstande ist, einen Test einzeln auf einem Halbleiterchip (12) direkt von außen durchzuführen. Wenn ein Betriebsartensignal, das in einem Testsignal enthalten ist, das von einem Anschluß für eine externe Verbindung eingegeben wird, eine "normale Betriebsart" anzeigt, läßt eine Testschaltung (16), die auf einem Logikchip (11) vorgesehen ist, zu, daß eine Logikschaltung (15) einen Zugriffspfad bzw. eine Verdrahtung (17) zu einer Speicherschaltung (14) verwendet. Wenn das Betriebsartensignal andererseits eine "Testbetriebsart" anzeigt, verwendet die Testschaltung (16) den Zugriffspfad (17), um auf die Speicherschaltung (14) zuzugreifen und führt auf der Grundlage des Inhalts des Testsignals, das von dem Anschluß für eine externe Verbindung eingegeben wird, irgendeinen Test, einen beschleunigten Lebensdauertest oder einen Mehrbit-Test, durch. Die Testschaltung (16) führt ebenso einen integrierten Selbsttest durch.

Description

Die vorliegende Erfindung betrifft eine Technologie zum Verbinden einer Mehrzahl von Halbleiterchips miteinander und zum Verkapseln der Chips in einem Gehäuse.

In einer System-in-Package- bzw. SiP-Halbleitervorrichtung sind ein Logikchip und mindestens ein Speicherchip, wie zum Beispiel ein DRAM-Chip, ein SRAM-Chip oder ein Flash-Speicher-Chip, als eine Mehrzahl von Halbleiterchips miteinander verbunden und in einem Gehäuse verkapselt. Der Logikchip ist mit einem Anschluß für eine externe Verbindung verbunden und der Speicherchip ist über den Logikchip mit dem Anschluß für eine externe Verbindung verbunden. Eines der Beispiele des Aufbaus ist in der Japanischen Patentoffenlegungsschrift Nr. 10-283777 offenbart.

Um einen Test bezüglich Halbleitervorrichtungen in einem verkapselten Zustand durchzuführen oder Anfangsdefekte der Vorrichtungen abzublocken, ist es erforderlich, einen beschleunigten Lebensdauertest durchzuführen, wenn Erzeugnisse versandt werden. Jedoch kann in der SiP-Halbleitervorrichtung eine Eingabe/Ausgabe des Halbleiterchips von/nach außen nicht direkt durchgeführt werden und muß zu jedem Zeitpunkt über den Logikchip durchgeführt werden. Daher gibt es insofern ein Problem, daß ein Test bezüglich des Logikchips einfach durchgeführt werden kann, aber ein Test bezüglich des Speicherchips nicht einfach durchgeführt werden kann.

Die Aufgabe der vorliegenden Erfindung besteht demgemäß darin, eine System-in-Package- bzw. SiP-Halbleiter vorrichtung zu schaffen, die eine Testfunktion aufweist, mittels welcher ein Test einfach bezüglich eines Speicherchips direkt von außen durchgeführt werden kann.

Diese Aufgabe wird mit den in Anspruch 1 angegebenen Maßnahmen gelöst.

Genauer gesagt weist die SiP-Halbleitervorrichtung gemäß der vorliegenden Erfindung einen Speicherchip zum Anbringen einer Speicherschaltung auf diesem und einen Logikchip zum Anbringen einer Logikschaltung auf diesem auf, wobei die Logikschaltung elektrisch mit der Speicherschaltung verbunden ist. Die Logikschaltung und ein Anschluß für eine externe Verbindung eines Gehäuses sind derart miteinander verbunden, das sie verkapselt sind. Diese Halbleitervorrichtung weist weiterhin eine Testschaltung auf, die auf entweder dem Logikchip oder dem Speicherchip vorgesehen ist und zum Durchführen verschiedener Typen von Tests durch Zulassen, daß die Logikschaltung einen Zugriffspfad zu der Speicherschaltung verwendet, wenn ein Betriebsartensignal, das von einem Betriebsartenanschluß eingegeben wird, der in dem Anschluß für eine externe Verbindung vorgesehen ist, eine normale Betriebsart anzeigt, oder zum Verhindern dient, daß die Logikschaltung, den Zugriffspfad verwendet, aber selbst auf die Speicherschaltung zugreift, wenn das Betriebsartensignal eine Testbetriebsart anzeigt oder wenn ein irgendein besonderer Fall auftritt. Deshalb ist es möglich, irgendeinen Test, einen beschleunigten Lebensdauertest oder einen Mehrbittest einzeln von außen bezüglich des Halbleiterchips durchzuführen.

Weitere vorteilhafte Ausgestaltungen sind Gegenstand der abhängigen Ansprüche.

Die vorliegende Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben.
Es zeigt:
1 eine schematische Darstellung eines Beispiels einer SiP-Halbleitervorrichtung, an welcher die vorliegende Erfindung angewendet wird;
2 eine schematische Darstellung der SiP-Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
3 ein Blockschaltbild eines detaillierten Aufbaus einer in 2 gezeigten Testschaltung;
4 ein Blockschaltbild eines Aufbaubeispiels eines eine in 2 gezeigte Speicherschaltung bildenden DRAM bzw. dynamischen Direktzugriffsspeichers;
5 ein Zeitablaufsdiagramm des Lesevorgangs des in 4 gezeigten DRAM;
6 ein Zeitablaufsdiagramm des Schreibvorgangs des in 4 gezeigten DRAM;
7 ein Blockschaltbild eines spezifischen Aufbaubeispiels der in 2 gezeigten Testschaltung;
8 ein Flußdiagramm der Funktionsweise einer in 7 gezeigten Schaltung für einen beschleunigten Lebensdauertest;
9 die Funktionsweise einer in 7 gezeigten Erweiterungsschaltung;
10 die Funktionsweise einer in 7 gezeigten Degenerierungsschaltung;
11 eine schematische Darstellung einer SiP-Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
12 eine schematische Darstellung der SiP-Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
13 eine schematische Darstellung einer SiP-Halbleitervorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung; und
14 eine schematische Darstellung einer SiP-Halbleitervorrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung.
Nachstehend erfolgt die Beschreibung eines ersten Ausführungsbeispiels der vorliegenden Erfindung.
1 zeigt eine schematische Darstellung eines Beispiels einer SiP-Halbleitervorrichtung, an welcher die vorliegende Erfindung angewendet wird. Die SiP-Halbleitervorrichtung ist auf eine derartige Weise in einem Gehäuse verkapselt, daß, zum Beispiel, wie es in 1 gezeigt ist, ein Halbleiterchip 2, auf welchem eine Halbleiterschaltung, wie zum Beispiel ein DRAM, angebracht ist, auf einen Logikchip 1, auf welchem eine Logikschaltung, wie zum Beispiel ein Mikroprozessor angebracht ist, in einem Chip bezüglich einer Chipstruktur überlagert ist. Die Eingabe/Ausgabeenden des Speicherchips 2 sind durch eine Verdrahtung 3 mit dem Logikchip 1 verbunden und weiterhin durch eine Verdrahtung 4 als ein Teil der Eingangs/Ausgangsenden des Logikchips 1 mit Anschlüssen für eine externe Verbindung verbunden. Die SiP-Halbleitervorrichtung weist zum Beispiel einen Aufbau auf, bei welchem der Logikchip 1 und der Speicherchip 2 nebeneinander auf einer Ebene angeordnet sind, aber eine Verbindungsweise von ihnen ist die Gleiche.
Gemäß der vorliegenden Erfindung ist eine derartige SiP-Halbleitervorrichtung als ein Aufbaubeispiel gezeigt, bei welcher eine Testfunktion zum Zulassen eines unabhängigen Durchführens eines direkten Tests bezüglich des Speicherchips von außen auf verschiedene Weisen integriert ist. In jedem der nachstehend gezeigten Ausführungsbeispiele wird es jedoch für eine Erleichterung der Erläuterung angenommen, daß der Logikchip und der Speicherchip nebeneinander auf einer Ebene angeordnet sind.
2 zeigt eine schematische Darstellung der SiP-Halbleitervorrichtung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung. 3 zeigt ein Blockschaltbild eines detaillierten Aufbaus einer in 2 gezeigten Testschaltung. Die SiP-Halbleitervorrichtung 10, die in 2 gezeigt ist, weist einen Logikchip 11 und einen Speicherchip 12 auf. Der Logikchip 11 ist über eine Verdrahtung 13 mit einem Anschluß für eine externe Verbindung verbunden und ist über eine Verdrahtung 17 mit dem Speicherchip 12 verbunden.
Zum Beispiel ist ein dynamischer Direktzugriffspeicher bzw. DRAM als eine Speicherschaltung 14 auf dem Speicherchip 12 angebracht. Andererseits ist eine zu der Logikschaltung 15 unterschiedliche Testschaltung 16 auf dem Logikchip 11 angebracht, wobei sich die Testschaltung 16 zwischen der Logikschaltung 15 und der Speicherschaltung 14 befindet.
Anders ausgedrückt ist die Testschaltung 16 elektrisch mit der Logikschaltung 15 auf dem Logikchip 11 verbunden und ist ebenso über die Verdrahtung 13 zusammen mit der Logikschaltung 15 mit dem Anschluß für eine externe Verbindung verbunden. Die Testschaltung 16 ist über die Verdrahtung 17 mit der Speicherschaltung 14 auf dem Speicherchip 12 verbunden. Deshalb ist der Anschluß für eine externe Verbindung aus einem Anschluß für ein Signal in einer normalen Betriebsart, das an der Logikschaltung 15 vorgesehen ist, und einem Anschluß für ein Testsignal 18 in einer Testbetriebsart, das an der Testschaltung 16 vorgesehen ist, ausgebildet.
Die Testschaltung 16 verwendet die Verdrahtung 17 als einen gemeinsamen Zugriffspfad auf die Speicherschaltung 14 und während der normalen Betriebsart gibt die Testschaltung 16 ein Ausgangssignal 19 oder dergleichen der Logikschaltung 15 auf der Verdrahtung 17 aus und während des Testens gibt sie ein Teststeuersignal in Übereinstimmung mit dem Testsignal 18 auf der Verdrahtung 17 aus.
Die Testschaltung 16 weist, wie es in 3 gezeigt ist, eine Speichertestschaltung 21 und eine Auswahlschaltung 22 auf. Als das Testsignal 18 werden beispielhaft ein Betriebsartensignal 25, ein Lese/Schreibadressensignal 26, ein Schreibtestdatensignal 27, ein Lesetestdatensignal 28, ein Entscheidungsergebnissignal 29 und ein Zugriffsteuersignal 24 genannt.
Wenn das Betriebsartensignal 25, das von dem Anschluß für eine externe Verbindung eingegeben wird, die "Testbetriebsart" anzeigt, verbindet die Auswahlschaltung 22 die Speichertestschaltung 21 über die Verdrahtung 17 direkt mit der Speichertestschaltung 14, um einen Zugriff der Speichertestschaltung 21 auf die Speicherschaltung 14 zuzulassen. Wenn das Betriebsartensignal 15 die "normale Betriebsart" anzeigt, verbindet die Auswahlschaltung 22 die Logikschaltung 15 über die Verdrahtung 17 direkt mit der Speicherschaltung 14, um einen Zugriff der Logikschaltung 15 auf die Speicherschaltung 14 zuzulassen.
Wenn das Betriebsartensignal 25, das von dem Anschluß für eine externe Verbindung eingegeben wird, die "Testbetriebsart" anzeigt, führt die Speichertestschaltung 24 den beschleunigten Lebensdauertest durch Zugreifen der Speicherschaltung 14 über die Auswahlschaltung 22 unter Verwendung der Verdrahtung 17 und Durchführen eines Lese/Schreibvorgangs, der zu dem einer Zellen-Prüflogik ähnlich ist, durch Anheben der internen Spannung in der Speicherschaltung 14, um an die Speicherschaltung 14 eine Belastung auszuüben, durch. Dieser Test wird auf der Grundlage des Lese/Schreibadressensignals 26, des Schreibtestdatensignals 27 und des Zugriffssteuersignals durchgeführt, die jeweils von dem Anschluß für eine externe Verbindung eingegeben werden. Die Speichertestschaltung 21 gibt das Testdatensignal 28, das zu dem Zeitpunkt des Tests gelesen wird, zu dem Anschluß für eine externe Verbindung aus.
Wenn das Betriebsartensignal 25, das von dem Anschluß für eine externe Verbindung eingegeben wird, die "Mehrbittestbetriebsart" anzeigt, verhindert die Speichertestschaltung 21, daß die Logikschaltung 15 den Zugriffspfad zu der Speicherschaltung 14 verwendet, erweitert die Testdaten und schreibt diese in die Speicherschaltung 14, degeneriert die Lesedaten, um dadurch eine Qualitätsentscheidung durchzuführen, und gibt das Entscheidungsergebnissignal 29 zusammen mit dem Lesetestdatensignal 28 zu dem Anschluß für eine externe Verbindung aus.
Weiterhin weist die Speichertestschaltung 21 eine derartige Funktion eines integrierten Selbsttests bzw.
BIST-Funktion auf, daß zu dem Zeitpunkt eines Einschaltens einer Energieversorgung und zu irgendeinem Zeitpunkt danach die Speichertestschaltung 21 verhindert, daß die Logikschaltung 15 den Zugriffspfad zu der Speicherschaltung 14 verwendet, verschiedene Testmuster erzeugt, die erzeugten Muster über die Auswahlschaltung 22 in die Speicherschaltung 14 schreibt und die Schreibdaten mit den Lesedaten vergleicht, um dadurch ein fehlerhaftes Bit zu erfassen.
Wenn die Funktion eines integrierten Selbsttests bzw. BIST-Funktion vorgesehen ist, ist ein zweiter Speicherchip in der SiP-Halbleitervorrichtung 10 vorgesehen, so daß die Adresseninformation für die fehlerhaften Bits, die zu dem Zeitpunkt eines BIST erfaßt werden, in einer zweiten Speicherschaltung gespeichert werden, die auf dem zweiten Halbleiterchip angebracht ist. Dadurch kann der Zugriff auf ein Ersatzteil durchgeführt werden, während die fehlerhaften Bits vermieden werden. Als Ergebnis kann die Funktionsweise realisiert werden, die ähnlich zu der Funktionsweise eines Durchtrennens der Sicherung der fehlerhaften Adressen ist, wodurch eine Abhilfe bezüglich der fehlerhaften Bits zugelassen wird. Die Adresseninformation für die fehlerhaften Bits kann ohne ein Vorsehen des zweiten Speicherchip in der Speicherschaltung 14 gespeichert werden.
Durch Vorsehen des zweiten Speicherchips wird das Herstellungsverfahren nicht erschwert und erhöht sich die Chipabmessung des zweiten Speicherchips durch gemeinsames Verwenden der Logikschaltung 15 zwischen der Speicherschaltung 14 und der zweiten Speicherschaltung nicht, das heißt die Ausbeute wird nicht verschlechtert. Als Ergebnis kann der zweite Speicherchip mit niedrigen Kosten integriert werden. Als die zweite Speicherschaltung kann ein Flash-Speicher, ein DRAM, und ein statischer Direkt zugriffspeicher bzw. SRAM verwendet werden.
Die Testschaltung 16 wird unter Bezugnahme auf die 4 bis 8 im Detail beschrieben. 5 und 6 zeigen Zeitablaufsdiagramme der Lese/Schreibvorgänge aus dem/in den DRAM, der in 4 gezeigt ist. 7 zeigt ein Blockschaltbild eines detaillierten Aufbaubeispiels der in 2 gezeigten Testschaltung 16. 8 zeigt ein Flußablaufsdiagramm der Funktionsweise einer in 7 gezeigten Schaltung 75 für einen beschleunigten Lebensdauertest. 9 zeigt die Funktionsweise einer in 7 gezeigten Erweiterungsschaltung 73. 10 zeigt die Funktionsweise einer in 7 gezeigten Degenerierungsschaltung 76. In 7 ist die Funktion eines integrierten Selbsttests bzw. BIST-Funktion weggelassen.
Der DRAM als die Speicherschaltung 14, die in 4 gezeigt ist, weist zwei Speicherzellenbereiche 55 und 56 auf. Jeder der Speicherzellenbereiche 55 und 56 weist ein Speichervermögen von 32 Megabyte bzw. Mb auf. Ein Speicherzellenbereich 55 wird als Bank 0 bezeichnet und der andere Speicherzellenbereich 56 wird als Bank 1 bezeichnet.
Der DRAM weist als Eingangs- und Ausgangsanschlüsse einen Eingangsanschluß 41 für Adressensignale A0 bis A11, einen Eingangsanschluß 42 für ein Bankauswahlsignal BA0, das entweder Bank 0 oder Bank 1 bezeichnet, einen Eingangsanschluß 43 für einen Betriebstakt CLK, einen Eingangsanschluß 44 für ein Steuersignal CKE, das den Verwendungszustand des Betriebstakts CLK umschaltet, einen Eingangsanschluß 45 für ein Chipauswahlsignal ZCS, einen Eingangsanschluß 46 für ein Reihenadressenimpulssignal ZRAS, einen Eingangsanschluß 47 für ein Spaltenadressenimpulssignal ZCAS, einen Eingangsanschluß 48 für ein Schreibfreigabesignal ZWE, einen Eingangsanschluß 49 für Schreibdatensignale DQM0 bis DQM15 und einen Ausgangsanschluß 50 für Lesedatensignale DQ0 bis DQ127 auf. Das Bankauswahlsignal BA0 bezeichnet Bank 0. Wenn Bank 1 zu bezeichnen ist, wird das Bankauswahlsignal BA1.
Der DRAM weist ebenso einen Taktpuffer 51, einen Adressenpuffer 52, einen Steuersignalpuffer 53, eine Steuerschaltung 54 und einen E/A- bzw. Eingabe/Ausgabepuffer 57 als periphere Schaltungen der zwei Speicherzellenbereiche 55 und 56 auf.
Der Taktpuffer 51 gibt ein Signal, das durch Nehmen eines logischen Produkts des Betriebstakts CLK und des Steuersignals CKE, die in die Eingangsanschlüsse 43 bzw. 44 eingegeben werden, erzielt wird, zu dem Adressenpuffer 52, dem Steuersignalpuffer 53 und zu der Steuerschaltung 54 aus. Der Adressenpuffer 52 gibt die Adressensignale A0 bis A11 und das Bankauswahlsignal BA0, die in die Eingangsanschlüsse 41 bzw. 42 eingegeben werden, in Übereinstimmung mit der Ausgabe des Taktpuffers 51 zu der Steuerschaltung 54 aus.
Der Steuersignalpuffer 53 gibt das Chipauswahlsignal ZCS, das Reihenadressenimpulssignal ZRAS, das Spaltenadressenimpulssignal ZCAS, das Schreibfreigabesignal ZWE und die Schreibdatensignale DQM0 bis DQM15, die in jeweilige der Eingangsanschlüsse 45 bis 49 eingegeben werden, in Übereinstimmung mit der Ausgabe des Taktpuffers 51 zu der Steuerschaltung 54 aus.
Die Steuerschaltung 54 erfaßt jedes Ausgangssignal des Adressenpuffers 52 und des Steuersignalpuffers 53 in Übereinstimmung mit der Ausgabe des Taktpuffers 51 und steuert ein Schreiben und Lesen in die bzw. aus den Speicherzellenbereichen 55 und 56 auf der Grundlage dieser Ausgangssignale. Der E/A-Puffer 57 gibt die Lesedaten aus den Speicherzellenbereichen 55 und 56 zu dem Ausgangsanschluß 50 aus.
In 5 und 6 werden Anweisungen, die zum Beispiel Betätigung "ACT" und Vorladen "PRE" durch eine Kombination von Signalen ausgegeben, die nachstehend gezeigt ist. Betätigung "ACT" wird unter den Voraussetzungen ausgegeben, daß ZRAS = L bzw. niedrig und ZCAS = ZWE = H bzw. hoch ist. Lesen "READ" wird unter den Voraussetzungen ausgegeben, daß ZRAS = H, ZCAS = L und ZWE = H ist. Schreiben "WRITE" wird unter den Voraussetzungen ausgegeben, daß ZRAS = H und ZCAS = ZWE = L ist. Vorladen "PRE" wird unter den Voraussetzungen ausgegeben, daß ZRAS = L, ZCAS = H und ZWE = L ist.
5 zeigt, daß, nachdem eine Betätigung "ACT" von Bank 0 und eine Betätigung "ACT" von Bank 1, die in 4 gezeigt sind, ausgeführt worden ist, ein Lesen "READ" von Bank 1 ausgeführt wird, um dadurch Lesedaten DQ "Qb0, Qb1, Qb2, Qb3" auszugeben. Während dieses Verfahrens wird ein Vorladen "PRE" für sowohl Bank 0 als auch Bank 1 ausgeführt, um zu einer Betätigung "ACT" von Bank 0 umzuschalten.
In 6 ist es gezeigt, daß, nachdem eine Betätigung "ACT" von Bank 0, die in 4 gezeigt ist, ausgeführt worden ist, ein Schreiben "WRITE" der Schreibdaten DQ "Qa0, Qa1, Qa2, Qa3" von Bank 0 ausgeführt wird. Danach wird ein Vorladen "PRE" für Bank 0 ausgeführt, um zu einer Betätigung "ACT" von Bank 0 umzuschalten. Der Vorgang, der in den 5 und 6 gezeigt ist, wird in der normalen Betriebsart zwischen der Logikschaltung 15 und der Speicherschaltung 14 ausgeführt und in der Testbetriebsart zwischen der Testschaltung 16 und der Speicherschaltung 14 ausgeführt.
In 7 weist der DRAM als die Speicherschaltung 14 den Aufbau auf, der in 4 gezeigt ist, aber vier Überwachungsanschlüsse "TESTMODE"", "FRCMONI1", "FRCMONI2" und "VBB" sind zu dem Aufbau hinzugefügt. Obgleich es in 7 nicht gezeigt ist, sind eine Energieversorgungsquelle VDD und eine externe Energieversorgungsquelle EXVDD darin vorgesehen.
In der Testschaltung, die in 7 gezeigt ist, sind der Betriebstakt CLK, das Steuersignal CKE, das Chipauswahlsignal ZCS, Das Reihenadressenimpulssignal ZRAS, das Spaltenadressenimpulssignal ZCAS, das Schreibfreigabesignal ZWE, die Lesedatensignale DQ0 bis DQ7, die Adressensignale A0 bis A11, die Schreibdatensignale DQM0 bis DQM15 und das Bankauswahlsignal BA0 als die Eingangs- und Ausgangssignale in die und aus der Logikschaltung 15 gezeigt.
Der Betriebstakt CLK wird in den DRAM als die Speicherschaltung 14, FF-Schaltungen 71 und 78, die aus einem Flipflop bzw. FF ausgebildet sind, die Schaltung 75 für einen beschleunigten Lebensdauertest, die Degenerierungsschaltung 76 und eine Decodierschaltung 77 eingegeben. Alle verbleibenden Signale werden in die Auswahleinrichtung 72 eingegeben.
In der Testschaltung, die in 7 gezeigt ist, sind ein Teststeuersignal TSTCKE, Testschreibdaten TSTDQM0 bis TSTDQM15, ein Testchipauswahlsignal TSTZCS, eine Testreihenadressenimpulssignal TSTZRAS, ein Testspaltenadressenimpulssignal TSTZCAS, ein Testschreibfreigabesignal TSTZWE, Testschreibdatensignale TSTD0 bis TSTD7, Testadressensignale TSTA0 bis TSTA11, ein Testbankauswahlsignal TSTBA0, Testlesedatensignale TSTQ0 bis TSTQ7, ein Mehrbittestausgangssignal TSTMBTO, Testbetriebssignale TSTMODEA, TSTMODEB und TSTMODE2 und Spannungsauferle gungs-Überwachungssignale TSTFRCMONI1, TSTFRCMONI2 und VBB als die Eingangs- und Ausgangssignale in den und aus dem Anschluß für eine externe Verbindung gezeigt.
Von diesen sind jeweilige Anschlüsse für das Teststeuersignal TSTCKE, die Testschreibdaten TSTDQM0 bis TSTDQM15, das Testchipauswahlsignal TSTZCS, das Testreihenadressenimpulssignal TSTZRAS, das Testspaltenadressenimpulssignal TSTZCAS, das Testschreibfreigabesignal TSTZWE, die Testschreibdatensignale TSTD0 bis TSTD7, die Testadressensignale TSTA0 bis TSTA11, das Testbankauswahlsignal TSTBA0 und die Testlesedatensignale TSTQ0 bis TSTQ7 mit der FF-Schaltung 78 verbunden.
Die FF-Schaltung 78 gibt jeweilige Signale des Teststeuersignals TSTCKE, der Testschreibdaten TSTDQM0 bis TSTCQM15 und des Testchipauswahlsignals TSTZCS zu der Auswahleinrichtung 72 aus. Die FF-Schaltung 78 gibt ebenso jeweilige Signale des Testreihenadressenimpulssignals TSTZRAS, des Testspaltenadressenimpulssignals TSTZCAS, des Testschreibfreigabesignals TSTZWE, der Testschreibdatensignale TSTD0 bis TSTD7, der Testadressensignale TSTA0 bis TSTA11 und des Testbankauswahlsignals TSTBA0 zu der Auswahleinrichtung 74 aus. weiterhin gibt die FF-Schaltung 78 die Testlesedatensignale DQ0 bis DQ127, die von der Auswahleinrichtung 74 eingegeben werden, zu jeweiligen Anschlüssen aus, die den 8-Bit-Testlesedatensignalen TSTQ0 bis TSTQ7 entsprechen. Die Testlesedatensignale DQ0 bis DQ127 die von der Auswahleinrichtung 74 ausgegeben werden, werden ebenso in die Degenerierungsschaltung 76 eingegeben.
Der Anschluß für das Mehrbittestausgangssignal TSTMBTO ist mit dem Ausgabeende der Degenerierungsschaltung 76 verbunden. Der Anschluß für das Testbetriebsdatensignal TSTMODE2 ist mit den Testbetriebsartenanschluß TESTMODE des DRAM als die Speicherschaltung 14 verbunden. Jeweilige Anschlüsse für die Spannungsauferlegungs-Überwachungssignale TSTFRCMONI1, TSTFRCMONI2 und VBB sind mit den entsprechenden Überwachungs-Ausgangsanschlüssen FRCMONI1, FRCMONI2 bzw. VBB des DRAM als die Speicherschaltung 14 verbunden.
Die jeweiligen Anschlüsse für die Testbetriebsartensignale TSTMODEA und TSTMODEB sind mit den Eingangsanschlüssen der Decodierschaltung 77 verbunden. Die Decodierschaltung 77 erzeugt vier Signale 80, 81, 82 und 83 aus diesen Signalen. Das Signal 80 ist ein Signal für einen beschleunigten Test und wird in die Schaltung 75 für einen beschleunigten Lebensdauertest und die Auswahleinrichtung 74 angegeben. Das Signal 81 ist ein Mehrbittestsignal und wird in die Degenerierungsschaltung 76, die Erweiterungsschaltung 73 und die Auswahleinrichtung 72 eingegeben. Das Signal 82 ist ein Signal, das anzeigt, ob ein Test auszuführen ist, und wird in die Auswahleinrichtung 72 eingegeben. Das Signal 83 ist ein Spannungsüberwachungs-Freigabesignal und wird verwendet, um die jeweiligen Anschlüsse für die Spannungsauferlegungs-Überwachungssignale TSTFRCMONI1, TSTFRCMONI2 und VBB ein- oder auszuschalten.
Die Schaltung 75 für einen beschleunigten Lebensdauertest empfängt das Signal 80 für einen beschleunigten Test und erzeugt ein Adressensignal, ein Datensignal und ein Steuersignal, die für den beschleunigten Test notwendig sind, und gibt diese Signale zu der Auswahleinrichtung 74 aus. Die Auswahleinrichtung 74 empfängt das Signal 80 für einen beschleunigten Test und wählt das Ausgangssignal der Schaltung 75 für einen beschleunigten Lebensdauertest aus und gibt das ausgewählte Ausgangssignal zu der Auswahleinrichtung 72 aus. Weiterhin führt die Auswahleinrichtung 74 die Testlesedatensignale DQ0 bis DQ127, die von der Auswahleinrichtung 72 ausgegeben werden, der FF-Schaltung 78 und der Degenerierungsschaltung 76 zu, wie es zuvor erläutert worden ist.
Die Erweiterungsschaltung 73 empfängt das Mehrbittestsignal 81, führt eine Erweiterungsverarbeitung (siehe 9) bezüglich den Testschreibdatensignalen TSTD0 bis TSTD7 durch, die von der Auswahleinrichtung 74 eingegeben werden, und gibt diese Signale zu der Auswahleinrichtung 72 aus. Die Degenerierungsschaltung 76 empfängt das Mehrbittestsignal 81, führt eine Degenerierungsverarbeitung (siehe 10) bezüglich den Testschreibdatensignalen DQ0 bis DQ127 durch, die von der Auswahleinrichtung 74 eingegeben werden, und gibt diese Signale als das Mehrbittestausgangssignal TSTMBTO zu den entsprechenden Anschlüssen aus.
Die FF-Schaltung 71 steuert das Übertragen der jeweiligen Signale des Steuersignals CKE, des Chipsauswahlsignals ZCS, des Reihenadressenimpulssignals ZRAS, des Spaltenadressenimpulssignals ZCAS, des Schreibfreigabesignals ZWE, der Lesedatensignale DQ0 bis DQ127, der Adressensignale A0 bis A11, der Schreibdatensignale DQM0 bis DQM15 und des Bankauswahlsignals BA0 zwischen dem DRAM als der Speicherschaltung 14 und der Auswahleinrichtung 72.
Wenn das Signal 82, das anzeigt, ob ein Test auszuführen ist, anzeigt, daß kein Test auszuführen ist, das heißt die normale Betriebsart auszuführen ist, bildet die Auswahleinrichtung 72 eine Verbindung zwischen dem Eingangsanschluß der Logikschaltung 15 und der FF-Schaltung 71. Wenn das Signal 82 anzeigt, daß ein Test auszuführen ist, das heißt die Testbetriebsart auszuführen ist, bildet die Auswahleinrichtung 72 eine Verbindung zwischen der FF-Schaltung 78, der Auswahleinrichtung 74, der Erweiterungsschaltung 73 und der FF-Schaltung 71.
Bei diesem Aufbau werden jeweilige Funktionsweisen der Schaltung 75 für einen beschleunigten Lebensdauertest, der Erweiterungsschaltung 72 und der Degenerierungsschaltung 76 erläutert. Zuerst wird die Funktionsweise der Schaltung 74 für einen beschleunigten Lebensdauertest unter Bezugnahme auf 8 erläutert.
In 8 stellt die Schaltung 75 für einen beschleunigten Lebensdauertest in einem Schritt ST1 eine Zeitdauer, in welcher die Betriebsart in der Testbetriebsart eingestellt ist, nach Empfangen des Signals 80 für einen beschleunigten Test ein. Dies dient zum Beispiel zum Auswählen einer Taktperiode des Betriebstakts CLK nach einer geeigneten Zeitdauer, nachdem das Chipauswahlsignal ZCS, das Reihenadressenimpulssignal ZRAS, das Spaltenadressenimpulssignal ZCAS, das Schreibfreigabesignal ZWE, die Adressensignale A0 bis A11, das Bankauswahlsignal BA0 und dergleichen verschwinden.
In einem Schritt ST2 stellt die Schaltung 75 für einen beschleunigten Lebensdauertest, obgleich eine Mehrzahl von internen Energieversorgungsquellen in dem DRAM vorhanden sind, die Betriebsart zum Multiplizieren bzw. Auferlegen der internen Spannung in einem Testbetriebsartenregister ein, das in dem DRAM vorgesehen ist. Verschiedene Betriebsarten werden vorbereitet und deshalb können wahlweise auferlegte verschiedene interne Spannungen durch Einstellen eine wahlweisen Betriebsart von außen unter Verwendung der Adressensignale TSTA0 bis TSTA11, des Bankauswahlsignals TSTBA0 und dergleichen erzielt werden.
Als die Betriebsart zum Erzielen einer auferlegten internen Spannung werden die folgenden Signale in dem Testbetriebsartenregister in der folgenden Reihenfolge eingestellt, das heißt ein Betriebsartensignal TMRBIALLBNK zum Betreiben aller Banken zur gleichen Zeit, ein Betriebsartensignal TMBTB zum Erweitern und Degenerieren (Mehrbittest), ein Betriebsartensignal TMRAB125, das einer der besonderen Vorgänge zu dem Zeitpunkt eines beschleunigten Lebensdauertests ist, ein Betriebsartensignal TMVREFSFRC zum Auferlegen einer Referenzspannung VREFS, die die Betriebsspannung für den Speicherzellenbereichsabschnitt erzeugt, und ein Betriebsartensignal TMVDDEXVDD zum Kurzschließen der Energieversorgungsquelle VDD und der externen Energieversorgungsquelle EXVDD in dem DRAM.
Als Ergebnis wird zum Beispiel dann, wenn 3,65 Volt von der externen Energieversorgungsquelle EXVDD angelegt werden, eine Wortleitungsspannung VPP 4,8 Volt und werden sowohl die Energieversorgungsspannung VCCS für den Speicherzellenbereichsabschnitt als auch die Energieversorgungsspannung VCCP für die periphere Schaltung beide 3,75 Volt. Der Wert der internen Spannung, die auf diese Weise auferlegt wird, kann an den jeweiligen Anschlüssen für die Spannungsauferlegungs-Überwachungssignale TSTFRCMONI1, TSTFRCMONI2 und VBB überwacht werden.
Genauer gesagt werden an dem Anschluß für das Spannungsauferlegungs-Überwachungssignal VBB normalerweise – 1,0 Volt überwacht. An dem Anschluß für das Spannungsauferlegungs-Überwachungssignal TSTFRCMONI1 wird die Referenzspannung VREFS und eine Spannung VCP, die über der Zellenplatte angelegt wird, überwacht. An dem Anschluß für das Spannungsauferlegungs-Überwachungssignal TSTFRCMONI2 werden die Referenzspannung VREFP, die die Energieversorgungsspannung VCCP für die periphere Schaltung erzeugt, die Referenzspannung VREFD, die die Wortleitungsspannung VPP erzeugt und eine Bitleitungsspannung VBL überwacht.
In einem Schritt ST3 werden Testdaten auf die ganze Fläche des Speicherzellenbereichs geschrieben {<X, Y> = <0, 0> bis <Xmax, Ymax>}. Dies wird durch Wiederholen als Erstes eines Zugreifens auf eine Reihenadresse, während 1 dazu hinzugefügt wird, und wenn die Reihenadresse voll wird, zulassen, daß sie zu 0 zurückkehrt, und dann Addieren von 1 zu einer Spaltenadresse und erneutes Zugreifen auf die Reihenadresse, während 1 dazu hinzugefügt wird, durchgeführt. Ein Verschlüsseln wird an dem Adressensignal und dem Datensignal angewendet.
In einem Schritt ST4 werden Daten aus der gesamten Fläche des Speicherzellenbereichs gelesen {<X, Y> = <0, 0> bis <Xmax, Ymax>}. Dieser Lesevorgang wird in dem gleichen Verfahren wie dem des Schreibvorgangs durchgeführt. Die Lesedaten werden aus den Anschlüssen für die Testlesedatensignale TSTQ0 bis TSTQ7 ausgegeben und eine Qualitätsentscheidung wird durch die Zellen-Prüflogik durchgeführt.
In einem Schritt ST5 werden die Daten logisch invertiert, um den Schritt ST3 und den Schritt ST4 zu wiederholen. Die Schritte ST3 bis ST5 werden für eine vorbestimmte Zeit wiederholt, um den ausgeübten Zustand für die vorbestimmte Zeit aufrechtzuerhalten (ST6 und ST7).
In 9 wird in der Erweiterungsschaltung 73 ein Testdatensignal DQ<7:0> in einer Einheit von 8 Bits, das von der Auswahleinrichtung 74 eingegeben wird, kopiert, um jeweils 16 Testdatensignale DQ<7:0> bis DQ<127:120> in einer Einheit von 8 Bits zu erzeugen und diese werden parallel angeordnet und zu der Auswahleinrichtung 72 ausgegeben. Diese Signale werden dann in die Anschlüsse für die Schreibdatensignale DQ0 bis DQ127 in den DRAM eingegeben.
In 10 empfängt die Degenerierungsschaltung 76 aufeinanderfolgend die Testdatensignale DQ<7:0> bis DQ<127:120> in einer Einheit von 8 Bits, die von der Auswahleinrichtung 74 eingegeben werden, und vergleicht das erste Testdatensignal DQ<7:0> mit jedem nachfolgenden Testdatensignal DQ für alle 8 Bits durch eine Exklusiv-ODER-Verknüpfung. Wenn alle der 8 Bits miteinander übereinstimmen, wird das Mehrbittestausgangssignal TSTMBO auf den Pegel "H" bzw. "hoch" eingestellt, und wenn nicht, wird das Mehrbittestausgangssignal TSTMBO auf den Pegel "L" bzw. "niedrig" eingestellt.
Anders ausgedrückt wird in der Degenerierungsschaltung 76 ein Mehrbittestausgangssignal TSTMBO, das durch Degenerieren von 16 Testdatensignalen DQ<7:0> bis DQ<127:120> in einer Einheit von 8 Bits zu 16 Bits erzielt wird, ausgegeben. Das Mehrbittestausgangssignal TSTMBO ist ein Signal, das das Ergebnis der Qualitätsentscheidung anzeigt.
Gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung ist der Logikchip mit der Testschaltung versehen, die verhindert, daß die Logikschaltung den Pfad für ein Zugreifen auf die Speicherschaltung auf dem Speicherchip verwendet, und greift selbst auf die Speicherschaltung zu. Als Ergebnis kann ein Speichertest durch Ausgeben einer Anweisung aus einem Anschluß für eine externe Verbindung zu der Testschaltung durchgeführt werden. Weiterhin wird die interne Spannung des DRAM als die Speicherschaltung auferlegt, um dadurch den Test für eine beschleunigte Lebensdauer durchzuführen, und der Mehrbittest kann ebenso durchgeführt werden.
Die Testschaltung kann derart aufgebaut sein, daß sie verhindert, daß die Logikschaltung den Pfad für ein Zu greifen auf die Speicherschaltung auf dem Speicherchip verwendet und zu dem Zeitpunkt eines Einschaltens einer Energieversorgung und zu irgendeinem Zeitpunkt danach, wenn es erforderlich ist, selbst auf die Speicherschaltung zugreifen. Deshalb kann in einer derartigen Situation der integrierte Selbsttest bzw. BIST durchgeführt werden, um zuzulassen, daß die Testschaltung eine Funktion eines Erfassens eines fehlerhaften Bits aufweist. Es ist anzumerken, daß die Anzahl von Anschlüssen für eine externe Verbindung, die für den Test vorgesehen ist, verringert werden kann.
Nachstehend erfolgt die Beschreibung eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.
11 zeigt eine schematische Darstellung einer SiP-Halbleitervorrichtung gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung. In 11 sind die gleichen oder äquivalente Bauteile wie diejenigen, die in 2 gezeigt sind, mit den gleichen Bezugszeichen bezeichnet. Der Teil, der sich auf das zweite Ausführungsbeispiel der vorliegenden Erfindung bezieht, wird nachstehend hauptsächlich beschrieben.
In der SiP-Halbleitervorrichtung 101, die in 11 gezeigt ist, ist in dem Aufbau, der in 2 gezeigt ist, ein Logikchip 102 anstelle des Logikchips 11 vorgesehen. In dem Logikchip 102 ist die Logikschaltung 15, die in 2 gezeigt ist, in eine ursprüngliche Logikschaltung 103 und eine Zugriffssteuerschaltung 104 getrennt, die ein Zugreifen auf die Speicherschaltung 14 steuert. Die Zugriffssteuerschaltung 104 ist derart aufgebaut, daß sie die Steuerinstanz von außen umschaltet und ist an einer Position angeordnet, an der in 2 die Testschaltung 16 angeordnet ist. Eine Testschaltung 105, in welche ein Testsignal 18 von dem Anschluß für eine externe Verbindung eingegeben wird, ist derart angeordnet, daß die Testschaltung 105 das Umschalten der Steuerinstanz der Zugriffssteuerschaltung 104 steuern kann.
Anders ausgedrückt schaltet die Testschaltung 105, wenn das Betriebsartensignal, das in dem Testsignal enthalten ist, die "normale Betriebsart" anzeigt, die Steuerinstanz der Zugriffssteuerschaltung 104 zu der Logikschaltung 103, um dadurch den Zugriff von der Logikschaltung 103 auf die Speicherschaltung 14 zuzulassen.
Andererseits schaltet die Testschaltung 105, wenn das Betriebsartensignal die "Testbetriebsart" anzeigt, die Steuerinstanz der Zugriffssteuerschaltung 104 zu der eigenen Testschaltung 105. Die Testschaltung 105 verwendet die Zugriffssteuerschaltung 104, um auf die Speicherschaltung 14 zuzugreifen, und führt den Test, der in dem ersten Ausführungsbeispiel der vorliegenden Erfindung erläutert ist, und den beschleunigten Lebensdauertest durch.
Anders ausgedrückt schaltet die Testschaltung 105 in dem Fall des beschleunigten Lebensdauertests die Steuerinstanz der Zugriffssteuerschaltung 104 zu der eigenen Testschaltung 105. Die Testschaltung 105 verwendet dann die Zugriffssteuerschaltung 104, um die Verarbeitung durchzuführen, die in 8 gezeigt ist.
Wenn das Betriebsartensignal die "Mehrbittestbetriebsart" anzeigt, schaltet die Testschaltung 105 die Steuerinstanz der Zugriffssteuerschaltung 104 zu der eigenen Testschaltung 105. Die Testschaltung 105 verwendet dann die Zugriffssteuerschaltung 104, um die erweiterten Testdaten in die Speicherschaltung 14 zu schreiben, und verwendet die Zugriffssteuerschaltung 104, um die Testda ten, die aus der Speicherschaltung 14 gelesen werden, zu degenerieren, um eine Qualitätsentscheidung durchzuführen, und gibt ein Signal, das das Entscheidungsergebnis anzeigt, zusammen mit dem Lesetestdatensignal zu dem Anschluß für eine externe Verbindung aus.
Zu dem Zeitpunkt eines Einschaltens einer Energieversorgung und zu irgendeinem Zeitpunkt danach kann die Testschaltung 105 einen integrierten Selbsttest bzw. BIST auf eine derartige weise durchführen, daß die Testschaltung 105 die Steuerinstanz der Zugriffssteuerschaltung 104 zu der eigenen Testschaltung 105 schaltet, verschiedene Testmuster erzeugt, die Muster unter Verwendung der Zugriffssteuerschaltung 104 in die Speicherschaltung 14 schreibt und die Schreibdaten mit den Daten vergleicht, die unter Verwendung der Zugriffssteuerschaltung 104 gelesen werden, um dadurch ein fehlerhaftes Bit zu erfassen. In diesem BIST wird eine Qualitätsentscheidung ausgeführt und wird ein Signal, das das Entscheidungsergebnis anzeigt, zusammen mit dem Lesetestdatensignal zu dem Anschluß für eine externe Verbindung ausgegeben.
Wenn die Testschaltung 105 die Funktion eines integrierten Selbsttests bzw. BIST-Funktion wie in dem ersten Ausführungsbeispiel der vorliegenden Erfindung aufweist, ist zum Beispiel ein zweiter Speicherchip in der SiP-Halbleitervorrichtung 101 vorgesehen und wird die Adresseninformation für ein fehlerhaftes Bit, das zu dem Zeitpunkt eines BIST erfaßt wird, in der zweiten Speicherschaltung gespeichert, die auf dem zweiten Halbleiterchip angebracht ist.
Gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung ist die in der Logikschaltung vorgesehene Zugriffssteuerschaltung derart aufgebaut und angeordnet, daß die Zugriffssteuerschaltung derart gesteuert werden kann, daß die Steuerinstanz der Zugriffssteuerschaltung von der Testschaltung umgeschaltet wird, und deshalb ist es möglich, verschiedene Tests auf die gleiche Weise wie die des ersten Ausführungsbeispiels der vorliegenden Erfindung unter Verwendung der Zugriffssteuerschaltung durchzuführen, die zu dem Zeitpunkt einer normalen Betriebsart verwendet wird.
Nachstehend erfolgt die Beschreibung eines dritten Ausführungsbeispiels der vorliegenden Erfindung.
12 zeigt eine schematische Darstellung der SiP-Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung. In 12 werden die gleichen oder äquivalente Bauteile wie diejenigen, die in 2 gezeigt sind, mit den gleichen Bezugszeichen bezeichnet. Der Teil, der sich auf das dritte Ausführungsbeispiel der vorliegenden Erfindung bezieht, wird nachstehend hauptsächlich erläutert.
In der SiP-Halbleitervorrichtung 110, die in 12 gezeigt ist, ist in dem Aufbau, der in 2 gezeigt ist, ein Logikchip 111 anstelle des Logikchips 11 und ein Speicherchip 112 anstelle des Speicherchips 12 vorgesehen.
In dem Logikchip 111 ist eine Testschaltung 113 anstelle der Testschaltung 16 in dem Logikchip 11 vorgesehen, der in 2 gezeigt ist. Weiterhin ist in dem Speicherchip 112 eine Testschaltung 114 vorgesehen, die mit der Speicherschaltung 14 verbunden ist, die in 2 gezeigt ist. Anders ausgedrückt wird die Testschaltung 114 durch Hinzufügen einiger Funktionen zu der Schaltung, die zu dem Zeitpunkt eines Testens des Halbleiterchip 112 verwendet wird, in dem Waferzustand erzielt und wird derart vorgesehen, daß sie zwischen der Testschaltung 113 und der Speicherschaltung 14 eingreift. Als Ergebnis sind die Testschaltung 113 und die Speicherschaltung 114 über die Verdrahtung 17 miteinander verbunden.
Die Testschaltung 113 überträgt direkt ein Betriebsartensignal, das in dem Testsignal 18 enthalten ist, zu der Speicherschaltung 114, führt den Umschaltvorgang zwischen der normalen Betriebsart und der Testbetriebsart auf der Grundlage des Betriebsartensignals durch und führt ebenso einen Vorgang durch, um eine Testanweisung zu der Speicherschaltung 114 auf dem Speicherchip 112 auszugeben.
Anders ausgedrückt verbindet die Testschaltung 113, wenn das Betriebsartensignal, das in dem Testsignal 18 enthalten ist, die "normale Betriebsart" anzeigt, direkt die Logikschaltung 15 mit der Verdrahtung 17, so daß die Logikschaltung 15 ein Ausgangssignal 19 oder dergleichen auf der Verdrahtung 17 übertragen kann.
Andererseits verbindet die Testschaltung 113, wenn das Betriebsartensignal die "Testbetriebsart" und den "beschleunigten Lebensdauertest" anzeigt, direkt eine integrierte Steuerschaltung, die eine Testanweisung ausgibt, mit der Verdrahtung 17, um eine entsprechende Testanweisung und Testdaten auf der Verdrahtung 17 zu übertragen.
Zu dem Zeitpunkt eines Einschaltens einer Energieversorgung und zu irgendeinem Zeitpunkt danach verbindet die Testschaltung 113 direkt die integrierte Steuerschaltung, die eine Testanweisung ausgibt, mit der Verdrahtung 17, um eine Anweisung für einen integrierten Selbsttest bzw. BIST und Testdaten von der Steuerschaltung, die eine Testanweisung ausgibt, auf der Verdrahtung 17 zu übertragen.
Wenn das Betriebsartensignal, das von der Testschaltung 113 übertragen wird, die "normale Betriebsart" anzeigt, verbindet die Testschaltung 114 direkt die Verdrahtung 17 mit der Speicherschaltung 14, was zuläßt, daß die Logikschaltung 15 auf die Speicherschaltung 14 zugreift.
Andererseits nimmt die Testschaltung 114, wenn das Betriebsartensignal, das von der Testschaltung 113 übertragen wird, die "Testbetriebsart" und den "beschleunigten Lebensdauertest" anzeigt, die Testanweisung auf, die von der eine Testanweisung ausgebenden Steuerschaltung der Testschaltung 113 über die Verdrahtung 17 übertragen wird. Auf der Grundlage der Testanweisung, die sich auf die "Testbetriebsart" bezieht, greift die Testschaltung 114 als Reaktion auf die Anweisung auf die Speicherschaltung 14 zu, um den Test, der in dem ersten Ausführungsbeispiel der vorliegenden Erfindung erläutert ist, und den beschleunigten Lebensdauertest durchzuführen, und gibt die Ergebnisdaten zu der eine Testanweisung ausgebenden Steuerschaltung der Testschaltung 113 aus.
Auf der Grundlage der Anweisung einer "Mehrbittestbetriebsart" überträgt die eine Testanweisung ausgebende Steuerschaltung der Testschaltung 113 die erweiterten Testdaten und schreibt daher die Testschaltung 114 die Daten in die Speicherschaltung 14 und liest die Daten aus der Speicherschaltung 14, um die Daten zu der eine Testanweisung ausgebenden Steuerschaltung der Testschaltung 113 auszugeben. Die eine Testanweisung ausgebende Steuerschaltung der Testschaltung 113 degeneriert die empfangenen Testdaten, um über die Qualität zu entscheiden, und gibt ein Entscheidungsergebnissignal zusammen mit dem Lesetestdatensignal zu dem Anschluß für eine externe Verbindung aus.
Zu jeder Zeit, zu der die Anweisung für einen integrierten Selbsttest bzw. BIST eingegeben wird, schreibt die Testschaltung 114 die Testmusterdaten, die von der eine Testanweisung ausgebenden Steuerschaltung der Testschaltung 113 übertragen werden, in die Speicherschaltung 14, liest die Daten aus der Speicherschaltung 14 und gibt die Daten zu der eine Testanweisung ausgebenden Steuerschaltung der Testschaltung 113 aus. Die eine Testanweisung ausgebende Steuerschaltung der Testschaltung 113 vergleicht die empfangenen Testdaten mit den gesendeten Testdaten, um über die Qualität zu entscheiden, und gibt ein Entscheidungsergebnissignal zusammen mit dem empfangenen Testdatensignal zu dem Anschluß für eine externe Verbindung aus.
Wenn die Testschaltung 114 die Funktion eines integrierten Selbsttests bzw. BIST wie in dem ersten Ausführungsbeispiel der vorliegenden Erfindung aufweist, ist zum Beispiel ein zweiter Speicherchip in der SiP-Halbleitervorrichtung 110 vorgesehen und wird die Adresseninformation für ein fehlerhaftes Bit, das zu dem Zeitpunkt eines BIST erfaßt wird, in der zweiten Speicherschaltung gespeichert, die auf dem zweiten Speicherchip angebracht ist.
Gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung ist die Testschaltung sowohl in dem Logikchip als auch dem Speicherchip vorgesehen und kann deshalb ein Test direkt einfach bezüglich des Speicherchips von außen durchgeführt werden. Weiterhin ist es möglich, ein Einstellen zum verschiedenartigen Ändern der internen Spannung in der Testschaltung auf dem Speicherchip durchzuführen und zu entscheiden, ob eine gute Qualität aufrechterhalten wird, nachdem der beschleunigte Lebensdauertest durchgeführt worden ist. Als Ergebnis kann die Genauigkeit des Tests weiter erhöht werden.
Nachstehend erfolgt die Beschreibung eines vierten Ausführungsbeispiels der vorliegenden Erfindung.
13 zeigt eine schematische Darstellung einer SiP-Halbleitervorrichtung gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung. In 13 sind gleiche oder äquivalente Bauteile wie diejenigen, die in 2, 11 und 12 gezeigt sind, mit den gleichen Bezugszeichen bezeichnet. Der Teil, der sich auf das vierte Ausführungsbeispiel der vorliegenden Erfindung bezieht, wird nachstehend hauptsächlich erläutert.
Die SiP-Halbleitervorrichtung 120, die in 13 gezeigt ist, weist einen Logikchip 121 und den Speicherchip 112, der in 12 gezeigt ist, auf. In der Logikschaltung 121 ist eine Testschaltung 123 anstelle der Testschaltung 105 in dem Aufbau, der in 11 gezeigt ist, vorgesehen. Die Testschaltung 114 auf dem Speicherchip 112 ist über die Verdrahtung 17 mit der Zugriffssteuerschaltung 104 verbunden.
Die Testschaltung 123 überträgt direkt ein Betriebsartensignal, das in dem Testsignal 18 enthalten ist, über die Zugriffssteuerschaltung 104 zu der Testschaltung 114 und dann, wenn das Betriebsartensignal, das in dem Testsignal 18 enthalten ist, die "normale Betriebsart" anzeigt, schaltet die Testschaltung 123 die Steuerinstanz der Zugriffssteuerschaltung 104 zu der Logikschaltung 103. Dadurch kann das Ausgangssignal 19 oder dergleichen der Logikschaltung 103 von der Zugriffssteuerschaltung 104 auf der Verdrahtung 17 übertragen werden.
Andererseits schaltet die Testschaltung 123, wenn das Betriebsartensignal die "Testbetriebsart" und den "be schleunigten Lebensdauertest" anzeigt, die Steuerinstanz der Zugriffssteuerschaltung 104 zu der eigenen Testschaltung 123. Die Testschaltung 123 verwendet dann die Zugriffssteuerschaltung 104, um die entsprechende Testanweisung auf der Verdrahtung 17 zu übertragen. Zu dem Zeitpunkt eines Einschaltens einer Energieversorgung oder zu irgendeinem Zeitpunkt danach schaltet die Testschaltung 123 die Steuerinstanz der Zugriffssteuerschaltung 104 zu der eigenen Testschaltung 123 und überträgt die Anweisung für einen integrierten Selbsttest bzw. BIST auf der Verdrahtung 17 unter Verwendung der Zugriffssteuerschaltung 104.
Wenn das Betriebsartensignal, das über die Zugriffssteuerschaltung 104 von der Testschaltung 123 übertragen wird, die "normale Betriebsart" anzeigt, verbindet die Testschaltung 114 die Verdrahtung 17 direkt mit der Speicherschaltung 14, was zuläßt, daß die Logikschaltung 103 auf die Speicherschaltung 14 zugreift.
Wenn andererseits das Betriebsartensignal, das über die Zugriffssteuerschaltung 104 von der Testschaltung 123 übertragen wird, die "Testbetriebsart" und den "beschleunigten Lebensdauertest" anzeigt, nimmt die Testschaltung 114 die Testanweisung auf, die über die Verdrahtung 17 von der Zugriffssteuerschaltung 104 übertragen wird. Auf der Grundlage der Testanweisung, die sich auf die "Testbetriebsart" bezieht, greift die Testschaltung 114 als Reaktion auf die Anweisung auf die Speicherschaltung 14 zu, um den Test, der in dem ersten Ausführungsbeispiel der vorliegenden Erfindung erläutert ist, und den beschleunigten Lebensdauertest auszuführen, und gibt die Ergebnisdaten über die Zugriffssteuerschaltung 104 zu der Testschaltung 123 aus.
Zu dem Zeitpunkt der Anweisung einer "Mehrbittestbe triebsart" überträgt die Testschaltung 123 die erweiterten Testdaten und daher schreibt die Testschaltung 114 die Daten in die Speicherschaltung 14 und liest die Daten aus der Speicherschaltung 14, um die Daten über die Zugriffssteuerschaltung 104 zu der Testschaltung 123 auszugeben. Die Testschaltung 123 degeneriert die empfangenen Testdaten, um über die Qualität zu entscheiden, und gibt ein Signal, das das Entscheidungsergebnis anzeigt, zusammen mit dem Lesetestdatensignal zu dem Anschluß für eine externe Verbindung aus.
Zu jedem Zeitpunkt, zu dem die Anweisung für einen integrierten Selbsttest bzw. BIST über die Zugriffssteuerschaltung 104 von der Testschaltung 123 eingegeben wird, schreibt die Testschaltung 114 die Testmusterdaten, die über die Zugriffssteuerschaltung 104 von der Testschaltung 123 übertragen werden, in die Speicherschaltung 14, liest die Daten aus der Speicherschaltung 14 und gibt die Daten über die Zugriffssteuerschaltung zu der Testschaltung 123 aus. Die Testschaltung 123 vergleicht die empfangenen Testdaten mit den gesendeten Testdaten, um über die Qualität zu entscheiden, und gibt ein Signal, das das Entscheidungsergebnis anzeigt, zusammen mit dem empfangenen Testdatensignal zu dem Anschluß für eine externe Verbindung aus.
Wenn die Testschaltung 114 die Funktion eines integrierten Selbsttests bzw. BIST-Funktion wie in dem ersten Ausführungsbeispiel der vorliegenden Erfindung aufweist, ist zum Beispiel ein zweiter Speicherchip in der SiP-Halbleiterspeichervorrichtung 120 vorgesehen und wird die Adresseninformation eines fehlerhaften Bits, das zu dem Zeitpunkt eines BIST erfaßt wird, in der zweiten Speicherschaltung gespeichert, die auf dem zweiten Halbleiterchip angebracht ist.
Gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung kann wie in dem zweiten Ausführungsbeispiel der vorliegenden Erfindung die Testschaltung die Zugriffssteuerschaltung, die in der Logikschaltung vorgesehen ist, getrennt von der Logikschaltung verwenden und kann deshalb einen Test des Speicherchips alleine von außen unter Verwendung der Zugriffssteuerschaltung durchführen, die zu dem Zeitpunkt eines normalen Betriebs verwendet wird. Weiterhin kann die Anzahl von Anschlüssen für eine externe Verbindung, die für den Test vorgesehen sind, verringert werden.
Wie in dem dritten Ausführungsbeispiel der vorliegenden Erfindung wird die Testschaltung sowohl in dem Logikchip als auch dem Halbleiterchip vorgesehen und deshalb ist es möglich, ein Einstellen zum verschiedenartigen Ändern der internen Spannung in der Testschaltung auf dem Halbleiterchip durchzuführen und zu entscheiden, ob eine gute Qualität aufrechterhalten wird, nachdem der beschleunigte Lebensdauertest durchgeführt worden ist. Als Ergebnis kann die Genauigkeit des Tests weiter erhöht werden.
In dem vierten Ausführungsbeispiel der vorliegenden Erfindung ist die Schaltung für einen integrierten Selbsttest bzw. BIST in der Testschaltung 123 vorhanden, aber die vorliegende Erfindung ist nicht darauf beschränkt und natürlich kann die Schaltung für einen integrierten Selbsttest bzw. BIST in der Testschaltung 114 vorgesehen sein.
Nachstehend erfolgt die Beschreibung eines fünften Ausführungsbeispiels der vorliegenden Erfindung.
14 zeigt eine schematische Darstellung der SiP-Halbleitervorrichtung gemäß dem fünften Ausführungsbei spiel der vorliegenden Erfindung. In 14 sind die gleichen oder äquivalente Bauteile wie diejenigen, die in 2 gezeigt sind, mit den gleichen Bezugszeichen bezeichnet. Der Teil, der sich auf das fünfte Ausführungsbeispiel der vorliegenden Erfindung bezieht, wird nachstehend hauptsächlich erläutert.
Die SiP-Halbleitervorrichtung 130, die in 14 gezeigt ist, weist einen Logikchip 131 und einen Speicherchip 132 auf. In dem Logikchip 131 ist die Testschaltung 16 in dem Logikchip 11, der in 2 gezeigt ist, weggelassen, so daß das Testsignal 18 von einem Anschluß für eine externe Verbindung und das Ausgangssignal 19 aus der Logikschaltung 15 direkt auf der Verdrahtung 17 ausgesendet werden.
In dem Speicherchip 132 ist eine Testschaltung 133, die mit der Speicherschaltung 14, die in 2 gezeigt ist, verbunden ist, vorgesehen und ist die Verdrahtung 17 über die Testschaltung 133 mit der Speicherschaltung 14 verbunden.
Die Testschaltung 133 weist den Aufbau auf, der in 3 gezeigt ist, um eine ähnliche Funktionsweise wie die der Testschaltung 16 durchzuführen, die in 2 gezeigt ist. Anders ausgedrückt wird, wenn das Betriebsartensignal, das in dem Testsignal 18 von dem Anschluß für eine externe Verbindung enthalten ist, die "normale Betriebsart" anzeigt, das Ausgangssignal 19 aus der Logikschaltung 15 direkt der Speicherschaltung 14 zugeführt.
Andererseits verbindet die Testschaltung 133, wenn das Betriebsartensignal die "Testbetriebsart" oder den "beschleunigten Lebensdauertest" anzeigt, die Speichertestschaltung 21, die in 3 gezeigt ist, mit der Speicherschaltung 14, um den Test, den beschleunigten Le bensdauertest oder den Mehrbittest durchzuführen. Die Testschaltung 133 führt den integrierten Selbsttest bzw. BIST zu dem Zeitpunkt eines Einschaltens einer Energieversorgung oder zu irgendeinem Zeitpunkt danach aus.
Wenn die Testschaltung die Funktion für einen integrierten Selbsttest bzw. BIST wie in dem ersten Ausführungsbeispiel der vorliegenden Erfindung aufweist, ist zum Beispiel ein zweiter Speicherchip in der SiP-Halbleitervorrichtung 130 vorgesehen und wird die Adresseninformation für ein fehlerhaftes Bit, das zu dem Zeitpunkt eines BIST erfaßt wird, in der zweiten Speicherschaltung gespeichert, die auf dem zweiten Speicherchip angebracht ist.
Gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung ist die Testschaltung derart auf dem Speicherchip vorgesehen, daß verhindert wird, daß die Logikschaltung den Pfad zum Zugreifen auf die Speicherschaltung verwendet, aber die Testschaltung selbst kann auf die Speicherschaltung zugreifen. Deshalb wird die interne Spannung des DRAM als die Speicherschaltung durch Ausgeben einer Anweisung von dem Anschluß für eine externe Verbindung zu der Testschaltung auferlegt, um ein Durchführen des beschleunigten Lebensdauertests durchzuführen, und der Mehrbittest kann ebenso durchgeführt werden. Da die Testschaltung auf der Seite des Speicherchips vorgesehen ist, wird weiterhin ein detaillierterer Test als in dem ersten Ausführungsbeispiel der vorliegenden Erfindung möglich, wodurch die Testgenauigkeit erhöht wird.
In jedem der Ausführungsbeispiele der vorliegenden Erfindung ist ein DRAM als die Speicherschaltung gezeigt, die auf dem Halbleiterchip angebracht ist. Jedoch ist es unnötig, zu erwähnen, daß die vorliegende Erfindung an irgendwelchen SiP-Halbleitervorrichtungen, die einen un terschiedlichen Aufbau aufweisen, ungeachtet von Kombinationen, wie zum Beispiel einer SiP-Halbleitervorrichtung, die einen Speicherchip verwendet, auf dem zum Beispiel ein SRAM oder Flash-Speicher angebracht ist, und eine Logikschaltung aufweist und eine SiP-Halbleitervorrichtung, die einen Logikchip und einen Logikchip aufweist, anwendbar ist. Mindestens der Mehrbittest und der integrierte Selbsttest bzw. BIST können bezüglich des SRAM und des Flash-Speichers auf die gleiche Weise durchgeführt werden, wie es vorhergehend erläutert worden ist.
Gemäß der vorliegenden Erfindung ist die Testschaltung auf entweder dem Logikchip oder dem Speicherchip vorgesehen. Die Testschaltung ist derart aufgebaut, daß sie verhindert, daß die Logikschaltung auf dem Logikchip einen Zugriffspfad zu der Speicherschaltung auf dem Speicherchip verwendet und greift selbst unter Verwendung des Zugriffspfads in Übereinstimmung mit einer Anweisung von außen auf die Speicherschaltung zu. Deshalb ist es möglich, irgendeinen Test, einen beschleunigten Lebensdauertest oder einen Mehrbittest, bezüglich lediglich des Speicherchips von außen durchzuführen.
Die Testschaltung kann derart aufgebaut sein, daß zu dem Zeitpunkt eines Einschaltens einer Energieversorgung und danach die Testschaltung verhindert, daß die Logikschaltung auf dem Logikchip den Zugriffspfad zu der Speicherschaltung auf dem Speicherchip verwendet, sondern selbst unter Verwendung des Zugriffspfads auf die Speicherschaltung zugreift, um dadurch den integrierten Selbsttest durchzuführen.

Claims

System-in-Package-Halbleitervorrichtung, die aufweist: einen Speicherchip (12, 112) zum Anbringen einer Speicherschaltung (14) auf diesem; einen Logikchip (11, 102, 111) zum Anbringen einer Logikschaltung (15, 103) auf diesem, wobei die Logikschaltung (15) elektrisch mit der Speicherschaltung (14) verbunden ist und die Logikschaltung und ein Anschluß für eine externe Verbindung eines Gehäuses derart miteinander verbunden sind, daß sie verkapselt sind; und eine Testschaltung (16, 105, 113), die auf entweder dem Logikchip (11) oder dem Speicherchip (12) vorgesehen ist und zum Durchführen verschiedener Typen von Tests durch Zulassen, daß die Logikschaltung (15) einen Zugriffspfad (17) zu der Speicherschaltung (14) verwendet, wenn ein Betriebsartensignal, das von einem Betriebsartenanschluß eingegeben wird, der in dem Anschluß für eine externe Verbindung vorgesehen ist, eine normale Betriebsart anzeigt, oder zum Verhindern dient, daß die Logikschaltung (15) den Zugriffspfad (17) verwendet, aber selbst auf die Speicherschaltung (14) zugreift, wenn das Betriebsartensignal ein Testsignal anzeigt oder wenn irgendein besonderer Fall auftritt.
System-in-Package-Halbleitervorrichtung nach Anspruch 1, die weiterhin aufweist: eine Zugriffsteuerschaltung (104), die in der Logikschaltung (103) vorgesehen ist und zum Steuern eines Zugriffs auf die Speicherschaltung (14) dient, wobei dann, wenn die Testschaltung (105) auf dem Logikchip (102) angeordnet ist, die Testschaltung (105) die Zugriffsteuerschaltung (104) derart steuern kann, daß diese auswählt, welche der Logikschaltung (103) und der Test schaltung (105) die Speicherschaltung (14) verwendet.
System-in-Package-Halbleitervorrichtung nach Anspruch 1, wobei dann, wenn die Testschaltung (113) auf dem Logikchip (111) vorgesehen ist, der Speicherchip (112) mit einer Unter-Testschaltung (114) zum Zugreifen auf die Speicherschaltung (14) in Übereinstimmung mit einer Anweisung von der Testschaltung (113) versehen ist.
System-in-Package-Halbleitervorrichtung nach Anspruch 1, wobei die Testschaltung (16, 105, 113) eine Funktion eines Auferlegens einer internen Spannung der Speicherschaltung (14) auf der Grundlage von Testdaten, die von einem Testanschluß eingegeben werden, der in dem Anschluß für eine externe Verbindung vorgesehen ist, um einen beschleunigten Lebensdauertest durchzuführen, aufweist.
System-in-Package-Halbleitervorrichtung nach Anspruch 1, wobei die Testschaltung (16, 105, 113) eine Funktion eines Durchführens eines Mehrbit-Tests durch Erweitern der Testdaten, die von einem Testanschluß eingegeben werden, der in dem Anschluß für eine externe Verbindung vorgesehen ist, eines Schreibens der Daten in die Speicherschaltung (14), eines Lesens der Daten aus der Speicherschaltung (14) und eines Degenerierens der Lesedaten aufweist, um zu entscheiden, ob die Qualität der Daten ausreichend ist.
System-in-Package-Halbleitervorrichtung nach Anspruch 1, wobei die Testschaltung (16, 105, 113) eine Funktion eines Durchführens eines integrierten Selbsttests zum Erfassen eines fehlerhaften Bits durch Erzeugen von verschiedenen Testmustern, Schreiben der Muster in die Speicherschaltung (14), Lesen von Mustern aus der Speicherschaltung (14) und Vergleichen von Schreibdaten mit Lesedaten zu dem Zeitpunkt eines Einschaltens einer Energieversorgung und in einem besonderen Fall danach, wenn es erforderlich ist, aufweist.
System-in-Package-Halbleitervorrichtung nach Anspruch 6, die weiterhin einen zweiten Speicherchip zum Anbringen einer Speicherschaltung auf diesem aufweist, wobei die Speicherschaltung eine Adresse eines fehlerhaften Bits speichert, das durch den integrierten Selbsttest erfaßt wird.