CN113791338B - 芯片测试方法和装置 - Google Patents

Abstract

本公开涉及芯片测试技术领域，尤其涉及一种芯片测试方法和装置。通过先测试待测芯片的待测存储器是否合格，当待测存储器合格时对待测芯片的待测逻辑电路进行测试，当待测存储器不合格时或者当存在待测逻辑电路不合格时终结测试，从而可以不必对待测芯片的其余待测逻辑电路进行测试，可以节省测试时间。另外，测试模块可以集成在待测芯片内部，从而可以利用待测芯片本身完成对待测芯片的测试，而不需要额外的测试机台，且无需为芯片功能测试开发额外的测试软件，可以节省生产成本。

Description

芯片测试方法和装置

技术领域

本公开涉及芯片测试技术领域，尤其涉及一种芯片测试方法和装置。

背景技术

目前，为了检测芯片是否合格，芯片厂商们一般在芯片生产后对晶圆进行cp测试以挑选出合格芯片进行封装，在封装完成后采用ATE机台进行FT测试或抽测以筛除封装失败的芯片，然后再供货给产品设计厂商。产品设计厂商在芯片焊装完一般还需要再进行系统测试，以筛除焊接过程中失效的产品，然后将最终通过测试的产品交付用户。

为了应对不同行业的测试标准，芯片厂商通常会额外加入测试固件。例如，采用开发测试软件的方式，对芯片内部各项硬件功能进行遍历以检验已经焊装的芯片各项功能是否合格。这不仅会增加开发成本，且测试软件无法对芯片内已经固化的电路逻辑进行所有测试，即测试软件无法保证测试的覆盖率。

发明内容

为了降低芯片测试成本，本公开提供了一种芯片测试方法和装置。

一方面，本公开实施例提供了一种芯片测试方法，包括：

存储器测试电路向待测芯片的待测存储器发送第一测试时序；

所述存储器测试电路根据所述待测存储器发送的第一反馈时序生成第一结果信号，所述第一反馈时序由所述待测存储器根据所述第一测试时序生成；

测试模块根据所述存储器测试电路发送的所述第一结果信号确定所述待测存储器是否合格；

当所述待测存储器合格时，所述测试模块向所述待测芯片的待测逻辑电路发送第二测试时序；

对于任一所述待测逻辑电路，所述测试模块根据所述待测逻辑电路发送的第二反馈时序判断所述待测逻辑电路是否合格，所述第二反馈时序由所述待测逻辑电路根据所述第二测试时序生成；

当所述待测存储器不合格时，或者所述待测逻辑电路不合格时，或者所有所述待测逻辑电路均合格时，向上位机提示对所述待测芯片的测试结束。

一方面，本公开实施例提供了一种芯片测试装置，所述芯片测试装置用于实现上述任一芯片测试方法，所述芯片测试装置包括：测试模块、存储器测试电路、测试模式选择管脚和信息提示管脚；

所述测试模块与所述存储器测试电路连接；

所述存储器测试电路与待测芯片的待测存储器连接；

所述测试模块与所述待测芯片的待测逻辑电路连接；

所述测试模块与所述测试模式选择管脚和所述信息提示管脚分别连接。

一方面，本公开实施例提供了一种芯片，所述芯片内设置有上述任一芯片测试装置。

本公开实施例提供的技术方案带来的有益效果至少可以包括：

通过先测试待测芯片的待测存储器是否合格，当待测存储器合格时对待测芯片的待测逻辑电路进行测试，当待测存储器不合格时或者当存在待测逻辑电路不合格时终结测试，从而可以不必对待测芯片的其余待测逻辑电路进行测试，可以节省测试时间。另外，测试模块、bist功能电路和相关管脚与待测芯片可以集成设计，即测试模块、bist功能电路和相关管脚均可以设置在待测芯片内部，从而可以利用待测芯片本身完成对待测芯片的测试，而不需要额外的测试机台，且无需为芯片功能测试开发额外的测试软件，可以节省生产成本。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图包括在本说明书中并构成本说明书的一部分，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。为了便于描述，附图中仅示出了与本公开相关的部分。

图1示出了本公开第一实施例提供的芯片测试方法的流程图；

图2示出了本公开第二实施例提供的芯片测试方法的流程图

图3示出了一种状态控制子模块的模式转换示意图；

图4示出了一种芯片测试装置的结构细节图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例，且在不冲突的情况下，本公开中的实施方式及实施方式中的特征可以相互组合。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各项操作或步骤描述成顺序的处理，但是其中的许多操作可以被并行地、并发地或者同时实施。此外，各项操作或步骤的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。

本公开第一实施例提供了一种芯片测试方法，如图1所示，该方法包括：

S101，存储器测试电路向待测芯片的待测存储器发送第一测试时序；

S102，所述存储器测试电路根据所述待测存储器发送的第一反馈时序生成第一结果信号，所述第一反馈时序由所述待测存储器根据所述第一测试时序生成；

S103，测试模块根据所述存储器测试电路发送的所述第一结果信号确定所述待测存储器是否合格；

S104，当所述待测存储器合格时，所述测试模块向所述待测芯片的待测逻辑电路发送第二测试时序；

S105，对于任一所述待测逻辑电路，所述测试模块根据所述待测逻辑电路发送的第二反馈时序判断所述待测逻辑电路是否合格，所述第二反馈时序由所述待测逻辑电路根据所述第二测试时序生成；

S106，当所述待测存储器不合格时，或者所述待测逻辑电路不合格时，或者所有所述待测逻辑电路均合格时，向上位机提示对所述待测芯片的测试结束。

可选地，所述第一结果信号包括第一成功结果信号和第一失败结果信号，

所述存储器测试电路根据所述待测存储器发送的第一反馈时序生成第一结果信号，包括：

当所述第一反馈时序与第一标准时序的匹配度不小于第一预设阈值时，所述存储器测试电路生成所述第一成功结果信号；

当所述第一反馈时序与所述第一标准时序的匹配度小于所述第一预设阈值时，所述存储器测试电路生成所述第一失败结果信号。

可选地，所述测试模块根据所述存储器测试电路发送的所述第一结果信号确定所述待测存储器是否合格，包括：

当所述测试模块接收到所述存储器测试电路发送的所述第一成功结果信号时，确定所述待测存储器合格；

当所述测试模块接收到所述存储器测试电路发送的所述第一失败结果信号时，确定所述待测存储器不合格。

可选地，所述测试模块根据所述待测逻辑电路发送的第二反馈时序判断所述待测逻辑电路是否合格，包括：

所述测试模块对所述第二反馈时序进行CRC校验计算；

根据所述第二反馈时序的CRC校验计算结果与对应的第二标准时序的匹配度判断所述待测逻辑电路是否合格。

可选地，所述根据所述第二反馈时序的CRC校验计算结果与对应的第二标准时序的匹配度判断所述待测逻辑电路是否合格，包括：

当所述CRC校验计算结果与所述对应的第二标准时序的匹配度不小于第二预设阈值时，确定所述待测逻辑电路合格；

当所述CRC校验计算结果与所述对应的第二标准时序的匹配度小于所述第二预设阈值时，确定所述待测逻辑电路不合格。

可选地，所述存储器测试电路向待测芯片的待测存储器发送第一测试时序，包括：

当接收到所述测试模块发送的第一测试信号后，所述存储器测试电路向所述待测芯片的待测存储器发送所述第一测试时序。

可选地，当所述测试模块的测试使能寄存器转换为第一模式时，或者当所述测试模块监测到测试模式选择管脚为第二模式时，所述测试模块向所述存储器测试电路发送所述第一测试信号。

可选地，所述测试模式选择管脚包括第一管脚和第二管脚；

当所述第一管脚的输出为1且所述第二管脚的输出为0时，所述测试模式选择管脚为所述第二模式。

可选地，所述向上位机提示对所述待测芯片的测试结束，包括：

通过信息提示管脚输出测试结束提示信息，以提示上位机当前对所述待测芯片的测试结束；所述测试结束提示信息包括第一测试结束提示信息和第二测试结束提示信息，所述第一测试结束提示信息表示所述待测芯片不合格，所述第二测试结束提示信息表示所述待测芯片合格；

其中，当所述待测存储器不合格时，或者所述待测逻辑电路不合格时，通过所述信息提示管脚输出所述第一测试结束提示信息；当所有所述待测逻辑电路均合格时，通过所述信息提示管脚输出所述第二测试结束提示信息。

可选地，所述第一测试结束提示信息包括第一错误提示信息和第二错误提示信息，所述第一错误提示信息表示所述待测存储器不合格，所述第二错误提示信息表示所述待测逻辑电路不合格；

其中，当所述待测存储器不合格时，通过所述信息提示管脚输出所述第一错误提示信息；当所述待测逻辑电路不合格时，通过所述信息提示管脚输出所述第二错误提示信息。

本公开实施例提供的芯片测试方法，通过先测试待测芯片的待测存储器是否合格，当待测存储器合格时对待测芯片的待测逻辑电路进行测试，当待测存储器不合格时或者当存在待测逻辑电路不合格时终结测试，从而可以不必对待测芯片的其余待测逻辑电路进行测试，可以节省测试时间。另外，测试模块、bist功能电路和相关管脚与待测芯片可以集成设计，即测试模块、bist功能电路和相关管脚均可以设置在待测芯片内部，从而可以利用待测芯片本身完成对待测芯片的测试，而不需要额外的测试机台，且无需为芯片功能测试开发额外的测试软件，可以节省生产成本。

本公开第二实施例提供了一种芯片测试方法，该方法可以基于装载于待测芯片内部的测试模块完成，或者测试模块也可以作为外接设备与待测芯片连接，从而可以基于外接的测试模块对待测芯片进行测试。如图2所示，该方法包括：

S201，启用芯片测试模式。

在一种可能的实现方式中，可以在启用芯片测试模式之后，开始对待测芯片进行测试。示例性的，当测试模块的测试使能寄存器为第一模式时，可以启用第一芯片测试模式；或者，当测试模式选择管脚为第二模式时，可以启用第一芯片测试模式，而当测试模式选择管脚为第三模式时，可以启用第二芯片测试模式。示例性的，第一芯片测试模式可以包括附图2中示出的步骤S202-S207，第二芯片测试模式可以为ATE（Automatic TestEquipment，自动测试设备）机台测试模式。

示例性的，待测芯片的CPU可以基于标准的JTAG（Joint Test Action Group，联合测试工作组）协议或者可以通过数据总线以写入的方式控制测试模块的测试使能寄存器转换为第一模式。当测试模块装载于待测芯片内部时，待测芯片的CPU可以通过内部数据总线写入测试模块的测试使能寄存器，以控制测试模块的测试使能寄存器转换为第一模式。或者，当测试模块外接于待测芯片时，待测芯片的CPU可以通过内部数据总线以及外部数据总线写入测试模块的测试使能寄存器，以控制测试模块的测试使能寄存器转换为第一模式。在实际应用中，由于通常采用的是二进制算法，所以测试使能寄存器的第一模式可以是指测试使能寄存器置为1或0。优选的，测试使能寄存器的第一模式可以是指测试使能寄存器置为1。

示例性的，测试模式选择管脚可以包括两个管脚，且两个管脚可以与测试模块有线连接。为了便于区分，可以称这两个管脚为第一管脚和第二管脚。由于实际应用中通常采用二进制算法，所以第一管脚和第二管脚的输出均可以为1或0。因此，第一管脚和第二管脚的输出组合可以为(0, 0)、(0, 1)、(1, 0)和(1, 1)。在一种可能的实现方式中，测试模式选择管脚的第二模式可以是指测试模式选择管脚的输出是(1, 0)，即当第一管脚输出为1且第二管脚输出为0时，可以启用第一芯片测试模式；测试模式选择管脚的第三模式可以是指测试模式选择管脚的输出是(0, 1)，即当第一管脚输出为0且第二管脚输出为1时，可以启用第二芯片测试模式。在第二芯片测试模式中，可以通过ATE机台测试方式对待测芯片进行测试。示例性的，测试模块可以监测测试模式选择管脚的输出，即当测试模块监测到测试模式选择管脚为第二模式时，可以启用第一芯片测试模式。

示例性的，在第二芯片测试模式中，ATE机台可以先通过待测芯片的输入管脚向待测芯片注入激励信号。例如，ATE机台可以通过待测芯片的输入管脚向待测芯片输入一系列时序。然后，ATE机台可以捕获待测芯片的输出管脚的输出，并可以将待测芯片的输出管脚的输出与标准值对比以判断待测芯片是否合格。例如，待测芯片内部的逻辑电路可以根据自身的功能以及输入的时序输出时序，ATE机台可以捕获输出管脚的输出时序，然后将输出管脚的输出时序与标准值进行对比，当输出时序与标准值一致或者相似度较高时，可以确定待测芯片合格，而当输出时序与标准值不一致或者相似度较低时，可以确定待测芯片不合格。

示例性的，待测芯片中可以设置有数据选择器（multiplexer)，数据选择器可以对芯片测试模式进行切换，例如在第一芯片测试模式和第二芯片测试模式之间进行切换。例如，当测试模块监测到测试模式选择管脚为第二模式或第三模式时，可以向数据选择器发送对应的模式切换提示信息，以提示数据选择器切换到对应的芯片测试模式。在第一芯片测试模式中，数据选择器可以接收测试模块发送的测试时序，并将测试时序发送至待测芯片的待测逻辑电路；在第二芯片测试模式中，数据选择器可以接收ATE机台发送的测试时序，并将测试时序发送至待测芯片的待测逻辑电路。

由于待测芯片中通常集成有大量且多个集成电路，为避免在对待测芯片进行测试时影响集成电路的正常功能，同时也避免运行中的集成电路对待测芯片的测试造成影响，所以在启用芯片测试模式后，可以自动关闭待测芯片中的逻辑电路，即关闭待测芯片的正常功能，同时可以自动打开测试模式中所需的IO通路，即打开对待测芯片进行测试所需要的IO通路，以通过这些IO通路传送测试数据。

在一种可能的实现方式中，在启用芯片测试模式后，可以向上位机提示对待测芯片的测试开始。在一种可能的实现方式中，可以输出测试开始提示信息，以提示上位机当前开始对待测芯片进行测试。例如，可以通过信息提示管脚输出1，以提示上位机目前已经开始对待测芯片进行测试。

S202，存储器测试电路向待测芯片的待测存储器发送第一测试时序。

在一种可能的实现方式中，当进入到芯片测试模式后，例如，当测试模块的测试使能寄存器转换为第一模式时，或者，当测试模式选择管脚转换为第二模式时，可以通过存储器测试电路测试待测芯片的待测存储器是否合格。示例性的，当进入到芯片测试模式后，存储器测试电路可以向待测芯片的待测存储器发送第一测试时序。其中，存储器测试电路可以是bist（Built-in Self Test，内建自测）功能电路或者其他具有存储器测试功能的电路。下文中将以bist功能电路作为存储器测试电路进行举例说明。

在一种可能的实现方式中，当进入到芯片测试模式后，测试模块可以向bist功能电路发送第一测试信号，第一测试信号被配置为触发bist功能电路向待测芯片的待测存储器发送第一测试时序。bist功能电路在接收到第一测试信号时才向待测存储器发送第一测试时序，从而可以避免bist功能电路影响待测芯片的正常工作。

S203，bist功能电路根据待测芯片的待测存储器发送的第一反馈时序生成第一结果信号。

示例性的，在待测芯片的待测存储器接收到第一测试时序后，可以根据自身的功能以及接收的第一测试时序向bist功能电路发送第一反馈时序，从而可以使bist功能电路根据待测芯片的待测存储器发送的第一反馈时序生成第一结果信号。

示例性的，bist功能电路在接收到待测芯片的待测存储器发送的第一反馈时序后，可以根据第一反馈时序与第一标准时序的匹配度生成第一结果信号，第一结果信号表示第一反馈时序与第一标准时序的匹配度，同时也可以表示待测芯片的待测存储器是否合格。在一种可能的实现方式中，第一结果信号可以包括第一成功结果信号和第一失败结果信号，第一成功结果信号表示待测芯片的待测存储器合格，第一失败结果信号表示待测芯片的待测存储器不合格。例如，当第一反馈时序与第一标准时序的匹配度不小于第一预设阈值时，bist功能电路可以生成第一成功结果信号，表示待测芯片的待测存储器合格；当第一反馈时序与第一标准时序的匹配度小于第一预设阈值时，bist功能电路可以生成第一失败结果信号，表示待测芯片的待测存储器不合格。示例性的，第一预设阈值可以是90% ~100%中的任一值。例如，第一预设阈值可以是90%，93.5%，95%或96.7%等。示例性的，可以用1或0表示第一成功结果信号和第一失败结果信号。例如，第一成功结果信号的值可以为1，第一失败结果信号的值可以为0。

在一种可能的实现方式中，bist功能电路内部可以存储有第一测试时序以及与第一测试时序对应的第一标准时序，且对于不同的待测芯片，可以有不同的第一测试时序以及与第一测试时序对应的第一标准时序。

S204，测试模块根据bist功能电路发送的第一结果信号确定待测芯片的待测存储器是否合格。

在一种可能的实现方式中，bist功能电路在生成第一结果信号之后可以将第一结果信号发送至测试模块，从而使测试模块根据bist功能电路发送的第一结果信号确定待测芯片的待测存储器是否合格。

示例性的，当测试模块接收到第一结果信号之后，可以根据第一结果信号判断待测芯片的待测存储器是否合格。例如，测试模块可以判断接收的第一结果信号是第一成功结果信号或第一失败结果信号，当测试模块接收到的第一结果信号是第一成功结果信号时，可以确定待测芯片的待测存储器合格；当测试模块接收到的第一结果信号是第一失败结果信号时，可以确定待测芯片的待测存储器不合格。

示例性的，当待测芯片的待测存储器合格时，可以继续对待测芯片的待测逻辑电路进行测试，而当待测芯片的待测存储器不合格时，可以通过信息提示管脚向上位机提示对待测芯片的测试结束，同时可以结束对待测芯片的测试。通过先测试待测芯片的存储器是否合格，在待测芯片的存储器不合格时结束对待测芯片的测试，而在待测芯片的待测存储器合格时才继续测试待测芯片的逻辑电路是否合格，从而可以在待测芯片的待测存储器不合格时不再测试待测芯片的逻辑电路是否合格，可以节省测试时间，节省测试成本。

在一种可能的实现方式中，根据实际需求，例如在只需要对待测芯片的待测存储器进行测试时，当待测存储器合格时，也可以通过信息提示管脚向上位机提示对待测芯片的测试结束。

S205，当待测存储器合格时，测试模块向待测芯片的待测逻辑电路发送第二测试时序。

S206，对于任一待测逻辑电路，测试模块根据待测逻辑电路发送的第二反馈时序判断待测逻辑电路是否合格。

在实际应用中，测试模块中可以存储有多个第二测试时序以及与第二测试时序对应的第二标准时序，且每个第二测试时序可以对应待测芯片中的一个待测逻辑电路，或者多个第二测试时序可以对应待测芯片中的一个待测逻辑电路。待测芯片中通常装载有大量且多个待测逻辑电路，当待测芯片的待测存储器合格时，可以依次向待测芯片的待测逻辑电路发送第二测试时序，或者可以将部分或全部第二测试时序打包发送至待测芯片的各个逻辑电路，以对各待测逻辑电路进行测试。

示例性的，对于任一待测逻辑电路，测试模块可以通过IO接口将第二测试时序发送至待测逻辑电路，待测逻辑电路在接收到第二测试时序后可以根据自身功能以及接收到的第二测试时序生成第二反馈时序，且待测逻辑电路可以将第二反馈时序发送至测试模块，以使测试模块根据待测逻辑电路发送的第二反馈时序判断待测逻辑电路是否合格。

示例性的，对于任一待测逻辑电路，测试模块在接收到待测逻辑电路发送的第二反馈时序后，可以对接收到的第二反馈时序进行CRC校验计算，然后根据CRC校验计算结果与对应的第二标准时序的匹配度判断待测逻辑电路是否合格。其中，对应的第二标准时序是指与向待测逻辑电路发送的第二测试时序对应的第二标准时序。例如，当CRC校验计算结果与对应的第二标准时序的匹配度不小于第二预设阈值时，可以确定待测芯片的待测逻辑电路合格；当CRC校验计算结果与对应的第二标准时序的匹配度小于第二预设阈值时，可以确定待测芯片的待测逻辑电路不合格。示例性的，第二预设阈值可以是90% ~ 100%中的任一值。例如，第二预设阈值可以是90%，93.5%，95%或96.7%等。

示例性的，当存在多个第二测试时序对应一个待测逻辑电路时，当该待测逻辑电路针对该多个第二测试时序发送的第二反馈时序与对应的第二标准时序的匹配度均不小于第二预设阈值时，可以确定该待测逻辑电路合格；当该待测逻辑电路针对该多个第二测试时序中的任一个发送的第二反馈时序与对应的第二标准时序的匹配度小于第二预设阈值，可以确定该待测逻辑电路不合格。

S207，当待测芯片的待测存储器不合格时，或者待测芯片的任一待测逻辑电路不合格时，或者待测芯片的所有待测逻辑电路均合格时，向上位机提示对待测芯片的测试结束。

在一种可能的实现方式中，测试模块可以控制信息提示管脚输出测试结束提示信息，以提示上位机当前对待测芯片的测试结束。示例性的，测试结束提示信息可以包括第一测试结束提示信息和第二测试结束提示信息。当待测芯片的待测存储器不合格时，或者待测芯片的任一待测逻辑电路不合格时，可以通过信息提示管脚输出第一测试结束提示信息，以提示上位机当前对待测芯片的测试发生了错误导致测试结束，即第一测试结束提示信息可以表示待测芯片不合格；当待测芯片的所有待测逻辑电路均合格时，可以通过信息提示管脚输出第二测试结束提示信息，以提示上位机当前对待测芯片的测试已结束且测试结果为合格，即第二测试结束提示信息可以表示待测芯片合格。

示例性的，可以通过信息提示管脚间隔输出1与0，以输出第一测试结束提示信息；可以通过信息提示管脚输出0，以输出第二测试结束提示信息。在一种可能的实现方式中，第一测试结束提示信息可以包括第一错误提示信息和第二错误提示信息，第一错误提示信息可以用来提示待测芯片的待测存储器不合格，第二错误提示信息可以用来提示待测芯片的待测逻辑电路不合格。例如，当信息提示管脚输出（1, 0, 1, 0, 1, 0）时，可以表示待测芯片的待测存储器不合格，当信息提示管脚输出（0, 1, 0, 1, 0, 1）时，可以表示待测芯片的待测逻辑电路不合格。

在对待测芯片的待测逻辑电路进行测试时，在任一待测逻辑电路不合格时即可以向上位机提示对待测芯片的测试结束，而不再测试其他待测逻辑电路是否合格，从而可以在发现不合格的待测逻辑电路后及时终止测试，可以节省测试时间。

在一种可能的实现方式中，测试模块中存储的第二测试时序通常是有限的，在对所有的第二测试时序对应的待测逻辑电路测试完成且没有待测逻辑电路不合格时，可以认为对待测芯片的测试完成且待测芯片合格。

本公开实施例提供的芯片测试方法，通过先测试待测芯片的待测存储器是否合格，当待测存储器合格时对待测芯片的待测逻辑电路进行测试，当待测存储器不合格时或者当存在待测逻辑电路不合格时终结测试，从而可以不必对待测芯片的其余待测逻辑电路进行测试，可以节省测试时间。另外，测试模块、bist功能电路和相关管脚与待测芯片可以集成设计，即测试模块、bist功能电路和相关管脚均可以设置在待测芯片内部，从而可以利用待测芯片本身完成对待测芯片的测试，而不需要额外的测试机台，且无需为芯片功能测试开发额外的测试软件，可以节省生产成本。

本公开第三实施例提供了一种芯片测试装置，该芯片测试装置用于实现上述实施例提供的任一芯片测试方法，该芯片测试装置包括：

测试模块、存储器测试电路、测试模式选择管脚和信息提示管脚；

所述测试模块与所述存储器测试电路连接；

所述存储器测试电路与待测芯片的待测存储器连接；

所述测试模块与所述待测芯片的待测逻辑电路连接；

所述测试模块与所述测试模式选择管脚和所述信息提示管脚分别连接。

示例的，存储器测试电路可以是bist功能电路或者其他具有存储器测试功能的电路。下文中将以bist功能电路作为存储器测试电路进行举例说明。

示例性的，测试模块可以通过IO接口与bist功能电路连接；bist功能电路可以通过IO接口与待测芯片的待测存储器连接；测试模块可以通过IO接口与待测芯片的待测逻辑电路连接；测试模块与测试模式选择管脚和信息提示管脚分别可以有线连接。

示例性的，测试模块包括：总线控制子模块、状态控制子模块、测试时序存储子模块、测试结果对比子模块和逻辑判断子模块；

总线控制子模块被配置为与待测芯片的CPU通信、监控测试模式选择管脚和存储测试结果；

状态控制子模块被配置为转换测试状态，测试状态包括空闲状态、存储器测试状态、逻辑电路测试状态和测试错误状态；

测试时序存储子模块被配置为存储第二测试时序以及与第二测试时序对应的第二标准时序；

测试结果对比子模块被配置为根据第二反馈时序的CRC校验计算结果与对应的第二标准时序的匹配度生成表示待测逻辑电路是否合格的第二结果信号；

逻辑判断子模块被配置为识别bist功能电路和测试结果对比子模块发送的结果信号。

示例性的，测试模块还包括：测试时序生成子模块；

测试时序生成子模块被配置为将测试时序存储子模块发送的第二测试时序转换为串行或并行数据后发送至待测芯片的待测逻辑电路。

下面结合附图3和4对上述芯片测试装置如何实现上述芯片测试方法进行示例性介绍。

如图3所示，测试状态可以包括空闲状态TIDLE、存储器测试状态TBIST、逻辑电路测试状态TSCAN和测试错误状态TERR。示例性的：在初始阶段，即在未启用第一芯片测试模式或者未对待测芯片进行测试时，状态控制子模块可以处于空闲状态，此时不向待测芯片发送任何信号。当启用第一芯片测试模式时，状态控制子模块可以由空闲状态TIDLE先转换为存储器测试状态TBIST，此时可以通过上述实施例提供的芯片测试方法对待测芯片的待测存储器进行测试。当待测芯片的待测存储器测试合格时，状态控制子模块可以转换为逻辑电路测试状态TSCAN，此时可以通过上述实施例提供的芯片测试方法对待测芯片的待测逻辑电路进行测试。当待测芯片的待测存储器测试不合格时，或者当待测芯片的任一待测逻辑电路测试不合格时，状态控制子模块可以转换为测试错误状态TERR。当待测芯片的所有待测逻辑电路均合格时，状态控制子模块可以转换为空闲状态TIDLE，此时对待测芯片的测试结束。当状态控制子模块转换为测试错误状态TERR时，表明待测芯片不合格，此时对待测芯片的所有测试工作均停止。

示例性的：待测芯片的CPU可以基于标准的JTAG协议或者可以通过数据总线以写入的方式控制测试模块的测试使能寄存器转换为第一模式。总线控制子模块可以监控测试模式选择管脚的输出，例如可以监控测试模式选择管脚的输出是(0, 1)、(1, 0)或其他。

如图4所示，当测试使能寄存器转换为第一模式，或者当总线控制子模块Busif监测到测试模式选择管脚MODE转换为第二模式时，总线控制子模块Busif可以向状态控制子模块TFSM发送测试触发信号testen和测试模式信号testmode，以触发状态控制子模块TFSM进入测试模式，并根据测试模式信号testmode转换测试状态。示例性的，不同的测试模式信号testmode可以表示不同的测试模式，例如，可以是只对待测存储器进行测试的模式，或者是只对待测逻辑电路进行测试的模式，或者是需要对待测存储器和待测逻辑电路均测试的模式。

下面以测试模式信号testmode表示需要对待测存储器和待测逻辑电路均测试为例进行说明：

状态控制子模块TFSM在接收到总线控制子模块Busif发送的测试触发信号testen和测试模式信号testmode后可以先进入到存储器测试状态，同时或稍后，状态控制子模块TFSM可以向总线控制子模块Busif发送工作开始信号busy，以表示已开始对待测芯片进行测试。总线控制子模块Busif根据状态控制子模块TFSM发送的工作开始信号busy可以向上位机发送测试开始提示信息，例如总线控制子模块Busif可以控制信息提示管脚TestFlag输出1，以提示上位机目前已经开始对待测芯片进行测试。

在存储器测试状态中，状态控制子模块TFSM可以向bist功能电路发送第一测试信号bisten，以触发bist功能电路向待测芯片的待测存储器（memory under test）发送第一测试时序。bist功能电路接收到待测芯片的待测存储器发送的第一反馈时序后，可以根据第一反馈时序生成第一结果信号和第一测试结束信号bistdone。第一测试结束信号bistdone表示对待测存储器的测试结束。然后，bist功能电路可以向状态控制子模块TFSM发送第一测试结束信号bistdone，并将第一结果信号发送至逻辑判断子模块Test_or。

逻辑判断子模块Test_or中可以设置有或门电路，从而可以判断接收到的信号是表示待测存储器测试结果的第一结果信号，还是表示待测逻辑电路测试结果的第二结果信号，且逻辑判断子模块Test_or还可以根据接收到的结果信号判断待测存储器或待测逻辑电路是否合格，并可以将判断结果发送至控制状态子模块TFSM和总线控制子模块Busif。例如，逻辑判断子模块Test_or可以通过或门电路判断接收到的结果信号是第一结果信号还是第二结果信号，并可以判断接收到的结果信号是表示测试合格的1或表示测试不合格的0。示例性的，当第一结果信号是表示测试合格的第一成功结果信号bistok时，逻辑判断子模块Test_or可以将判断结果发送至控制状态子模块TFSM和总线控制子模块Busif，以使控制状态子模块TFSM转换为逻辑电路测试状态从而开始对待测逻辑电路进行测试，以使总线控制子模块Busif保存测试结果；当第一结果信号是表示测试不合格的第一失败结果信号bistfail时，逻辑判断子模块Test_or可以将判断结果发送至总线控制子模块Busif和控制状态子模块TFSM，以使总线控制子模块Busif控制信息提示管脚TestFlag输出第一错误提示信息，使控制状态子模块TFSM转换为测试错误状态。

在逻辑电路测试状态中，控制状态子模块TFSM可以向时序存储子模块ScanPool发送第二测试信号，以触发时序存储子模块ScanPool向待测逻辑电路（logic under test）发送第二测试时序。示例性的，时序存储子模块ScanPool可以先将第二测试时序发送至时序生成子模块PatternGEN，时序生成子模块PatternGEN可以将接收到的第二测试时序转为串行或并行数据，并将转换后的数据发送至待测逻辑电路。待测逻辑电路在生成第二反馈时序后，可以将第二反馈时序发送至测试结果对比子模块PatternCHK。测试结果对比子模块PatternCHK可以将接收到的第二反馈时序进行CRC校验计算后，根据CRC校验计算结果与第二标准时序的匹配度判断待测逻辑电路是否合格。

测试结果对比子模块PatternCHK可以向逻辑判断子模块Test_or发送第二结果信号，第二结果信号用于表示待测逻辑电路是否合格。例如，当第二结果信号为1时(scanok)可以表示待测逻辑电路合格，当第二结果信号为0时(scanfail)可以表示待测逻辑电路不合格。示例性的，当第二结果信号为1时，逻辑判断子模块Test_or可以将判断结果发送至总线控制子模块Busif，以使总线控制子模块Busif保存测试结果；当第二结果信号为0时，逻辑判断子模块Test_or可以将判断结果发送至总线控制子模块Busif和控制状态子模块TFSM，以使总线控制子模块Busif控制信息提示管脚TestFlag输出第二错误提示信息，使控制状态子模块TFSM转换为测试错误状态。

示例性的，时序存储子模块ScanPool中可以存储有多个第二测试时序，以及与各第二测试时序对应的第二标准时序，时序存储子模块ScanPool在将第二测试时序发送至时序生成子模块PatternGEN的同时或稍后，可以将与发送的第二测试时序对应的第二标准时序发送至测试结果对比子模块PatternCHK，以使测试结果对比子模块PatternCHK根据CRC校验计算结果与第二标准时序的匹配度判断待测逻辑电路是否合格。示例性的，时序存储子模块ScanPool可以以固定时间间隔（例如，0.1秒或0.2秒等）依次向时序生成子模块PatternGEN发送第二测试时序，以通过时序生成子模块PatternGEN向待测逻辑电路发送转换后的数据。当时序存储子模块ScanPool中所有的第二测试时序均发送完成，且没有待测逻辑电路不合格时，可以认为对待测芯片的测试完成且待测芯片合格。当时序存储子模块ScanPool中所有的第二测试时序均发送完成后，可以向状态控制子模块TFSM发送时序发送完成提示信号，以提示状态控制子模块TFSM当前时序存储子模块ScanPool中的所有测试时序已发送完成。

在一种可能的实现方式中，测试结果对比子模块PatternCHK可以实时对接收到的第二反馈时序进行CRC校验计算并判断待测逻辑电路是否合格，或者测试结果对比子模块PatternCHK也可以存储接收到的第二反馈时序，然后在接收到状态控制子模块TFSM发送的对比开始信号后开始对存储的第二反馈时序进行CRC校验计算并判断待测逻辑电路是否合格。示例性的，状态控制子模块TFSM在接收到时序发送完成提示信号后可以向测试结果对比子模块PatternCHK发送对比开始信号，以提示测试结果对比子模块PatternCHK开始对第二反馈时序进行CRC校验计算并判断待测逻辑电路是否合格。测试结果对比子模块PatternCHK在接收到对比开始信号才开始对第二反馈时序进行CRC校验计算并判断待测逻辑电路是否合格，可以减轻计算负担，节省计算资源。

状态控制子模块TFSM在接收到时序发送完成提示信号，且没有接收到表示测试不合格的结果信号时，状态控制子模块TFSM可以转换为空闲状态，同时可以向总线控制子模块Busif发送工作结束信号，以表示对待测芯片的测试已结束且待测芯片合格。总线控制子模块Busif根据状态控制子模块发送的工作结束信号可以控制信息提示管脚输出第二测试结束提示信息，以提示上位机对待测芯片的测试结束且待测芯片合格。

示例性的，当对待测芯片的测试结束后，总线控制子模块Busif可以存储待测芯片是否合格的测试结果。另外，总线控制子模块Busif还可以存储配置信息，例如是否选择部分测试时序对待测芯片的待测逻辑电路进行测试、从时序存储子模块ScanPool中选择部分测试时序对待测芯片的待测逻辑电路进行测试等。

在一种可能的实现方式中，测试模块可以与时钟电路连接，时钟电路可以为测试模块提供时钟驱动。

在一种可能的实现方式中，可以基于软件测试覆盖率和DFT测试覆盖率选择存储于时序存储子模块ScanPool中的第二测试时序及对应的第二标准时序。例如，可以将多份测试时序中软件测试覆盖率超过第三预设阈值和DFT测试覆盖率超过第四预设阈值的一份测试时序存储在时序存储子模块ScanPool中。其中，第三预设阈值和第四预设阈值可以是90% ~ 100%中的任一值，且第三预设阈值和第四预设阈值可以相同或者也可以不同。例如，第三预设阈值和第四预设阈值可以是90%，93.5%，95%或96.7%等。示例性的，对于某一类型的待测芯片，开发人员可以开发出针对该待测芯片的大量测试时序，但受限于客观环境的约束以及不可避免的误差，即使再多的测试时序也无法做到百分百的覆盖率，因此，为了减小测试时序存储子模块的存储空间，并不必须将开发人员开发出的所有测试时序均存入测试时序存储子模块。在一种可能的实现方式中，在对待测芯片进行测试前，在配置时序存储子模块ScanPool时，可以将已有的测试时序分成多份，对于每份测试时序，可以根据已有的软件测试方法和DFT测试方法对待测芯片进行测试并计算该份测试时序对应的覆盖率，然后可以取覆盖率最高或者两种测试方法的覆盖率均超过预设阈值的一份测试时序存入测试时序存储子模块。这样就可以在保证测试方法具有高覆盖率的同时，减小测试时序存储子模块的存储空间。

本公开实施例提供的芯片测试装置，可以与待测芯片集成设计，即该芯片测试装置可以设置在待测芯片内部，从而可以直接利用待测芯片基于上述实施例提供的芯片测试方法测试待测芯片是否合格，这样就不需要额外的测试机台，且无需为芯片功能测试开发额外的测试软件，可以节省生产成本。

本公开第四实施例提供了一种芯片，该芯片包括上述任一实施例提供的芯片测试装置。例如，上述任一实施例提供的芯片测试装置可以集成设计在该芯片内部。

本公开实施例还提供了一种计算机可读存储介质，所述存储介质中存储有计算机程序指令，当所述计算机程序指令由用户设备的处理器执行时，使得用户设备执行上述任一实施例公开的方法。

本公开任一实施例提供的计算机可读存储介质包括永久性和非永久性、可移动和非可移动媒体，可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存（PRAM）、静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）、其他类型的随机存取存储器（RAM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）、快闪记忆体或其他内存技术、只读光盘只读存储器（CD-ROM）、数字多功能光盘（DVD）或其他光学存储、磁盒式磁带，磁带磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。

本公开实施例还提供了一种电子设备，包括处理器和存储器，所述存储器中存储有适于所述处理器执行的计算机程序指令，所述计算机程序指令被所述处理器运行时执行上述任一实施例公开的方法。

本公开任一实施例提供的电子设备可以是手机、电脑、平板电脑、服务器、网络设备等，或者也可以是U盘、移动硬盘、只读存储器(ROM，Read OnlyMemory)、磁碟或者光盘等。

举例来说，该电子设备可以包括：处理器、存储器、输入/输出接口、通信接口和总线。其中处理器、存储器、输入/输出接口和通信接口通过总线实现彼此之间在设备内部的通信连接。

处理器可以采用通用的CPU（Central Processing Unit，中央处理器）、微处理器、应用专用集成电路（Application Specific Integrated Circuit，ASIC）、或者一个或多个集成电路等方式实现，用于执行相关程序，以实现本说明书实施例所提供的技术方案。

存储器可以采用ROM（Read Only Memory，只读存储器）、RAM（Random AccessMemory，随机存取存储器）、静态存储设备，动态存储设备等形式实现。存储器可以存储操作系统和其他应用程序，在通过软件或者固件来实现本说明书实施例所提供的技术方案时，相关的程序代码保存在存储器中，并由处理器来调用执行。

输入/输出接口用于连接输入/输出模块，以实现信息输入及输出。输入输出/模块可以作为组件配置在设备中，也可以外接于设备以提供相应功能。其中输入设备可以包括键盘、鼠标、触摸屏、麦克风、各类传感器等，输出设备可以包括显示器、扬声器、振动器、指示灯等。

通信接口用于连接通信模块，以实现本设备与其他设备的通信交互。其中通信模块可以通过有线方式（例如USB、网线等）实现通信，也可以通过无线方式（例如移动网络、WIFI、蓝牙等）实现通信。

总线包括一通路，在设备的各个组件（例如处理器、存储器、输入/输出接口和通信接口）之间传输信息。

需要说明的是，尽管上述设备仅示出了处理器、存储器、输入/输出接口、通信接口以及总线，但是在具体实施过程中，该设备还可以包括实现合格运行所必需的其他组件。此外，本领域的技术人员可以理解的是，上述设备中也可以仅包含实现本说明书实施例方案所必需的组件，而不必包含全部所述组件。

通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到本说明书实施例可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本说明书实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本说明书实施例各个实施例或者实施例的某些部分所述的方法。

上述实施例阐明的系统、方法、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机，计算机的具体形式可以是个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件收发设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任意几种设备的组合。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。以上所描述的方法实施例仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，在实施本说明书实施例方案时可以把各模块的功能在同一个或多个软件和/或硬件中实现。也可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

在本说明书的描述中，参考术语“一个实施例/方式”、“一些实施例/方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例/方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例/方式或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例/方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例/方式或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例/方式或示例以及不同实施例/方式或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

本领域的技术人员应当理解，上述实施方式仅仅是为了清楚地说明本公开，而并非是对本公开的范围进行限定。对于所属领域的技术人员而言，在上述公开的基础上还可以做出其它变化或变型，并且这些变化或变型仍处于本公开的范围内。

Claims (14)

1.一种芯片测试方法，其特征在于，包括：

存储器测试电路向待测芯片的待测存储器发送第一测试时序；

所述存储器测试电路根据所述待测存储器发送的第一反馈时序生成第一结果信号，所述第一反馈时序由所述待测存储器根据所述第一测试时序生成；

测试模块根据所述存储器测试电路发送的所述第一结果信号确定所述待测存储器是否合格，所述测试模块装载于所述待测芯片内部；

当所述待测存储器合格时，所述测试模块向所述待测芯片的待测逻辑电路发送第二测试时序；所述测试模块中存储的第二测试时序为多份测试时序中对所述待测芯片的软件测试覆盖率超过第三预设阈值且对所述待测芯片的DFT测试覆盖率超过第四预设阈值的一份测试时序，所述多份测试时序为已有的用于测试所述待测芯片的所有测试时序分成的多份测试时序；

对于任一所述待测逻辑电路，所述测试模块根据所述待测逻辑电路发送的第二反馈时序判断所述待测逻辑电路是否合格，所述第二反馈时序由所述待测逻辑电路根据所述第二测试时序生成；

当所述待测存储器不合格时，或者所述待测逻辑电路不合格时，或者所有所述待测逻辑电路均合格时，向上位机提示对所述待测芯片的测试结束。

2.根据权利要求1所述的芯片测试方法，其特征在于，所述第一结果信号包括第一成功结果信号和第一失败结果信号，

所述存储器测试电路根据所述待测存储器发送的第一反馈时序生成第一结果信号，包括：

当所述第一反馈时序与第一标准时序的匹配度不小于第一预设阈值时，所述存储器测试电路生成所述第一成功结果信号；

当所述第一反馈时序与所述第一标准时序的匹配度小于所述第一预设阈值时，所述存储器测试电路生成所述第一失败结果信号。

3.根据权利要求2所述的芯片测试方法，其特征在于，所述测试模块根据所述存储器测试电路发送的所述第一结果信号确定所述待测存储器是否合格，包括：

当所述测试模块接收到所述存储器测试电路发送的所述第一成功结果信号时，确定所述待测存储器合格；

当所述测试模块接收到所述存储器测试电路发送的所述第一失败结果信号时，确定所述待测存储器不合格。

4.根据权利要求1所述的芯片测试方法，其特征在于，所述测试模块根据所述待测逻辑电路发送的第二反馈时序判断所述待测逻辑电路是否合格，包括：

所述测试模块对所述第二反馈时序进行CRC校验计算；

根据所述第二反馈时序的CRC校验计算结果与对应的第二标准时序的匹配度判断所述待测逻辑电路是否合格。

5.根据权利要求4所述的芯片测试方法，其特征在于，所述根据所述第二反馈时序的CRC校验计算结果与对应的第二标准时序的匹配度判断所述待测逻辑电路是否合格，包括：

当所述CRC校验计算结果与所述对应的第二标准时序的匹配度不小于第二预设阈值时，确定所述待测逻辑电路合格；

当所述CRC校验计算结果与所述对应的第二标准时序的匹配度小于所述第二预设阈值时，确定所述待测逻辑电路不合格。

6.根据权利要求1所述的芯片测试方法，其特征在于，所述存储器测试电路向待测芯片的待测存储器发送第一测试时序，包括：

当接收到所述测试模块发送的第一测试信号后，所述存储器测试电路向所述待测芯片的待测存储器发送所述第一测试时序。

7.根据权利要求6所述的芯片测试方法，其特征在于，当所述测试模块的测试使能寄存器转换为第一模式时，或者当所述测试模块监测到测试模式选择管脚为第二模式时，所述测试模块向所述存储器测试电路发送所述第一测试信号。

8.根据权利要求7所述的芯片测试方法，其特征在于，所述测试模式选择管脚包括第一管脚和第二管脚；

当所述第一管脚的输出为1且所述第二管脚的输出为0时，所述测试模式选择管脚为所述第二模式。

9.根据权利要求1-8任一所述的芯片测试方法，其特征在于，所述向上位机提示对所述待测芯片的测试结束，包括：

通过信息提示管脚输出测试结束提示信息，以提示上位机当前对所述待测芯片的测试结束；所述测试结束提示信息包括第一测试结束提示信息和第二测试结束提示信息，所述第一测试结束提示信息表示所述待测芯片不合格，所述第二测试结束提示信息表示所述待测芯片合格；

其中，当所述待测存储器不合格时，或者所述待测逻辑电路不合格时，通过所述信息提示管脚输出所述第一测试结束提示信息；当所有所述待测逻辑电路均合格时，通过所述信息提示管脚输出所述第二测试结束提示信息。

10.根据权利要求9所述的芯片测试方法，其特征在于，所述第一测试结束提示信息包括第一错误提示信息和第二错误提示信息，所述第一错误提示信息表示所述待测存储器不合格，所述第二错误提示信息表示所述待测逻辑电路不合格；

其中，当所述待测存储器不合格时，通过所述信息提示管脚输出所述第一错误提示信息；当所述待测逻辑电路不合格时，通过所述信息提示管脚输出所述第二错误提示信息。

11.一种芯片测试装置，其特征在于，所述芯片测试装置用于实现权利要求1-10任一所述的芯片测试方法，所述芯片测试装置包括：测试模块、存储器测试电路、测试模式选择管脚和信息提示管脚；

所述测试模块与所述存储器测试电路连接；

所述存储器测试电路与待测芯片的待测存储器连接；

所述测试模块与所述待测芯片的待测逻辑电路连接；

所述测试模块与所述测试模式选择管脚和所述信息提示管脚分别连接。

12.根据权利要求11所述的芯片测试装置，其特征在于，所述测试模块包括：总线控制子模块、状态控制子模块、测试时序存储子模块、测试结果对比子模块和逻辑判断子模块；

所述总线控制子模块被配置为与所述待测芯片的CPU通信、监控所述测试模式选择管脚和存储测试结果；

所述状态控制子模块被配置为转换测试状态，所述测试状态包括空闲状态、存储器测试状态、逻辑电路测试状态和测试错误状态；

所述测试时序存储子模块被配置为存储第二测试时序以及与所述第二测试时序对应的第二标准时序；

所述测试结果对比子模块被配置为根据第二反馈时序的CRC校验计算结果与对应的第二标准时序的匹配度生成表示待测逻辑电路是否合格的第二结果信号；

所述逻辑判断子模块被配置为识别所述存储器测试电路和所述测试结果对比子模块发送的结果信号。

13.根据权利要求12所述的芯片测试装置，其特征在于，所述测试模块还包括：测试时序生成子模块；

所述测试时序生成子模块被配置为将所述测试时序存储子模块发送的第二测试时序转换为串行或并行数据后发送至所述待测芯片的待测逻辑电路。

14.一种芯片，其特征在于，所述芯片内设置有如权利要求11-13任一所述的芯片测试装置。

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