KR20100103212A - 복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템 - Google Patents

복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템 Download PDF

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Abstract

본 발명은 복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템을 공개한다. 상기 테스트 보드는 클럭 신호에 응답하여 제1 제어신호, 데이터 신호, 및 제2 제어신호를 입력하여 저장하고, 저장된 상기 제2 제어신호에 응답하여 저장된 상기 제1 제어신호, 및 저장된 상기 데이터 신호를 이용하여 해당하는 피시험 장치를 테스트하고, 상기 해당하는 피시험 장치의 정상 여부를 나타내는 에러 판단 신호를 저장하는 복수개의 테스트 모듈들을 구비하고, 상기 복수개의 테스트 모듈들 각각은 저장된 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 후단의 테스트 모듈로 출력하고, 상기 복수개의 테스트 모듈들 전체의 테스트 동작이 종료되면 상기 클럭 신호에 응답하여 전단의 테스트 모듈에 저장된 상기 에러 판단 신호를 입력하여 저장하고, 상기 복수개의 테스트 모듈들 중 마지막 테스트 모듈은 저장된 상기 에러 판단 신호를 출력하는 것을 특징으로 한다.

Description

복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템{Test Board comprising a plurality of test module and test system comprising the same}
본 발명은 테스트 보드에 관한 것으로, 특히 복수개의 테스트 모듈을 구비함으로써 테스트 장비가 복수개의 피시험 장치를 동시에 테스트 할 수 있도록 만들어주는 테스트 보드 및 이를 구비하는 테스트 시스템에 관한 것이다.
반도체 장치의 성능 테스트는 반도체 장치가 완성된 후 사용자에게 전달되기 전에 테스트 장비를 이용하여 제조 공정 중 발생될 수 있는 불량 등의 존재 여부를 체크하는 형식으로 수행된다. 상기 테스트의 효율은 반도체 장치의 생산성과 밀접한 관련을 가진다. 즉, 한 번에 테스트할 수 있는 반도체 장치의 수가 증가할수록 테스트의 효율은 증가하게 되고, 또한 반도체 장치의 생산성도 증가하게 된다.
최근 개발된 반도체 장치는 고속으로 동작하므로, 테스트 장비도 고속으로 동작할 수 있어야 한다. 또한, 한 번에 많은 수의 반도체 장치를 테스트하기 위해서는 테스트 장비의 채널 수도 많아야 한다. 그런데, 고속으로 동작할 수 있는 테스트 장비의 경우, 채널당 비용이 매우 고가이다. 따라서, 고속으로 동작하는 반도 체 장치를 테스트 하는 경우, 한 번에 많은 수의 반도체 장치를 테스트하는 것이 곤란하다는 문제점이 있다.
본 발명의 목적은 복수개의 테스트 모듈을 구비하여 테스트 장비가 작은 수의 채널을 이용하여 한 번에 많은 수의 반도체 장치를 테스트하는 것을 가능하게 하는 테스트 보드를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성할 수 있는 테스트 시스템을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 테스트 보드는 클럭 신호에 응답하여 제1 제어신호, 데이터 신호, 및 제2 제어신호를 입력하여 저장하고, 저장된 상기 제2 제어신호에 응답하여 저장된 상기 제1 제어신호, 및 저장된 상기 데이터 신호를 이용하여 해당하는 피시험 장치를 테스트하고, 상기 해당하는 피시험 장치의 정상 여부를 나타내는 에러 판단 신호를 저장하는 복수개의 테스트 모듈들을 구비하고, 상기 복수개의 테스트 모듈들 각각은 저장된 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 후단의 테스트 모듈로 출력하고, 상기 복수개의 테스트 모듈들 전체의 테스트 동작이 종료되면 상기 클럭 신호에 응답하여 전단의 테스트 모듈에 저장된 상기 에러 판단 신호를 입력하여 저장하고, 상기 복수개의 테스트 모듈들 중 마지막 테스트 모듈은 저장된 상기 에러 판단 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트 보드의 상기 복수개의 테스트 모듈들 각각은 상기 클럭 신호에 응답하여 내부 클럭 신호를 출력하는 클럭 발생부, 상기 내부 클럭 신호에 응답하여 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 입력하여 저장하고, 저장된 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 출력하는 래치부, 및 상기 제2 제어신호에 응답하여 상기 래치부로부터 출력된 상기 데이터 신호를 해당하는 피시험 장치로 출력하고, 상기 내부 클럭 신호 및 상기 제2 제어신호에 응답하여 상기 해당하는 피시험 장치로부터 출력된 데이터 신호와 상기 래치부로부터 출력된 상기 데이터 신호를 비교하여 상기 해당하는 피시험 장치를 테스트하고, 상기 에러 판단 신호를 저장하고 출력하는 에러 검출부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트 보드의 상기 테스트 모듈들 각각은 상기 에러 판단 신호에 응답하여 상기 해당하는 피시험 장치의 정상 여부를 표시하는 에러 표시부를 추가적으로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트 보드의 상기 테스트 모듈의 상기 클럭 발생부는 상기 클럭 신호에 응답하여 제1 내지 제4 내부 클럭 신호를 출력하고, 상기 제2 제어신호는 데이터 경로 제어신호, 비교 타이밍 신호, 및 에러 출력 신호로 구성되고, 상기 래치부는 상기 제1 내부 클럭 신호에 응답하여 상기 제1 제어신호를 입력하여 저장하고, 저장된 상기 제1 제어신호를 상기 해당하는 피시험 장치 및 상기 후단의 테스트 모듈로 출력하는 제1 래치, 상기 제2 내부 클럭 신호에 응답하여 상기 데이터 신호를 입력하여 저장하고, 저장된 상기 데이터 신호를 상기 에러 검출부 및 상기 후단의 테스트 모듈로 출력하는 제2 래치, 상기 제3 내 부 클럭 신호에 응답하여 상기 데이터 경로 제어신호를 입력하여 저장하고, 저장된 상기 데이터 경로 제어신호를 상기 에러 검출부 및 상기 후단의 테스트 모듈로 출력하는 제3 래치, 및 상기 제4 내부 클럭 신호에 응답하여 상기 비교 타이밍 신호를 입력하여 저장하고, 저장된 상기 비교 타이밍 신호를 상기 에러 검출부 및 상기 후단의 테스트 모듈로 출력하는 제4 래치를 구비하고, 상기 에러 출력 신호는 래치를 거치지 않고 상기 에러 검출부 및 상기 후단의 테스트 모듈로 인가되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트 보드의 상기 테스트 모듈의 상기 에러 검출부는 상기 데이터 경로 제어 신호에 응답하여 상기 제2 래치로부터 출력된 데이터 신호를 상기 해당하는 피시험 장치로 출력하는 버퍼, 상기 제2 래치로부터 출력된 데이터 신호와 상기 해당하는 피시험 장치로부터 출력된 데이터 신호를 비교하여 상기 해당하는 피시험 장치의 정상 여부를 판단하고, 상기 비교 타이밍 신호에 응답하여 상기 비교 결과를 출력하는 비교부, 및 상기 에러 출력 신호에 응답하여 상기 비교부의 출력 신호 또는 전단의 상기 테스트 모듈의 에러 판단 신호를 입력하여 저장하고, 저장된 신호를 상기 에러 판단 신호로 출력하는 에러 저장부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트 보드의 상기 테스트 모듈의 상기 에러 검출부의 상기 비교부는 상기 제2 래치로부터 출력된 데이터 신호와 상기 해당하는 피시험 장치로부터 출력된 데이터 신호를 입력하여 배타적 논리합 연산을 수행하는 배타적 논리합 게이트, 및 상기 비교 타이밍 신호에 응답하여 상기 배타 적 논리합 게이트와 논리"0"신호 중 하나의 신호를 선택하여 출력하는 제1 먹스를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 테스트 보드의 상기 테스트 모듈의 상기 클럭 발생부는 상기 클럭 신호에 응답하여 제5 내부 클럭 신호를 추가적으로 출력하고, 상기 에러 검출부의 상기 에러 저장부는 상기 비교부의 출력 신호와 상기 에러 판단 신호를 논리합 연산하여 출력하는 논리합 게이트, 상기 에러 출력 신호에 응답하여 상기 논리합 게이트의 출력 신호와 상기 전단의 테스트 모듈로부터 출력되는 상기 에러 판단 신호 중 하나를 선택하여 출력하는 제2 먹스, 및 상기 제5 내부 클럭 신호에 응답하여 상기 제2 먹스의 출력 신호를 입력하여 저장하고, 저장된 신호를 상기 에러 판단 신호로 출력하는 에러 래치를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 테스트 보드를 구비하는 테스트 시스템은 제1 제어신호, 데이터 신호, 제2 제어신호 및 클럭 신호를 출력하는 테스트 장비, 및 상기 클럭 신호에 응답하여 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 입력하여 저장하고, 저장된 상기 제2 제어신호에 응답하여 저장된 상기 제1 제어신호, 및 상기 데이터 신호를 이용하여 해당하는 피시험 장치를 테스트하고, 상기 해당하는 피시험 장치의 정상 여부를 나타내는 에러 판단 신호를 저장하는 복수개의 테스트 모듈들을 구비하는 테스트 보드를 구비하고, 상기 복수개의 테스트 모듈들 각각은 저장된 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 후단의 테스트 모듈로 출력하고, 상기 복수개의 테스트 모듈들 전 체의 테스트 동작이 종료되면 상기 클럭 신호에 응답하여 전단의 테스트 모듈로부터 출력되는 상기 에러 판단 신호를 입력하여 저장하고, 상기 복수개의 테스트 모듈들 중 첫 번째 테스트 모듈은 상기 테스트 장비로부터 출력되는 상기 제1 제어신호, 상기 데이터 신호, 상기 제2 제어신호, 및 상기 클럭 신호를 입력받고, 상기 복수개의 테스트 모듈들 중 마지막 테스트 모듈은 상기 테스트 장비로 상기 에러 판단 신호를 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 테스트 시스템의 테스트 보드의 상기 복수개의 테스트 모듈들 각각은 상기 클럭 신호에 응답하여 내부 클럭 신호를 출력하는 클럭 발생부, 상기 내부 클럭 신호에 응답하여 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 입력하여 저장하고, 저장된 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 출력하는 래치부, 및 상기 제2 제어신호에 응답하여 상기 래치부로부터 출력된 상기 데이터 신호를 해당하는 피시험 장치로 출력하고, 상기 내부 클럭 신호 및 상기 제2 제어신호에 응답하여 상기 해당하는 피시험 장치로부터 출력된 데이터 신호와 상기 래치부로부터 출력된 상기 데이터 신호를 비교하여 상기 해당하는 피시험 장치를 테스트하고, 상기 에러 판단 신호를 저장하고 출력하는 에러 검출부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 테스트 시스템의 테스트 보드의 상기 테스트 모듈들 각각은 상기 에러 판단 신호에 응답하여 상기 해당하는 피시험 장치의 정상 여부를 표시하는 에러 표시부를 추가적으로 구비하는 것을 특징으로 한다.
따라서, 본 발명의 복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템은 상기 테스트 보드가 직렬로 연결된 복수개의 테스트 모듈을 구비함으로써 테스트 장비가 작은 수의 채널을 이용하여 한 번에 많은 수의 반도체 장치를 테스트하는 것을 가능하게 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 복수개의 테스트 모듈을 구비한 테스트 보드 및 이를 구비하는 테스트 시스템을 설명하면 다음과 같다.
도 1은 본 발명의 테스트 보드(200)를 구비하는 테스트 시스템의 실시예의 구성을 나타내는 것으로서, 테스트 시스템은 복수개의 피시험 장치들(100-1, 100-2, ..., 100-n), 테스트 보드(200), 및 테스트 장비(300)로 구성될 수 있으며, 본 발명의 테스트 보드(200)는 직렬로 연결된 복수개의 테스트 모듈들(200-1, 200-2, ..., 200-n)로 구성될 수 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
피시험 장치들(100-1, 100-2, ..., 100-n) 각각은 입력되는 제1 제어신호(con1)에 응답하여 동작한다. 예를 들면, 반도체 메모리 장치의 경우, 제1 제어신호(con1)는 리드/라이트 명령 및 어드레스 신호 등으로 구성될 수 있으며, 제1 제어신호(con1)에 응답하여 데이터(data)를 입력하여 저장하거나, 저장되어있는 데이터(data)를 출력한다. 반도체 메모리 장치가 아닌 다른 반도체 장치인 경우, 동작 결과에 따라 소정의 데이터(data)를 출력할 수 있다.
테스트 보드(200)는 복수개의 테스트 모듈들(200-1, 200-2, ..., 200-n)로 구성될 수 있으며, 복수개의 테스트 모듈들(200-1, 200-2, ..., 200-n) 각각은 입력되는 제2 제어신호(con2) 및 클럭 신호(clk)에 응답하여 제1 제어신호(con1) 또는 제1 제어신호(con1) 및 데이터 신호(data)를 피시험 장치(100-1, 100-2, ..., 100-n)로 출력하고, 제1 제어신호(con1), 제2 제어신호(con2), 데이터 신호(data), 및 에러 판단 신호(val)를 출력한다. 상기 복수개의 테스트 모듈들(200-1, 200-2, ..., 200-n) 각각은 개별적으로 동작 가능한 하나의 집적 회로(IC)로 만들어질 수 있다. 또한, 테스트 보드(200)가 구비하는 테스트 모듈들(200-1, 200-2, ..., 200-n)의 수는 한 번에 테스트하기를 원하는 피시험 장치의 수만큼 구비할 수 있다.
첫 번째 테스트 모듈(200-1)은 테스트 장비(300)로부터 출력되는 제1 제어신호(con1), 데이터 신호(data), 제2 데이터 신호(con2) 및 클럭 신호(clk)를 입력하고, 나머지 테스트 모듈들(200-2, ..., 200-n) 각각은 전단의 테스트 모듈로부터 출력되는 제1 제어신호(con1), 데이터 신호(data), 제2 데이터 신호(con2) 및 클럭 신호(clk)와 에러 판단 신호(val)를 입력하도록 구성될 수 있다. 첫 번째 테스트 모듈(200-1)은 전단의 테스트 모듈의 에러 판단 신호(val) 대신 논리 "0"(또는 논리 "1")에 대응하는 신호를 입력하도록 구성될 수 있다.
테스트 모듈들(200-1, 200-2, ..., 200-(n-1)) 각각은 제1 제어신호(con1), 데이터 신호(data), 제2 데이터 신호(con2), 클럭 신호(clk) 및 에러 판단 신호(val)를 다음단의 테스트 모듈로 출력하고, 마지막 테스트 모듈(200-n)은 에러 판단 신호(val)를 테스트 장비(300)로 출력하도록 구성될 수 있다.
도 1에서는 테스트 장비(300)로부터 출력되는 클럭 신호(clk)가 테스트 모듈(200-1)로 입력되고, 다시 순차적으로 테스트 모듈들(200-2, ..., 200-n)로 입력되는 경우를 예시하였으나, 클럭 신호(clk)는 하나의 신호 라인 또는 복수개의 신호 라인을 통하여 테스트 모들들(200-1, 200-2, ..., 200-n) 각각으로 직접 인가되도록 구성될 수도 있다.
테스트 장비(300)는 피시험 장치들(100-1, 100-2, ..., 100-n)을 제어하는 제1 제어신호(con1), 테스트 모듈들(200-1, 200-2, ..., 200-n)을 제어하는 제2 제어신호(con2), 피시험 장치들(100-1, 100-2, ..., 100-n)이 정상인지 여부를 판단하기 위한 데이터 신호(data), 및 클럭 신호(clk)를 테스트 보드(200)로 출력하고, 테스트 보드(200)로부터 출력된 에러 판단 신호(val)를 입력하여 피시험 장치들(100-1, 100-2, ..., 100-n) 각각의 정상 여부를 판단한다.
도 1에 나타낸 본 발명의 테스트 보드(200)를 구비하는 테스트 시스템의 동작을 설명하면 다음과 같다.
테스트 장비(300)는 하나의 피시험 장치를 테스트할 때와 동일하게 제1 제어신호(con1) 및 데이터 신호(data)를 출력하고, 테스트 모듈을 제어하기 위한 제2 제어신호(con2) 및 클럭 신호를 출력한다.
테스트 보드(200)의 테스트 모듈들(200-1, 200-2, ..., 200-n) 각각은 클럭 신호(clk)에 응답하여 먼저 상기 제1 제어신호(con1), 제2 제어신호(con2), 및 데이터 신호(data)를 저장한다. 다음으로, 클럭 신호(clk)에 응답하여 저장된 제1 제 어신호(con1)(및 데이터 신호(data))를 피시험 장치로 출력하고, 제1 제어신호(con1), 제2 제어신호(con2), 및 데이터 신호(data)를 다음단의 테스트 모듈로 출력한다. 다음으로, 제2 제어신호(con2)에 응답하여 피시험 장치로부터 출력된 데이터 신호(data)와 저장된 데이터 신호(data)를 비교하여 피시험 장치의 정상 여부를 판단하여 판단 결과를 표시하는 에러 판단 신호(val)를 발생하고 저장한다. 다음으로, 제2 제어신호(con2)에 응답하여 에러 판단 신호(val)를 출력한다.
즉, 본 발명의 테스트 보드(200)를 구비하는 테스트 시스템은 먼저 테스트 장비가 제1 제어신호(con1), 제2 제어신호(con2), 및 데이터 신호(data)를 테스트 보드(200)의 테스트 모듈(200-1)로 출력하면, 테스트 모듈(200-1)은 클럭신호(clk)에 응답하여 제1 제어신호(con1), 제2 제어신호(con2), 및 데이터 신호(data)를 저장한다.
다음으로, 테스트 모듈(200-1)은 클럭 신호(clk)에 응답하여 저장된 제1 제어신호(con1) 및 데이터 신호(data)를 피시험 장치(100-1)로 출력하고, 저장된 제2 제어신호(con2)에 응답하여 저장된 데이터 신호(data)와 피시험 장치(100-1)로부터 출력된 데이터 신호(data)를 이용하여 피시험 장치(100-1)의 정상 여부를 판단하고, 피시험 장치(100-1)의 정상 여부를 나타내는 유효성 신호(val)를 발생시켜 저장한다. 이와 동시에, 테스트 모듈(200-1)은 클럭 신호(clk)에 응답하여 저장된 제1 제어신호(con1), 제2 제어신호(con2), 및 데이터 신호(data)를 테스트 모듈(200-2)로 출력한다.
테스트 모듈들(200-2, ..., 200-n) 각각은 테스트 장비(300) 대신 전단의 테 스트 모듈로부터 제1 제어신호(con1), 데이터 신호(data), 제2 데이터 신호(con2) 및 클럭 신호(clk)를 입력받는 것을 제외하면 테스트 모듈(200-1)과 동일하게 동작한다.
전체 테스트 모듈들(200-1, 200-2, ..., 200-n) 각각이 피시험 장치들(100-1, 100-2, ..., 100-n) 각각에 대하여 테스트 동작을 전부 수행하면, 테스트 장비(300)는 테스트 모듈들(200-1, 200-2, ..., 200-n)이 에러 판단 신호(val)를 출력하도록 하는 제2 제어신호(con2)를 출력하고, 테스트 모듈들(200-1, 200-2, ..., 200-n) 각각은 상기 제2 제어신호(con2) 및 클럭 신호에 응답하여 유효성 신호(val)를 출력한다. 즉, 첫 번째 클럭에서 테스트 모듈(200-n)의 에러 판단 신호(val)가 테스트 장비(300)로 입력되고, 테스트 모듈(200-(n-1))의 에러 판단 신호(val)는 테스트 모듈(200-n)에 저장된다. 나머지 테스트 모듈들(200-1, 200-2, ..., 200-(n-2))의 에러 판단 신호들(val) 각각도 다음단의 테스트 모듈에 저장된다. 이와 같은 방식으로 테스트 모듈들(200-n, ..., 200-2, 200-1) 각각의 에러 판단 신호(val)가 테스트 장비(300)로 순차적으로 입력되며, 테스트 장비(300)는 순차적으로 입력되는 에러 판단 신호(val)를 이용하여 피시험 장치들(100-1, 100-2, ..., 100-n)의 정상 여부를 판단할 수 있다.
즉, 본 발명의 테스트 보드(200)는 복수개의 테스트 모듈들을 구비함으로써 테스트 장비가 한 번에 많은 수의 피시험 장치를 테스트할 수 있도록 한다. 또한, 사용자가 보다 많은 피시험 장치를 한 번에 테스트하고자 할 경우에, 테스트 모듈만 추가하면 된다. 이 경우, 추가적인 회로 변경 없이 추가되는 테스트 모듈을 직 렬로 연결만 하면 되므로, 사용자는 용이하게 테스트 모듈을 추가할 수 있다. 테스트 모듈이 추가되더라도 전체 테스트 시간은 테스트 모듈 당 1클럭 사이클에 해당하는 시간만큼만 증가된다.
도 2는 본 발명의 테스트 보드(200)의 테스트 모듈(200-k)의 실시예의 구성을 나타낸 것으로서, 테스트 보드(200)의 테스트 모듈(200-k)은 래치부(210), 클럭 발생부(220), 에러 검출부(230), 및 에러 표시부(240)를 구비하여 구성될 수 있으며, 테스트 모듈들(200-1, ..., 200-n) 각각은 도 2에 나타낸 테스트 모듈(200-k)과 동일한 구성을 가질 수 있다.
도 2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
래치부(210)는 클럭 발생부(220)로부터 출력된 내부 클럭 신호(clk_s)에 응답하여 입력되는 제1 제어신호(con1), 데이터 신호(data), 및 제2 제어신호(con2)를 저장하고, 저장된 제1 제어신호(con1), 데이터 신호(data), 및 제2 제어신호(con2)를 출력한다.
첫 번째 테스트 모듈(200-1)의 래치부(210)는 테스트 장비(300)로부터 출력된 제1 제어신호(con1), 데이터 신호(data), 및 제2 제어신호(con2)를 입력하여 저장하고, 나머지 테스트 모듈들(200-k)(k는 2, 3, ..., n) 각각은 전단의 테스트 모듈(200-(k-1))의 래치부(210)로부터 출력된 제1 제어신호(con1), 데이터 신호(data), 및 제2 제어신호(con2)를 입력하여 저장한다.
또한, 마지막 테스트 모듈(200-n)의 래치부(210)로부터 출력된 제1 제어신호(con1)는 테스트 모듈(200-n)과 연결된 피시험 장치(100-n)로 출력되고, 나머지 테스트 모듈들(200-k)(k는 1, 2, ..., (n-1)) 각각의 래치부(210)로부터 출력된 제1 제어신호(con1)는 테스트 모듈(200-k)과 연결된 피시험 장치(100-k) 및 다음단의 테스트 모듈(200-(k+1))의 래치부로 입력된다.
또한, 마지막 테스트 모듈(200-n)의 래치부(210)로부터 출력된 제2 제어신호(con2) 및 데이터 신호(data)는 에러 검출부(230)로 출력되고, 나머지 테스트 모듈들(200-k)(k는 1, 2, ..., (n-1)) 각각의 래치부(210)로부터 출려된 제2 제어신호(con2) 및 데이터 신호(data)는 에러 검출부(230) 및 다음단의 테스트 모듈(200-(k+1))의 래치부로 입력된다.
클럭 발생부(220)는 테스트 장비(300)로부터 입력되는 클럭 신호(clk)를 입력하여 내부 클럭 신호(clk_s)를 발생시켜 래치부(210) 및 에러 검출부(230)로 출력한다. 즉, 클럭 발생부(220)는 클럭 신호(clk)를 이용하여 필요한 타이밍에 상태가 천이되는 내부 클럭 신호들(clk_s)을 발생시켜 래치부(210)의 각 래치들 및 에러 검출부(230)의 래치로 출력한다. 예를 들면, 반도체 메모리 장치를 테스트하는 경우, 클럭 발생부(220)는 데이터 신호(data)를 입력하여 저장하고 출력하는 래치로 출력되는 내부 클럭 신호는 리드 동작과 라이트 동작시 서로 다른 타이밍에 상태가 천이되도록 출력할 수 있다. 이 경우, 클럭 발생부(220)는 클럭 신호(clk)이외에 제1 제어신호(con1) 및/또는 제2 제어신호(con2)를 추가적으로 입력하여 내부 클럭 신호들(clk_s)를 발생시키도록 구성될 수 있다.
또한, 클럭 발생부(220)는 클럭 신호(clk)를 다음단의 테스트 모듈(200-2)의 클럭 발생부로 출력한다. 상술한 바와 같이, 클럭 발생부(220)가 다음단의 테스트 모듈(200-2)의 클럭 발생부로 클럭 신호(clk)를 출력하지 않고, 테스트 장비(300)가 모든 테스트 모듈들(200-1, 200-2, ..., 200-n)의 클럭 발생부로 클럭 신호를 출력하도록 구성될 수도 있다.
에러 검출부(230)는 제2 제어신호(con2)에 응답하여 데이터 신호(data)를 테스트 모듈(200-k)과 연결된 피시험 장치(100-k)로 출력하거나, 피시험 장치(100-k)로부터 출력된 데이터 신호(data)와 래치부(210)로부터 출력된 데이터 신호(data)를 비교함으로써 피시험 장치(100-k)의 정상 여부를 판단하고, 판단 결과를 나타내는 에러 판단 신호(val)를 저장한다.
또한, 제2 제어신호(con2) 및 내부 클럭 신호(clk_s)에 응답하여 저장된 에러 판단 신호(val)를 다음단의 테스트 모듈(200-(k+1))의 에러 검출부로 출력하고, 전단의 테스트 모듈(200-(k-1))로부터 출력된 에러 판단 신호(val)를 입력하여 저장한다. 첫 번재 테스트 모듈(200-1)의 에러 검출부(230)로는 전단의 테스트 모듈로부터 출력된 에러 판단 신호 대신 논리 "0"(또는 논리"1")의 신호가 입력되도록 구성될 수 있으며, 마지막 테스트 모듈(200-n)의 에러 검출부(230)는 에러 판단 신호(val)를 테스트 장비(300)로 출력한다.
에러 표시부(240)는 에러 검출부(230)로부터 출력되는 에러 판단 신호(val)에 응답하여 테스트 모듈(200-k)과 연결된 피시험 장치(100-k)의 에러 여부를 표시한다. 예를 들면, 에러 표시부(240)는 에러 판단 신호(val)에 응답하여 온 오프되는 LED 등을 구비하여 구성될 수 있다.
상술한 바와 같이, 도 2에 나타낸 본 발명의 테스트 보드의 테스트 모듈들 각각은 하나의 집적 회로로 구현될 수 있으며, 각각이 개별적이고 독립적으로 동작 가능하다.
도 3은 도 2에 나타낸 본 발명의 테스트 보드(200)의 테스트 모듈(200-k)의 래치부(210)의 실시예의 구성을 나타내는 것으로서, 래치부(210)는 4개의 래치들(LAT1~LAT4)로 구성될 수 있다. 또한, 래치들(LAT1~LAT4) 각각의 수는 입력되는 신호의 수에 따라 하나 또는 복수개로 구성될 수 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
래치들(LAT1~LAT4) 각각은 클럭 발생부(220)로부터 출력된 내부 클럭 신호(clk_s1~clk_s4) 각각에 응답하여 입력되는 제1 제어신호(con1), 데이터 신호(data), 또는 제2 제어신호(con2)를 저장하고, 저장된 제1 제어신호(con1), 데이터 신호(data), 또는 제2 제어신호(con2)를 출력한다. 상술한 바와 같이 내부 클럭 신호들(clk_s1~clk_s4) 각각은 서로 다른 타이밍에 상태가 천이되도록 구성될 수 있다.
도 3에 나타낸 바와 같이, 제2 제어신호(con2)는 에러 검출부(230)가 입력되는 데이터 신호(data)를 피시험 장치로 출력할지 여부를 제어하는 데이터 경로 제어신호(DF), 에러 검출부(230)가 피시험 장치로부터 입력되는 데이터 신호(data)와 래치부(210)에 저장되어 있는 데이터 신호(data)를 비교하여 피시험 장치의 정상 여부를 판단하는 시점을 제어하는 비교 타이밍 신호(CT), 및 에러 검출부(230)가 전단의 테스트 모듈의 에러 판단 신호(val)를 입력하고, 저장된 에러 판단 신호(val)를 다음단의 테스트 모듈로 출력할지 여부를 제어하는 에러 출력 신호(ser) 로 구성될 수 있다. 또한, 제2 제어신호(con2) 중 에러 출력 신호(ser)는 래치를 거치지 않고 출력되도록 구성될 수 있다. 즉, 테스트 장비(300)로부터 출력된 에러 출력 신호(ser)가 모든 테스트 모듈의 에러 판단부(230)로 동시에 인가되도록 구성될 수 있다.
도 4는 도 2에 나타낸 본 발명의 테스트 보드(200)의 테스트 모듈(200-k)의 에러 검출부(230)의 실시예의 구성을 나타낸 것으로서, 에러 검출부(230)는 버퍼(buf), 비교부(231), 및 에러 판단 신호 저장부(232)를 구비하여 구성될 수 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
버퍼(buf)는 제2 제어신호들(con2) 중 데이터 경로 제어신호(DF)에 응답하여 래치부(210)로부터 입력되는 데이터 신호(data)를 피시험 장치로 출력한다.
비교부(231)는 래치부(210)로부터 입력되는 데이터 신호(data)와 피시험 장치로부터 입력되는 데이터 신호(data)를 비교하여 에러 여부를 판단하고, 제2 제어신호들(con2) 중 비교 타이밍 신호(CT)에 응답하여 상기 판단 결과를 출력한다. 비교부(231)는 래치부(210)로부터 입력되는 데이터 신호(data)와 피시험 장치로부터 입력되는 데이터 신호(data)를 입력하여 배타적 논리합 연산을 하는 XOR 게이트(XOR), 및 비교 타이밍 신호(CT)에 응답하여 상기 XOR 게이트(XOR)의 출력 신호 또는 논리 "0"에 해당하는 신호를 선택하여 출력하는 제1 먹스(MUX1)를 구비하여 구성될 수 있다.
에러 판단 신호 저장부(232)는 제2 제어신호(con2) 중 에러 출력 신호(ser) 에 응답하여 상기 비교부(231)의 출력 신호 또는 전단의 테스트 모듈의 에러 검출부(230)로부터 출력된 에러 판단 신호(val)를 선택하여 에러 판단 신호(val)로 저장하고, 클럭 발생부(220)로부터 출력된 내부 클럭 신호(clk_s5)에 응답하여 저장된 에러 판단 신호(val)를 출력한다. 에러 판단 신호 저장부(232)는 비교부(231)의 출력신호와 에러 판단 신호(val)를 입력하는 OR 게이트(OR), 제2 제어신호(con2) 중 에러 출력 신호(ser)에 응답하여 상기 OR 게이트(OR)의 출력신호 또는 전단의 테스트 모듈의 에러 판단 신호(val)를 선택하여 출력하는 제2 먹스(MUX2), 및 클럭 발생부(220)로부터 출력된 내부 클럭 신호(clk_s5)에 응답하여 상기 제2 먹스(MUX2)의 출력신호를 입력하여 에러 판단 신호(val)로 저장하고, 저장된 에러 판단 신호(val)를 출력하는 에러 래치(LAT5)를 구비하여 구성될 수 있다.
도 4에 나타낸 본 발명의 테스트 보드(200)의 테스트 모듈(200-k)의 에러 검출부(230)의 동작을 설명하면 다음과 같다.
반도체 메모리 장치를 테스트 하는 경우, 먼저 테스트 장비(300)는 반도체 메모리 장치가 라이트 동작을 수행하도록 하는 제1 제어신호(con1)를 출력하고, 상기 제1 제어신호(con1) 및 데이터 신호(data)는 클럭 신호(clk)에 응답하여 테스트 보드(200)의 테스트 모듈들(200-1, 200-2, ..., 200-n)로 순차적으로 입력되어 저장된다. 또한, 저장된 제1 제어신호(con1) 및 데이터 신호(data)는 클럭 신호에 응답하여 테스트 모듈(200-k)과 연결된 피시험 장치(100-k)로 입력된다. 이 때, 래치부(210)의 래치(LAT2)는 데이터 신호(data)를 저장하고, 저장된 데이터 신호(data)를 내부 클럭 신호(clk_s2)에 응답하여 출력하며, 에러 검출부(230)의 버퍼(buf)는 제2 제어신호(con2) 중 데이터 경로 제어신호(DF)에 응답하여 래치부(210)로부터 출력되는 데이터 신호(data)를 피시험 장치인 반도체 메모리 장치로 출력한다. 피시험 장치인 반도체 메모리 장치는 제1 제어신호(con1)에 응답하여 입력되는 데이터 신호(data)를 저장한다.
다음으로, 테스트 장비(300)는 피시험 장치인 반도체 메모리 장치가 리드 동작을 수행하도록 제1 제어신호(con1)를 출력하고, 출력된 제1 제어신호(con1)는 클럭 신호에 응답하여 테스트 보드(200)의 테스트 모듈들(200-1, 200-2, ..., 200-n) 각각으로 순차적으로 저장되고, 저장된 제1 제어신호(con1)는 반도체 메모리 장치로 출력된다. 피시험 장치인 반도체 메모리 장치는 제1 제어신호(con1)에 응답하여 저장된 데이터 신호(data)를 출력한다.
에러 검출부(230)의 비교부(231)는 래치부(210)로부터 출력되는 데이터 신호(data)와 피시험 장치인 반도체 메모리 장치로부터 출력된 데이터 신호(data)를 비교하여 반도체 메모리 장치의 정상 여부를 판단하고, 판단 결과를 비교 타이밍 신호(CT)에 응답하여 출력한다. 즉, XOR 게이트(XOR)는 래치부(210)로부터 출력되는 데이터 신호(data)와 반도체 메모리 장치로부터 출력된 데이터 신호(data)가 동일하면 반도체 메모리 장치가 정상이라고 판단하여 논리 "0"의 신호를 출력하고, 래치부(210)로부터 출력되는 데이터 신호(data)와 반도체 메모리 장치로부터 출력된 데이터 신호(data)가 서로 다르면 반도체 메모리 장치가 비정상이라고 판단하여 논리 "1"의 신호를 출력한다. 제1 먹스(MUX1)는 비교 타이밍 신호(CT)에 응답하여 적절한 시점, 즉, XOR 게이트(XOR)로 래치부(210)에 저장된 데이터 신호(data)와 반도체 메모리 장치로부터 리드된 데이터 신호(data)가 입력된 시점에서 상기 XOR 게이트(XOR)의 출력 신호를 선택하여 출력한다.
OR 게이트(OR)는 비교부(231)로부터 출력되는 신호와 에러 판단 신호(val)를 논리합 연산하여 출력한다. 또한, 제2 먹스(MUX2)는 에러 출력 신호(ser)에 응답하여 모든 피시험 장치에 대하여 테스트가 종료되기 전까지는 OR 게이트(OR)의 출력 신호를 선택하여 출력하고, 모든 피시험 장치에 대하여 테스트가 종료되면 전단의 테스트 모듈로부터 출력되는 에러 판단 신호(val)를 선택하여 출력한다.
즉, 피시험 장치에 대하여 여러 가지 동작을 순차적으로 테스트하는 경우에, 상기 여러 가지 동작중 하나의 동작에서 피시험 장치가 비정상이라고 판단되면 그 시점에서 비교부(231)는 피시험 장치가 비정상임을 나타내는 논리 "1"의 신호를 출력하고, 그 신호는 에러 래치(LAT5)에 저장된다. 따라서, 상기 테스트되는 여러 가지 동작 중 하나의 동작에서 피시험 장치가 비정상이라고 판단되면, 에러 래치(LAT5)에는 피시험 장치가 비정상임을 나타내는 논리 "1"의 에러 판단 신호(val)가 저장된다.
모든 피시험 장치에 대한 테스트가 종료되면, 제2 먹스(MUX2)는 전단의 테스트 모듈로부터 출력되는 에러 판단 신호(val)를 출력하고, 에러 래치(LAT5)는 내부 클럭 신호(clk_s5)에 응답하여 저장되어 있는 에러 판단 신호(val)를 출력하고, 제2 먹스(MUX2)로부터 출력된 전단의 테스트 모듈로부터 출력되는 에러 판단 신호(val)를 입력하여 저장한다. 따라서, 모든 피시험 장치에 대한 테스트가 종료되면, 테스트 모듈들(200-1, 200-2, ..., 200-n) 각각의 에러 검출부(230)에 저장된 에러 판단 신호(val) 각각은 순차적으로 다음단의 테스트 모듈의 에러 검출부(230)에 저장되고, 마지막 테스트 모듈(200-n)에 저장되어 있던 에러 판단 신호부터 첫 번째 테스트 모듈(200-1)에 저장되어 있던 에러 판단 신호까지 순차적으로 테스트 장비(300)로 입력된다.
상기에서는 반도체 메모리 장치를 테스트하는 경우를 예를 들어 설명하였지만, 본 발명의 테스트 보드 및 이를 구비하는 테스트 시스템은 일반적인 반도체 장치를 테스트하는 경우에도 적용이 가능하다.
따라서, 본 발명의 복수개의 테스트 모듈을 구비하는 테스트 보드 및 테스트 시스템은 복수개의 테스트 모듈을 구비하는 테스트 보드를 테스트 장비와 연결함으로써 테스트 장비가 하나의 피시험 장치를 테스트하는 것과 동일한 수의 채널을 이용하여 동일하게 동작하면서 동시에 많은 수의 피시험 장치를 테스트하는 것이 가능하다. 또한, 상기 복수개의 테스트 모듈들 각각은 개별적이고 독립적으로 동작 가능한 하나의 집적회로로 구현될 수 있다. 또한, 상기 테스트 모듈을 추가적으로 연결함으로써 동시에 테스트하는 피시험 장치의 수를 증가시킬 수 있다. 테스트 모듈을 추가할 경우, 테스트 보드의 회로 변경이 거의 없이 추가될 테스트 모듈을 직렬로 연결만 하면 되며, 테스트 모듈을 추가하여 동시에 테스트하는 피시험 장치의 수를 증가시킨다고 하더라도 전체 테스트 시간은 크게 증가하지 않는다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해 할 수 있을 것이다.
도 1은 본 발명의 테스트 보드를 구비하는 테스트 시스템의 실시예의 구성을 나타내는 것이다.
도 2는 본 발명의 테스트 보드의 테스트 모듈의 실시예의 구성을 나타내는 것이다.
도 3은 도 2에 나타낸 본 발명의 테스트 보드의 테스트 모듈의 래치부의 실시예의 구성을 나타내는 것이다.
도 4는 도 2에 나타낸 본 발명의 테스트 보드의 테스트 모듈의 에러 검출부의 실시예의 구성을 나타내는 것이다.

Claims (10)

  1. 클럭 신호에 응답하여 제1 제어신호, 데이터 신호, 및 제2 제어신호를 입력하여 저장하고, 저장된 상기 제2 제어신호에 응답하여 저장된 상기 제1 제어신호, 및 저장된 상기 데이터 신호를 이용하여 해당하는 피시험 장치를 테스트하고, 상기 해당하는 피시험 장치의 정상 여부를 나타내는 에러 판단 신호를 저장하는 복수개의 테스트 모듈들을 구비하고,
    상기 복수개의 테스트 모듈들 각각은 저장된 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 후단의 테스트 모듈로 출력하고, 상기 복수개의 테스트 모듈들 전체의 테스트 동작이 종료되면 상기 클럭 신호에 응답하여 전단의 테스트 모듈에 저장된 상기 에러 판단 신호를 입력하여 저장하고, 상기 복수개의 테스트 모듈들 중 마지막 테스트 모듈은 저장된 상기 에러 판단 신호를 출력하는 것을 특징으로 하는 테스트 보드.
  2. 제1항에 있어서, 상기 복수개의 테스트 모듈들 각각은
    상기 클럭 신호에 응답하여 내부 클럭 신호를 출력하는 클럭 발생부;
    상기 내부 클럭 신호에 응답하여 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 입력하여 저장하고, 저장된 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 출력하는 래치부; 및
    상기 제2 제어신호에 응답하여 상기 래치부로부터 출력된 상기 데이터 신호 를 해당하는 피시험 장치로 출력하고, 상기 내부 클럭 신호 및 상기 제2 제어신호에 응답하여 상기 해당하는 피시험 장치로부터 출력된 데이터 신호와 상기 래치부로부터 출력된 상기 데이터 신호를 비교하여 상기 해당하는 피시험 장치를 테스트하고, 상기 에러 판단 신호를 저장하고 출력하는 에러 검출부를 구비하는 것을 특징으로 하는 테스트 보드.
  3. 제2항에 있어서, 상기 테스트 모듈들 각각은
    상기 에러 판단 신호에 응답하여 상기 해당하는 피시험 장치의 정상 여부를 표시하는 에러 표시부를 추가적으로 구비하는 것을 특징으로 하는 테스트 보드.
  4. 제2항에 있어서, 상기 클럭 발생부는
    상기 클럭 신호에 응답하여 제1 내지 제4 내부 클럭 신호를 출력하고,
    상기 제2 제어신호는 데이터 경로 제어신호, 비교 타이밍 신호, 및 에러 출력 신호로 구성되고,
    상기 래치부는
    상기 제1 내부 클럭 신호에 응답하여 상기 제1 제어신호를 입력하여 저장하고, 저장된 상기 제1 제어신호를 상기 해당하는 피시험 장치 및 상기 후단의 테스트 모듈로 출력하는 제1 래치;
    상기 제2 내부 클럭 신호에 응답하여 상기 데이터 신호를 입력하여 저장하고, 저장된 상기 데이터 신호를 상기 에러 검출부 및 상기 후단의 테스트 모듈로 출력하는 제2 래치;
    상기 제3 내부 클럭 신호에 응답하여 상기 데이터 경로 제어신호를 입력하여 저장하고, 저장된 상기 데이터 경로 제어신호를 상기 에러 검출부 및 상기 후단의 테스트 모듈로 출력하는 제3 래치; 및
    상기 제4 내부 클럭 신호에 응답하여 상기 비교 타이밍 신호를 입력하여 저장하고, 저장된 상기 비교 타이밍 신호를 상기 에러 검출부 및 상기 후단의 테스트 모듈로 출력하는 제4 래치를 구비하고,
    상기 에러 출력 신호는 래치를 거치지 않고 상기 에러 검출부 및 상기 후단의 테스트 모듈로 인가되는 것을 특징으로 하는 테스트 보드.
  5. 제4항에 있어서, 상기 에러 검출부는
    상기 데이터 경로 제어 신호에 응답하여 상기 제2 래치로부터 출력된 데이터 신호를 상기 해당하는 피시험 장치로 출력하는 버퍼;
    상기 제2 래치로부터 출력된 데이터 신호와 상기 해당하는 피시험 장치로부터 출력된 데이터 신호를 비교하여 상기 해당하는 피시험 장치의 정상 여부를 판단하고, 상기 비교 타이밍 신호에 응답하여 상기 비교 결과를 출력하는 비교부; 및
    상기 에러 출력 신호에 응답하여 상기 비교부의 출력 신호 또는 전단의 상기 테스트 모듈의 에러 판단 신호를 입력하여 저장하고, 저장된 신호를 상기 에러 판단 신호로 출력하는 에러 저장부를 구비하는 것을 특징으로 하는 테스트 보드.
  6. 제5항에 있어서, 상기 비교부는
    상기 제2 래치로부터 출력된 데이터 신호와 상기 해당하는 피시험 장치로부터 출력된 데이터 신호를 입력하여 배타적 논리합 연산을 수행하는 배타적 논리합 게이트; 및
    상기 비교 타이밍 신호에 응답하여 상기 배타적 논리합 게이트와 논리"0"신호 중 하나의 신호를 선택하여 출력하는 제1 먹스를 구비하는 것을 특징으로 하는 테스트 보드.
  7. 제5항에 있어서, 상기 클럭 발생부는
    상기 클럭 신호에 응답하여 제5 내부 클럭 신호를 추가적으로 출력하고,
    에러 저장부는
    상기 비교부의 출력 신호와 상기 에러 판단 신호를 논리합 연산하여 출력하는 논리합 게이트;
    상기 에러 출력 신호에 응답하여 상기 논리합 게이트의 출력 신호와 상기 전단의 테스트 모듈로부터 출력되는 상기 에러 판단 신호 중 하나를 선택하여 출력하는 제2 먹스; 및
    상기 제5 내부 클럭 신호에 응답하여 상기 제2 먹스의 출력 신호를 입력하여 저장하고, 저장된 신호를 상기 에러 판단 신호로 출력하는 에러 래치를 구비하는 것을 특징으로 하는 테스트 보드.
  8. 제1 제어신호, 데이터 신호, 제2 제어신호 및 클럭 신호를 출력하는 테스트 장비; 및
    상기 클럭 신호에 응답하여 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 입력하여 저장하고, 저장된 상기 제2 제어신호에 응답하여 저장된 상기 제1 제어신호, 및 상기 데이터 신호를 이용하여 해당하는 피시험 장치를 테스트하고, 상기 해당하는 피시험 장치의 정상 여부를 나타내는 에러 판단 신호를 저장하는 복수개의 테스트 모듈들을 구비하는 테스트 보드를 구비하고,
    상기 복수개의 테스트 모듈들 각각은 저장된 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 후단의 테스트 모듈로 출력하고, 상기 복수개의 테스트 모듈들 전체의 테스트 동작이 종료되면 상기 클럭 신호에 응답하여 전단의 테스트 모듈로부터 출력되는 상기 에러 판단 신호를 입력하여 저장하고,
    상기 복수개의 테스트 모듈들 중 첫 번째 테스트 모듈은 상기 테스트 장비로부터 출력되는 상기 제1 제어신호, 상기 데이터 신호, 상기 제2 제어신호, 및 상기 클럭 신호를 입력받고, 상기 복수개의 테스트 모듈들 중 마지막 테스트 모듈은 상기 테스트 장비로 상기 에러 판단 신호를 출력하는 것을 특징으로 하는 테스트 시스템.
  9. 제8항에 있어서, 상기 복수개의 테스트 모듈들 각각은
    상기 클럭 신호에 응답하여 내부 클럭 신호를 출력하는 클럭 발생부;
    상기 내부 클럭 신호에 응답하여 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 입력하여 저장하고, 저장된 상기 제1 제어신호, 상기 데이터 신호, 및 상기 제2 제어신호를 출력하는 래치부; 및
    상기 제2 제어신호에 응답하여 상기 래치부로부터 출력된 상기 데이터 신호를 해당하는 피시험 장치로 출력하고, 상기 내부 클럭 신호 및 상기 제2 제어신호에 응답하여 상기 해당하는 피시험 장치로부터 출력된 데이터 신호와 상기 래치부로부터 출력된 상기 데이터 신호를 비교하여 상기 해당하는 피시험 장치를 테스트하고, 상기 에러 판단 신호를 저장하고 출력하는 에러 검출부를 구비하는 것을 특징으로 하는 테스트 시스템.
  10. 제9항에 있어서, 상기 테스트 모듈들 각각은
    상기 에러 판단 신호에 응답하여 상기 해당하는 피시험 장치의 정상 여부를 표시하는 에러 표시부를 추가적으로 구비하는 것을 특징으로 하는 테스트 시스템.
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