KR102420832B1 - 메모리 실장 테스트 장치 및 방법 - Google Patents

Abstract

본 발명은 메모리 실장 테스트 장치에 관한 것으로서, 하나 이상의 채널을 포함하고, 각 채널 별로 하나 이상의 메모리 모듈을 포함하고, 메모리 모듈에 실장된 복수의 메모리에 대해 일괄 테스트를 수행하는 마더 보드, 상기 마더 보드 내에 구비되어 엔지니어 컴퓨터로부터 공급된 데이터와, 파워 서플라이에 연결된 파워 디스트리뷰터로부터 공급된 전원을 상기 각 채널에 공급하는 백플레인, 각 메모리 모듈에 공급되는 데이터 경로를 연결하거나 차단하기 위한 데이터 게이트부, 각 메모리 모듈에 공급되는 파워 경로를 연결하거나 차단하기 위한 파워 게이트부, 상기 파워 서플라이로부터 상기 파워 디스트리뷰터에 공급되는 전력을 확인하여 에러를 감지하기 위한 에러 감지부 및 상기 에러 감지부에서 에러가 감지되면, 상기 데이터 게이트부와 상기 파워 게이트부의 동작을 제어하여, 에러가 발생한 채널 또는 메모리 모듈을 검색하는 에러 분석부를 포함한다. 본 발명에 의하면 신속하고 정확한 대처에 의해 장치 소손의 위험을 방지하고, 테스트 공정상 효율을 향상시킬 수 있는 효과가 있다.

Description

메모리 실장 테스트 장치 및 방법 {Apparatus and method for testing memory}

본 발명은 메모리를 실장하여 테스트하기 위한 메모리 실장 테스트 장치에 관한 것으로서, 보다 상세하게는 복수의 메모리 모듈을 동시에 테스트하는 메모리 실장 테스트 장치에서 전원공급 계통에 에러가 발생되었을 때 에러의 원인을 자동으로 분석 및 우회 처리하는 기술이다.

최근 컴퓨터 기술의 급속한 발달 및 보급에 따라 이에 연결되어 이용될 수 있는 메모리 부품 기술 역시 비약적으로 발전하고 있다. 반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구되고 있다. 빠른 속도로 동작하는 반도체 메모리 장치를 구현하는 방법은 보다 빠른 시스템 클록(clock)에 대응하여 동작할 수 있도록 하거나 동일 속도의 시스템 클록에 대응하여 더 많은 동작을 할 수 있도록 하는 것이다. 이러한 두 가지 방법은 서로 분리되어 독립적으로 발전시켜 반도체 메모리 장치에 적용되는 것이 아니라 서로 병립하여 채택되고 있으며, 이때마다 새로운 타입의 반도체 메모리 장치가 등장하고 있다.

현재는 시스템 클럭의 한 주기 동안 하나의 데이터를 주고 받는 반도체 메모리 장치(single data rate, SDR)에서 시스템 클럭의 한 주기 동안 두 개의 데이터를 주고 받는 반도체 메모리 장치(double data rate, DDR)까지 상용화되어 있다. 또한, 한 주기 동안 두 개의 데이터를 주고 받는 반도체 메모리 장치(double data rate, DDR)에서도 DDR, DDR2, 및 DDR3로 동작하는 속도가 계속 빨라지고 있다. 세계반도체표준협회(Joint Electron Device Engineering Council, JEDEC)에서 제시하는 DDR, DDR2, 및 DDR3의 성능 비교에 따르면, DDR 메모리 장치의 경우 200~400 Mbps, DDR2 메모리 장치는 400~800 Mbps, 그리고 DDR3 메모리 장치는 800~1600 Mbps의 데이터 전달 속도(Data Rate)를 가진다.

일반적으로 반도체 메모리는 하나의 칩(chip) 형태로 생산되며, 생산 후 제품의 출고 전에 반도체 메모리의 이상 유무를 확인하기 위한 테스트를 수행한다. 이와 같이 반도체 메모리를 테스트함으로써 대량으로 생산된 반도체 메모리의 불량품을 제거할 수 있다.

그런데, 반도체 메모리는 연구 개발 및 제조 공정 시의 경비 뿐 아니라 생산된 반도체 메모리의 테스트에도 시간 및 비용이 상당부분 작용하게 된다. 따라서 반도체 메모리의 테스트에 시간 및 비용 증가는 제조 원가에 많은 영향을 끼친다. 따라서 반도체 메모리를 생산하는 생산자는 반도체 메모리의 테스트에 소요되는 비용 및 시간을 절감하기 위해 다양한 방법을 사용하고 있다.

반도체 메모리의 테스트 시간 및 비용을 절감하기 위한 방법으로, 한 번에 하나의 반도체 메모리만 테스트하지 않고 한 번에 여러 개의 반도체 메모리를 테스트하는 방법이 있다. 예를 들어 하나의 반도체 메모리를 테스트하기 위해 20개의 입력 신호를 필요로 하는 경우 동시에 5개의 반도체 메모리를 테스트하기 위한 테스터 장비(이하 "테스터"라 함)는 100개의 신호를 출력할 수 있도록 구성되어야 한다. 이와 같이 한 번에 여러 개의 반도체 메모리를 테스트하도록 함으로써 반도체 메모리의 테스트 시간을 줄일 수 있게 된다.

메모리 모듈 중에서도 DDR3 모듈은 컴퓨터용 마더보드(Mother Board)를 이용하여 100% 실장 테스트(Test)를 거쳐야 하는데, 테스트 장비의 부피가 매우 크고, 모듈의 장착/탈착이 매뉴얼 테스트(Manual Test) 방식이라 시간이 많이 소요되고, 복잡하여 생산성 저하 및 원가 상승의 원인이 된다.

현재 DDR3 모듈을 실장하여 테스트하는 시간과 비용이 많이 소요되고 있으며, DDR3 모듈 실장 테스트를 위해 한 라인(Line)에 소요되는 파워 시스템(Power System)은 5K [Watts](10CH 기준)급 기준으로 약 40대의 제품을 필요로 하며, 전체 전력소모는 약 200K [Watts]로 엄청난 전력을 필요로 하기 때문에 초기 전기투입시의 피크전류 최소화와 함께 고 효율의 방식을 채택해야 한다. 즉, 생산성 향상 및 수요를 다양하게 가져 가기 위해 소형화, 자동화, 맞춤형 제작이 필요한 실정이다.

반도체 부품의 일종인 메모리 모듈을 테스트 할 때는 통상적으로 양산을 위해 각 모듈을 동시에 실장하여 테스트한다. 예를 들어 메모리 모듈 8개를 1채널로 묶고, 이 채널 8개를 그룹화하여 한꺼번에 전원과 데이터를 입력하고 동시에 실장 테스트를 진행하는 경우, 메모리 모듈의 전체 수량은 8 x 8 = 64개가 된다.

일반적으로 복수개의 메모리 모듈을 결합한 채널은 마더보드 상의 소켓에 삽입되고, 마더보드 상에 배치된 소켓은 백플레인(Backplane)에 회로적으로 연결된다. 백플레인은 집단화 된 각 채널에 전원과 데이터를 공급한다. 이때 전원은 파워 디스트리뷰터(Power Distributor)를 통해 백플레인에 공급되고 데이터는 엔지니어가 조작하는 운용 컴퓨터(Engineer PC, EPC)로부터 백플레인에 공급된다. 파워 디스트리뷰터는 파워 서플라이로부터 공급된 대전력을 채널별로 분배하는 역할을 한다.

그리고, 리드(Read)/라이트(Write) 명령 시퀀스에 따라 메모리에 공급되며, 이에 따라 모든 메모리들이 일괄적으로 데이터 읽기(R)/쓰기(W) 작업을 하게 된다. 따라서 파워 서플라이로부터 공급되는 총 전력 사용량은 준비(S)/읽기(R)/쓰기(W)의 시퀀스 명령에 따라 변화된다.

메모리 실장 테스트 중 전력 사용량의 비정상 증가 내지 비정상 감소는 소켓에 메모리 모듈이 비정상으로 삽입되었을 때 또는 메모리 모듈에 과부하 내지 데이터 저장(쓰기) 기능에 이상이 있을 때 등의 경우에 일어난다. 예를 들어, 소켓 삽입 상태에서 전원선의 단락이 일어나면 과전류가 발생되고, 이와 반대로 접촉 불량이 일어나면 전력사용량이 감소하게 되는 것이다.

데이터 R/W의 경우에도 회로의 접촉 불량이나 메모리 모듈 칩 내의 동작 불량으로 당해 메모리 모듈의 전력사용량이 변화될 수 있다. 예를 들어 메모리 모듈 내의 회로 불안정으로 어느 하나의 메모리 모듈이 단위 데이터의 저장에 필요한 전력보다 더 많이 소모할 수도 있고, 나아가서 데이터의 저장(쓰기) 기능 불량으로 전력사용량이 더 적어질 수도 있다.

이러한 현상은 궁극적으로 파워 서플라이로부터 공급되는 총 전력 사용량과 직접 연관되므로 종래에는 이러한 전력사용량이 정상 범위보다 벗어나면 알람 등을 발생시켜서 운용자에게 알리는 에러 감지 기법이 사용되었다.

그러나, 전술한 예시의 경우, 종래 에러 감지 기술은 64개 메모리 모듈 전체의 전력 사용량에 대한 이상 유무를 감지하는 정도의 기능으로만 제공되었다. 따라서, 에러가 발생되면 운용자는 메모리 모듈 64개 전체에 대해 개별적으로 계기 측정 내지 육안 점검을 해야 했고, 이는 결국 메모리 실장 테스트 전체가 중단되어 테스트 공정이 지연되는 문제를 초래하였다. 또한 종래에는 데이터의 준비(S)/읽기(R)/쓰기(W)와 관련된 변화, 즉 메모리 회로 내의 동작 전류 변화에 관한 에러 감지는 고려되지 않았으므로 정밀한 에러 감지가 불가능하다는 단점이 있다.

대한민국 공개특허 10-2016-0148350

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 복수의 메모리를 실장하여 일괄 테스트하는 메모리 실장 테스트 장치에서, 에러 감지 시 각 메모리 모듈 별로 데이터와 전원 공급 경로를 이용하여 에러의 원인을 분석하고, 분석된 결과에 따라 에러가 발생된 메모리 모듈만을 선별해서 제외하고, 나머지 모듈들은 정상 공정을 진행하도록 제어하는 우회로 제어 기술을 제공하는데 그 목적이 있다.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

이와 같은 목적을 달성하기 위한 본 발명은 메모리 실장 테스트 장치에 관한 것으로서, 하나 이상의 채널을 포함하고, 각 채널 별로 하나 이상의 메모리 모듈을 포함하고, 메모리 모듈에 실장된 복수의 메모리에 대해 일괄 테스트를 수행하는 마더 보드, 상기 마더 보드 내에 구비되어 엔지니어 컴퓨터로부터 공급된 데이터와, 파워 서플라이에 연결된 파워 디스트리뷰터로부터 공급된 전원을 상기 각 채널에 공급하는 백플레인, 각 메모리 모듈에 공급되는 데이터 경로를 연결하거나 차단하기 위한 데이터 게이트부, 각 메모리 모듈에 공급되는 파워 경로를 연결하거나 차단하기 위한 파워 게이트부, 상기 파워 서플라이로부터 상기 파워 디스트리뷰터에 공급되는 전력을 확인하여 에러를 감지하기 위한 에러 감지부 및 상기 에러 감지부에서 에러가 감지되면, 상기 데이터 게이트부와 상기 파워 게이트부의 동작을 제어하여, 에러가 발생한 채널 또는 메모리 모듈을 검색하는 에러 분석부를 포함한다.

상기 에러 분석부는, 1차적으로 전체 데이터 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색하고, 에러가 발생한 채널 또는 메모리 모듈이 없으면, 2차적으로 전체 파워 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색할 수 있다.

에러가 발생한 채널 또는 메모리 모듈에 대한 데이터 게이트와 파워 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성하도록 하는 후처리부를 더 포함할 수 있다.

상기 에러 감지부는 상기 파워 서플라이로부터 상기 파워 디스트리뷰터에 공급되는 전력을 감지하고, 감지된 전력이 설정된 기준치를 초과하거나 미달하면 에러가 발생한 것으로 판단할 수 있다.

상기 기준치는 전체 메모리 실장 수에 따라 변경되어 설정될 수 있다.

또는, 상기 기준치는 실장된 메모리에 대한 준비, 읽기, 쓰기 동작 중 적어도 둘 이상의 동작 명령에 따라 변경되어 설정될 수 있다.

본 발명의 메모리 실장 테스트 장치에서의 테스트 방법에서, 에러가 감지되면, 전체 데이터 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색하는 1차 분석 단계, 상기 1차 분석 단계에서 에러가 발생한 채널 또는 메모리 모듈을 찾으면, 에러가 발생한 채널 또는 메모리 모듈에 대한 데이터 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성하는 단계, 상기 1차 분석 단계에서 에러가 발생한 채널 또는 메모리 모듈이 없으면, 전체 파워 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색하는 2차 분석 단계 및 상기 2차 분석 단계에서 에러가 발생한 채널 또는 메모리 모듈을 찾으면, 에러가 발생한 채널 또는 메모리 모듈에 대한 파워 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성하는 단계를 포함한다.

본 발명에 의하면 메모리 실장 테스트 장치에서 에러 감지와 동시에 에러의 원인 개소까지 파악하여 자동적인 후속 우회 조치를 취함으로써, 신속하고 정확한 대처에 의해 장치 소손의 위험을 방지하고, 테스트 공정상 효율을 향상시킬 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 메모리 실장 테스트 장치의 구성을 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 실장 테스트 장치에서의 테스트 방법을 보여주는 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 ID 부여 방식을 예시한 도표이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 실장 테스트 장치에서의 테스트 방법을 보여주는 흐름도이다.

본 명세서에서 개시된 실시 예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 개시에서 제안하고자 하는 실시 예는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 당해 기술분야에서 통상의 지식을 가진 자에게 실시 예들의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.

본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 개시된 실시 예에 대해 구체적으로 설명하기로 한다.

본 명세서에서 사용되는 용어는 개시된 실시 예들의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 관련 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 명세서의 상세한 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 명세서의 전반에 걸친 내용을 토대로 정의되어야 한다.

본 명세서에서의 단수의 표현은 문맥상 명백하게 단수인 것으로 특정하지 않는 한, 복수의 표현을 포함한다.

명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에서 사용되는 "부"라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, "부"는 어떤 역할들을 수행한다. 그렇지만 "부"는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. "부"는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 "부"는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 "부"들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 "부"들로 결합되거나 추가적인 구성요소들과 "부"들로 더 분리될 수 있다.

또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 1은 본 발명의 일 실시예에 따른 메모리 실장 테스트 장치의 구성을 나타낸 블록도이다.

도 1을 참조하면, 본 발명의 메모리 실장 테스트 장치는 마더 보드(10), 백플레인(Backplane)(20), 데이터 게이트부(110), 파워 게이트부(120), 에러 감지부(130), 에러 분석부(140), 후처리부(150), 제어부(160)를 포함한다.

마더 보드(10)는 하나 이상의 채널을 포함하고, 각 채널 별로 하나 이상의 메모리 모듈을 포함하고, 메모리 모듈에 실장된 복수의 메모리에 대해 일괄 테스트를 수행한다.

본 발명에서 마더 보드(10)는 하나 이상의 복수개 메모리 모듈을 결합한 채널과, 복수개의 채널을 수용하도록 소켓이 장착되어 있다. 예를 들어, 마더 보드(130)의 모듈 소켓은 RDIMM(Registered Dual In-line Memory Module) 인터페이스를 지원할 수 있다.

백플레인(20)은 마더 보드(10) 내에 구비되어 엔지니어 컴퓨터(Engineer PC, EPC)(40)로부터 공급된 데이터와, 파워 서플라이(50)에 연결된 파워 디스트리뷰터(Power Distributor)(30)로부터 공급된 전원을 각 채널에 공급한다.

백플레인(20)은 엔지니어 컴퓨터(EPC)(40)로부터 데이터를 받아서 메모리 모듈(60)로 공급하는 데이터 공급 경로를 구성하고, 파워 디스트리뷰터(30)를 내장하여 파워 서플라이(50)로부터 공급받은 전력을 각 메모리 모듈 내지 채널로 분산하여 공급하는 전원공급 경로를 구성한다.

파워 디스트리뷰터(30)는 전원을 공급하는 파워 서플라이(Power supply)(50)와 백플레인(20) 사이에 위치하며, 파워 서플라이(50)에서 공급되는 전원을 분배하여 백플레인(20)에 제공하는 역할을 한다.

본 발명에서는 백플레인(20)과 파워 디스트리뷰터(30)를 일체화한 실시예를 제안함으로써, 라인 임피던스(Line Impedence) 저항값이 낮아져 각 신호체계의 데이터 프로토콜(data protocol)이 신속하고 정확해진다. 이에 따라, 본 발명에서는 메모리 모듈 테스트 장비의 소형화가 가능하고, 에너지가 절약되며, 피크전류를 최소화할 수 있다.

엔지니어 컴퓨터(40)는 메모리 실장 테스트 장치를 관리하는 엔지니어가 사용하는 컴퓨터로서, 엔지니어로부터 입력받은 데이터를 백플레인(20)에 전달한다.

데이터 게이트부(110)는 각 메모리 모듈(60)에 공급되는 데이터 경로를 연결하거나 차단하는 역할을 한다.

파워 게이트부(120)는 각 메모리 모듈(60)에 공급되는 파워 경로를 연결하거나 차단하는 역할을 한다.

도 1에서 메모리 모듈은 n개가 예시되어 있고(1~n), 이에 따라 데이터 게이트부(110)와 파워 게이트부(120)도 n개가 구비되어 있다(1~n).

에러 감지부(130)는 파워 서플라이(50)로부터 파워 디스트리뷰터(30)에 공급되는 전력을 확인하여 에러를 감지하는 역할을 한다.

에러 분석부(140)는 에러 감지부(130)에서 에러가 감지되면, 데이터 게이트부(110)와 파워 게이트부(120)의 동작을 제어하여, 에러가 발생한 채널 또는 메모리 모듈을 검색한다. 즉, 에러 분석부(140)는 데이터 게이트부 또는 파워 게이트부의 차단 제어를 실시하면서 에러 감지부(130)의 감지 값 변화를 연동하여 분석하는 방식으로 에러가 발생된 채널 또는 메모리 모듈을 검색하고 제어할 수 있다.

에러 분석부(140)는 1차적으로 전체 데이터 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색한다.

그리고, 에러 분석부(140)는 에러가 발생한 채널 또는 메모리 모듈이 없으면, 2차적으로 전체 파워 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색한다.

후처리부(150)는 에러가 발생한 채널 또는 메모리 모듈에 대한 데이터 게이트와 파워 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성하도록 한다.

본 발명의 일 실시예에서 에러 감지부(130)는 파워 서플라이(50)로부터 파워 디스트리뷰터(30)에 공급되는 전력을 감지하고, 감지된 전력이 설정된 기준치를 초과하거나 미달하면 에러가 발생한 것으로 판단할 수 있다.

이때, 기준치는 전체 메모리 실장 수에 따라 변경되어 설정되거나 또는 실장된 메모리에 대한 준비, 읽기, 쓰기 동작 중 적어도 둘 이상의 동작 명령에 따라 변경되어 설정될 수 있다.

즉, 기준치는 전체 메모리 실장 수에 따라 자동으로 변경되도록 구성하거나, 준비(S)/읽기(R)/쓰기(W) 중 적어도 둘 이상의 동작 명령에 따라 자동으로 변경 설정되도록 구성될 수 있다.

본 발명의 일 실시예에서 에러 분석부(140)는 에러 발생 정보 및 에러 분석 결과정보를 디스플레이 장치(미도시)에 디스플레이할 수 있으며, 로그 데이터로 저장할 수 있다.

에러 감지부(130)는 파워 서플라이(50)로부터 공급되는 전력을 통할하여 감지하나, 이에 한정되지 않고 각 파워 디스트리뷰터 별로 분산하여 감지할 수도 있다. 그리고, 에러 감지부(130)는 감지 결과로서 설정된 전력사용량을 초과하거나 미달될 때 경보를 발생시킬 수 있다. 이때 경보는 메시지 내지 음향으로 표출될 수 있고, 원격으로 발생될 수도 있다.

데이터 게이트부(110)는 데이터 경로를 차단하거나 연결하는 구성요소이다. 하드웨어적으로는 릴레이, 바이러트럴 스위치, TR, FET, 옵토 TR 등의 양방향 전자 스위치로 구성되고, 소프트웨어적으로 연결하거나 차단하는 구성으로 구현될 수 있다. 이때, 스위치는 데이터의 읽기 쓰기만을 감안하면 단방향으로 연결되어도 무방하다.

파워 게이트부(120)는 파워 경로를 차단하거나 연결하는 구성요소이다. 일반적으로 메모리 모듈(60)에는 직류 전원이 공급되므로 파워 게이트부(120)는 TR, FET, GTR, SCR 등의 단방향 게이트 제어 소자로 구성될 수 있다.

에러 분석부(140)와 후처리부(150)는 데이터 게이트부(110) 및 파워 게이트부(120)를 제어하기 위한 구성요소로서, 주로 FET 등 3단자 소자의 게이트 입력을 차단 제어하여 경로를 차단 및 연결하는 역할을 한다.

본 발명의 일 실시예에서 차단 제어를 효과적으로 하기 위해 각각의 메모리 모듈 내지 채널에 ID를 부여하는 것이 바람직하다.

제어부(160)는 마더보드, 채널 및 메모리 모듈에 ID를 설정하거나 삭제하는 역할을 한다.

도 2는 본 발명의 일 실시예에 따른 메모리 실장 테스트 장치에서의 테스트 방법을 보여주는 흐름도이다.

도 2를 참조하면, 메모리 실장 테스트 장치에서의 테스트 방법에서, 에러가 감지되면(S201), 전체 데이터 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색하는 1차 분석 단계를 수행한다(S203~S207).

그리고, 1차 분석 단계에서 에러가 발생한 채널 또는 메모리 모듈을 찾으면, 에러가 발생한 채널 또는 메모리 모듈에 대한 데이터 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성한다(S209).

1차 분석 단계에서 에러가 발생한 채널 또는 메모리 모듈이 없으면(S207), 전체 파워 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색하는 2차 분석 단계를 수행한다(S211~S215).

그리고, 2차 분석 단계에서 에러가 발생한 채널 또는 메모리 모듈을 찾으면, 에러가 발생한 채널 또는 메모리 모듈에 대한 파워 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성한다(S217).

도 3은 본 발명의 일 실시예에 따른 ID 부여 방식을 예시한 도표이다.

도 3의 실시예에서 8개의 채널이 있고, 각 채널에는 8개의 메모리 모듈이 있는 것으로 가정하자.

도 3에서 보는 바와 같이, 마더 보드, 채널 및 메모리 모듈은 단계적, 계층적으로 ID가 부여될 수 있다.

예를 들어, 마더 보드는 A, B, C..와 같이 ID가 부여될 수 있다.

그리고, 채널은 Aa, Ab, Ac,..., Ba, Bb, Bc...와 같은 방식으로 ID가 부여될 수 있다.

그리고, 메모리 모듈은 Aa1, Aa2, Aa3, Aa4, Aa5, Aa6, Aa7, Aa8, Ab1, Ab2...와 같은 방식으로 ID가 부여될 수 있다.

그래서, A 마더 보드의 경우, 총 8*8=64 개의 메모리 모듈에 ID가 부여될 수 있다.

따라서, 본 발명에서 에러 분석부(140)는 에러가 발생한 채널 또는 메모리 모듈의 ID를 확인하여, 보다 신속하게 해당 채널 또는 메모리 모듈의 데이터 게이트와 파워 게이트를 차단 제어할 수 있다.

예를 들어, 에러 분석부(140)는 A 마더 보드의 테스트 중, 에러 감지부(140)에서 에러를 감지하면, Aa~Ah의 8개 채널에 대해 데이터 게이트부를 순차적으로 차단 제어하면서 에러 감지부(140)의 감지값 변화를 확인한다. 그리고, Ab 채널에서 에러가 발생한 것을 확인하면, Ab 채널의 Ab1~Ab8의 메모리 모듈에 대해 데이터 게이트부를 순차적으로 차단 제어하면서 에러 감지부(140)의 감지값 변화를 확인한다. 그 결과, Ab3 ID를 갖는 메모리 모듈에서 에러가 발생한 것을 발견할 수 있다.

제어부(160)는 메모리 모듈의 총 수량을 플러그인의 원리로 파악하여 ID를 할당 내지 변경하거나 전체 마더 보드 상에 배열된 ID로 고정적인 ID 할당을 할 수 있다.

본 발명의 에러 감지부(130)는 하나로 통합되어 있지만, 각각의 개별적인 ID로 데이터 및 파워를 제어함에 따라 변화값을 인지할 수 있으므로, 특히 간접적 검사 방식인 저전력의 데이터 제어만으로 미세한 분석이 가능한 장점이 있다.

또한 본 발명에서 에러가 없을 때의 데이터 공급은 일괄 제어로서 1 : n의 방식으로 전달하고, 에러가 발생되었을 때의 차단 제어 시에는 1 : 1의 통신으로 각각 개별적으로 데이터를 전송하거나 차단 제어토록 구현할 수 있다.

본 발명에서 에러 감지부(130)는 감지된 파워가 설정된 기준치를 미달하거나 초과할 때 에러를 감지하고 알람을 발생시킨다.

예를 들어, 에러 분석부(140)는 전류 소모량 초과로 알람이 발생될 때 데이터 게이트를 순차적으로 오프(off) 하면서, 에러 감지부(130)의 에러감지 결과를 관찰하면 전체적인 전류에서 차이가 발생되는 것을 확인할 수 있다. 이것은 전류를 소모하는 원인이 데이터를 쓰는 과정에 있기 때문이다.

만약 어느 하나의 메모리 모듈에서 데이터 저장 시에 과부하가 일어나면 이러한 순차적인 차단 제어에 의해 당해 불량 개소를 파악할 수 있게 된다. 따라서 후처리부(150)는 에러 감지의 원인이 된 데이터 게이트를 차단하고 나머지 공정을 이어서 진행할 수 있도록 한다. 그리고, 차단된 메모리 모듈은 인력으로 검사 후 별도로 처리할 수 있다.

만약, 데이터 게이트를 전부 차단 제어하였으나, 에러 원인이 해소되지 않는다면 그 다음의 후속단계로서 에러 분석부(140)는 파워 게이트를 차단 제어하게 된다. 이 차단 제어는 에러의 원인인 전원 경로를 직접 차단 제어하는 것이므로 이를 통해 장애 개소를 발견할 수 있으며, 후처리부(150)는 발견된 장애 개소를 배제하고 나머지 메모리 모듈만을 진행하는 방법으로 우회로를 형성할 수 있다.

여기서 에러 감지부(130)에서 에러 감지의 기준이 되는 기준치는 몇 개의 메모리 모듈을 실장 했는지에 따라 변경될 수 있다. 한편, 준비, 읽기, 쓰기의 시퀀스 마다 가중치를 주어 감지 기준을 달리할 경우, 비록 하나의 총괄적 전력사용량 감지 수단이라 하더라도 정밀한 에러 분석이 가능하게 된다.

이처럼 본 발명에는 부하 변경 및 공정 변경에 자동 적응하는 에러 감지 기준치 변경 기능을 포함할 수 있다.

예를 들어, 데이터 게이트부(110)를 통해서 데이터 처리에 관련된 과다한 소모 전력이 발생하는 메모리를 찾아낼 수 있으며, 파워 게이트부(120)를 통해서 소켓 등의 쇼트 내지 접촉불량 등을 찾아낼 수 있다.

메모리 실장 테스터 상에서의 에러 분석부(140)의 분석은 일련의 시계열적 단계인 방법적 프로세스를 포함할 수 있다.

본 발명의 일 실시예에서 메모리 실장 테스트 장치는 단계별 테스트 방식으로 메모리 실장 테스트를 진행할 수 있다.

즉, 메모리 실장 테스트 장치는 각 마더 보드에 대해 순차적으로 제1 단계 테스트를 진행한다. 이때, 어느 마더 보드에서 에러가 발생하면, 에러가 발생한 마더 보드를 제외하고, 나머지 마더 보드에 대해 순차적으로 테스트를 진행한다. 예를 들어, 메모리 실장 테스트 장치는 A 마더 보드, B 마더 보드, C 마더 보드, D 마더 보드, E 마더 보드, F 마더 보드,... 의 순으로 제1 단계 테스트를 진행할 수 있다.

그리고, 제1 단계 테스트에서 에러가 발생한 마더 보드의 각 채널에 대해 순차적으로 제2 단계 테스트를 진행한다. 이때 에러가 발생한 채널을 제외하고, 나머지 채널에 대해 순차적으로 테스트를 진행한다. 예를 들어, B 마더 보드에서 에러가 발생한 경우, B 마더 보드의 8개 채널(Ba, Bb, Bc, Bd, Be, Bf, Bg, Bh)에 대해 순차적으로 제2 단계 테스트를 진행할 수 있다.

그리고, 제2 단계 테스트에서 에러가 발생한 채널의 각 메모리 모듈에 대해 순차적으로 제3 단계 테스트를 진행한다. 예를 들어, Bd 채널에서 에러가 발생한 경우, Bd 채널의 8개 메모리 모듈(Bd1, Bd2, Bd3, Bd4, Bd5, Bd6, Bd7, Bd8)에 대해 순차적으로 제3 단계 테스트를 진행할 수 있다.

이렇게 함으로써, 본 발명의 메모리 실장 테스트 장치에서는 테스트 도중 에러가 발생하여도 중단없이 계속 테스트를 진행할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 메모리 실장 테스트 장치에서의 테스트 방법을 보여주는 흐름도이다.

도 4를 참조하면, 메모리 실장 테스트 장치는 각 마더 보드에 대해 순차적으로 제1 단계 테스트를 진행한다(S401).

그리고, 어느 마더 보드에서 에러가 발생하면(S403), 에러가 발생한 마더 보드를 제외하고, 나머지 마더 보드에 대해 순차적으로 테스트를 진행한다(S405, S407).

그리고, 제1 단계 테스트에서 에러가 발생한 마더 보드의 각 채널에 대해 순차적으로 제2 단계 테스트를 진행한다(S409).

그리고, 에러가 발생한 채널을 제외하고, 나머지 채널에 대해 순차적으로 테스트를 진행한다(S411, S413, S415).

그리고, 제2 단계 테스트에서 에러가 발생한 채널의 각 메모리 모듈에 대해 순차적으로 제3 단계 테스트를 진행한다(S417).

이상 본 발명을 몇 가지 바람직한 실시 예를 사용하여 설명하였으나, 이들 실시 예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.

10 마더 보드 20 백플레인
30 파워 디스트리뷰터 40 EPC
50 파워 서플라이 60 메모리 모듈
110 데이터 게이트 120 파워 게이트
130 에러 감지부 140 에러 분석부
150 후처리부 160 제어부

Claims (7)

1. 하나 이상의 채널을 포함하고, 각 채널 별로 하나 이상의 메모리 모듈을 포함하고, 메모리 모듈에 실장된 복수의 메모리에 대해 일괄 테스트를 수행하는 마더 보드;
   상기 마더 보드 내에 구비되어 엔지니어 컴퓨터로부터 공급된 데이터와, 파워 서플라이에 연결된 파워 디스트리뷰터로부터 공급된 전원을 상기 각 채널에 공급하는 백플레인;
   각 메모리 모듈에 공급되는 데이터 경로를 연결하거나 차단하기 위한 데이터 게이트부;
   각 메모리 모듈에 공급되는 파워 경로를 연결하거나 차단하기 위한 파워 게이트부;
   상기 파워 서플라이로부터 상기 파워 디스트리뷰터에 공급되는 전력을 확인하여 에러를 감지하기 위한 에러 감지부;
   상기 에러 감지부에서 에러가 감지되면, 상기 데이터 게이트부와 상기 파워 게이트부의 동작을 제어하여, 에러가 발생한 채널 또는 메모리 모듈을 검색하는 에러 분석부; 및
   에러가 발생한 채널 또는 메모리 모듈에 대한 데이터 게이트와 파워 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성하는 후처리부를 포함하되,
   상기 에러 분석부가 1차적으로 전체 데이터 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색하여 에러가 발생한 채널 또는 메모리 모듈을 찾으면 상기 후처리부가 상기 에러가 발생한 채널 또는 메모리 모듈에 대한 데이터 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성하며,
   상기 1차적 검색에서 에러가 발생한 채널 또는 메모리 모듈이 없으면,
   상기 에러 분석부가 2차적으로 전체 파워 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색하여 에러가 발생한 채널 또는 메모리 모듈을 찾으면 상기 후처리부가 상기 에러가 발생한 채널 또는 메모리 모듈에 대한 파워 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성하는 것을 특징으로 하는 메모리 실장 테스트 장치.
   
2. 삭제
3. 삭제
4. 청구항 1에 있어서,
   상기 에러 감지부는 상기 파워 서플라이로부터 상기 파워 디스트리뷰터에 공급되는 전력을 감지하고, 감지된 전력이 설정된 기준치를 초과하거나 미달하면 에러가 발생한 것으로 판단하는 것을 특징으로 하는 메모리 실장 테스트 장치.
   
5. 청구항 4에 있어서,
   상기 기준치는 전체 메모리 실장 수에 따라 변경되어 설정되는 것을 특징으로 하는 메모리 실장 테스트 장치.
   
6. 청구항 4에 있어서,
   상기 기준치는 실장된 메모리에 대한 준비, 읽기, 쓰기 동작 중 적어도 둘 이상의 동작 명령에 따라 변경되어 설정되는 것을 특징으로 하는 메모리 실장 테스트 장치.
   
7. 하나 이상의 채널을 포함하고, 각 채널 별로 하나 이상의 메모리 모듈을 포함하고, 메모리 모듈에 실장된 복수의 메모리에 대해 일괄 테스트를 수행하는 마더 보드, 상기 마더 보드 내에 구비되어 엔지니어 컴퓨터로부터 공급된 데이터와, 파워 서플라이에 연결된 파워 디스트리뷰터로부터 공급된 전원을 상기 각 채널에 공급하는 백플레인, 각 메모리 모듈에 공급되는 데이터 경로를 연결하거나 차단하기 위한 데이터 게이트부 및 각 메모리 모듈에 공급되는 파워 경로를 연결하거나 차단하기 위한 파워 게이트부를 포함하는 메모리 실장 테스트 장치에서의 테스트 방법에서,
   에러가 감지되면, 전체 데이터 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색하는 1차 분석 단계;
   상기 1차 분석 단계에서 에러가 발생한 채널 또는 메모리 모듈을 찾으면, 에러가 발생한 채널 또는 메모리 모듈에 대한 데이터 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성하는 단계;
   상기 1차 분석 단계에서 에러가 발생한 채널 또는 메모리 모듈이 없으면, 전체 파워 게이트부의 연결 또는 차단 동작을 순차적으로 제어하면서 에러 해소 여부를 확인하는 방식으로 에러가 발생한 채널 또는 메모리 모듈을 검색하는 2차 분석 단계; 및
   상기 2차 분석 단계에서 에러가 발생한 채널 또는 메모리 모듈을 찾으면, 에러가 발생한 채널 또는 메모리 모듈에 대한 파워 게이트를 차단하고, 그 외 다른 채널 또는 메모리 모듈에 대한 테스트를 계속 진행할 수 있도록 장애 우회로를 구성하는 단계
   를 포함하는 메모리 실장 테스트 장치에서의 테스트 방법.
   

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