KR101215945B1 - Ｓｐｄｓ 및 이를 포함하는 메모리 모듈 실장 테스트 장치 - Google Patents

Ｓｐｄｓ 및 이를 포함하는 메모리 모듈 실장 테스트 장치 Download PDF

Info

Publication number
KR101215945B1
KR101215945B1 KR1020120082632A KR20120082632A KR101215945B1 KR 101215945 B1 KR101215945 B1 KR 101215945B1 KR 1020120082632 A KR1020120082632 A KR 1020120082632A KR 20120082632 A KR20120082632 A KR 20120082632A KR 101215945 B1 KR101215945 B1 KR 101215945B1
Authority
KR
South Korea
Prior art keywords
power
memory module
backplane
power supply
motherboard
Prior art date
Application number
KR1020120082632A
Other languages
English (en)
Inventor
정용석
Original Assignee
(주) 에이피 시스템
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주) 에이피 시스템 filed Critical (주) 에이피 시스템
Priority to KR1020120082632A priority Critical patent/KR101215945B1/ko
Application granted granted Critical
Publication of KR101215945B1 publication Critical patent/KR101215945B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318314—Tools, e.g. program interfaces, test suite, test bench, simulation hardware, test compiler, test program languages

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 하나 이상의 채널을 구비하고 있으며, 각 채널 별로 테스트를 수행할 메모리 모듈이 결합되는 소켓을 구비하고, 상기 소켓에 결합된 메모리 모듈에 대하여 테스트를 수행하는 마더 보드(mother board)를 포함하는, 메모리 모듈을 테스트하기 위한 실장 테스트 장치에서의 스마트 파워 분배 시스템(Smart power and distribution system)에 있어서, 상기 마더 보드의 파워가 온/오프(On/Off)되도록 제어하며, 상기 마더 보드에 입출력되는 데이터를 전달하기 위한 백 플레인(Back plane) 및 전원을 공급하는 파워 서플라이(Power supply)와 상기 백 플레인 사이에 위치하며, 상기 파워 서플라이에서 공급되는 전원을 분배하여 상기 백 플레인에 제공하기 위한 파워 디스트리뷰터(Power distributor)를 포함한다. 본 발명에 의하면 메모리 반도체 테스트 시간이 단축되고, 메모리 모듈을 동시에 측정할 수 있는 수가 증가하여 생산성이 증대되고, 설치 면적 감소로 인한 공장 활용도가 높아진다는 효과가 있다.

Description

ＳＰＤＳ 및 이를 포함하는 메모리 모듈 실장 테스트 장치 {Smart power and distribution system, and apparatus for testing memory module including the same}
본 발명은 메모리 모듈을 실장하여 테스트하기 위한 메모리 모듈 실장 테스트 장치에 관한 것이다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 빠른 속도로 동작하는 반도체 메모리 장치를 구현하는 방법은 보다 빠른 시스템 클록에 대응하여 동작할 수 있도록 하거나 동일 속도의 시스템 클록에 대응하여 더 많은 동작을 할 수 있도록 하는 것이다. 이러한 두 가지 방법은 서로 분리되어 독립적으로 발전시켜 반도체 메모리 장치에 적용되는 것이 아니라 서로 병립하여 채택되고 있으며, 이때마다 새로운 타입의 반도체 메모리 장치가 등장하고 있다.
현재는 시스템 클럭의 한 주기 동안 하나의 데이터를 주고 받는 반도체 메모리 장치(single data rate, SDR)에서 시스템 클럭의 한 주기 동안 두 개의 데이터를 주고 받는 반도체 메모리 장치(double data rate, DDR)까지 상용화되어 있다. 또한, 한 주기 동안 두 개의 데이터를 주고 받는 반도체 메모리 장치(double data rate, DDR)에서도 DDR, DDR2, 및 DDR3로 동작하는 속도가 계속 빨라지고 있다. 세계반도체표준협회(Joint Electron Device Engineering Council, JEDEC)에서 제시하는 DDR, DDR2, 및 DDR3의 성능 비교에 따르면, DDR 메모리 장치의 경우 200~400 Mbps, DDR2 메모리 장치는 400~800 Mbps, 그리고 DDR3 메모리 장치는 800~1600 Mbps의 데이터 전달 속도(Data Rate)를 가진다.
일반적으로 반도체 메모리는 하나의 칩(chip) 형태로 생산되며, 생산 후 제품의 출고 전에 반도체 메모리의 이상 유무를 확인하기 위한 테스트를 수행한다. 이와 같이 반도체 메모리를 테스트함으로써 대량으로 생산된 반도체 메모리의 불량품을 제거할 수 있다.
그런데, 반도체 메모리는 연구 개발 및 제조 공정 시의 경비 뿐 아니라 생산된 반도체 메모리의 테스트에도 시간 및 비용이 상당부분 작용하게 된다. 따라서 반도체 메모리의 테스트에 시간 및 비용 증가는 제조 원가에 많은 영향을 끼친다. 따라서 반도체 메모리를 생산하는 생산자는 반도체 메모리의 테스트에 소요되는 비용 및 시간을 절감하기 위해 다양한 방법을 사용하고 있다.
반도체 메모리의 테스트 시간 및 비용을 절감하기 위한 방법으로, 한 번에 하나의 반도체 메모리만 테스트하지 않고 한 번에 여러 개의 반도체 메모리를 테스트하는 방법이 있다. 예를 들어 하나의 반도체 메모리를 테스트하기 위해 20개의 입력 신호를 필요로 하는 경우 동시에 5개의 반도체 메모리를 테스트하기 위한 테스터 장비(이하 "테스터"라 함)는 100개의 신호를 출력할 수 있도록 구성되어야 한다. 이와 같이 한 번에 여러 개의 반도체 메모리를 테스트하도록 함으로써 반도체 메모리의 테스트 시간을 줄일 수 있게 된다.
메모리 모듈 중에서도 DDR3 모듈은 컴퓨터용 마더보드(Mother Board)를 이용하여 100% 실장 테스트(Test)를 거쳐야 하는데, 테스트 장비의 부피가 매우 크고, 모듈의 장착/탈착이 매뉴얼 테스트(Manual Test) 방식이라 시간이 많이 소요되고, 복잡하여 생산성 저하 및 원가 상승의 원인이 된다.
현재 DDR3 모듈을 실장하여 테스트하는 시간과 비용이 많이 소요되고 있으며, DDR3 모듈 실장 테스트를 위해 한 라인(Line)에 소요되는 파워 시스템(Power System)은 5K [Watts](10CH 기준)급 기준으로 약 40대의 제품을 필요로 하며, 전체 전력소모는 약 200K [Watts]로 엄청난 전력을 필요로 하기 때문에 초기 전기투입시의 피크전류 최소화와 함께 고 효율의 방식을 채택해야 한다. 즉, 생산성 향상 및 수요를 다양하게 가져 가기 위해 소형화, 자동화, 맞춤형 제작이 필요한 실정이다.
DDR3 모듈 등의 메모리 모듈을 테스트하기 위한 실장 테스트 설비를 많이 설치해야 하는 관계로 소형화 및 정밀도가 최우선 과제이기 때문에 제3세대에 걸친 소형화의 투자가 불가피하며, 소형화 외에도 정밀성, 전력효율, 저피크 전류, 시스템구성의 간편성 등이 병행되어 개발되어야 한다.
또한, 종래 실장 테스트 공정에서의 병목현상을 방지하기 위해 별도 라인이나 외주업체를 통해 실장 테스트를 진행하기 때문에 시간과 비용이 많이 소요된다는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 시스템구성을 간편화하고 각사의 메인 시스템과 핸들러와의 제어가 가능한 호환성을 갖는 소프트웨어가 개발되어야 한다.
또한, 프로세스(Process)의 기술의 발달로 메모리 모듈의 실장 테스트 시간이 짧아지면서 매뉴얼(Manual)로 작업하는 모듈(Module) 교체시간이 길어져 테스트의 자동화가 절실히 요구되고 있는 실정이다.
도 1은 종래 메모리 모듈 실장 테스트 장치의 구성을 보여주는 블록도이다.
도 1을 참조하면, 종래 메모리 모듈 실장 테스트 장치는 BPC(Business PC)(10), EPC(Engineer PC)(20), 마더 보드(30), 백 플레인(40), 파워(50)로 구성된다.
종래 메모리 모듈 실장 테스트 장치에서는 백 플레인(40)과 전원을 공급하는 파워(50)가 분리되어 있으며, 이러한 구조로 인하여 많은 불량이 발생한다.
즉, 종래 소위 2세대 및 2.5세대 장비의 불량 현황을 보면 마더보드 및 시스템 시퀀스(System Sequence), SSD의 불량율의 합이 90% 를 차지하는데, 이렇듯 높은 불량 발생 원인은 오퍼레이터(Operator)의 DDR 모듈 검사 시 시스템 전원 OFF 전에 모듈을 탈착시키는 경우가 있어, 이때 마더보드의 출력이 쇼트(Short) 되면서 손상되어 연계 제품인 파워 서플라이(P/S), SSD 순으로 불량이 발생하게 된다.
이러한 마더보드 출력 쇼트 시 자체 보호 기능이 동작하거나, 2차로 파워 서플라이(Power supply)의 보호기능이 동작하여 시스템이 보호되어야 하나, P/S 출력 케이블(Cable)이 길어 선간 저항값이 높아서, 신속한 데이터 처리가 이루어지지 않고, 이에 따라 마더보드의 불량이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 장비의 소형화와 더불어 파워 디스트리뷰터(Power Distributor)와 백플레인(Backplane)을 일체화하고, 스마트(Smart) 기능을 구현하여 상시 에러(Error) 감지 및 자가진단기능을 추가함으로써, 유지 보수(Maintenance) 대응이 빨라 생산 로스(loss)가 최소화 되도록 하는 메모리 모듈 실장 테스트 시스템을 제공하는데 그 목적이 있다.
본 발명은 파워(Power)와 백플레인(Backplane)을 SPDS(Smart Power and Distribution System)로 일체화하여 소형화하고, 스마트(Smart) 기능을 구현하여 상시 에러(Error) 감지 및 자가진단기능이 가능함으로써, 불량률을 개선하여 생산 로스(loss)가 최소화 되도록 하는 메모리 모듈 실장 테스트 시스템을 제공하는데 그 다른 목적이 있다.
또한, 본 발명은 단순한 파워 서플라이(Power Supply)로서의 기능을 탈피하여 마더보드와 연계하는 구성을 제안함으로써, 테스트 프로세스 컨트롤(Test Process Control) 및 모니터링(Monitoring) 기능을 수행하여 DDR 모듈의 로드/언로드(Load/Un-load) 신호 지시등의 기능이 포함된 일체형의 메모리 모듈 실장 테스트 시스템을 제공하는데 그 다른 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명은 하나 이상의 채널을 구비하고 있으며, 각 채널 별로 테스트를 수행할 메모리 모듈이 결합되는 소켓을 구비하고, 상기 소켓에 결합된 메모리 모듈에 대하여 테스트를 수행하는 마더 보드(mother board)를 포함하는, 메모리 모듈을 테스트하기 위한 실장 테스트 장치에서의 스마트 파워 분배 시스템(Smart power and distribution system)에 있어서, 상기 마더 보드의 파워가 온/오프(On/Off)되도록 제어하며, 상기 마더 보드에 입출력되는 데이터를 전달하기 위한 백 플레인(Back plane) 및 전원을 공급하는 파워 서플라이(Power supply)와 상기 백 플레인 사이에 위치하며, 상기 파워 서플라이에서 공급되는 전원을 분배하여 상기 백 플레인에 제공하기 위한 파워 디스트리뷰터(Power distributor)를 포함한다.
상기 스마트 파워 분배 시스템은 관리자 컴퓨터(Engineer PC)로부터 입력되는 제어 명령에 따라 상기 백 플레인 및 상기 파워 디스트리뷰터의 동작을 제어하고, 상기 백 플레인 및 상기 파워 디스트리뷰터의 동작 중 에러(error)를 감지하는 자가 진단 기능을 수행하기 위한 스마트 기능부를 더 포함할 수 있다.
상기 스마트 기능부는 상기 백 플레인으로 공급되는 전류와 전압을 모니터링하여 이상 여부를 감지하고, 미리 정해진 범위의 전류와 전압이 공급되도록 상기 파워 서플라이를 제어할 수 있다.
본 발명의 일 실시예에 따른 메모리 모듈 실장 테스트 장치는 하나 이상의 채널을 구비하고 있으며, 각 채널 별로 테스트를 수행할 메모리 모듈이 결합되는 소켓을 구비하고, 상기 소켓에 결합된 메모리 모듈에 대하여 테스트를 수행하는 마더 보드(mother board), 전원을 공급하기 위한 파워 서플라이(Power supply), 상기 파워 서플라이로부터 공급되는 전원을 상기 마더 보드에 제공하며, 상기 마더 보드의 파워가 온/오프(On/Off)되도록 제어하며, 상기 마더 보드에 입출력되는 데이터를 전달하기 위한 SPDS(Smart power and distribution system) 및 관리자로부터 입력받은 제어 명령에 따라 상기 SPDS의 동작을 제어하기 위한 관리자 컴퓨터(Engineer PC)를 포함한다.
본 발명에 의하면 메모리 반도체 테스트 시간이 단축되고, 메모리 모듈을 동시에 측정할 수 있는 수가 증가하여 생산성이 증대되고, 설치 면적 감소로 인한 공장 활용도가 높아진다는 효과가 있다.
또한, 본 발명에 의하면 비교적 적은 비용으로 반도체 테스터를 제조할 수 있기 때문에 장비의 수입 대체 및 연계 산업의 발전에 기여할 것으로 기대된다.
또한, 본 발명에 의하면 기계적 속도의 고속화, 이동 거리 단축, 위치결정제어의 최적화를 통한 시간의 단축을 도모를 통해서 생산성이 증대하는 효과가 있다.
도 1은 종래 메모리 모듈 실장 테스트 장치의 구성을 보여주는 블록도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 모듈 실장 테스트 장치의 구성을 보여주는 블록도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 모듈 실장 테스트 장치의 외관을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 백 플레인과 파워 서플라이의 연결 관계를 단순화하여 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 백 플레인과 파워 서플라이의 외관을 도시한 도면이다.
도 8a, 도 8b, 도 8c는 본 발명의 일 실시예에 따른 파워 디스트리뷰터의 외관을 도시한 도면이다.
도 9a 및 도 9b는 종래 메모리 모듈 실장 테스트 장치를 도시한 도면이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 메모리 모듈 실장 테스트 장치를 도시한 도면이다.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 명세서 전반에 걸쳐서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 모듈 실장 테스트 장치의 구성을 보여주는 블록도이다.
도 2 및 도 3을 참조하면, 본 발명의 메모리 모듈 실장 테스트 장치는 BPC(Business PC)(10), EPC(Engineer PC)(20), 마더 보드(mother board)(130) SPDS(Smart power and distribution system)(100), 파워 서플라이(Power supply)(200)를 포함한다.
BPC(10)는 메모리 모듈의 생산 관리를 담당하는 생산관리 시스템과 연결되며, EPC(20)를 제어한다.
EPC(20)는 관리자로부터 입력받은 제어 명령에 따라 SPDS(100)와 마더 모드(130)의 동작을 제어한다.
마더 보드(130)는 하나 이상의 채널을 구비하고 있으며, 각 채널 별로 테스트를 수행할 메모리 모듈이 결합되는 소켓을 구비하고, 소켓에 결합된 메모리 모듈에 대하여 테스트를 수행한다. 본 발명의 일 실시예에서 마더 보드(130)의 모듈 소켓은 RDIMM(Registered Dual In-line Memory Module) 인터페이스를 지원할 수 있다.
파워 서플라이(200)는 전원을 공급하는 역할을 한다.
SPDS(100)는 파워 서플라이(200)로부터 공급되는 전원을 마더 보드(130)에 제공하며, 마더 보드(130)의 파워가 온/오프(On/Off)되도록 제어하며, 마더 보드(130)에 입출력되는 데이터를 전달하는 역할을 한다.
본 발명에서 SPDS(100)는 백 플레인(Back plane)(110), 파워 디스트리뷰터(Power distributor)(120) 및 스마트 기능부(130)를 포함한다.
백 플레인(110)은 마더 보드(130)의 파워가 온/오프(On/Off)되도록 제어하며, 마더 보드(130)에 입출력되는 데이터를 전달하는 역할을 한다.
파워 디스트리뷰터(120)는 전원을 공급하는 파워 서플라이(Power supply)(200)와 백 플레인(110) 사이에 위치하며, 파워 서플라이(200)에서 공급되는 전원을 분배하여 백 플레인(110)에 제공하는 역할을 한다.
도 8a, 도 8b, 도 8c는 본 발명의 일 실시예에 따른 파워 디스트리뷰터(120)의 외관을 도시한 도면이다.
도 8a는 파워 디스트리뷰터(120)의 정면을 도시한 도면이고, 도 8b는 파워 디스트리뷰터(120)의 측면을 도시한 도면이고, 도 8c는 파워 디스트리뷰터(120)의 후면을 도시한 도면이다.
도 8a 내지 도 8c를 참조하면, 파워 디스트리뷰터(120)는 파워 서플라이(200)에서 공급되는 전원을 다양한 값으로 분배하여 출력할 수 있다.
스마트 기능부(140)는 EPC(20)로부터 입력되는 제어 명령에 따라 백 플레인(110) 및 파워 디스트리뷰터(120)의 동작을 제어하고, 백 플레인(110) 및 파워 디스트리뷰터(120)의 동작 중 에러(error)를 감지하는 자가 진단 기능을 수행하는 역할을 한다.
본 발명에서 스마트 기능부(140)는 백 플레인(110)으로 공급되는 전류와 전압을 모니터링하여 이상 여부를 감지하고, 미리 정해진 범위의 전류와 전압이 공급되도록 파워 서플라이(200)를 제어할 수 있다.
본 발명에서는 백 플레인(110)과 파워 디스트리뷰터(120)를 일체화한 SPDS(100)를 제안한다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 모듈 실장 테스트 장치의 외관을 도시한 도면이다. 도 4는 본 발명의 일 실시예에 따른 메모리 모듈 실장 테스트 장치의 측면 외관을 도시한 도면이고, 도 5는 본 발명의 일 실시예에 따른 메모리 모듈 실장테스트 장치의 정면 외관을 도시한 도면이다.
도 4 및 도 5를 참조하면, 본 발명에서 메모리 모듈 실장 테스트 장치는 백 플레인(110)과 다양한 전압 값을 출력하는 멀티 출력의 파워 디스트리뷰터(120)가 일체화된 SPDS(100)로 구현되고, 종래 메모리 모듈 실장 테스트 장치에 비하여 파워 서플라이(200)의 크기가 1/3로 소형화하여 구현된다. 메모리 모듈 실장 테스트 장치의 상단부에는 영상신호를 디스플레이하는 표시부(610)가 위치한다.
본 발명에서는 백 플레인(110)과 파워 디스트리뷰터(120)를 일체화한 SPDS(100)를 제안함으로써, 라인 임피던스(Line Impedence) 저항값이 낮아져 각 신호체계의 데이터 프로토콜(data protocol)이 신속하고 정확해진다. 이에 따라, 본 발명에서는 메모리 모듈 테스트 장비의 소형화가 가능하고, 종래 장비 대비 15~20% 정도의 에너지가 절약되며, 피크전류를 최소화할 수 있다.
도 6은 본 발명의 일 실시예에 따른 백 플레인과 파워 서플라이의 연결 관계를 단순화하여 도시한 도면이고, 도 7은 본 발명의 일 실시예에 따른 백 플레인과 파워 서플라이의 외관을 도시한 도면이다.
도 6 및 도 7을 참조하면, 본 발명에서 스위치(710)로부터 EPC(20)에서 파워 온(Power On) 명령이 하달되면, 백 플레인(110)을 통해 파워 서플라이(200)로 전달되어, 파워 서플라이(200)의 전원이 온(on)된다.
마찬가지로, 스위치(710)로부터 EPC(20)에서 파워 오프(Power off) 명령이 하달되면, 백 플레인(110)을 통해 파워 서플라이(200)로 전달되어, 파워 서플라이(200)의 전원이 오프(off)된다.
본 발명에서 EPC(20)에서 VGA 상태 체크 명령 하달 시, 각 보드의 VGA 온/오프 상태가 EPC(20)에 전달된다.
EPC(20)에서 선택된 보드위치정보를 RS232를 통하여 전달하면, 해당 보드의 키보드/VGA 정보가 후면부 포트를 통해 출력된다. 그리고, 후면부 VGA 채널 선택 스위치 선택시, 키보드/VGA를 후면부 포트를 통해 출력한다.
또한, 본 발명에서는 GPIO 옵션을 EPC(20)의 제어 명령에 따라 스위칭(Switching)한다.
본 발명의 메모리 모듈 실장 테스트 장치는 백 플레인(110)과 파워 디스트리뷰터(120)를 일체화한 SPDS(100) 구조를 제안하며, 이에 따라 본 발명의 메모리 모듈 실장 테스트 장치는 종래 장치에 비해 크기를 소형화할 수 있다.
본 발명의 메모리 모듈 실장 테스트 장치와 종래 메모리 모듈 실장 테스트 장치의 크기를 예를 들어 설명하면 다음과 같다.
도 9a 및 도 9b는 종래 메모리 모듈 실장 테스트 장치를 도시한 도면이고, 도 10a 및 도 10b는 본 발명의 일 실시예에 따른 메모리 모듈 실장 테스트 장치를 도시한 도면이다.
도 9a는 종래 메모리 모듈 실장 테스트 장치의 측면에서 바라본 모습을 도시한 도면이고, 도 9b는 종래 메모리 모듈 테스트 장치의 정면에서 바라본 모습을 도시한 도면이다.
도 10a는 본 발명의 일 실시예에 따른 메모리 모듈 실장 테스트 장치의 측면에서 바라본 모습을 도시한 도면이고, 도 10b는 본 발명의 일 실시예에 따른 메모리 모듈 테스트 장치의 정면에서 바라본 모습을 도시한 도면이다.
도 9 및 도 10에서 보는 바와 같이, 본 발명은 SPDS(100)를 구현함으로써, 종래 장치에 비하여 크기를 소형화할 수 있음을 알 수 있다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
10 BPC 20 EPC
100 SPDS 110 백 플레인
120 파워 디스트리뷰터 130 마더 보드
200 파워 서플라이

Claims (7)

  1. 하나 이상의 채널을 구비하고 있으며, 각 채널 별로 테스트를 수행할 메모리 모듈이 결합되는 소켓을 구비하고, 상기 소켓에 결합된 메모리 모듈에 대하여 테스트를 수행하는 마더 보드(mother board)를 포함하는, 메모리 모듈을 테스트하기 위한 실장 테스트 장치에서의 스마트 파워 분배 시스템(Smart power and distribution system)에 있어서,
    상기 마더 보드의 파워가 온/오프(On/Off)되도록 제어하며, 상기 마더 보드에 입출력되는 데이터를 전달하기 위한 백 플레인(Back plane);
    전원을 공급하는 파워 서플라이(Power supply)와 상기 백 플레인 사이에 위치하며, 상기 파워 서플라이에서 공급되는 전원을 분배하여 상기 백 플레인에 제공하기 위한 파워 디스트리뷰터(Power distributor); 및
    관리자 컴퓨터(Engineer PC)로부터 입력되는 제어 명령에 따라 상기 백 플레인 및 상기 파워 디스트리뷰터의 동작을 제어하고, 상기 백 플레인 및 상기 파워 디스트리뷰터의 동작 중 에러(error)를 감지하는 자가 진단 기능을 수행하기 위한 스마트 기능부를 포함하는 스마트 파워 분배 시스템.
  2. 삭제
  3. 제1항에 있어서,
    상기 스마트 기능부는 상기 백 플레인으로 공급되는 전류와 전압을 모니터링하여 이상 여부를 감지하고, 미리 정해진 범위의 전류와 전압이 공급되도록 상기 파워 서플라이를 제어하는 것을 특징으로 하는 스마트 파워 분배 시스템.
  4. 하나 이상의 채널을 구비하고 있으며, 각 채널 별로 테스트를 수행할 메모리 모듈이 결합되는 소켓을 구비하고, 상기 소켓에 결합된 메모리 모듈에 대하여 테스트를 수행하는 마더 보드(mother board);
    전원을 공급하기 위한 파워 서플라이(Power supply);
    상기 파워 서플라이로부터 공급되는 전원을 상기 마더 보드에 제공하며, 상기 마더 보드의 파워가 온/오프(On/Off)되도록 제어하며, 상기 마더 보드에 입출력되는 데이터를 전달하기 위한 SPDS(Smart power and distribution system); 및
    관리자로부터 입력받은 제어 명령에 따라 상기 SPDS의 동작을 제어하기 위한 관리자 컴퓨터(Engineer PC)를 포함하는 메모리 모듈 실장 테스트 장치.
  5. 제4항에 있어서,
    상기 SPDS는,
    상기 마더 보드의 파워가 온/오프(On/Off)되도록 제어하며, 상기 마더 보드에 입출력되는 데이터를 전달하기 위한 백 플레인(Back plane); 및
    전원을 공급하는 파워 서플라이(Power supply)와 상기 백 플레인 사이에 위치하며, 상기 파워 서플라이에서 공급되는 전원을 분배하여 상기 백 플레인에 제공하기 위한 파워 디스트리뷰터(Power distributor)를 포함하는 것을 특징으로 하는 메모리 모듈 실장 테스트 장치.
  6. 제5항에 있어서,
    상기 SPDS는,
    관리자 컴퓨터(Engineer PC)로부터 입력되는 제어 명령에 따라 상기 백 플레인 및 상기 파워 디스트리뷰터의 동작을 제어하고, 상기 백 플레인 및 상기 파워 디스트리뷰터의 동작 중 에러(error)를 감지하는 자가 진단 기능을 수행하기 위한 스마트 기능부를 더 포함하는 것을 특징으로 하는 메모리 모듈 실장 테스트 장치.
  7. 제6항에 있어서,
    상기 스마트 기능부는 상기 백 플레인으로 공급되는 전류와 전압을 모니터링하여 이상 여부를 감지하고, 미리 정해진 범위의 전류와 전압이 공급되도록 상기 파워 서플라이를 제어하는 것을 특징으로 하는 메모리 모듈 실장 테스트 장치.
KR1020120082632A 2012-07-27 2012-07-27 Ｓｐｄｓ 및 이를 포함하는 메모리 모듈 실장 테스트 장치 KR101215945B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120082632A KR101215945B1 (ko) 2012-07-27 2012-07-27 Ｓｐｄｓ 및 이를 포함하는 메모리 모듈 실장 테스트 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120082632A KR101215945B1 (ko) 2012-07-27 2012-07-27 Ｓｐｄｓ 및 이를 포함하는 메모리 모듈 실장 테스트 장치

Publications (1)

Publication Number Publication Date
KR101215945B1 true KR101215945B1 (ko) 2012-12-27

Family

ID=47908325

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120082632A KR101215945B1 (ko) 2012-07-27 2012-07-27 Ｓｐｄｓ 및 이를 포함하는 메모리 모듈 실장 테스트 장치

Country Status (1)

Country Link
KR (1) KR101215945B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102420832B1 (ko) * 2021-07-15 2022-07-14 (주) 에이피 시스템 메모리 실장 테스트 장치 및 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11194150A (ja) * 1997-10-31 1999-07-21 Ando Electric Co Ltd 恒温槽負荷試験用負荷ボードの電源供給装置
KR100751068B1 (ko) 1999-07-14 2007-08-22 에어 테스트 시스템즈 웨이퍼 레벨 번인 및 전기 테스트 시스템 및 방법
KR101048074B1 (ko) * 2010-04-09 2011-07-08 (주)피엔시스 전자 부품 가속 수명 테스트 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11194150A (ja) * 1997-10-31 1999-07-21 Ando Electric Co Ltd 恒温槽負荷試験用負荷ボードの電源供給装置
KR100751068B1 (ko) 1999-07-14 2007-08-22 에어 테스트 시스템즈 웨이퍼 레벨 번인 및 전기 테스트 시스템 및 방법
KR101048074B1 (ko) * 2010-04-09 2011-07-08 (주)피엔시스 전자 부품 가속 수명 테스트 시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102420832B1 (ko) * 2021-07-15 2022-07-14 (주) 에이피 시스템 메모리 실장 테스트 장치 및 방법

Similar Documents

Publication Publication Date Title
US7484141B2 (en) Semiconductor device capable of performing test at actual operating frequency
CN100479375C (zh) 数据设备状态信息的显示系统及方法
US6532558B1 (en) Manufacturing testing of hot-plug circuits on a computer backplane
US20090020608A1 (en) Universal memory socket and card and system for using the same
US20120137159A1 (en) Monitoring system and method of power sequence signal
JP2007323648A (ja) Ｕｓｂインタフェース設備に対して操作を行う装置及び方法
CN111858197A (zh) 一种支持多种ssd测试的装置、系统和方法
CN104133185A (zh) 多节电量管理ic的多通道校准校验设备和方法
CN103605596A (zh) 用于atca刀片上的fpga芯片与bmc芯片协同电源管理系统和方法
CN101494564B (zh) 一种电源监控装置及单板热备份的实现方法
CN115237822B (zh) 一种针对晶圆级处理器iic配置接口的地址优化装置
KR101215945B1 (ko) Ｓｐｄｓ 및 이를 포함하는 메모리 모듈 실장 테스트 장치
US20230366951A1 (en) Power failure monitoring device and power failure monitoring method
CN111060807B (zh) 基于SoC的高速集成电路测试平台及其测试方法
CN101008665A (zh) 并接烧录测试系统
TW201928386A (zh) 快捷外設互聯標準插槽的檢測系統及其方法
CN115662492B (zh) 一种数据存储设备的量产测试方法及装置
CN110688263A (zh) 基于fpga的硬盘自动切换装置及应用方法
CN116662042A (zh) 内存装置及其工作方法、计算机可读存储介质及设备
KR102420832B1 (ko) 메모리 실장 테스트 장치 및 방법
CN209343321U (zh) 一种计算机故障检测装置
CN102043695A (zh) 支持外部自动测试设备的电路板及外部控制该板的方法
CN118131879B (zh) Psu供电装置及供电控制方法
US12014069B2 (en) Abnormality detecting system, motherboard, and electronic device
CN101645029A (zh) 周边连接接口的测试系统及其测试方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151221

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171220

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181220

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191220

Year of fee payment: 8