KR100751068B1 - 웨이퍼 레벨 번인 및 전기 테스트 시스템 및 방법 - Google Patents

Abstract

번인 및 전기 테스트 시스템(20)은 천이 영역(25)에 의해 분리되는 온도 제어 영역(22) 및 쿨 영역(24)을 포함한다. 온도 제어 영역(22)은 복수의 웨이퍼 카트리지(26)를 받아들여 이 카트리지(26)를 쿨 영역(24) 내에 장착된 테스트 전자 장치(28) 및 파워 전자 장치(30)에 접속시키도록 구성된다. 각 웨이퍼 카트리지(26)는 복수의 집적 회로를 포함하는 반도체 웨이퍼를 포함한다. 테스트 전자 장치(28)는 병렬 버스(105)에 의해 함께 접속되는 패턴 발생기 PCB(100), 신호 드라이버 및 고장 분석 PCB(102)로 이루어진다. 패턴 발생기 PCB(100) 및 고장 분석 PCB(102)는 직통 신호 경로를 제공하기 위해 카트리지(26) 내의 단단한 프로브 신호 PCB(104)에 접속된다. 프로브 신호 PCB(104)는 각 신호선과 백플레인 간의 임피던스를 엄밀하게 제어할 수 있도록 단단한을 가짐으로써, 피테스트 반도체 웨이퍼와 테스트 전자 장치(28) 간에 임피던스 제어된 배선을 제공한다. 전력 분배 시스템(30)이 카트리지(26) 내의 프로브 파워 PCB(106)에 접속된다. 프로브 파워 PCB(106)는, 단단한 프로브 신호 PCB(104)에 근접하게 그리고 이에 평행하게 배치되지만, 그럼에도 불구하고 그 배선부(109)에 있어서 프로브 파워 PCB(106)로부터 상당한 거리를 떨어져 연장될 수 있도록 하기 위해, 적어도 하나의 굴곡가능부를 갖는다.

Description

웨이퍼 레벨 번인 및 전기 테스트 시스템 및 방법{WAFER LEVEL BURN-IN AND ELECTRICAL TEST SYSTEM AND METHOD}

본 발명은 부분적으로는 DARPA로부터의 보조금에 의해 유지된다. 미국 정부가 본 발명의 권리를 갖는다.

본 발명은 일반적으로 집적 회로 및 그 외의 반도체 디바이스를 평가하기 위한 시스템 및 방법에 관한 것이다. 보다 구체적으로, 본 발명은 다수의 반도체 디바이스가 반도체 웨이퍼에 여전히 통합되고 있는 동안 이러한 반도체 디바이스의 효율적인 번인 테스트를 가능하게 하는 하드웨어 및 적절한 상호접속(interconnect)을 통합한 시스템에 관한 것이다. 본 발명은 본 출원과 공통 출원인의 1995년 7월 5일 Barraclough 등에게 허여된 "고밀도 상호접속 기술" 명칭의 미국 특허 제 5,429,510호, 및 본 출원과 공통 출원인의 1997년 10월 28일 Brehm 등에게 허여된 "메모리 프로그램 디바이스를 테스트하기 위한 방법 및 시스템" 명칭의 미국 특허 제 5,682,472호의 발명에 관련되는바, 이러한 특허의 개시 내용은 참고를 위해 본원의 참조로서 인용된다. 본 발명은 또한, 동시 출원되어 현재 계속중이며 본 출원과 공통 출원인의 소유이고, 발명자가 Frank O. Uher, Mark C. Carbone, John W. Andberg 및 Donald P. Richmond Ⅱ이며, 그 명칭이 "웨이퍼 레벨 번인 및 테스트 카트리지"인 출원(1999년 7월 14일에 출원된 미국 특허 출원 제09/353,214호)의 발명에도 관련되는바, 그 개시 내용도 참고를 위해 본원의 참조로서 인용된다.

집적 회로 및 그 외의 반도체 디바이스의 제조를 완료하면, 소비자에게 출하하기 전에, 반도체 디바이스에 대해 번인 테스트 및 전기 테스트를 행하여, 결함있는 반도체 디바이스를 식별하여 제거한다. "번인(Burn-in)"이라는 용어는 소정의 온도 또는 온도 프로파일에서의 집적회로의 동작에 관련된 것으로, 전형적으로는 오븐 내에서의 고온, 환경적으로 제어된 폐쇄물 내에서의 낮은 온도, 또는 고온과 낮은 온도의 조합하에서의 집적회로의 동작에 관련된 것이다. 반도체 디바이스가 높은 온도에 있는 동안, 상기 반도체 디바이스에는 전기적인 소정의 동작 바이어스 레벨 및/또는 신호가 공급된다. 높은 온도, 또는 높은 온도로부터 낮은 온도로의 조합을 이용하게 되면, 번인 동안 반도체 디바이스가 받는 스트레스(stress)를 촉진시키기 때문에, 우량품과 불량품의 경계선에 있는 반도체 디바이스들(이들은 실용화한 후 단시간 내에 고장날 가능성이 있다)은 번인 테스트 동안 고장나므로, 이들은 출하 전에 제거될 수 있다. 전기 테스트에 있어서, 반도체 디바이스의 기능을 철저하게 평가하기 위해서는, 전기적 동작 바이어스 레벨 및 신호의 보다 완전한 세트가 반도체 디바이스에 제공된다.

Brehm 등의 특허로부터 분명한 바와 같이, 당업계에는, 집적 회로 및 그 외의 반도체 디바이스를 번인 및 전기 테스트하기 위한 여러 가지 번인 및 전기 테스트 시스템이 알려져있다. 오늘까지, 종래 기술에 의한 대부분 시스템은, 집적회로가 제조되었던 웨이퍼로부터 개별적인 칩 또는 다이로 분리된 후에 집적회로에 대한 번인 및 전기 테스트를 행하였다.

보다 최근에는, 웨이퍼 레벨 번인 시스템들에 대한 관심이 높아졌는바, 일부 시스템은 전기 테스트를 수행하는 능력을 함께 포함하고 있다. 이러한 시스템들에서, 번인 테스트를 받는 집적 회로들은, 개별적인 집적 회로 칩으로 분리되기 전에, 전기 테스트를 받을 수도 있다.

웨이퍼 레벨 번인 시스템은, 처리 또는 패키지에 추가적인 비용이 투입되기 전에, 번인 테스트 절차에 의해 결함있는 집적 회로를 식별할 수 있다는 이유로 관심을 끌어 왔다. 이와 유사하게, 집적 회로가 여전히 웨이퍼 형태인 동안, 이러한 집적 회로에 대한 전기 테스트를 행하는 것이 바람직하다. 이러한 전기 테스트는, 집적 회로가 그 의도된 용도에 대해서 적절히 동작하는 것을 확인하기 위해, 각각의 집적 회로에 한 세트의 전기적인 신호 입력을 인가하는 것을 포함한다.

단일 웨이퍼 레벨(single wafer-level) 번인 시스템으로 번인 테스트 및 전기 테스트 모두를 행할 수 있다는 것은 상당히 바람직한 결과이기는 하지만, 이러한 시스템이 실용화될 수 있기 위해서는, 상호접속, 신호 공급 및 전력 공급 등의 극복해야할 중요한 문제들이 남아있다. 본 발명은 바람직한 실시 형태를 통해 이러한 문제의 해결을 목표로 하고 있다. 하지만, 가장 넓은 형태로, 본 발명의 양상은, 웨이퍼 레벨 번인 테스트 또는 웨이퍼 레벨 전기 테스트를 독립적으로 실행하는 시스템에서도 이용될 수 있다.

본 발명의 제 1 양상에 따르면, 번인 테스트 시스템은, 복수의 집적 회로를 내포한 반도체 웨이퍼를 각각 포함하는 복수의 카트리지를 받아들이도록 구성된 피테스트(under test) 디바이스 영역을 포함한다. 복수의 카트리지들 각각은, 단단한(rigid) 프로브 신호 인쇄회로기판, 및 상기 단단한 프로브 신호 인쇄회로기판과 실질적으로 평행하고 이로부터 밀접하게 이격되어 있는 프로브 파워 인쇄회로기판을 포함한다. 테스트 전자 장치는, 피테스트 디바이스 영역에 인접하게 놓여진다. 파워 전자 장치가 피테스트 디바이스 영역에 인접해 놓여진다. 제 1 상호접속 시스템이 테스트 전자 장치를 단단한 프로브 신호 인쇄회로기판에 접속한다. 제 2 상호접속 시스템이 파워 전자 장치를 프로브 파워 인쇄회로기판에 접속한다. 제 1, 2 상호접속 시스템은 적층 관계로 배치된다. 프로브 파워 인쇄회로기판은, 프로브 파워 인쇄회로기판의 일부분이 제 2 상호접속 시스템에 근접한 단단한 프로브 신호 인쇄회로기판으로부터 한층 더 큰 거리 만큼 이격될 수 있게 하는 적어도 1개의 구부릴 수 있는 부분(bendable section)을 갖는다.

본 발명의 제 2 양상에 따르면, 테스트 시스템은, 복수의 집적 회로를 내포한 반도체 웨이퍼를 각각 포함하는 복수의 카트리지를 받아들이도록 구성된 피테스트 디바이스 영역을 포함한다. 복수의 카트리지들 각각은, 단단한 프로브 신호 인쇄회로기판, 및 상기 단단한 프로브 신호 인쇄회로기판과 실질적으로 평행하고 이로부터 밀접하게 이격되는 프로브 파워 인쇄회로기판을 포함한다. 테스트 전자 장치가 피테스트 디바이스 영역에 인접하게 놓여진다. 파워 전자 장치가 피테스트 디바이스 영역에 인접하게 놓여진다. 제 1 상호접속 시스템은 테스트 전자 장치를 단단한 프로브 신호 인쇄회로기판에 접속한다. 제 2 상호접속 시스템은 파워 전자 장치를 프로브 파워 인쇄회로기판에 접속한다. 제 1, 2 상호접속 시스템은 적층 관계로 배치된다. 프로브 파워 인쇄회로기판은, 프로브 파워 인쇄회로기판의 일부분을, 제 2 상호접속 시스템에 근접한 단단한 프로브 신호 인쇄회로기판으로부터 한층 더 큰 거리 만큼 이격시킬 수 있는, 적어도 1개의 구부릴수 있는 부분을 갖는다.

본 발명의 제 3 양상에서, 번인 시스템는, 복수의 집적 회로를 내포한 반도체 웨이퍼를 각각 포함하는 복수의 카트리지를 받아들이도록 구성된 온도 제어 영역(temperature controlled zone)을 갖는다. 테스트 전자 장치가 쿨(cool) 영역 내에 놓여진다. 파워 전자 장치가 쿨 영역 내에 놓여진다. 천이 영역이 온도 제어 영역과 쿨 영역을 분리한다.

본 발명의 제 4 양상에서, 테스트 시스템은, 복수의 집적 회로를 내포한 반도체 웨이퍼를 각각 포함하는 복수의 카트리지를 받아들이도록 구성된 피테스트 디바이스 영역을 포함한다. 제 1 회로기판 상의 테스트 전자 장치는 피테스트 디바이스 영역에 인접하게 놓여진다. 제 2 회로기판 상의 파워 전자 장치는 피테스트 디바이스 영역에 인접하게 놓여진다. 복수의 카트리지들 각각은, 복수의 카트리지들 중 하나와 제 1 회로기판 사이의 제 1 접속에 의해 테스트 전자 장치에 접속되고, 복수의 카트리지들 중 하나와 제 2 회로기판 사이의 제 2 접속에 의해 파워 전자 장치에 접속되며, 상기 제 2 회로기판은 상기 제 1 접속으로부터 분리된다.

본 발명의 제 5 양상에서, 테스트 시스템은, 각각 복수의 제 2 피테스트 집적 회로들을 받아들이는 복수의 제 1 테스트 채널을 포함한다. 복수의 제 2 파워 모듈은 각각, 각 테스트 채널 내의 피테스트 집적 회로중 하나에 접속된다. 제어기가 복수의 제 1 테스트 채널중 하나를 연속적으로 선택하도록 접속 및 구성된다.

본 발명의 제 6 양상에서, 웨이퍼 형태의 집적 회로를 번인 테스트하기 위한 방법은, 복수의 집적 회로를 내포한 반도체 웨이퍼를 각각 포함하는 복수의 카트리지를 받아들이도록 구성된 온도 제어 영역을 제공하는 단계를 포함한다. 집적 회로는 쿨 영역 내에 놓여진 테스트 전자 장치에 의해 테스트된다. 쿨 영역 내에 놓여진 파워 전자 장치에 의해, 집적 회로에 전력이 공급된다. 테스트 전자 장치와 파워 전자 장치는, 온도 제어 영역과 쿨 영역 간의 천이 영역에 의해 온도 제어 영역으로부터 분리된다.

본 발명의 제 7 양상에서, 웨이퍼 형태의 집적 회로를 테스트하기 위한 방법은, 복수의 제 1 집적 회로를 복수의 제 2 테스트 채널 내에 접속하는 단계를 포함한다. 복수의 제 1 파워 모듈은 각 테스트 채널 내의 피테스트 집적 회로중 하나에 접속된다. 복수의 제 2 테스트 채널중 하나가 선택적으로 선택된다. 선택된 테스트 채널 내의 복수의 제 1 집적 회로가 테스트된다. 모든 집적 회로가 테스트될 때 까지, 선택적인 선택 및 테스트 단계가 반복된다.

본 발명의 하기의 보다 상세한 설명 및 도면을 참조함으로써, 본 발명의 장점 및 특징이 당업자에게 한층 더 용이하게 명백해질 것이다.

도 1은 본 발명에 따른 번인 및 전기적 테스트 시스템의 실시예를 나타내는 개략적인 블록도이다.

도 2는 도 1에 나타낸 시스템의 일부를 개략적으로 나타내는 블록도이다.

도 3은 도 2에 나타낸 시스템의 일부를 개략적으로 나타내는 한층 더 상세한 다른 블록도이다.

도 4는 도 3에 나타낸 시스템의 일부를 부분적으로 분해한 블록도이다.

도 4a는 도 2에 나타낸 시스템의 일부에 이용되는 상호접속 시스템의 단면도이다.

도 5는 도 1 내지 4에 나타낸 시스템의 다른 부분의 블록도이다.

도 6 및 7은 도 5의 시스템의 일부의 회로도이다.

도 8 및 9는 본 발명을 이용하여 번인 및 전기 테스트를 실시하는 경우의 집적 회로의 핀 아웃 접속도이다.

도 10 및 11은 도 2 내지 4에 나타낸 시스템 부분에 사용되는 상호접속부의 개략도이다.

도 12는 도 10에 나타낸 상호접속부의 일부의 단면도이다.

도 13은 도 10에 나타내는 상호접속부의 일부의 평면도이다.

도 14는 도 11에 나타낸 상호접속부의 일부의 단면도이다.

도 15는 도 2 내지 4에 나타낸 시스템 부분의 상호접속부중 하나의 단면도이다.

도 16a, 16b 및 16C는 도 15에 나타낸 상호접속부의 일부의 사시도, 상면도 및 측면도이다.

도 1에는 본 발명에 따른 번인 및 전기 테스트 시스템(20)이 도시되어 있다. 도시된 바와 같이, 국부 제어기(local controller)(21)가 내부 이서넷 네트워크(101)에 의해 복수의 전기 테스트 영역(＃1 내지 ＃n)에 접속되어 있다. 전기 테스트 영역(＃1)에는 각각의 전기 테스트 영역의 세부적인 내용(detail)이 나타나 있다. 각각의 전기 테스트 영역은, 병렬 버스(105)에 의해 테스트 슬롯 인터페이스(119)를 포함하는 복수의 테스트 슬롯(107)에 접속된 단일의 테스트 패턴 발생기(103)를 갖는다. 각 테스트 슬롯(107)은 선택적인 고장 분석 장치(109)와, 드라이버 비교기 기판(111)과, 그리고 웨이퍼/다이 파워 장치(113)를 포함한다. 테스트 전자 장치 및 전력 분배를 위한 각 웨이퍼 테스트 카트리지(26)의 2개의 별개의 접속선을 115, 117으로 나타내었다. 선택적인 고장 분석 장치(109) 및 드라이버 비교기 기판(111)은 테스트 전자 장치를 포함하고, 접속선(115)에 의해 웨이퍼 테스트 카트리지(26)에 접속된다. 웨이퍼/다이 파워 장치(113)는 접속선(117)에 의해 웨이퍼 테스트 카트리지(26)에 접속된다.

도 2는 도 1의 장치(20)의 일부를 나타낸다. 복수의 웨이퍼 카트리지(26)가 테스트 전자 장치(28) 및 파워 전자 장치(30)에 접속된다. 테스트 전자 장치(28)는 단일의 테스트 패턴 발생기 인쇄회로기판(PCB)(29), 각 웨이퍼 카트리지(26)에 대한 개별적인 신호 드라이버 및 고장 분석 PCB(33)를 포함한다. 각 웨이퍼 카트리지(26)는 복수의 집적 회로를 내포하는 반도체 웨이퍼를 포함한다. 모든 신호 드라이버 및 고장 분석 PCB(33)는 병렬 버스(105)에 의해 테스트 패턴 발생기 PCB에 접속된다. 카트리지(26)에 대한 보다 상세한 사항은, 동시 출원되어 현재 계속중이며 본 출원과 공통 출원인에 의해 출원되었고, 발명자가 Frank O. Uher, Mark C. Carbone, John W. Andberg 및 Donald P. Richmond Ⅱ이며, 그 명칭이 "웨이퍼 레벨 번인 및 테스트 카트리지 및 정렬 방법"인 출원(1999년 7월 14일에 출원된 미국 특허 출원 제09/353,214호)에 개시되어 있는바, 그 개시 내용은 참고를 위해 본원의 참조로서 인용된다. 본 발명을 보다 완전하게 이해하기 위해, 필요하다면, 카트리지(26)의 몇 개의 양상에 대해 하기에서 설명한다.

도 3 및 도 4는 웨이퍼 카트리지(26), 테스트 전자 장치(28) 및 파워 전자 장치(30)를 보다 상세하게 나타내고, 이들이 어떻게 상호접속되는지를 나타낸다. 도 3에 나타낸 바와 같이, 테스트 전자 장치(28)는 병렬 버스(105)에 의해 함께 연결된 테스트 패턴 발생기 PCB(29), 신호 드라이버 및 고장 분석 PCB(33)로 이루어진다. 고장 분석 PCB(33)는, 직통의 신호 경로를 제공하기 위해, 드라이버 확장 PCB(102)를 통해 카트리지(26) 내의 단단한 프로브 신호 PCB(104)에 접속된다. 도 10, 12 및 13과 관련하여 하기에서 보다 상세하게 설명되는 바와 같이, 프로브 신호 PCB(104)는 단단한데, 이는 각 신호선과 백플레인(backplane) 간의 임피던스를 엄밀하게 제어할 수 있도록 하기 위함이며, 이에 따라 피테스트 반도체 웨이퍼와 테스트 전자 장치(28) 간에 임피던스 제어된 상호접속을 제공한다.

도 3, 4에 나타낸 시스템(20)의 부분은, 온도 제어 영역(22), 쿨 또는 주위 온도 영역(24) 및 천이 영역(25)으로 분할된다. 온도 제어 영역은 번인 또는 테스트 동작 동안, 150℃ 등의 높은 온도로 가열되거나, 또는 0℃ 등의 온도로 냉각된다. 웨이퍼 카트리지(26)는 온도 제어 영역(22)으로부터 천이 영역(25) 내로 연장된다. 웨이퍼 카트리지(26)의 주위의 온도 제어 영역 및 천이 영역사이의 경계에는 열 댐(thermal dam)(156)이 배치되어 있는바, 이는 웨이퍼 카트리지(26) 주위의 온도 제어 영역과 천이 영역 간의 열 전도를 최소화하기 위함이다. 천이 영역(25)은, 온도 제어 영역으로부터 신호 드라이버 및 고장 분석 PCB(33) 내로 열 또는 냉기가 누출되는 것을 막기 위해 제공된다. 이러한 열 또는 냉기의 누출은 시간에 따라 PCB(33)의 온도를 변화시켜, 성능 변화를 야기시킴으로써, 시간에 따라 테스트 조건이 변화되게 한다. 또한, PCB(33) 내로의 냉기의 누출은 PCB(33)에 대한 응결(condensation) 또는 열 손상을 야기시킨다.

드라이버 확장 PCB(102)는 열 및 냉기를 한층 더 분리시키기 위해, 신호 드라이버 및 고장 분석 PCB(33)를 온도 제어 영역(22) 및 천이 영역(25)으로부터 이격시키는 역할을 한다. 또한, 드라이버 확장 PCB(102)는 프로브 신호 PCB, 신호 드라이버 및 고장 분석 PCB(33)의 임피던스 정합을 가능하게 한다. 실제로, 프로브 신호 PCB(104)는 약 50Ω의 임피던스를 갖고, 신호 드라이버 및 고장 분석 PCB(33)는 약 28Ω의 임피던스를 갖는다. 드라이버 확장 PCB는 그 길이에 따라, 신호 드라이버 및 고장 분석 PCB(33)의 단부에 있어서의 약 28Ω으로부터, 프로브 신호 PCB(104)의 단부에 있어서의 약 50Ω까지 변화하는 임피던스를 갖는다. 이러한 임피던스 정합에 의해, 신호 드라이버, 고장 분석 PCB(33) 및 프로브 신호 PCB(104) 간에 보다 높은 품질의 신호가 전송될 수 있다.

전력 분배 시스템(30)은 카트리지(26) 내의 프로브 파워 PCB(106)에 접속되어 있다. 상기 프로브 파워 PCB(106)는, 단단한 프로브 신호 PCB(104)에 근접하게 배치되며 그리고 이에 평행하게 카트리지(26) 내의 그 대부분의 전체 길이를 따라 배치되지만, 그럼에도 불구하고 전력 분배 시스템(30)와의 상호연결에 있어서 프로브 파워 PCB(106)로부터 상당한 거리를 떨어져 연장될 수 있도록 하기 위해, 유연부(flexible portion)(107)를 갖는다.

카트리지(26)는 미니-백플레인 PCB(108)를 통해 테스트 전자 장치(28) 및 전력 분배 시스템(30)에 접속된다. 고밀도 핀 연결기(109)를 이용하여, 카트리지(26)를 드라이버 확장 PCB(102) 및 전력 분배 시스템(30)에 접속시킨다. 연결기(109)는, 상기 인용한 Brehm 등의 특허에 개시된 시스템에서의 총 680개의 핀 연결과 비교하여, 총 4200개의 핀 연결을 포함한다. 이러한 연결기는 절연 핀을 갖고, 신호 핀은 전자기 간섭(EMI) 차폐 하우징 내에 세트된다. 이러한 타입의 적절한 고밀도 핀 연결기(109)는 펜실베니아주 하리스바그의 AMP사로부터 입수할 수 있는바, 본원에서는 이에 대해 더 이상 설명하지 않는다.

전력 분배 시스템(30)은 다이 파워 메인 PCB(110), 및 상기 다이 파워 메인 PCB(110) 상에 장착된 한 세트의 32 채널 다이 파워 듀얼 인 라인 모듈들(dual-in-line modules : DIMs)(118)을 포함한다. 테스트 전자 장치(28) 내에서, 드라이버 확장 기판(102)은 상호접속 시스템(31)에 의해 메인 신호 드라이버 PCB(33)에 접속된다. 한 세트의 신호 드라이버 DIM(120) 및 고장 분석 PCB(114)가 메인 신호 드라이버 PCB(33) 위에 장착된다.
도 4A는 상호접속 시스템(31)을 상세히 나타낸다. 이러한 상호접속 시스템은 상기 인용한 Barraclough 등의 특허의 주제이다.

시스템(31)은 PCB(102) 및 PCB(33) 상의 양쪽 표면(34 및 36) 상에서 접촉 핑거(32)를 이용한다. PCB(102 및 33)는 각각 카드 에지 연결기(44, 46)를 갖는다. 각 PCB의 접촉 핑거(32) 및 카드 에지 연결기(44, 46)는 인접하는 PCB 상에서 서로 역방향으로 연결된다. 즉, PCB(102)의 카드 에지 연결기(44)는 PCB(33)의 접촉 핑거(32)와 연결되고, PCB(33)의 카드 에지 연결기(46)는 PCB(102)의 접촉 핑거와 연결된다. PCB(102)는 카드 에지 연결기(44)의 금속 접점(74)에 연결된 2 세트의 상호연결(70, 72) 및 PCB(33)의 접촉 핑거(32)에 연결된 2 세트의 상호연결(76, 78)을 갖는다. 유사하게, PCB(33)는 PCB(33)의 접촉 핑거(32)에 연결된 2 세트의 상호접속(80, 82) 및 카드 에지 연결기(46)의 금속 접점(88)에 연결된 2 세트의 상호접속(84, 86)을 갖는다. 이러한 상호접속 시스템(31)을 이용함으로써, 동일한 카드 에지 연결기를 이용하여 선행 기술에 의한 전형적인 상호접속 시스템과 비교하여 1 인치당 2배의 상호접속 밀도를 얻을 수 있다. 예를 들어, 선행 기술에 있어서의 1 인치당 20개의 상호접속과 비교하여, 2개의 PCB 간의 카드 에지의 1 인치당 40개의 상호접속을 얻을 수 있다.

상호접속수가 2배로 증가하는 것 외에, 상호접속 시스템(31)은 자기 정합성을 갖는다. 카드 에지 연결기(44, 46)는 각각, 각각의 PCB(38, 40)의 접촉 핑거로부터 되밀어내어 진다. 동일 두께의 PCB(38, 40)를 이용하여, 그리고 함께 접속된 PCB 모두에 대한 PCB 상에 직접 장착된 동일한 지오미트리(geometry)의 연결기(44, 46)를 이용함으로써, 제 2의 접속을 위해 조립이 반전되는 경우에도 모든 치수 관계는 유지된다. 충분한 구조적인 강도를 제공하고 연결기(44, 46)의 플러깅(plugging) 및 언플러깅을 지원하기 위해, 각 PCB(38, 40) 상에는 연결기(44, 46)의 뒤측에 연결기 지지봉(90)이 제공되는바, (예를 들어, 볼트에 의해) 고착된다

도 5는 시스템(20)의 병렬 테스트 처리 성능 및 세그먼트화된 파워 분배를 나타낸다. 각 파워 모듈(280)은 32개의 채널을 포함하는 32개의 피테스트 디바이스(200)에 접속된다. 테스트를 실행하는 동안, 칩 선택선(282)을 이용하여, 한 번에 32개의 채널중 단지 1개 만이 활성화된다. 이는, 한번에 단지 하나의 피테스트 디바이스(200) 만이 각 파워 모듈(280)에 의해 파워를 공급받으며, 이에 따라 파워 모듈(280) 마다 훨씬 적은 용량을 요구하게 됨을 의미한다. 실제로, 모든 피테스트 디바이스(200)에 대해 이들의 비활성 상태 동안 전력이 공급되지만, 파워 모듈(280) 마다 한 번에 단지 1개의 디바이스 만이 전력을 공급받아 활성 상태가 된다. 활성 상태는 훨씬 더 높은 레벨의 전력을 이용하여, 파워선 상에 훨씬 더 많은 전기적인 노이즈를 발생시킨다. 각 파워 모듈의 용량은 높은 주파수에서 저전력 요구로부터 고전력 요구로 순환할 때의 전류에 대한 요구를 충족시키도록 설정된다. 총 32개의 파워 모듈이 있지만, 도 10에는 단지 8개 만이 나타나 있다. 이러한 분할된(segmented) 전력 분배 방식은, 한번에 모든 피테스트 디바이스에 전력을 공급하는 것 보다 훨씬 더 관리가 용이하다.

도 6은 파워 모듈(280)의 개략적인 회로도를 나타낸다. 파워 모듈(280)은 MOSFET 파워 스위치(256)의 턴온 및 턴오프를 제어하기 위해, 254에 접속된 마이크로 제어 소자(252)를 갖는다. 이 마이크로 제어 소자(252)는, 마이크로제어기, 필드 프로그램가능 게이트 어레이(FPGA), 또는 사이프러스 프로그램가능 논리 디바이스(CPLD)로서 구현될 수 있다. Vdd 입력(253)이 파워 스위치(256)의 입력(255)에 접속된다. 파워 스위치(256)의 출력(258)은 피테스트 디바이스(DUT)(200)에 접속된다. 마이크로 제어 소자(252)는 또한, A/D 버스(262)에 의해 아날로그 디지털(A/D) 변환기(260)에 접속되고, 다중화 버스(266)에 의해 채널 멀티플렉서(264)에 접속되며, 그리고 다중화 버스(266)에 의해 전압 전류 측정 멀티플렉서(268)에 접속된다. A/D 변환기(260)의 입력(270)은 전압 전류 측정 멀티플렉서(268)에 접속된다. 채널 멀티플렉서(264)의 출력(272)은 기구 증폭기(instrumentation amplifier)(274)를 통해 전압 전류 측정 멀티플렉서(268)에 접속된다. R의 피테스트 디바이스(200) 측의 출력 단자(272)중 하나는 전압 전류 측정 멀티플렉서(268)에 직접 접속된다. 마이크로 제어 소자(252)는 마이크로 프로세서 버스(276)에 의해 신호 드라이버 PCB(33) 상의 마이크로프로세서에 접속된다(도 2 내지 4 참조). 이 마이크로프로세서는 마이크로 제어 소자(252)와 국부 제어기(21) 내의 다른 마이크로 프로세서(도 1) 간의 중간 레벨의 제어 기능을 갖는다. 비동기 클럭 입력(255)이 마이크로 제어 소자(252)에 접속된다. 동작시, 마이크로 제어 소자(252)는 채널(1 내지 32)을 통해 채널 멀티플렉서(264)를 시퀀싱함으로써 피테스트 디바이스(200)에 대한 전력 공급을 제어한다(도 5 참조). 각 DUT(200)에 전력이 공급되면, 전압 측정과 전류 측정을 순환시키기 위해, 마이크로 제어 소자는 전압 전류 측정 멀티플렉서(268)를 제어한다. DUT(200)으로부터의 전압 및 전류 입력은 채널 멀티플렉서를 통해 전압 전류 측정 멀티플렉서(268)에 공급된다. A/D 변환기(260)는 전압 및 전류 측정치를 디지털로 변환하고, 마이크로 제어 소자(252)는 전압 및 전류 측정값을 수신하고, 이러한 측정치를 프로그램된 상한 및 하한과 비교하여, 전압이 너무 높은 상태인지 아니면 너무 낮은 상태인지, 또는 전류가 과대 상태인지 아니면 과소 상태인지를 검출한다. 어떠한 것이 검출되면, DUT(200)를 접촉하고 있는 프로브가 손상되기 전에, 파워 스위치(256)가 턴오프된다. 마이크로 제어 소자(252)에 의한 국부 제어의 중요성은 그 동작 속도에 있다. 전압과 전류를 검출하기 위한 2개의 측정은, 파워 스위치(256)가 오프 상태로부터 온 상태에 스위치되는 3㎳의 시간 이내에 이루어진다. 이러한 동작 속도는, DUT(200)가 테스트되는 동안 이 DUT(200)가 고장날 때, 또는 디바이스가 먼저 턴온될 때, 웨이퍼 DUT(200) 및 웨이퍼 프로브를 보호한다.

도 7은 전력 조정기 제어 및 전압/전류 리드백 회로(210) 형태의 파워 모듈(280)의 다른 실시예를 나타낸다. Vdd 기준 입력(212)이 저항기 네트워크(214)를 통해 파워 제어 트랜지스터(T1) 및 조정가능한 조정기 집적 회로(218)의 조정 입력(216)에 공급된다. 생(raw) 파워 입력(219)이 또한 집적 회로(218)에 접속된다. 조정기 집적 회로(218)의 출력(220)은 피테스트 디바이스(200)에 접속된다. 마이크로 제어 소자(252)의 출력(236)은 저항기 네트워크(238)를 통해 파워 제어 트랜지스터(T1)의 베이스에 접속된다. 동작시, 조정가능한 조정기 집적 회로(218)는 부호(219)의 생 파워 입력이 부호(216)의 기준치와 같아지도록 조정하고자 시도한다. 마이크로 제어 소자(252)에 의해 파워 제어 트랜지스터(T1)가 턴온되면, 이 트랜지스터(T1)는 조정가능한 조정기 집적 회로(218)에 대한 조절 입력(216)을 풀다운시켜, 이 집적 회로(218)를 셧오프시킨다. 회로(210)는 각 DUT(200)에 대한 테스트 전압의 주문에 의한 조정을 가능하게 하여, 각 디바이스에 대한 테스트 전압의 정확도를 향상시킨다. 상기 설명한 것 이외의 도 7에 나타낸 회로의 구조 또는 동작은 도 6에 나타낸 회로와 동일하다.

도 8 및 9는 각각, 램버스 다이내믹 랜덤 액세스 메모리(RDRAM) 집적 회로(200)에 대한 신호 및 파워 접속의 예, 및 반도체 웨이퍼 상의 메모리 집적 회로(200)의 일반적인 예를 나타낸다. 나타낸 바와 같이, 접속선(202)은 각 접속에 대해 0.1 내지 5㎌의 캐패시턴스를 포함한다. 접속선(204) 및 배선(202)중 2개는 각 접속에 대해 200 내지 800Ω의 저항을 포함한다. 접속선(206)은 20 내지 80Ω의 저항을 포함한다. 저항(R 및 R1)은 반도체 웨이퍼의 피테스트 집적 회로(200)중 어느 하나의 허용 고장을 가능하게 하기 위하여, 분리를 위해 제공된다. 피테스트 집적 회로(200)는 캐패시턴스를 구동하는 능력이 낮기 때문에, R과 R1 사이에는 차이가 있으며, 이에 따라 적절한 RC 상수를 제공하기 위해서는 저항(R1)을 보다 낮게 할 필요가 있다. 카트리지(26) 및 여러 PCB의 배선에 있어서, 집적 회로(200)에 대한 접속은 나타낸 바와 같이 함께 버스 연결된다.

도 10 내지 14는 웨이퍼 카트리지(26)를 한층 더 상세하게 나타낸다. 프로브(150)는 PCB(104) 상의 중심에 배치된다. 프로브(150)는, 반도체 웨이퍼 내의 집적 회로들 각각을 접촉시키기 위한 다수의 접점(미도시)을 포함하는 다수의 타일(152)을 갖는다. 프로브(150)는 접촉기(151) 상에 장착된다. 웨이퍼 카트리지가 번인 및 전기 테스트 시스템(도 2 내지 4 참조) 내에 적재되면, 카트리지(26)에 부착된 상호접속(109)의 일부(154)(도 3 및 4 참조)는 미니 백플레인 PCB(108) 상의 상호접속(109)의 나머지 부분에 접촉한다. 부분(154) 내의 신호 접속부는, 전자기 간섭(EMI) 차폐 하우징 내에 설치된 절연 핀들을 포함한다. 유연한(flexible) 상호연결부(158)는 접촉기(151)를 프로브 신호 PCB(104) 및 프로브 파워 PCB(106)에 전기적으로 접속시킨다. 접촉기(151), 프로브 신호 PCB(104) 및 프로브 파워 PCB(106)는 단단한 성질이고 서로 다른 물질로 만들어지기 때문에, 프로브(150), 프로브 신호 PCB(104) 및 프로프 파워 PCB(106)가 번인 동안 가열될 때, 유연한 상호연결부(158)는 이들의 서로 다른 팽창을 고려한다.

도 12 및 13은 프로브 신호 PCB를 상세하게 나타낸다. 신호선(300)은 1X 두께의 유전체 코어(302)의 일측에 배치되고, 이 유전체 코어(302)의 타측에는 파워 또는 접지 평면(304)이 있다. 신호선(300)은 3X 내지 6X의 수평 거리 만큼 서로 이격되어 있다. 복수의 층에서, 신호선들은 유전체 또는 접착층(306)에 의해 다른 세트의 신호선(300)과 관련된 인접하는 파워 또는 접지 평면(304)로부터 3X 내지 6X의 수직 거리 만큼 이격되어 있다. 인접하는 파워 또는 접지 평면(304)은 유전체 또는 접착층(306)에 의해 X 배수의 수직 거리 만큼 서로 이격된다. 다른 파워 또는 접지 평면(304)과 관련된 이웃하는 신호선(300)은 유전체 또는 접착층(310)에 의해 6X의 수직 거리 만큼 서로 이격된다. 이러한 이격 관계는 인접하는 도체 간의 누화(cross talk)를 최소화하고, 신호선들(300)과 이들의 관련 파워 또는 접지 평면(304) 간의 분리 간격이 좁은 경우에는, AC 성능을 개선하기 위해 유전체 코어(302)는 얇아진다.

도 14는 프로브 파워 PCB(106)를 상세히 나타낸다. 접속부(109) 근처에서 프로브 신호 PCB(104)로부터 프로브 파워 PCB(106)를 멀리 이격시키는 것을 가능하게 하는 구부릴수 있는 부분(107)을 제외하고(도 3을 또한 참조), 프로브 파워 PCB(106)는 단단하다. 프로브 파워 PCB(106)는 그 최상부(top) 및 바닥(buttom)에 피복층(coverlay)(320)을 갖는다. 최상부와 바닥으로부터 안쪽으로 이동하면, 각각의 도체(322, 324)가 피복층(320)과 인접하고 있다. 도체(322, 324)는 접착층(330, 332)에 의해 도체(326, 328)와 절연된다. 도체(326, 328)는 유전층(338, 340)에 의해 도체(334, 336)로부터 절연된다. 도체(334, 336)는 접착층(346, 348)에 의해 도체(342, 344)로부터 절연되고 있지만, 구부릴 수 있는 부분(107)에서는 상기 도체(334, 336)는 공극(350, 352)에 의해 도체(342, 344)로부터 절연된다. 공극(350, 352)은 구부릴 수 있는 부분(107)이 휘어지는 것을 가능케 한다. 도체(342, 344)는 유전층(354)에 의해 서로 절연된다.
도 15 내지 16C는, 고밀도의 기판 대 기판 연결기(402)에 의해 서로 접속되는 PCB(104, 106)를 접지 접속시키기 위해 이용되는 구리 접지 러그(copper ground lug)(400)를 나타낸다. 연결기(402)의 교번 핀들(404)은 신호 및 파워를 위한 핀이다. 각 회로 기판 상의 트레이스에 접속된 접지 러그(400)의 존재는 기판(104, 106) 모두에 대해 우수한 접지를 제공하기 때문에, 종래 기술에서와 같이, 기판 대 기판 연결기의 매 세번째 핀이 접지를 위해 이용될 필요가 없다. 고밀도의 기판 대 기판 연결기(402)는 인디애나주 뉴 올버니 소재의 Samtec USA사로부터 SMT 소켓 어셈블리의 명칭으로 입수가능한 쿼드 로우 스태거드 SMT 소켓 어셈블리를 이용하여 구현된다. 동일한 SMT 단자 어셈블리는 또한 유연한(flexible) 리드(lead)(158)(도 10)를 PCB(104)에 접속시키는 데에 이용된다. 접지 러그는 표면 장착 리드(406) 및 쓰루홀 포스트 리드(408)를 갖는다. 쓰루홀 포스트 리드(408)는 2개의 회로 기판을 서로 정합시켜 홀딩하고, 기판(104, 106)으로부터 표면 장착 리드(406)를 전단(shear)시키지 않으면서 나사(410)가 단단히 조여질 수 있게 한다. 또한, 접지 러그(400)의 높이는 기판 대 기판 연결기(402)의 높이와 일치된다. 따라서, 접지 러그는 고밀도의 기판 대 기판 연결기(402)의 이용을 최적화하고, 서로 맞물리는 연결기 세트와 같은 높이의 우수한 기계적 억제 디바이스를 제공한다.
당업자라면, 도면에 개시되어 상기 설명한 본 발명의 형태 또는 세부적인 사항에 대해 여러 변경을 행할 수 있다는 것을 알 수 있을 것이다. 이러한 변경은 첨부된 특허 청구의 범위의 기술 사상 및 기술적 범위에 포함된다.

Claims (28)

1. (a) 복수의 집적 회로를 내포한 반도체 웨이퍼를 각각 포함하는 복수의 카트리지들을 받아들이는 온도 제어 영역 -상기 복수의 카트리지 각각은 단단한 프로브 신호 인쇄회로기판 및 상기 단단한 프로브 신호 인쇄회로기판과 실질적으로 평행하고 이로부터 밀접하게 이격되어 있는 프로브 파워 인쇄회로기판을 포함하며- 과;

   (b) 상기 온도 제어 영역에 인접하는 쿨 영역 내에 위치하는 테스트 전자 장치와;

   (c) 상기 온도 제어 영역에 인접하는 상기 쿨 영역 내에 위치하는 파워 전자 장치와;

   (d) 상기 테스트 전자 장치를 상기 단단한 프로브 신호 인쇄회로기판에 접속시키는 제 1 상호접속 시스템과; 그리고

   (e) 상기 파워 전자 장치를 상기 프로브 파워 인쇄회로기판에 접속시키는 제 2 상호접속 시스템을 포함하여 이루어지며,

   상기 제 1, 2 상호접속 시스템은 적층 관계로 배치되고, 상기 프로브 파워 인쇄회로기판은, 상기 프로브 파워 인쇄회로기판의 일부분이 상기 제 2 상호접속 시스템에 근접한 상기 단단한 프로브 신호 인쇄회로기판으로부터 한층 더 큰 거리 만큼 이격될 수 있게 하는 적어도 1개의 구부릴수 있는 부분을 갖는 것을 특징으로 하는 번인 시스템.
2. 삭제
3. 제 1 항에 있어서,

   (f) 상기 온도 제어 영역과 상기 쿨 영역을 분리하는 천이 영역을 더 포함하는 것을 특징으로 하는 번인 시스템.
4. 삭제
5. (a) 복수의 집적 회로를 내포한 반도체 웨이퍼를 각각 포함하는 복수의 카트리지를 받아들이는 피테스트 디바이스 영역 -상기 복수의 카트리지 각각은 단단한 프로브 신호 인쇄회로기판, 및 상기 단단한 프로브 신호 인쇄회로기판과 실질적으로 평행하고 이로부터 밀접하게 이격되어 있는 프로브 파워 인쇄회로기판을 포함하며- 과;

   (b) 상기 피테스트 디바이스 영역에 인접하게 위치하는 테스트 전자 장치와;

   (c) 상기 피테스트 디바이스 영역에 인접하게 위치하는 파워 전자 장치와;

   (d) 상기 테스트 전자 장치를 상기 단단한 프로브 신호 인쇄회로기판에 접속시키는 제 1 상호접속 시스템과; 그리고

   (e) 상기 파워 전자 장치를 상기 프로브 파워 인쇄회로기판에 접속시키는 제 2 상호접속 시스템을 포함하여 이루어지며,

   상기 제 1, 2 상호접속 시스템은 적층 관계로 배치되고, 상기 프로브 파워 인쇄회로기판은, 상기 프로브 파워 인쇄회로기판의 일부분이 상기 제 2 상호접속 시스템에 근접한 상기 단단한 프로브 신호 인쇄회로기판으로부터 한층 더 큰 거리 만큼 이격될 수 있게 하는 적어도 1개의 구부릴수 있는 부분을 갖는 것을 특징으로 하는 테스트 시스템.
6. 삭제
7. 삭제
8. 삭제
9. 삭제
10. 삭제
11. 삭제
12. (a) 복수의 집적 회로를 내포한 반도체 웨이퍼를 각각 포함하는 복수의 카트리지를 받아들이는 피테스트 디바이스 영역과;

    (b) 상기 피테스트 디바이스 영역에 인접하게 위치되는 제 1 회로기판 상의테스트 전자 장치와; 그리고

    (c) 상기 피테스트 디바이스 영역에 인접하게 위치되는 제 2 회로기판 상의 파워 전자 장치를 포함하여 이루어지며,

    상기 복수의 카트리지 각각은, 상기 복수의 카트리지중 하나와 상기 제 1 회로기판 사이의 제 1 접속에 의해 상기 테스트 전자 장치에 접속되고, 상기 복수의 카트리지중 하나와 상기 제 2 회로기판 사이의 제 2 접속에 의해 상기 파워 전자 장치에 접속되며, 상기 제 2 회로기판은 상기 제 1 회로기판으로부터 분리된 것을 특징으로 하는 테스트 시스템.
13. 삭제
14. 삭제
15. (a) 복수의 피테스트 집적회로들을 보유(holding)하는 카트리지들의 세트와;

    (b) 상기 복수의 피테스트 집적회로들을 각각 받아들이는 복수의 제 1 테스트 채널들과;

    (c) 각각의 테스트 채널에서 상기 피테스트 집적 회로들중 하나에 각각 접속되는 복수의 제 2 파워 모듈들 -상기 파워 모듈들은 상기 카드리지들로부터 분리되며- 과;

    (d) 상기 복수의 제 1 테스트 채널들중 하나를 연속적으로 선택하도록 접속 및 구성된 제어기와; 그리고

    (e) 테스트 전자장치들에 대한 각각의 카트리지를 연결함과 아울러 상기 파워 모듈들로부터의 파워 분배를 위한 연결부들

    을 포함하여 이루어진 테스트 시스템.
16. 제 5 항, 제 12 항 또는 제 15 항 중의 어느 한 항에 있어서,

    전기 테스트 전자 장치를 포함하는 것을 특징으로 하는 테스트 시스템.
17. 제 5 항, 제 12 항 또는 제 15 항 중의 어느 한 항에 있어서,

    번인 테스트 전자 장치를 포함하는 것을 특징으로 하는 테스트 시스템.
18. 제 15 항에 있어서,

    상기 파워 모듈은 각각, 스위치에 의해 피테스트 디바이스의 출력에 결합되는 파워 입력과, 상기 스위치를 위한 제어 단자에 결합되는 마이크로 제어 소자와, 상기 마이크로 제어 소자로부터의 제어 입력을 받도록 결합되는 채널 선택 멀티플렉서와, 그리고 상기 마이크로 제어 소자로부터 제어 입력을 받도록 결합되는 전압 및 전류 멀티플렉서를 포함하고, 상기 채널 선택 멀티플렉서는 상기 피테스트 집적 회로중 선택된 하나로부터의 전압 및 전류 측정치를 상기 전압 및 전류 멀티플렉서에 제공하도록 결합되며, 상기 전압 및 전류 멀티플렉서는 상기 전압 및 전류 측정치를 상기 마이크로 제어 소자에 공급하는 것을 특징으로 하는 테스트 시스템.
19. 제 18 항에 있어서,

    상기 전압 및 전류 멀티플렉서는 아날로그 디지털 변환기를 통해 상기 마이크로 제어 소자로부터 제어 입력을 수신하도록 결합되는 것을 특징으로 하는 테스트 시스템.
20. 제 18 항에 있어서,

    상기 스위치는 금속 산화물 실리콘 전계 효과 트랜지스터 스위치인 것을 특징으로 하는 테스트 시스템.
21. 제 18 항에 있어서,

    상기 스위치는 조정가능한 전압 조정기를 포함하는 것을 특징으로 하는 테스트 시스템.
22. 삭제
23. 웨이퍼 형태의 집적 회로를 번인 테스트하기 위한 방법으로서,

    (a) 복수의 집적 회로를 내포한 반도체 웨이퍼를 각각 포함하는 복수의 카트리지를 받아들이는 온도 제어 영역을 제공하는 단계와;

    (b) 쿨 영역 내에 위치되는 테스트 전자 장치에 의해 상기 집적 회로를 테스트하는 단계와;

    (c) 상기 쿨 영역 내에 위치되는 파워 전자 장치에 의해 상기 집적 회로에 전력을 공급하는 단계와; 그리고

    (d) 상기 온도 제어 영역과 상기 쿨 영역 간의 천이 영역에 의해 상기 온도 제어 영역으로부터 상기 테스트 전자 장치 및 상기 파워 전자 장치를 분리하는 단계를 포함하여 이루어지며,

    집적 회로의 번인 테스트 및 전기 테스트는 상기 테스트 전자 장치에 의해 실행되는 것을 특징으로 하는 웨이퍼 형태의 집적 회로를 번인 테스트하기 위한 방법.
24. 웨이퍼 형태의 집적 회로를 테스트하는 방법에 있어서,

    (a) 복수의 피테스트 집적회로들을 보유(holding)하는 카트리지들의 세트를제공하는 단계와;

    (b) 상기 집적회로들을 복수의 테스트 채널들에 접속하는 단계와;

    (c) 복수의 제 1 파워 모듈을 각각의 테스트 채널의 피테스트 집적 회로들중 하나에 접속하는 단계 - 상기 파워 모듈들은 상기 카트리지들로부터 분리되며- 와;

    (d) 상기 복수의 테스트 채널중 하나를 연속적으로 선택하는 단계와;

    (e) 상기 선택된 테스트 채널의 상기 복수의 집적 회로들을 테스트하는 단계와; 그리고

    (f) 상기 모든 집적 회로들이 테스트될 때 까지, 상기 단계 (d) 및 (e)을 반복하는 단계

    를 포함하는 것을 특징으로 하는 웨이퍼 형태의 집적 회로를 테스트하기 위한 방법.
25. 제 24 항에 있어서,

    상기 테스트는 번인 테스트인 것을 특징으로 하는 웨이퍼 형태의 집적 회로를 테스트하기 위한 방법.
26. 제 25 항에 있어서,

    상기 테스트는 전기 테스트를 더 포함하는 것을 특징으로 하는 웨이퍼 형태의 집적 회로를 테스트하기 위한 방법.
27. 제 1 항에 있어서,

    전기 테스트 전자 장치를 포함하는 것을 특징으로 하는 번인 시스템.
28. 제 1 항에 있어서,

    번인 테스트 전자 장치를 포함하는 것을 특징으로 하는 번인 시스템.

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