JPH10163281A - 半導体素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】半導体素子に対する動作特性試験の検査につい
て簡略化を図って半導体素子の製造コストの低減を図っ
た半導体素子の製造方法を提供することにある。 【解決手段】本発明は、ウェハのダイシングを行った
後、該ウェハの搭載板に接着した半導体素子を分離せ
ず、半導体素子間の位置関係を保持したまま動作特性試
験の検査を行うことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はテスタによる半導体
素子の動作試験方法に関し、特に半導体素子が配列され
るウェハ状態で半導体素子を一括テスタによる動作試験
を行って半導体素子を製造する半導体素子およびその製
造方法に関する。

【０００２】

【従来の技術】従来のチップ状の半導体素子（以下チッ
プと呼ぶ）の製造方法は、図１３に示すように行われて
いた。ステップ６００においてウェハ上にフォトリソグ
ラフィーの工程等により多数個の半導体素子を形成し、
その後ステップ６１０においてウェハ初期検査を行い、
その後ステップ６２０において半導体ウェハから半導体
素子をダイシングにより個別に切断・分離してチップ化
する。このチップ化した後、パッケージ品として出荷す
る場合と、チップのまま出荷するものとで検査工程に違
いがある。まず、パッケージ品は、ステップ６３１にお
いて組立・封止（リード接続および樹脂モールド）を行
った後検査工程を行う。ステップ６３２において電気的
な試験である一次検査を行った後、ステップ６３３にお
いて加速試験であるバーンイン試験を行う。その後、ス
テップ６３４においてバーンイン試験によって発生した
不良品の除去を目的とした二次検査を行った後、ステッ
プ６３５において最終的な製品のグレード分けを目的と
した選別検査を実施し、ステップ６３６において外観検
査および治具納めを行い、パッケージ品が完成すること
になる。

【０００３】一方、チップ出荷品は、ステップ６４１に
おいてチップを検査用ソケットに装着し、その後ステッ
プ６４２において加速試験であるバーンイン試験を行
う。その後、ステップ６４３においてバーンイン試験に
よって発生した不良品の除去を目的とした二次検査を行
った後、ステップ６４４において最終的な製品のグレー
ド分けを目的とした選別検査を実施し、ステップ６４５
において外観検査および治具納めを行い、出荷されるこ
とになる。ところで、特開平５−２０６２２７号公報に
は、ベアチップ単体での試験を可能とするベアチップテ
スト用ソケットが記載されている。

【０００４】

【発明が解決しようとする課題】最近良好な電気特性を
有したチップを、樹脂モールドなしでチップ状態（ベア
チップ）で出荷することも多く行われるようになってき
ている。しかしながら、上記従来技術においては、検査
工程そのものが多数あり、各段階で検査・装着治具が必
要となり、検査工数の増加を招くと共に、装着治具を多
数準備するための経費が必要となり、製造コストの増加
を招くという課題を有していた。

【０００５】ところで、半導体ウェハ状態で半導体素子
の検査を行う場合、個々の半導体素子の電極に検査用の
接触端子を確実に押し当てて良好な接触を確保するため
には、接触端子がある程度可動し、ストロークを有する
ことが必要となる。そのため、接触端子にストロークを
もたせるための構造および形状が複雑となり、検査装置
の価格を上昇させる要因となっていた。

【０００６】本発明の目的は、上記従来技術の課題を解
決すべく、半導体素子に対する動作特性試験の検査につ
いて簡略化を図って製造コストの大幅な低減を可能にし
た半導体素子およびその製造方法を提供することにあ
る。また本発明の他の目的は、ウェハ状態と同じように
配設した状態で半導体素子に対する高度な動作特性試験
を行って早期に正確に不良半導体素子を摘出して早期に
前工程へのフィードバックを可能にして試験後の歩留ま
り向上を図って製造コストの大幅な低減を可能にした半
導体素子およびその製造方法を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数個の半導体素子を形成した半導体ウ
ェハに対してダイシングを施し、このダイシングが施さ
れた半導体素子間の位置関係を保持した状態で前記半導
体素子に形成された電極にテスタに接続された接触端子
を押し当てて電気的に接続し、この接続した状態でテス
タにより半導体素子に対して動作特性試験による検査を
行って半導体素子を製造することを特徴とする半導体素
子の製造方法である。また本発明は、前記半導体素子の
製造方法において、前記ダイシングは、前記検査をする
際各半導体素子間の電気的干渉を防止できるように行う
ことを特徴とする。また本発明は、複数個の半導体素子
を形成した半導体ウェハに対してダイシングを施し、こ
のダイシングが施された半導体素子間の位置関係を保持
した状態で前記半導体素子に形成された電極にテスタに
接続された接触端子を押し当てて電気的に接続し、この
接続した状態でテスタにより各半導体素子間の電気的干
渉を防止して各半導体素子に対して動作特性試験による
検査を行って半導体素子を製造することを特徴とする半
導体素子の製造方法である。

【０００８】また本発明は、複数個の半導体素子を形成
した半導体ウェハに対してダイシングを施し、このダイ
シングが施された半導体素子間の位置関係を保持した状
態で前記半導体素子に形成された電極にテスタに接続さ
れた接触端子を押し当てて電気的に接続し、この接続し
た状態でテスタにより各半導体素子に対してバーンイン
試験による検査を行って半導体素子を製造することを特
徴とする半導体素子の製造方法である。また本発明は、
複数個の半導体素子を形成した半導体ウェハに対してダ
イシングを施し、このダイシングが施された半導体素子
間の位置関係を保持した状態で前記半導体素子に形成さ
れた電極にテスタに接続された接触端子を押し当てて電
気的に接続し、この接続した状態でテスタにより半導体
素子に対して動作特性試験による検査を行い、この検査
された半導体素子に対してパッケージ化することによっ
てパッケージ半導体素子を製造することを特徴とする半
導体素子の製造方法である。

【０００９】また本発明は、複数個の半導体素子を形成
した半導体ウェハに対してダイシングを施し、このダイ
シングが施された半導体素子間の位置関係を保持した状
態で前記半導体素子に形成された電極にテスタに接続さ
れた接触端子を押し当てて電気的に接続し、この接続し
た状態でテスタにより半導体素子に対して高周波の動作
特性試験による検査を行って半導体素子を製造すること
を特徴とする半導体素子の製造方法である。また本発明
は、前記半導体素子の製造方法において、前記ダイシン
グは、フルカットで行うことを特徴とする。また本発明
は、前記半導体素子の製造方法において、前記ダイシン
グは、ステップカットで行うことを特徴とする。また本
発明は、前記半導体素子の製造方法において、前記ダイ
シングは、セミフルカットで行うことを特徴とする。ま
た本発明は、前記半導体素子の製造方法において、前記
半導体素子の検査を、前記半導体ウェハに亘って分割し
て行うことを特徴とする。また本発明は、前記半導体素
子の製造方法において、前記半導体素子の検査を、前記
半導体ウェハに亘って一括して行うことを特徴とする。

【００１０】また本発明は、半導体ウェハに対してダイ
シングを施した状態で、電気的干渉を防止して動作特性
試験による検査を行って構成したことを特徴とする半導
体素子である。また本発明は、半導体ウェハに対してダ
イシングを施した状態で、電気的干渉を防止して動作特
性試験による検査を行ってパッケージ化して構成したこ
とを特徴とするパッケージ半導体素子である。

【００１１】また本発明は、半導体ウェハ上の各半導体
素子を確実に検査するために、半導体素子の複数個同時
検査工程に先立って半導体ウェハのダイシングを行った
後、半導体ウェハの搭載板から半導体素子を分離せず、
半導体素子間の位置関係を保持したまま検査を行うこと
を特徴とする。そのため、例えば半導体ウェハを搭載板
にテープ、接着剤あるいは真空チャック、あるいは、必
要に応じて柔軟性を有したシートにより固定し、ダイシ
ング後も各半導体素子が分離しないようにした状態で各
半導体素子について所要の試験を行う。

【００１２】以上説明したように、前記構成によれば、
半導体素子に対する動作特性試験の検査について簡略化
をはかって製造コストの大幅な低減を実現することがで
きる。

【００１３】また、前記構成によれば、ウェハ状態と同
じように配設した状態で半導体素子に対する高度な動作
特性試験を行って、早期に正確に不良半導体素子を摘出
して早期に前工程へのフィードバックを可能にして試験
後の歩留まり向上を図って製造コストの大幅な低減を実
現することができる。即ち、前記構成によれば、半導体
素子間での相互の電気信号の干渉を防止し、半導体素子
間の短絡による不良、あるいは、不良品チップが隣接す
る良品チップに及ぼす影響を防ぎ、確実に半導体素子の
電気的特性を把握することにより良品選別も含めて正確
な電気特性検査を行うことができ、その結果個別の半導
体素子（チップ）の検査と同等な電気特性検査を、検査
工数の短縮を図って実現することができ、更に早期の半
導体素子の特性把握による半導体素子形成の前工程への
早期のフィードバック（対策）が可能となって歩留まり
の向上をはかることができ、その結果製造コストの大幅
な低減を実現することができる。

【００１４】特に半導体素子の高集積化がますます進行
し、動作速度が速くなるに従い、検査用電気信号も高周
波となり、加えて、動作電圧も低電圧に推移している。
このように半導体素子が高集積化されたとしても、前記
構成によれば、隣接した半導体素子を流れる電気信号の
影響をなくすことにより相互の半導体素子の検査信号の
乱れをなくして半導体素子の動作マージンの把握も安定
させることが可能となり、特に不良チップが良品チップ
に及ぼす影響をなくして良品の半導体素子に対して不良
品とみなすケースもなくすことができ、その結果歩留ま
りの向上を図ることができる。また、前記構成によれ
ば、複数の半導体素子（チップ）内において供給した電
圧の変動をなくして高速な検査を実現することができ
る。また、前記構成によれば、半導体素子へのプロービ
ングの回数を低減することができ、その結果電極及び素
子へのダメージの発生を低減することができる。

【００１５】

【発明の実施の形態】本発明に係る半導体素子の製造方
法の実施の形態について図面を用いて説明する。図１に
半導体ウェハをダイシングする直前の斜視図を示す。半
導体ウェハ４は、その面上に多数の半導体素子（チッ
プ）３が設けられ、半導体ウェハの搭載板１上に接着テ
ープ２で固定されている。半導体ウェハの搭載板１は、
シリコンなどの半導体ウェハと同等の熱膨張率を有した
材料を使用することが望ましい。図２〜図４に、本発明
に係る検査時の半導体ウェハの断面模式図を示す。

【００１６】図２に示す半導体ウェハ４は、約０．１〜
０．４ｍｍの幅でフルカットでダイシングした場合の断
面図で、半導体ウェハ４を完全に個々のチップに分離す
る方式である。この場合、検査時にチップ間は電気的に
切り離されることになり、チップ間の相互の電気信号の
干渉を防止することができる。即ち、検査におけるＤＣ
テストおよびＡＣテストにおいて、隣接するチップ間で
影響を及ぼすことを防止することができる。特にＡＣテ
ストにおいてチップ内の回路に高周波の信号を与えたと
しても、隣接するチップ間で電磁波が伝搬されず、影響
を及ぼすことを防止することができる。また隣接するチ
ップ間で回路が短絡することを防止することができる。

【００１７】図３に示す半導体ウェハ４は、ステップカ
ットでダイシングした場合の断面図で、まず幅の広い刃
（約０．２〜０．４ｍｍ）で半導体ウェハ４の半導体素
子３を形成した表面に溝を作り、次に、残りを幅の狭い
刃（約０．０５〜０．２ｍｍ）で完全に個々のチップに
分離する方式である。この場合、検査時にチップ間は電
気的に切り離されることになり、チップ間の相互の電気
信号の干渉を防止することができる。即ち、検査におけ
るＤＣテストおよびＡＣテストにおいて、隣接するチッ
プ間で影響を及ぼすことを防止することができる。特に
ＡＣテストにおいてチップ内の回路に高周波の信号を与
えたとしても、隣接するチップ間で電磁波が伝搬され
ず、影響を及ぼすことを防止することができる。また隣
接するチップ間で回路が短絡することを防止することが
できる。図４に示す半導体ウェハ４は、セミフルカット
でダイシングした場合の断面図で、半導体ウェハ４を完
全には切断せず、半導体素子３を形成した面の反対面を
数〜数１０μｍ程度薄く残して、その後折り取る方式で
ある。この場合、つながっている基板の厚さが数〜数１
０μｍと非常に薄く、しかも素子を形成した反対面であ
り、更に回路形成部までの距離が約０．５ｍｍと長いた
め、導通しずらくなっていると共につながっている部分
でコンデンサを構成することもほとんどなく、チップ間
の相互の電気信号の干渉をほとんどなくすことができ
る。即ち、検査におけるＤＣテストおよびＡＣテストに
おいて、隣接するチップ間で影響を及ぼすことをほとん
どなくすことができる。特にＡＣテストにおいてチップ
内の回路に高周波の信号を与えたとしても、隣接するチ
ップ間で電磁波がほとんど伝搬されず、影響を及ぼすこ
とを防止することができる。また隣接するチップ間で回
路が短絡することを防止することができる。上記フルカ
ット、ステップカットあるいはセミフルカットでダイシ
ングした半導体ウェハ４を、半導体ウェハの搭載板１に
接着した状態で、個別あるいは複数個の半導体素子３の
表面に形成された電極３ａを一括してプロービングして
検査を実施する。

【００１８】図５は、本発明に係るダイシングした半導
体ウェハをそのまま用いた検査方法を実施する検査装置
の第一の実施の形態の要部を示す説明図である。本実施
の形態において、検査装置は、半導体素子の製造におけ
るウェハプローバとして構成されている。この検査装置
は、被検査物を支持する試料支持系１４０と、被検査物
に接触して電気信号の授受を行うプローブ系１００と、
試料支持系１４０の動作を制御する駆動制御系１５０
と、測定を行うテスタ１７０とで構成される。なお、被
検査物としてはダイシングした半導体ウェハ４の個々の
半導体素子（チップ）３を対象としている。前記チップ
３の表面には、外部電極としての複数の電極３ａが形成
されている。試料支持系１４０は、図２〜図４の何れか
に示すようにダイシングされた半導体ウェハ４を接着し
たままの搭載板１が着脱自在に載置される、ほぼ水平に
設けられた試料台１４２と、この試料台１４２を支持す
る、垂直に配置される昇降軸１４４と、この昇降軸１４
４を昇降駆動する昇降駆動部１４５と、この昇降駆動部
１４５を支持するＸ−Ｙステージ１４７とで構成され
る。Ｘ−Ｙステージ１４７はきょう体１４６に固定され
る。昇降駆動部１４５は、例えば、ステッピングモータ
などからなる。Ｘ−Ｙステージ１４７の水平面内におけ
る移動動作と、昇降駆動部１４５による上下動を組み合
わせることにより、試料台１４２の水平及び垂直方向に
おける位置決め動作が行われるものである。また、試料
台１４２には、図示しない回転機構が設けられており、
水平面内における試料台１４２の回転変位が可能にされ
ている。

【００１９】試料台１４２の上方には、プローブ系１０
０が配置される。すなわち、当該試料台１４２に平行に
対向する姿勢で接触端子１０３および配線基板１０７が
設けられる。各々の接触端子は、内部配線１０７ａを通
して、該配線基板に設けられた接続端子１０７ｂに接続
されている。この接続端子１０７ｂに接続されるケーブ
ル１７１を介して、テスタ１７０と接続される。ここで
用いられる接続装置の接触端子１０３は、タングステン
ワイヤを加工したプローブを用いた構造（カンチレバー
方式プローブ）のものであるが、これに限定されない。
例えば、接触端子として後述する図７に示す構造（薄膜
プローブ）のものを用いることもできる。

【００２０】駆動制御系１５０は、ケーブル１７２を介
してテスタ１７０と接続されている。また、駆動制御系
１５０は、試料支持系１４０の各駆動部のアクチュエー
タに制御信号を送って、その動作を制御する。すなわ
ち、駆動制御系１５０は、内部にコンピュータを備え、
ケーブル１７２を介して伝達されるテスタ１７０のテス
ト動作の進行情報にあわせて、試料支持系１４０の動作
を制御する。また、駆動制御系１５０は、操作部１５１
を備え、駆動制御に関する各種指示の入力の受付、例え
ば、手動動作の指示を受け付ける。

【００２１】以下、本実施の形態の検査装置の動作につ
いて説明する。試料台１４２の上に、図２〜図４の何れ
かに示すようにダイシングされた半導体ウェハ４を接着
した半導体基板の搭載板１を固定し、Ｘ−Ｙステージ１
４７及び回転機構を用いて、該半導体ウェハ４をダイシ
ングして分離した半導体素子３上に形成された電極３ａ
を、プローブ系１００の接触端子１０３の直下に位置決
めする。その後、駆動制御系１５０の昇降駆動部１４５
を作動させ、試料台１４２を所定の高さにまで上昇させ
ることによって、複数の接触端子１０３の各々の先端を
目的の半導体素子における複数の電極３ａの各々に所定
圧で接触させる。この状態で、ケーブル１７１、接続端
子１０７ｂ、内部配線１０７ａ、および接触端子１０３
を介して、半導体ウェハ４の半導体素子３とテスタ１７
０との間で、動作電力や動作試験信号などの授受を行
い、当該半導体素子の動作特性の可否などを判別する。
上記の一連の動作が、図２〜図４の何れかに示すように
ダイシングされた半導体ウェハ４に形成された複数の半
導体素子３の各々について実施され、動作特性の可否な
どが判別される。

【００２２】図６は、本発明に係る図５に示す検査装置
を用いて半導体素子を検査する検査方法の一実施の形態
を説明するための図である。図６（ａ）は本発明に係る
検査方法の比較例を示したものであるが、この方法では
半導体ウェハはチップ状に切断されていない。この場
合、検査時にはチップへの電源の供給経路として、複数
個のチップへの電源供給時に電圧が変動するため、プロ
ーブ１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３
ｅおよび１０３ｆにより、ウェハ上の電源供給電極３０
１と、電圧安定用の予備電源供給電極３０２と当接し、
電源を供給することが必要となる。これに対して、図６
（ｂ）は本発明に係る検査方法の一実施の形態であり、
ウェハをチップ単位に図２〜図４の何れかに示すように
切断しているため、電源電圧が安定しており、電源供給
時に予備電源供給電極３０２に電源を供給する必要はな
い。これにより、プローブ１０３ｂ，１０３ｄおよび１
０３ｆは不用となる。その結果、１チップあたり数本の
プローブ（例えば、５０本中５本）を削減することがで
き、さらに、複数個のチップを同時に行う場合には、多
数のプローブを削減することができるため、図５のテス
タ１７０および電源装置の負担を軽減することができ、
テスタコストを下げることができる。

【００２３】図７は、本発明に係るダイシングした半導
体ウェハをそのまま用いた検査方法を実施する検査装置
の第二の実施の形態の要部を示す説明図である。本実施
の形態において、検査装置は、接触端子として薄膜プロ
ーブを用いる他は、前記の図５と同様な半導体素子の製
造におけるウェハプローバとして構成されている。試料
台１４２の上方には、半導体ウェハ４に対向してプロー
ブ系２５０が配置される。すなわち、当該試料台１４２
に平行に対向する姿勢で接触端子２５３および配線基板
２５７が設けられる。接触端子２５３は、薄膜シート２
５１に形成され、引き出し用薄膜配線２５２により該引
き出し用薄膜配線２５２に接続された薄膜シ−ト電極２
６０ａを介して配線基板２５７の配線基板電極２６０ｂ
に半田付けにより接続されている。薄膜シート２５１の
裏面は押さえ板２５９がシリコーンゴム等の緩衝層２５
８により接着され、該押さえ板２５９は、配線基板２５
７に固定されている。各々の接触端子２５３は、引き出
し用薄膜配線２５２及び配線基板２５７内の内部配線２
５７ａを通して、該配線基板に設けられた接続端子２５
７ｂに接続されている。この接続端子２５７ｂに接続さ
れるケーブル１７１を介して、テスタ１７０と接続さ
れ、半導体ウェハ４の半導体素子３とテスタ１７０との
間で、動作電力や動作試験信号などの授受を行い、当該
半導体素子の動作特性の可否などを判別する。上記の一
連の動作が、ダイシングされた半導体ウェハ４に形成さ
れた複数の半導体素子３の各々について実施され、動作
特性の可否などが判別される。

【００２４】図８は、本発明に係る図７に示す検査装置
を用いて半導体素子を検査する検査方法の他の実施の形
態を説明するための図である。図８（ａ）は本発明に係
る検査方法の比較例を示したものであるが、この方法で
はウェハはチップ状に切断されていない。この場合、検
査時にはチップへの電源の供給経路として、複数個のチ
ップへの電源供給時に電圧が変動するため、プローブ２
５３ａ，２５３ｂ，２５３ｃ，２５３ｄ，２５３ｅおよ
び２５３ｆにより、ウェハ上の電源供給電極３０１と、
電圧安定用の予備電源供給電極３０２と当接し、電源を
供給することが必要となる。これに対して、図８（ｂ）
は本発明に係る検査方法の他の実施の形態であり、ウェ
ハをチップ単位に図２〜図４の何れかに示すように切断
しているため、電源電圧が安定しており、電源供給時に
予備電源供給電極３０２に電源を供給する必要はない。
これにより、プローブ２５３ｂ，２５３ｄおよび２５３
ｆは不用となる。その結果、１チップあたり数本のプロ
ーブ（例えば、５０本中５本）を削減することができ、
さらに、複数個のチップを同時に行う場合には、多数の
プローブを削減することができるため、図７に示すテス
タ１７０および電源装置の負担を軽減することができ、
テスタコストを下げることができる。

【００２５】次に、本発明に係るダイシングされた半導
体ウェハを用いた検査方法を実施する検査装置の更に他
の実施の形態について説明する。図９は、本発明に係る
ダイシングされた半導体ウェハを用いた検査方法を実施
する検査装置の第三の実施の形態の要部を示す斜視図、
図１０は、図９に示す実施の形態における全体の断面図
である。本実施の形態は、ダイシングされたウェハ状態
の半導体素子に検査用電気信号を加え、半導体素子の特
性検査を実施するウェハプローバとして構成されてい
る。また、本実施の形態は、複数枚のダイシングされた
ウェハ４の特性検査を一括して実施する場合の一実施の
形態である。すなわち、本実施の形態は、図１０に示す
ように、支持具１３０に垂直に取り付けられるマザーボ
ード１２１と、これに垂直に、すなわち、前記支持具１
３０に並行にマザーボード１２１に取り付けられる、複
数の個別プローブ系１２０とで構成される。

【００２６】マザーボード１２１は、各個別プローブ系
１２０毎に設けられるコネクタ１２３と、マザーボード
１２１を介して前記コネクタ１２３と通じているケーブ
ル１２２とを有する。ケーブル１２２は本実施例では図
示していないが、前記図５に示すテスタ１７０と同様な
テスタに接続される。個別プローブ系１２０は、被検査
物毎に設けられる。この個別プローブ系１２０は、薄膜
プローブ１００ａと、薄膜プローブ１００ａが固定され
る配線基板１０７と、被検査物であるダイシングされた
半導体ウェハ４を接着した搭載基板を支持するウェハ支
持基板１２５と、このウェハ支持基板１２５が載置さ
れ、個別プローブ系自体をマザーボード１２１に取り付
けるための支持ボード１２４と、前記薄膜プローブ１０
０ａを半導体ウェハ１に当接させるための押さえ板１２
６とを有する。ウェハ支持基板１２５より上方にある各
部は、図９に示す構造となっている。すなわち、ウェハ
支持基板１２５は、例えば、金属板で形成され、ダイシ
ングされた半導体ウェハ４の搭載基板を着脱自在に収容
するための凹部１２５ａと、位置決めのためのノックピ
ン１２７を有する。

【００２７】薄膜プローブ１００ａは、絶縁フィルム１
０４、およびこれに設けられている接触端子１０３群
と、緩衝層１０８および基板１０９とで構成されてい
る。この接続装置１００ａは、配線基板１０７に搭載さ
れ、各接触端子１０３から引き出される配線が、配線１
０７ｄを介して、コネクタ端子１０７ｃに接続される。
このコネクタ端子１０７ｃは、前記コネクタ１２３と嵌
合するようになっている。この薄膜プローブ１００ａの
上方には、押さえ板１２６が装着される。この押さえ板
１２６は、チャネル状に形成され、そのチャネル１２６
ａ内に、配線基板１０７が収容される。また、この押さ
え板１２６の周辺部には、前記ノックピン１２７と嵌合
する穴１２８が設けられている。

【００２８】次に、本実施の形態での測定動作につい
て、図９を用いて説明する。ウェハ支持基板１２５の凹
部１２５ａに、図２〜図４の何れかに示すようにダイシ
ングされた半導体ウェハ４を装着した搭載基板を固定
し、ノックピン１２７を用いて、該半導体ウェハ４に形
成された各電極を、薄膜プローブ１００ａに形成された
各接触端子１０３の直下に位置決めして、複数の電極の
うち目的の電極の各々に、所定圧で接触させる。この状
態で、ケーブル１２２、マザーボード１２１、コネクタ
１２３、配線基板１０７、絶縁フィルム１０４に設けら
れた引き出し用配線、および、接触端子１０３を介し
て、ダイシングされた半導体ウェハ４に形成された半導
体素子とテスタとの間で、動作電力や動作試験信号など
の授受を行い、当該半導体素子の動作特性の可否などを
判定する。上記の一連の操作が、図２〜図４の何れかに
示すようにダイシングされた半導体ウェハ４の各々につ
いて実施され、動作特性の可否などが判定される。な
お、図１０に示す装置を恒温槽に入れた状態で、電気及
び温度ストレスを高温状態で加え、半導体素子の特性検
査を実施するバーンイン検査装置として用いても良い。
また、図１０に示す個別プローブ系を単品でテスタに接
続して、半導体素子の検査装置として用いても良いこと
は、いうまでもない。

【００２９】次に、本発明に係る半導体製品の製造方法
について、図１１および図１２を用いて説明する。図１
１は、本発明に係る半導体製品の製造方法の第一の実施
の形態を示すものである。ステップ５００において半導
体ウェハ４上にフォトリソグラフィーの工程等により多
数個の半導体素子（チップ）３を形成し、半導体素子
（チップ）３が形成された半導体ウェハ４を、図１に示
すように接着テープ、接着剤あるいは真空チャックによ
り搭載板１に固定し、搭載板１に固定された半導体ウエ
ハ４に対してステップ５２０において図２〜図４に示す
ようにダイシングを行い、隣接するチップ間において相
互の電気信号の干渉が防止される状態で多数個の半導体
素子（チップ）３を搭載板１上に保持する。このように
搭載板１上に保持された多数個の半導体素子（チップ）
３を、図５または図７または図１０に示す検査装置に取
り付けて半導体素子３上に形成された電極にテスタ１７
０に接続された接触端子を接触させて接続し、ステップ
５５１においてチップに内在する劣化要因を高温動作に
より加速して初期故障の除去と特性・耐環境性の安定化
を目的としてバーンインを行い、その状態でステップ５
５２においてウェハ検査（ダイシングまでの製造プロセ
スによって生じた不良チップの除去およびバーンインの
加速試験によって発生した不良チップの除去を目的とし
た一次・二次検査および最終的なチップのグレード分け
を目的とした選別検査内容を含む。）を行う。

【００３０】その後、パッケージ品はステップ５３１に
おいて、パッケージ化（組立・封止）が行われ、ステッ
プ５３２において組立・封止に対する最終試験が行わ
れ、ステップ５３３において外観検査・治具納めを実施
して完成する。

【００３１】一方、チップ出荷品は、外観検査・治具納
めを行って出荷されることになる。また、図１２は本発
明に係る半導体製品の製造方法の第二の実施の形態を示
すものである。ステップ５００およびステップ５２０は
図１１と同様である。本実施の形態においては、搭載板
１上に保持された多数個の半導体素子（チップ）３を、
図５または図７または図１０に示す検査装置に取り付け
て半導体素子３上に形成された電極にテスタ１７０に接
続された接触端子を接触させて接続し、ステップ５５３
においてウェハ検査（ダイシングまでの製造プロセスに
よって生じた不良チップの除去を目的とした一次検査お
よび最終的なチップのグレード分けを目的とした選別検
査内容を含む。）を行う。その状態でステップ５５１に
おいてチップに内在する劣化要因を高温動作により加速
して初期故障の除去と特性・耐環境性の安定化を目的と
してバーンインを行い、その状態でステップ５５４にお
いてバーンインの加速試験によって発生した不良チップ
の除去を目的とした二次検査（テスト）を行う。その後
のステップについては、パッケージ品の場合およびチッ
プ出荷品の場合とも図１１と同様である。

【００３２】なお、上記一次検査、二次検査、選別検
査、最終試験ともに検査内容は、基本的には、ＤＣテス
トとファンクションテストも含むＡＣテストからなって
ほとんど相違がなく、その差異は半導体素子に与える条
件を厳しくし、合格条件も厳しくする点にある。ＤＣテ
ストは、ＤＣ電圧等を印加して、入出力特性、リーク電
流、耐圧、電源電流等の測定である。ＡＣテストは高周
波信号を与えて動作周波数、遅延時間等の測定である。
そしてＡＣテストの場合合格条件は、例えば一次検査で
は約４〜８ＭＨｚ、二次検査では約１０ＭＨｚ以上とな
る。ファンクションテストは、動作周波数、判定タイミ
ング等の測定である。

【００３３】また、バーンインあるいは最終試験は、半
導体素子の検査水準に応じて省略することも可能であ
る。以上説明したように、図１１に示す実施の形態でも
図１２に示す実施の形態でも、搭載板１に固定された半
導体ウエハ４に対してステップ５２０において図２〜図
４に示すようにダイシングを行い、隣接するチップ間に
おいて相互の電気信号の干渉が防止される状態で多数個
の半導体素子（チップ）３を搭載板１上に保持させるよ
うにしたので、搭載板１上に保持された多数個の半導体
素子（チップ）３を、図５または図７または図１０に示
す検査装置に１度取り付けるだけで、バーンインも含め
て、一次検査、二次検査、選別検査を実行することがで
き、検査工程を大幅に簡略化することができると共に不
良チップの早期除去およびチップの問題点の早期把握に
よる前工程への早期フィードバックを実現することがで
き、大幅な歩留まり向上が図れ、その結果製造コストの
大幅な低減を図ることができる。

【００３４】特に搭載板１に固定された半導体ウエハ４
に対してステップ５２０において図２〜図４に示すよう
にダイシングを行ったことにより、検査時に、隣接した
チップ３の回路に流れる電気信号が干渉し合って相互の
チップの検査結果に影響を及ぼし合うこと防止すること
ができる。特に、ダイシングする前に隣接するチップ３
の回路が短絡している場合においても、双方のチップの
検査結果に影響を及ぼし合うこと防止することができ
る。また、不良のチップが存在する場合においても、そ
れに隣接する良品チップがその影響を受けることを防止
することができる。

【００３５】また半導体素子の高集積化がますます進行
し、動作速度が速くなるに従い、検査用電気信号も高周
波となり、加えて、動作電圧も低電圧に推移したとして
も、隣接したチップ内の回路に流れる電気信号の影響を
受けることを防止でき、その結果相互のチップの検査信
号の乱れをなくしてチップの動作マージンの把握も安定
させることが可能となり、良品のチップに対して不良品
とみなすケースもなくすことができる。その結果歩留ま
りの向上を図ることができる。また、複数のチップ内に
おいて供給した電圧の変動をなくして高速な検査を実現
することができる。また、チップへのプロービングの回
数を低減することができ、その結果電極及び素子へのダ
メージの発生を低減することができる。

【００３６】また、ダイシングしたウェハをステップ５
５１、５５２または５５３、５５１、５５４においてウ
ェハ検査することにより、選別検査段階の検査内容まで
実施でき、その結果不良チップのほとんどをこの段階ま
でで摘出することが可能となる。また、個々のチップが
独立していることから、ステップ５５１においてバーン
インをする際に異常な電流が流れることを防止すること
ができ、その結果バーンイン装置の負荷が少なくて済
み、装置の電圧安定化回路の小形化が実現でき、低コス
ト化を実現することができる。また、従来のようにチッ
プバーンイン用のソケット及びバーンインボードが不用
となることはいうまでもない。ところで、ステップ５０
０の後、半導体ウェハ４を搭載基板１に接着するために
は、接着テープ、接着剤あるいは真空チャックなどを用
いればよい。なお、接着材料として、温度により接着力
に著しい差のある材料、例えば発泡剥離性シート、ワッ
クス等、すなわち室温でのダイシング時に接着力を保持
し、適度な温度（例えば９０〜１５０℃）で接着力がほ
とんどない接着材料を用いることにより、ダイシングし
た半導体素子を個別に回収する作業を容易にすることが
できる。また接着材料として、適度な柔軟性のある材
料、例えば、シリコーンシートを用いることにより、半
導体素子の電極への接触端子を探針時に、電極及び接触
端子の高さばらつきを吸収させ、確実に接触させる役割
をもたすことも可能である。

【００３７】特に、フルカットあるいはステップカット
により、個々の半導体素子が独立に柔軟性のある材料に
接着されている場合は、検査装置の接触端子に柔軟性が
不足あるいはなくても、柔軟材により可動なチップ単位
で接触端子面にならうことができるため、接触特性の良
好な検査が可能となり、プローブの構造および形状が簡
単となり、安価となる。

【００３８】また例えば接着剤として、有機溶剤によっ
て溶ける材料、もしくは水溶性の接着剤を用いて半導体
ウェハ４をその搭載基板１に接着し、該半導体ウェハ４
をステップ５２０においてフルカットでダイシング後、
ステップ５５１、５５２またはステップ５５３、５５１
および５５４からなる検査工程を経て、ダイシングされ
たチップ３を搭載基板１ごと有機溶剤もしくは水に浸
し、チップ３が搭載基板１から剥離するのを待って分離
することにより、チップ３を分離する際発生していたチ
ップ３の欠けあるいは分離工程でのチップ３に対する機
械的ストレスによる半導体素子の劣化を防ぐことができ
る。さらに、搭載基板１として、多孔質化したセラミッ
クスあるいはプラスチックス等、多孔質の焼結体を利用
した吸着プレートを用い、真空チャックにより、ウェハ
を吸着して固定しても良い。この方法においてはウェハ
４に接着剤を用いないため、ウェハ４の汚染を防止し、
かつウェハ４を真空吸着するため、ウェハ４の反りを防
止することができるため、電極３ａ，３０１，３０２及
び、接触端子１０３，２５３を確実に接触させることが
できる。

【００３９】

【発明の効果】本発明によれば、半導体素子に対する動
作特性試験の検査について簡略化を図ることができ、そ
の結果半導体素子の製造コストの大幅な低減を実現する
ことができる効果を奏する。また本発明によれば、ウェ
ハ状態と同じように配設した状態で、半導体素子に対す
る高度な動作特性試験を行って早期に正確に不良半導体
素子を摘出して早期に前工程へのフィードバックを可能
にして試験後の歩留まり向上を図って半導体素子の製造
コストの大幅な低減を実現することができる効果を奏す
る。

【００４０】また本発明によれば、隣接する半導体素子
の間において相互の電気信号の干渉を防止し、半導体素
子間の短絡による不良、あるいは、不良品チップが隣接
する良品チップに及ぼす影響を防ぎ、確実に半導体素子
の電気的特性を把握することにより良品の選別も含めて
正確な且つより高度な電気特性検査を行うことができ、
その結果検査を簡略化して検査工数の短縮を実現するこ
とができると共に早期に正確に不良半導体素子を摘出し
て早期に前工程へのフィードバックを可能にして試験後
の歩留まり向上を図ることができる。また本発明によれ
ば、適度な柔軟性のある材料で接着した半導体ウェハを
フルカットあるいはステップカットすることにより、個
々のチップ（半導体素子）が独立に柔軟性のある材料に
固着している状態を実現することにより、検査装置の接
触端子あるいは固定基板に柔軟性が不足あるいはなくて
も、個々のチップが垂直方向に可動なため、半導体素子
と接触端子間で良好な接触を確保することができる。そ
の結果、プローブの構造および形状が簡単となり、安価
なプローブが実現できる。

【図面の簡単な説明】

【図１】本発明に係る半導体ウェハを搭載板に固定した
ダイシング直前の状態を示す斜視図である。

【図２】本発明に係る半導体ウェハを搭載板に固定した
状態でフルカットでダイシングした後の断面を示す模式
図である。

【図３】本発明に係る半導体ウェハを搭載板に固定した
状態でステップカットでダイシングした後の断面を示す
模式図である。

【図４】本発明に係る半導体ウェハを搭載板に固定した
状態でセミフルカットでダイシングした後の断面を示す
模式図である。

【図５】本発明に係る検査装置の第一の実施の形態を示
す概略図である。

【図６】本発明に係る検査装置の第一の実施の形態で実
施する検査方法を示す概略図である。

【図７】本発明に係る検査装置の第二の実施の形態を示
す概略図である。

【図８】本発明に係る検査装置の第二の実施の形態で実
施する検査方法を示す概略図である。

【図９】本発明に係る検査装置の第三の実施の形態を示
す斜視図である。

【図１０】本発明に係る検査装置の第三の実施の形態に
おける全体の断面を示す図である。

【図１１】本発明に係る半導体素子の製造方法の第一の
実施の形態を示す工程図である。

【図１２】本発明に係る半導体素子の製造方法の第二の
実施の形態を示す工程図である。

【図１３】従来の半導体素子の製造方法を説明するため
の工程図である。

【符号の説明】

１…搭載板、２…接着テープ、３…半導体素子、３ａ…
電極、４…半導体ウェハ、１００…プローブ系、１００
ａ…薄膜プローブ、１０３…接触端子、１０４…絶縁フ
ィルム、１０７…配線基板、１０７ａ…内部配線、１０
７ｂ…接続端子、１０３ａ、１０３ｂ、１０３ｃ、１０
３ｄ、１０３ｅ、１０３ｆ…プローブ１０７ｃ…コネク
タ端子、１０８…緩衝層、１０９…基板、１２０…個別
プローブ系、１２１…マザーボード、１２２…ケーブ
ル、１２３…コネクタ、１２４…支持ボード、１２５…
ウェハ支持基板、１２５ａ…凹部、１２６…押さえ板、
１２６ａ…チャネル、１２７…ノックピン、１２８…
穴、１４０…試料支持系、１４２…試料台、１４４…昇
降軸、１４５…昇降駆動部、１４６…きょう体、１４７
…ＸＹステージ、１５０…駆動制御系、１５１…操作
部、１７０…テスタ、１７１…ケーブル、１７２…ケー
ブル、２５０…プローブ系、２５１…薄膜シート、２５
３…接触端子、２５３ａ、２５３ｂ、２５３ｃ、２５３
ｄ、２５３ｅ、２５３ｆ…プローブ、２５７…配線基
板、２５７ａ…内部配線、２５７ｂ…接続端子、２５８
…電極押さえ板、２５９…緩衝層、２６０ａ…薄膜シー
ト電極、２６０ｂ…配線基板電極、３０１…電源供給電
極、３０２…予備電源供給電極、５００…ウェハ製造工
程、５２０…ダイシング工程、５３１…組立・封止工
程、５３２…最終検査工程、５３３、５４１…外観・治
具納め工程、５５１…バーンイン工程、５５２…ウェハ
検査（一次・二次・選別検査内容含む）工程、５５３…
ウェハ検査（一次・選別検査内容含む）工程、５５４…
二次テスト（検査）

Claims (14)

【特許請求の範囲】
1. 【請求項１】複数個の半導体素子を形成した半導体ウェ
   ハに対してダイシングを施し、このダイシングが施され
   た半導体素子間の位置関係を保持した状態で前記半導体
   素子に形成された電極にテスタに接続された接触端子を
   押し当てて電気的に接続し、この接続した状態でテスタ
   により半導体素子に対して動作特性試験による検査を行
   って半導体素子を製造することを特徴とする半導体素子
   の製造方法。
2. 【請求項２】前記ダイシングは、前記検査をする際各半
   導体素子間の電気的干渉を防止できるように行うことを
   特徴とする請求項１記載の半導体素子の製造方法。
3. 【請求項３】複数個の半導体素子を形成した半導体ウェ
   ハに対してダイシングを施し、このダイシングが施され
   た半導体素子間の位置関係を保持した状態で前記半導体
   素子に形成された電極にテスタに接続された接触端子を
   押し当てて電気的に接続し、この接続した状態でテスタ
   により各半導体素子間の電気的干渉を防止して各半導体
   素子に対して動作特性試験による検査を行って半導体素
   子を製造することを特徴とする半導体素子の製造方法。
4. 【請求項４】複数個の半導体素子を形成した半導体ウェ
   ハに対してダイシングを施し、このダイシングが施され
   た半導体素子間の位置関係を保持した状態で前記半導体
   素子に形成された電極にテスタに接続された接触端子を
   押し当てて電気的に接続し、この接続した状態でテスタ
   により各半導体素子に対してバーンイン試験による検査
   を行って半導体素子を製造することを特徴とする半導体
   素子の製造方法。
5. 【請求項５】複数個の半導体素子を形成した半導体ウェ
   ハに対してダイシングを施し、このダイシングが施され
   た半導体素子間の位置関係を保持した状態で前記半導体
   素子に形成された電極にテスタに接続された接触端子を
   押し当てて電気的に接続し、この接続した状態でテスタ
   により半導体素子に対して動作特性試験による検査を行
   い、この検査された半導体素子に対してパッケージ化す
   ることによってパッケージ半導体素子を製造することを
   特徴とする半導体素子の製造方法。
6. 【請求項６】複数個の半導体素子を形成した半導体ウェ
   ハに対してダイシングを施し、このダイシングが施され
   た半導体素子間の位置関係を保持した状態で前記半導体
   素子に形成された電極にテスタに接続された接触端子を
   押し当てて電気的に接続し、この接続した状態でテスタ
   により半導体素子に対して高周波の動作特性試験による
   検査を行って半導体素子を製造することを特徴とする半
   導体素子の製造方法。
7. 【請求項７】前記ダイシングは、フルカットで行うこと
   を特徴とする請求項１または２または３または４または
   ５または６記載の半導体素子の製造方法。
8. 【請求項８】前記ダイシングは、ステップカットで行う
   ことを特徴とする請求項１または２または３または４ま
   たは５または６記載の半導体素子の製造方法。
9. 【請求項９】前記ダイシングは、セミフルカットで行う
   ことを特徴とする請求項１または２または３または４ま
   たは５または６記載の半導体素子の製造方法。
10. 【請求項１０】前記半導体素子の検査を、前記半導体ウ
    ェハに亘って分割して行うことを特徴とする請求項１ま
    たは２または３または４または５または６記載の半導体
    素子の製造方法。
11. 【請求項１１】前記半導体素子の検査を、前記半導体ウ
    ェハに亘って一括して行うことを特徴とする請求項１ま
    たは２または３または４または５または６記載の半導体
    素子の製造方法。
12. 【請求項１２】半導体ウェハに対してダイシングを施し
    た状態で、電気的干渉を防止して動作特性試験による検
    査を行って構成したことを特徴とする半導体素子。
13. 【請求項１３】半導体ウェハに対してダイシングを施し
    た状態で、電気的干渉を防止して動作特性試験による検
    査を行ってパッケージ化して構成したことを特徴とする
    半導体素子。
14. 【請求項１４】前記半導体ウェハを柔軟性のあるシート
    を介して搭載板に固定して前記複数個の半導体素子を一
    括して検査することを特徴とする請求項７または８記載
    の半導体素子の製造方法。