JP2003504889A - ウエーハレベルバーンインおよび電気テスト装置および方法 - Google Patents
ウエーハレベルバーンインおよび電気テスト装置および方法Info
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- H05K3/46—Manufacturing multilayer circuits
- H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
- H05K3/4691—Rigid-flexible multilayer circuits comprising rigid and flexible layers, e.g. having in the bending regions only flexible layers
Abstract
(57)【要約】
バーンインおよび電気テスト装置（２０）は、温度制御された領域（２４）と、遷移領域（２５）によって隔てられた低温領域（２４）とを含む。温度制御された領域（２２）は、複数のウエーハカートリッジ（２６）を受け入れ、このカートリッジ（２６）を低温領域（２４）内に装着されたテスト電子装置（２８）と電源電子装置（３０）とに接続するように構成されている。各ウエーハカートリッジ（２６）は、複数の集積回路を組み込んだ半導体ウエーハを含む。テスト電子装置（２８）は、並列バス（１０５）によって互いに接続されたパターン発生器プリント回路板（１００）と信号ドライバおよび故障分析プリント回路板（１０２）とから成る。パターン発生器プリント回路板（１００）と故障分析プリント回路板（１０２）とは、直通信号通路を提供するために、カートリッジ（２６）内の剛性プローブ信号プリント回路板（１０４）に接続されている。各信号線とバックプレーンとの間の正確な容量制御を可能にし、それによって被テスト半導体ウエーハとテスト電子装置（２８）との間にインピーダンス制御された相互接続を提供するために、プローブプリント回路板（１０４）は剛性である。電力分配装置（３０）が、カートリッジ（２６）内のプローブ電源プリント回路板（１０６）に接続されている。プローブ電源プリント回路板（１０６）は、それが剛性プローブプリント回路板（１０４）に近接してそれと平行に配置され、しかもその相互接続部（１０９）においてプローブプリント回路板（１０６）からかなり大きな距離だけ離れて延びることができるように、少なくとも屈曲可能部分を有する。
Description
【０００１】
（発明の起源）
本発明は部分的にはＤＡＲＰＡ（アメリカ合衆国国防省高度研究プロジェクト
庁）からの補助金によって支えられたものである。アメリカ合衆国政府は本発明
の権利を有する。
庁）からの補助金によって支えられたものである。アメリカ合衆国政府は本発明
の権利を有する。
【０００２】
（技術分野）
本発明は、一般的には集積回路およびその他の半導体装置の評価のための装置
及び方法に関する。より詳しくは、本発明は、半導体ウエーハに未だ組み込まれ
ている間に、多数の半導体装置の効率的なバーンインテストを可能にする、ハー
ドウエアおよび適当な相互接続装置を組み込んだ装置に関する。本発明は、本出
願と共通の出願人の１９９５年７月５日にＢａｒｒａｃｌｏｕｇｈ他に許可され
た「高密度相互接続技術」の名称の米国特許第５，４２９，５１０号、および本
出願と共通の出願人の１９９７年１０月２８日にＢｒｅｈｍ他に許可された「メ
モリプログラム装置をテストするための方法及び装置」の名称の米国特許第５，
６８２，４７２号の発明と関連しており、これらの特許の開示内容は参考のため
に本明細書に組み込まれている。本発明は、同時出願されて現在係属中である、
本出願と共通の出願人の、Frank O. Uher, Mark C. Carbone, John W. Andberg,
Donald P. Richmond IIの発明者名の、「ウエーハレベルバーンインおよびテス
トカートリッジ」の名称の出願（１９９９年７月１４日に出願された米国特許出
願第０９／３５３，２１４号）の発明とも関連しており、その開示内容も参考の
ために本明細書に組み込まれている。
及び方法に関する。より詳しくは、本発明は、半導体ウエーハに未だ組み込まれ
ている間に、多数の半導体装置の効率的なバーンインテストを可能にする、ハー
ドウエアおよび適当な相互接続装置を組み込んだ装置に関する。本発明は、本出
願と共通の出願人の１９９５年７月５日にＢａｒｒａｃｌｏｕｇｈ他に許可され
た「高密度相互接続技術」の名称の米国特許第５，４２９，５１０号、および本
出願と共通の出願人の１９９７年１０月２８日にＢｒｅｈｍ他に許可された「メ
モリプログラム装置をテストするための方法及び装置」の名称の米国特許第５，
６８２，４７２号の発明と関連しており、これらの特許の開示内容は参考のため
に本明細書に組み込まれている。本発明は、同時出願されて現在係属中である、
本出願と共通の出願人の、Frank O. Uher, Mark C. Carbone, John W. Andberg,
Donald P. Richmond IIの発明者名の、「ウエーハレベルバーンインおよびテス
トカートリッジ」の名称の出願（１９９９年７月１４日に出願された米国特許出
願第０９／３５３，２１４号）の発明とも関連しており、その開示内容も参考の
ために本明細書に組み込まれている。
【０００３】
（背景技術）
集積回路やその他の半導体装置の製造が完了した時、消費者に向けて出荷する
前に欠陥半導体装置を識別して排除するために、それらの半導体装置はバーンイ
ンおよび電気テストを受ける。「バーンイン」(Burn-in)という用語は、所定温
度または温度分布、典型的には、炉内の高温度、環境的に制御された閉鎖物内の
低温度、または高温度から次に低温度といった温度の組合せにおける集積回路の
動作に関する。 半導体装置が高温度にある間に、それらに対し或る動作電気バイアスレベル及
び／又は信号が供給される。高温度あるいは高温度から次に低温度といった温度
の組合せの使用は、バーンイン最中に半導体装置が受ける応力を促進するため、
実用後短時間で故障する可能性のある、良品と不良品の境目にある半導体装置は
、バーンイン最中に故障し、出荷前に排除される。電気テストにおいては、半導
体装置の機能を徹底的に評価するために、一層完全な１組の作動電気バイアスレ
ベルと信号が半導体装置に与えられる。
前に欠陥半導体装置を識別して排除するために、それらの半導体装置はバーンイ
ンおよび電気テストを受ける。「バーンイン」(Burn-in)という用語は、所定温
度または温度分布、典型的には、炉内の高温度、環境的に制御された閉鎖物内の
低温度、または高温度から次に低温度といった温度の組合せにおける集積回路の
動作に関する。 半導体装置が高温度にある間に、それらに対し或る動作電気バイアスレベル及
び／又は信号が供給される。高温度あるいは高温度から次に低温度といった温度
の組合せの使用は、バーンイン最中に半導体装置が受ける応力を促進するため、
実用後短時間で故障する可能性のある、良品と不良品の境目にある半導体装置は
、バーンイン最中に故障し、出荷前に排除される。電気テストにおいては、半導
体装置の機能を徹底的に評価するために、一層完全な１組の作動電気バイアスレ
ベルと信号が半導体装置に与えられる。
【０００４】
Brehm他の特許から明らかなように、当技術においては、集積回路および他の
半導体装置をバーンインおよび電気テストするための様々なバーンインおよび電
気テスト装置が知られている。今日まで、先行技術による殆ど全ての装置では、
集積回路がその中に製造されたウエーハから個々のチップまたはダイに分割され
た後に、バーンインおよび電気テストを行なって来た。 最近になって、ウエーハレベルバーンイン装置に対する関心が高まり、かかる
装置の中には電気テストを行なう能力を有するものもある。これらの装置にあっ
ては、集積回路は、それらが個々の集積回路チップに切り離される前にバーンイ
ンテストを受け、また電気テストを受けることができる。
半導体装置をバーンインおよび電気テストするための様々なバーンインおよび電
気テスト装置が知られている。今日まで、先行技術による殆ど全ての装置では、
集積回路がその中に製造されたウエーハから個々のチップまたはダイに分割され
た後に、バーンインおよび電気テストを行なって来た。 最近になって、ウエーハレベルバーンイン装置に対する関心が高まり、かかる
装置の中には電気テストを行なう能力を有するものもある。これらの装置にあっ
ては、集積回路は、それらが個々の集積回路チップに切り離される前にバーンイ
ンテストを受け、また電気テストを受けることができる。
【０００５】
ウエーハレベルバーンイン装置は、処理やパッケージに余分の費用を費やす前
に、バーンイン処理によって欠陥半導体装置の識別を可能にするという理由で、
興味を呼んで来た。同様に、それらが未だウエーハの形態である間に、半導体装
置の電気テストを行なうことが望ましい。この電気テストにおいては、半導体装
置がその意図された用途のために適切に動作することを確認するために、それぞ
れの半導体装置に1組の電気信号が入力される。
に、バーンイン処理によって欠陥半導体装置の識別を可能にするという理由で、
興味を呼んで来た。同様に、それらが未だウエーハの形態である間に、半導体装
置の電気テストを行なうことが望ましい。この電気テストにおいては、半導体装
置がその意図された用途のために適切に動作することを確認するために、それぞ
れの半導体装置に1組の電気信号が入力される。
【０００６】
単一のウエーハレベルバーンイン装置でバーンインテストと電気テストの両方
を行なうことができることは大いに望ましい成果ではあるが、かかる装置が実用
できるようになるまでには、相互接続、信号供給、および電力供給といった克服
すべき重要な問題がある。本発明は好ましい実施形態において、これらの問題の
解決を目指している。しかしながら、その最も広義の形態において、本発明の態
様は、専らウエーハレベルでのバーンインまたはウエーハレベルでの電気テスト
を実行する装置において使用されることができる。
を行なうことができることは大いに望ましい成果ではあるが、かかる装置が実用
できるようになるまでには、相互接続、信号供給、および電力供給といった克服
すべき重要な問題がある。本発明は好ましい実施形態において、これらの問題の
解決を目指している。しかしながら、その最も広義の形態において、本発明の態
様は、専らウエーハレベルでのバーンインまたはウエーハレベルでの電気テスト
を実行する装置において使用されることができる。
【０００７】
（発明の開示）
本発明の１つの態様によれば、バーンインテスト装置は、それぞれが複数の集
積回路を含む半導体ウエーハを含んだ複数のカートリッジを受け入れるように構
成された被テスト装置領域を含む。複数のカートリッジのそれぞれは、剛性プロ
ーブ信号プリント回路板と、この剛性プローブ信号プリント回路板と実質的に平
行かつこれから僅かに離間させたプローブ電源プリント回路板とを含む。テスト
電子装置が、被テスト装置領域と隣接して置かれる。電源電子装置が前記被テス
ト装置領域に隣接して置かれる。第１の相互接続装置が、テスト電子装置を剛性
プローブ信号プリント回路板に接続する。第２の相互接続装置が、電源電子装置
をプローブ電源プリント回路板に接続する。第1と第２の相互接続装置は積重ね
られた状態で配置される。プローブ電源プリント回路板は、プローブ電源プリン
ト回路板の一部分を第２の相互接続装置に近接した剛性プローブ信号プリント回
路板から一層大きな距離だけ離間させることのできる、少なくとも１つの屈曲可
能部分を有する。
積回路を含む半導体ウエーハを含んだ複数のカートリッジを受け入れるように構
成された被テスト装置領域を含む。複数のカートリッジのそれぞれは、剛性プロ
ーブ信号プリント回路板と、この剛性プローブ信号プリント回路板と実質的に平
行かつこれから僅かに離間させたプローブ電源プリント回路板とを含む。テスト
電子装置が、被テスト装置領域と隣接して置かれる。電源電子装置が前記被テス
ト装置領域に隣接して置かれる。第１の相互接続装置が、テスト電子装置を剛性
プローブ信号プリント回路板に接続する。第２の相互接続装置が、電源電子装置
をプローブ電源プリント回路板に接続する。第1と第２の相互接続装置は積重ね
られた状態で配置される。プローブ電源プリント回路板は、プローブ電源プリン
ト回路板の一部分を第２の相互接続装置に近接した剛性プローブ信号プリント回
路板から一層大きな距離だけ離間させることのできる、少なくとも１つの屈曲可
能部分を有する。
【０００８】
本発明の第２の態様によれば、テスト装置は、それぞれが複数の集積回路を含
む半導体ウエーハを含んだ複数のカートリッジを受け入れるように構成された被
テスト装置領域を含む。複数のカートリッジのそれぞれは、剛性プローブ信号プ
リント回路板と、この剛性プローブ信号プリント回路板と実質的に平行かつこれ
から僅かに離間させたプローブ電源プリント回路板とを含む。テスト電子装置が
前記被テスト装置領域と隣接して置かれる。電源電子装置が被テスト装置領域と
隣接して置かれる。第１の相互接続装置が、テスト電子装置を前記剛性プローブ
信号プリント回路板に接続する。第２の相互接続装置が、電源電子装置をプロー
ブ電源プリント回路板に接続する。第1と第２の相互接続装置は積重ねられた状
態で配置される。プローブ電源プリント回路板は、プローブ電源プリント回路板
の一部分を第２の相互接続装置に近接した剛性プローブ信号プリント回路板から
一層大きな距離だけ離間させることのできる、少なくとも１つの屈曲可能部分を
有する。
む半導体ウエーハを含んだ複数のカートリッジを受け入れるように構成された被
テスト装置領域を含む。複数のカートリッジのそれぞれは、剛性プローブ信号プ
リント回路板と、この剛性プローブ信号プリント回路板と実質的に平行かつこれ
から僅かに離間させたプローブ電源プリント回路板とを含む。テスト電子装置が
前記被テスト装置領域と隣接して置かれる。電源電子装置が被テスト装置領域と
隣接して置かれる。第１の相互接続装置が、テスト電子装置を前記剛性プローブ
信号プリント回路板に接続する。第２の相互接続装置が、電源電子装置をプロー
ブ電源プリント回路板に接続する。第1と第２の相互接続装置は積重ねられた状
態で配置される。プローブ電源プリント回路板は、プローブ電源プリント回路板
の一部分を第２の相互接続装置に近接した剛性プローブ信号プリント回路板から
一層大きな距離だけ離間させることのできる、少なくとも１つの屈曲可能部分を
有する。
【０００９】
本発明の第３の態様によれば、バーンイン装置は、それぞれが複数の集積回路
を含む半導体ウエーハを含んだ複数のカートリッジを受け入れるように構成され
た温度制御された領域を有する。テスト電子装置が低温領域内に置かれる。電源
電子装置が低温領域内に置かれる。遷移領域が温度制御された領域と低温領域と
を分離する。
を含む半導体ウエーハを含んだ複数のカートリッジを受け入れるように構成され
た温度制御された領域を有する。テスト電子装置が低温領域内に置かれる。電源
電子装置が低温領域内に置かれる。遷移領域が温度制御された領域と低温領域と
を分離する。
【００１０】
本発明の第４の態様によれば、テスト装置は、それぞれが複数の集積回路を含
む半導体ウエーハを含んだ複数のカートリッジを受け入れるように構成された被
テスト装置領域を含む。第１の回路板上のテスト電子装置が被テスト装置領域と
隣接して置かれる。第２の回路板上の電源電子装置が前記被テスト装置領域と隣
接して置かれる。複数のカートリッジのそれぞれは、複数のカートリッジのうち
の１つと第１の回路板との間の第１の接続線によりテスト電子装置に接続され、
また、前記複数のカートリッジのうちの該１つと第１の接続線から絶縁された第
２の回路板との間の第２の接続線により電源電子装置に接続される。
む半導体ウエーハを含んだ複数のカートリッジを受け入れるように構成された被
テスト装置領域を含む。第１の回路板上のテスト電子装置が被テスト装置領域と
隣接して置かれる。第２の回路板上の電源電子装置が前記被テスト装置領域と隣
接して置かれる。複数のカートリッジのそれぞれは、複数のカートリッジのうち
の１つと第１の回路板との間の第１の接続線によりテスト電子装置に接続され、
また、前記複数のカートリッジのうちの該１つと第１の接続線から絶縁された第
２の回路板との間の第２の接続線により電源電子装置に接続される。
【００１１】
本発明の第５の態様によれば、テスト装置は、それぞれが第２の複数の被テス
ト集積回路を受け入れるようになっている第１の複数のテストチャンネルを含む
。第２の複数の電源モデュールのそれぞれが各テストチャンネル内で被テスト集
積回路のうちの１つに接続される。制御装置が第１の複数のテストチャンネルの
うちの１つを連続的に選択するように接続され構成される。
ト集積回路を受け入れるようになっている第１の複数のテストチャンネルを含む
。第２の複数の電源モデュールのそれぞれが各テストチャンネル内で被テスト集
積回路のうちの１つに接続される。制御装置が第１の複数のテストチャンネルの
うちの１つを連続的に選択するように接続され構成される。
【００１２】
本発明の第６の態様によれば、ウエーハ形態の集積回路をバーンインテストす
るための方法は、それぞれが複数の集積回路を含む半導体ウエーハを含んだ複数
のカートリッジを受け入れるように構成された温度制御された領域を設けるステ
ップを含む。集積回路は低温領域内に置かれたテスト電子装置でテストされる。
低温領域内に置かれた電源電子装置によって、集積回路に電力が供給される。テ
スト電子装置と電源電子装置は、温度制御された領域と低温領域との間の遷移領
域によって、温度制御された領域から隔てられる。
るための方法は、それぞれが複数の集積回路を含む半導体ウエーハを含んだ複数
のカートリッジを受け入れるように構成された温度制御された領域を設けるステ
ップを含む。集積回路は低温領域内に置かれたテスト電子装置でテストされる。
低温領域内に置かれた電源電子装置によって、集積回路に電力が供給される。テ
スト電子装置と電源電子装置は、温度制御された領域と低温領域との間の遷移領
域によって、温度制御された領域から隔てられる。
【００１３】
本発明の第７の態様によれば、ウエーハ形態の集積回路をテストするための方
法は、第１の複数の集積回路を、第２の複数のテストチャンネル内に接続するス
テップを含む。第１の複数の電源モデュールは、それぞれのテストチャンネル内
の被テスト集積回路のうちの１つに接続される。第２の複数のテストチャンネル
のうちの１つが選択的に選択される。選択されたテストチャンネル内の第１の複
数の集積回路がテストされる。集積回路の全てがテストされてしまうまで、選択
的な選択およびテストステップが繰り返される。 本発明の以下の一層詳細な説明と図面とを参照することにより、当業者には本
発明の利点と特徴が一層容易に明らかになるであろう。
法は、第１の複数の集積回路を、第２の複数のテストチャンネル内に接続するス
テップを含む。第１の複数の電源モデュールは、それぞれのテストチャンネル内
の被テスト集積回路のうちの１つに接続される。第２の複数のテストチャンネル
のうちの１つが選択的に選択される。選択されたテストチャンネル内の第１の複
数の集積回路がテストされる。集積回路の全てがテストされてしまうまで、選択
的な選択およびテストステップが繰り返される。 本発明の以下の一層詳細な説明と図面とを参照することにより、当業者には本
発明の利点と特徴が一層容易に明らかになるであろう。
【００１４】
（発明を実施するための最良の形態）
図１を参照すると、ここには本発明によるバーンインおよび電気テスト装置２
０が示されている。図に示すように、局所制御装置２１が内部エサーネットネッ
トワーク１０１を介して複数の電気テスト領域＃１〜＃ｎに接続されている。電
気テスト領域＃１は各電気テスト領域の詳細を示している。電気テスト領域のそ
れぞれは、並列バス１０５によりテストスロットインターフェース１１９を含む
複数のテストスロット１０７に接続された単一のテストパターン発生器１０３を
有する。それぞれのテストスロット１０７は、任意選択故障分析装置１０９と、
ドライバ比較器基板１１１と、ウエーハ／ダイ電源装置１１３とを含む。テスト
電子装置および電力分配のための各ウエーハテストカートリッジ２６用の２つの
別個の接続線を符号１１５、１１７で示す。任意選択故障分析装置１０９とドラ
イバ比較器基板１１１とは、テスト電子装置を含み、接続線１１５によりウエー
ハテストカートリッジ２６に接続されている。ウエーハ／ダイ電源装置１１３は
、接続線１１７によりウエーハテストカートリッジ２６に接続されている。
０が示されている。図に示すように、局所制御装置２１が内部エサーネットネッ
トワーク１０１を介して複数の電気テスト領域＃１〜＃ｎに接続されている。電
気テスト領域＃１は各電気テスト領域の詳細を示している。電気テスト領域のそ
れぞれは、並列バス１０５によりテストスロットインターフェース１１９を含む
複数のテストスロット１０７に接続された単一のテストパターン発生器１０３を
有する。それぞれのテストスロット１０７は、任意選択故障分析装置１０９と、
ドライバ比較器基板１１１と、ウエーハ／ダイ電源装置１１３とを含む。テスト
電子装置および電力分配のための各ウエーハテストカートリッジ２６用の２つの
別個の接続線を符号１１５、１１７で示す。任意選択故障分析装置１０９とドラ
イバ比較器基板１１１とは、テスト電子装置を含み、接続線１１５によりウエー
ハテストカートリッジ２６に接続されている。ウエーハ／ダイ電源装置１１３は
、接続線１１７によりウエーハテストカートリッジ２６に接続されている。
【００１５】
図２は図１の装置２０の一部を示す。複数のウエーハカートリッジ２６が、テ
スト電子装置２８と電源電子装置３０とに接続されている。テスト電子装置２８
は、単一のテストパターン発生器プリント回路板（ＰＣＢ）２９と、各ウエーハ
カートリッジ２６毎の個別の信号ドライバおよび故障分析回路板３３とを含む。
各ウエーハカートリッジ２６は、複数の集積回路を組込んだ半導体ウエーハを含
む。全ての信号ドライバおよび故障分析回路板３３は並列バス１０５によりテス
トパターン発生器プリント回路板に接続されている。カートリッジ２６の一層の
詳細については、同時出願されて現在係属中である、本出願と共通の出願人の、
Frank O. Uher, Mark C. Carbone, John W. Andberg, Donald P. Richmond IIの
発明者名の、「バーンインおよびテストカートリッジおよび整列方法」の名称の
出願（１９９９年７月１４日に出願された米国特許出願第０９／３５３，２１４
号）に記載されており、そこに開示された内容は参考のために本明細書に組込ま
れている。本発明を一層完全に理解するために必要であるから、カートリッジ２
６の幾つかの態様について以下に述べる。
スト電子装置２８と電源電子装置３０とに接続されている。テスト電子装置２８
は、単一のテストパターン発生器プリント回路板（ＰＣＢ）２９と、各ウエーハ
カートリッジ２６毎の個別の信号ドライバおよび故障分析回路板３３とを含む。
各ウエーハカートリッジ２６は、複数の集積回路を組込んだ半導体ウエーハを含
む。全ての信号ドライバおよび故障分析回路板３３は並列バス１０５によりテス
トパターン発生器プリント回路板に接続されている。カートリッジ２６の一層の
詳細については、同時出願されて現在係属中である、本出願と共通の出願人の、
Frank O. Uher, Mark C. Carbone, John W. Andberg, Donald P. Richmond IIの
発明者名の、「バーンインおよびテストカートリッジおよび整列方法」の名称の
出願（１９９９年７月１４日に出願された米国特許出願第０９／３５３，２１４
号）に記載されており、そこに開示された内容は参考のために本明細書に組込ま
れている。本発明を一層完全に理解するために必要であるから、カートリッジ２
６の幾つかの態様について以下に述べる。
【００１６】
図３および図４は、ウエーハカートリッジ２６と、テスト電子装置２８と、電
源電子装置３０の一層の詳細と、それらが如何に相互接続されるかを示す。図３
に示すように、テスト電子装置２８は、並列バス１０５により互いに接続された
テストパターン発生器プリント回路板２９と信号ドライバおよび故障分析回路板
３３とから成る。故障分析回路板３３は、直通の信号通路を提供するために、ド
ライバ拡張プリント回路板１０２を介して、カートリッジ２６内の剛性プローブ
信号プリント回路板１０４に接続されている。プローブプリント回路板１０４は
、各信号線とバックプレーンとの間のインピーダンスを厳密に制御できるように
剛性を有し、この点に関しては、図１０、図１２、図１３を参照しながら更に後
述するが、かくしてテストされる半導体ウエーハとテスト電子装置２８との間に
インピーダンス制御された相互接続を提供する。
源電子装置３０の一層の詳細と、それらが如何に相互接続されるかを示す。図３
に示すように、テスト電子装置２８は、並列バス１０５により互いに接続された
テストパターン発生器プリント回路板２９と信号ドライバおよび故障分析回路板
３３とから成る。故障分析回路板３３は、直通の信号通路を提供するために、ド
ライバ拡張プリント回路板１０２を介して、カートリッジ２６内の剛性プローブ
信号プリント回路板１０４に接続されている。プローブプリント回路板１０４は
、各信号線とバックプレーンとの間のインピーダンスを厳密に制御できるように
剛性を有し、この点に関しては、図１０、図１２、図１３を参照しながら更に後
述するが、かくしてテストされる半導体ウエーハとテスト電子装置２８との間に
インピーダンス制御された相互接続を提供する。
【００１７】
図３および図４に示す装置２０の部分は、温度制御された領域２２と、低温ま
たは周囲温度領域２４と、遷移領域２５とに分割される。温度制御された領域は
、バーンインまたはテスト動作中には、１５０℃といったような高められた温度
まで加熱されるか、もしくは０℃といった温度にまで冷却される。ウエーハカー
トリッジ２６は、温度制御された領域２２から遷移領域２５内まで延びている。
ウエーハカートリッジ２６の周りの温度制御された領域と遷移領域との間での熱
伝導を最小化するために、熱ダム１５６がウエーハカートリッジ２６の周囲の温
度制御された領域と遷移領域の境界に配置されている。遷移領域２５は、温度制
御された領域から信号ドライバおよび故障分析回路板３３内へ熱や冷温が漏出す
るのを防止するために設けられる。かかる熱や冷温の漏出は、経時的に信号ドラ
イバおよび故障分析回路板３３の温度を変化させて、その性能を変動させ、経時
的なテスト条件の変動をもたらすであろう。更に、信号ドライバおよび故障分析
回路板３３内への冷温漏出は、回路板３３に対する結露あるいは熱破壊を招くで
あろう。
たは周囲温度領域２４と、遷移領域２５とに分割される。温度制御された領域は
、バーンインまたはテスト動作中には、１５０℃といったような高められた温度
まで加熱されるか、もしくは０℃といった温度にまで冷却される。ウエーハカー
トリッジ２６は、温度制御された領域２２から遷移領域２５内まで延びている。
ウエーハカートリッジ２６の周りの温度制御された領域と遷移領域との間での熱
伝導を最小化するために、熱ダム１５６がウエーハカートリッジ２６の周囲の温
度制御された領域と遷移領域の境界に配置されている。遷移領域２５は、温度制
御された領域から信号ドライバおよび故障分析回路板３３内へ熱や冷温が漏出す
るのを防止するために設けられる。かかる熱や冷温の漏出は、経時的に信号ドラ
イバおよび故障分析回路板３３の温度を変化させて、その性能を変動させ、経時
的なテスト条件の変動をもたらすであろう。更に、信号ドライバおよび故障分析
回路板３３内への冷温漏出は、回路板３３に対する結露あるいは熱破壊を招くで
あろう。
【００１８】
ドライバ拡張プリント回路板１０２は、熱や冷温を一層隔絶するために、信号
ドライバおよび故障分析回路板３３を温度制御された領域２２および遷移領域２
５から隔てる役目をする。これに加えて、ドライバ拡張プリント回路板１０２は
プローブ信号プリント回路板１０４と信号ドライバおよび故障分析回路板３３と
のインピーダンス整合を可能にする。実用に際して、プローブ信号プリント回路
板１０４は約５０Ωのインピーダンスを有し、信号ドライバおよび故障分析回路
板３３は約２８Ωのインピーダンスを有する。ドライバ拡張プリント回路板はそ
の長さに沿って、信号ドライバおよび故障分析回路板３３の端部における約２８
Ωから、プローブ信号プリント回路板１０４の端部における約５０Ωまで変化す
るインピーダンスを有する。このインピーダンス整合は、信号ドライバおよび故
障分析回路板３３とプローブ信号プリント回路板１０４との間におけるより高品
質の信号伝送を可能にする。
ドライバおよび故障分析回路板３３を温度制御された領域２２および遷移領域２
５から隔てる役目をする。これに加えて、ドライバ拡張プリント回路板１０２は
プローブ信号プリント回路板１０４と信号ドライバおよび故障分析回路板３３と
のインピーダンス整合を可能にする。実用に際して、プローブ信号プリント回路
板１０４は約５０Ωのインピーダンスを有し、信号ドライバおよび故障分析回路
板３３は約２８Ωのインピーダンスを有する。ドライバ拡張プリント回路板はそ
の長さに沿って、信号ドライバおよび故障分析回路板３３の端部における約２８
Ωから、プローブ信号プリント回路板１０４の端部における約５０Ωまで変化す
るインピーダンスを有する。このインピーダンス整合は、信号ドライバおよび故
障分析回路板３３とプローブ信号プリント回路板１０４との間におけるより高品
質の信号伝送を可能にする。
【００１９】
電力分配装置３０は、カートリッジ２６内のプローブ電源プリント回路板１０
６に接続されている。プローブ電源プリント回路板１０６は、剛性プローブ信号
プリント回路板１０４と近接し、これと平行に、カートリッジ２６内のその殆ど
全長に沿って配置されるが、それでもなお電力分配装置３０との相互接続部にお
いてプローブ電源プリント回路板１０６から相当な距離離れて延びることができ
るようにするために、柔軟部分１０７を有する。
６に接続されている。プローブ電源プリント回路板１０６は、剛性プローブ信号
プリント回路板１０４と近接し、これと平行に、カートリッジ２６内のその殆ど
全長に沿って配置されるが、それでもなお電力分配装置３０との相互接続部にお
いてプローブ電源プリント回路板１０６から相当な距離離れて延びることができ
るようにするために、柔軟部分１０７を有する。
【００２０】
カートリッジ２６は、ミニバックプレーンプリント回路板１０８を介して、テ
スト電子装置２８と電力分配装置３０とに接続されている。カートリッジ２６を
ドライバ拡張プリント回路板１０２と電力分配装置３０とに接続するために、高
密度ピンコネクタ１０９が使用される。コネクタ１０９は、前に引用したBrehm
他の特許に記載された装置に使用されたコネクタが全部で６８０本の接続ピンを
有するのに対し、全部で４２００本の接続ピンを含んでいる。これらのコネクタ
は絶縁されたピンを有し、信号ピンは電磁障害（ＥＭＩ）遮蔽ハウジング内に取
付けてある。この型の適当な高密度ピンコネクタ１０９は、ペンシルベニヤ州ハ
リスバーグのＡＭＰ社から入手可能であって、ここではこれ以上の説明はしない
。
スト電子装置２８と電力分配装置３０とに接続されている。カートリッジ２６を
ドライバ拡張プリント回路板１０２と電力分配装置３０とに接続するために、高
密度ピンコネクタ１０９が使用される。コネクタ１０９は、前に引用したBrehm
他の特許に記載された装置に使用されたコネクタが全部で６８０本の接続ピンを
有するのに対し、全部で４２００本の接続ピンを含んでいる。これらのコネクタ
は絶縁されたピンを有し、信号ピンは電磁障害（ＥＭＩ）遮蔽ハウジング内に取
付けてある。この型の適当な高密度ピンコネクタ１０９は、ペンシルベニヤ州ハ
リスバーグのＡＭＰ社から入手可能であって、ここではこれ以上の説明はしない
。
【００２１】
電力分配装置３０はダイ主電源プリント回路板１１０と、このダイ主電源プリ
ント回路板１１０上に装着された１組の３２チャンネルダイ電源デュアルインラ
インモデュール（ＤＩＭ）１１８とを含む。テスト電子装置２８内において、ド
ライバ拡張回路板１０２が、相互接続装置３１により主信号ドライバプリント回
路板３３に接続されている。１組の信号ドライバデュアルインラインモデュール
１２０と故障分析プリント回路板１１４とが、主信号ドライバプリント回路板３
３上に装着されている。 図４Ａは相互接続装置３１の詳細を示す。この相互接続装置が上記で引用した
Barraclough他の特許の主題である。
ント回路板１１０上に装着された１組の３２チャンネルダイ電源デュアルインラ
インモデュール（ＤＩＭ）１１８とを含む。テスト電子装置２８内において、ド
ライバ拡張回路板１０２が、相互接続装置３１により主信号ドライバプリント回
路板３３に接続されている。１組の信号ドライバデュアルインラインモデュール
１２０と故障分析プリント回路板１１４とが、主信号ドライバプリント回路板３
３上に装着されている。 図４Ａは相互接続装置３１の詳細を示す。この相互接続装置が上記で引用した
Barraclough他の特許の主題である。
【００２２】
装置３１は、ドライバ拡張プリント回路板１０２と主信号ドライバプリント回
路板３３の両表面３４、３６上で接触フィンガ３２を用いる。プリント回路板１
０２、３３のそれぞれは、カードエッジコネクタ４４、４６を有する。各プリン
ト回路板の接触フィンガ３２とカードエッジコネクタ４４、４６とは、隣り合う
プリント回路板上で互いに逆方向に係合する。すなわち、プリント回路板１０２
のカードエッジコネクタ４４は、プリント回路板３３の接触フィンガ３２と係合
し、プリント回路板３３のカードエッジコネクタ４６はプリント回路板１０２の
接触フィンガ３２と係合する。プリント回路板１０２は、カードエッジコネクタ
４４の金属接点７４に接続された２組の相互接続部７０、７２と、プリント回路
板３３の接触フィンガ３２に接続された２組の相互接続部７６、７８とを有する
。同様に、プリント回路板３３は、プリント回路板３３の接触フィンガ３２に接
続された２組の相互接続部８０、８２と、カードエッジコネクタ４６の金属接点
８８に接続された２組の相互接続部８４、８６とを有する。この相互接続装置３
１を使用することによって、同じカードエッジコネクタを使用して１インチ当り
、先行技術による典型的な相互接続装置の２倍の密度の相互接続が得られる。例
えば、先行技術による相互接続装置の例における１インチ当り２０個の相互接続
に対し、２つのプリント回路板の間のカードエッジの１インチ当り４０個の相互
接続が得られる。
路板３３の両表面３４、３６上で接触フィンガ３２を用いる。プリント回路板１
０２、３３のそれぞれは、カードエッジコネクタ４４、４６を有する。各プリン
ト回路板の接触フィンガ３２とカードエッジコネクタ４４、４６とは、隣り合う
プリント回路板上で互いに逆方向に係合する。すなわち、プリント回路板１０２
のカードエッジコネクタ４４は、プリント回路板３３の接触フィンガ３２と係合
し、プリント回路板３３のカードエッジコネクタ４６はプリント回路板１０２の
接触フィンガ３２と係合する。プリント回路板１０２は、カードエッジコネクタ
４４の金属接点７４に接続された２組の相互接続部７０、７２と、プリント回路
板３３の接触フィンガ３２に接続された２組の相互接続部７６、７８とを有する
。同様に、プリント回路板３３は、プリント回路板３３の接触フィンガ３２に接
続された２組の相互接続部８０、８２と、カードエッジコネクタ４６の金属接点
８８に接続された２組の相互接続部８４、８６とを有する。この相互接続装置３
１を使用することによって、同じカードエッジコネクタを使用して１インチ当り
、先行技術による典型的な相互接続装置の２倍の密度の相互接続が得られる。例
えば、先行技術による相互接続装置の例における１インチ当り２０個の相互接続
に対し、２つのプリント回路板の間のカードエッジの１インチ当り４０個の相互
接続が得られる。
【００２３】
相互接続数が２倍に増えるのに加えて、相互接続装置３１は自己整合性を有す
る。カードエッジコネクタ４４、４６はそれぞれに、それぞれのプリント回路板
３８、４０の接触フィンガにより押し戻される。同一厚さのプリント回路板３８
、４０を使用し、かつ互いに接続されたプリント回路板上に直接装着された同一
寸法のコネクタ４、４６を使用することにより、第２の接続のために組立てが反
転された場合でも、あらゆる寸法関係は維持される。十分な構造強度を与え、か
つコネクタ４４、４６の差込みや抜取りに対する支えを行うために、それぞれの
プリント回路板３８、４０上にはコネクタ４４、４６の後側にコネクタ支持棒９
０が固着して（例えば、ボルトによって）設けられている。
る。カードエッジコネクタ４４、４６はそれぞれに、それぞれのプリント回路板
３８、４０の接触フィンガにより押し戻される。同一厚さのプリント回路板３８
、４０を使用し、かつ互いに接続されたプリント回路板上に直接装着された同一
寸法のコネクタ４、４６を使用することにより、第２の接続のために組立てが反
転された場合でも、あらゆる寸法関係は維持される。十分な構造強度を与え、か
つコネクタ４４、４６の差込みや抜取りに対する支えを行うために、それぞれの
プリント回路板３８、４０上にはコネクタ４４、４６の後側にコネクタ支持棒９
０が固着して（例えば、ボルトによって）設けられている。
【００２４】
図５は、装置２０の並行テスト処理能力とセグメント化された配電とを示す。
それぞれの電源モデュール２８０は、３２チャンネルを含む３２個の被テスト装
置２００に接続されている。テスト実行中は、チップ選択線２８２を用いて、一
時に３２チャンネルのうちの唯１つのチャンネルのみが活性化される。このこと
は、一時に被テスト装置２００のうちの唯１つだけが、それぞれの電源モデュー
ル２８０によって給電され、その結果電源モデュール２８０毎に必要とされる容
量は遥かに小さくてよいということを意味する。実用に際しては、被テスト装置
２００の全てに対して、それらの不活性状態において電力供給されるが、電源モ
デュール２８０毎に一時に唯１つの被テスト装置２００のみが給電されて活性状
態になる。活性状態はより高いレベルで電力を使用し、電源線上に一層多くの電
気的ノイズを生み出す。各電源モデュールの容量は、低電力要求から高電力要求
へと高速度で切換わる時の電流に対する要求を満たすように設定される。全部で
３２個の電源モデュールがあるが、図１０にはそれらのうちの８個だけが示され
ている。このセグメント化された電力分配方式は、一度に全ての被テスト装置に
給電しようと試みるよりも遥かに管理可能である。
それぞれの電源モデュール２８０は、３２チャンネルを含む３２個の被テスト装
置２００に接続されている。テスト実行中は、チップ選択線２８２を用いて、一
時に３２チャンネルのうちの唯１つのチャンネルのみが活性化される。このこと
は、一時に被テスト装置２００のうちの唯１つだけが、それぞれの電源モデュー
ル２８０によって給電され、その結果電源モデュール２８０毎に必要とされる容
量は遥かに小さくてよいということを意味する。実用に際しては、被テスト装置
２００の全てに対して、それらの不活性状態において電力供給されるが、電源モ
デュール２８０毎に一時に唯１つの被テスト装置２００のみが給電されて活性状
態になる。活性状態はより高いレベルで電力を使用し、電源線上に一層多くの電
気的ノイズを生み出す。各電源モデュールの容量は、低電力要求から高電力要求
へと高速度で切換わる時の電流に対する要求を満たすように設定される。全部で
３２個の電源モデュールがあるが、図１０にはそれらのうちの８個だけが示され
ている。このセグメント化された電力分配方式は、一度に全ての被テスト装置に
給電しようと試みるよりも遥かに管理可能である。
【００２５】
図６は電源モデュール２８０の概略回路図を示す。電源モデュール２８０は、
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）電源スイッチ２５６の
入切制御のために、符号２５４において接続されたマイクロコントロール素子２
５２を有する。マイクロコントロール素子２５２は、マイクロコントローラ、フ
ィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、あるいはサイプレスプログ
ラム可能論理装置（ＣＰＬＤ）として実装することができる。Ｖｄｄ入力２５３
が電源スイッチ２５６の入力端子２５５に接続されている。電源スイッチ２５６
の出力端子２５８は、被テスト装置（ＤＵＴ）２００に接続されている。マイク
ロコントロール素子２５２はまた、アナログ−デジタル（Ａ／Ｄ）バス２６２に
よりアナログ−デジタル（Ａ／Ｄ）変換器２６０に接続され、多重化バス２６６
によりチャンネルマルチプレクサ２６４に接続され、また多重化バス２６６によ
り電圧−電流測定マルチプレクサ２６８に接続されている。アナログ−デジタル
変換器２６０の入力端子２７０は電圧−電流測定マルチプレクサ２６８に接続さ
れている。チャンネルマルチプレクサ２６４の出力端子２７２は、計測増幅器２
７４を介して電圧−電流測定マルチプレクサ２６８に接続されている。Ｒの被テ
スト装置２００側出力端子２７２のうちの１つは、電圧−電流測定マルチプレク
サ２６８に直接接続されている。マイクロコントロール素子２５２は、マイクロ
プロセッサバス２７６により信号ドライバプリント回路板３３上のマイクロプロ
セッサに接続されている（図２〜図４も参照のこと）。このマイクロプロセッサ
は、マイクロコントロール素子２５２と局所制御装置２１内の別のマイクロプロ
セッサ（図１）との中間レベルの制御機能を有する。非同期クロックの入力端子
２５５がマイクロコントロール素子２５２に接続されている。作動時において、
マイクロコントロール素子２５２は、チャンネル１〜３２を介してチャンネルマ
ルチプレクサ２６４をシーケンスすることにより、被テスト装置２００への給電
を制御する（図５も参照のこと）。それぞれの被テスト装置（ＤＵＴ）２００が
給電された時、電圧測定と電流測定とを切換えるように、マイクロコントロール
素子は電圧−電流測定マルチプレクサ２６８を制御する。被テスト装置２００か
らの電圧および電流入力は、チャンネルマルチプレクサを介して電圧−電流測定
マルチプレクサ２６８に供給される。アナログ−デジタル変換器２６０は電圧お
よび電流測定値をデジタルに変換し、マイクロコントロール素子２５２は電圧お
よび電流測定値を受取って、電圧が高過ぎる状態であるか低過ぎる状態であるか
、あるいは電流が過大状態であるか過小状態であるかを検知するために、これら
の測定値をプログラムされた高低限界値と比較する。上記のいずれかの状態が検
知された時は、被テスト装置２００に接触しているプローブが損傷される前に、
電源スイッチ２５６が切られる。マイクロコントロール素子２５２による局所制
御の重要性はその動作速度にある。電圧と電流とを検知するための２つの測定動
作は、電源スイッチ２５６はオフ状態からオン状態に切換わる約３ミリ秒以内で
行なわれる。この動作速度が、被テスト装置２００のテスト中にあるいは被テス
ト装置２００が始めて給電された時のいずれかにおいて被テスト装置２００に損
傷が生じた時に、ウエーハ被テスト装置２００とウエーハプローブとを保護する
。
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）電源スイッチ２５６の
入切制御のために、符号２５４において接続されたマイクロコントロール素子２
５２を有する。マイクロコントロール素子２５２は、マイクロコントローラ、フ
ィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、あるいはサイプレスプログ
ラム可能論理装置（ＣＰＬＤ）として実装することができる。Ｖｄｄ入力２５３
が電源スイッチ２５６の入力端子２５５に接続されている。電源スイッチ２５６
の出力端子２５８は、被テスト装置（ＤＵＴ）２００に接続されている。マイク
ロコントロール素子２５２はまた、アナログ−デジタル（Ａ／Ｄ）バス２６２に
よりアナログ−デジタル（Ａ／Ｄ）変換器２６０に接続され、多重化バス２６６
によりチャンネルマルチプレクサ２６４に接続され、また多重化バス２６６によ
り電圧−電流測定マルチプレクサ２６８に接続されている。アナログ−デジタル
変換器２６０の入力端子２７０は電圧−電流測定マルチプレクサ２６８に接続さ
れている。チャンネルマルチプレクサ２６４の出力端子２７２は、計測増幅器２
７４を介して電圧−電流測定マルチプレクサ２６８に接続されている。Ｒの被テ
スト装置２００側出力端子２７２のうちの１つは、電圧−電流測定マルチプレク
サ２６８に直接接続されている。マイクロコントロール素子２５２は、マイクロ
プロセッサバス２７６により信号ドライバプリント回路板３３上のマイクロプロ
セッサに接続されている（図２〜図４も参照のこと）。このマイクロプロセッサ
は、マイクロコントロール素子２５２と局所制御装置２１内の別のマイクロプロ
セッサ（図１）との中間レベルの制御機能を有する。非同期クロックの入力端子
２５５がマイクロコントロール素子２５２に接続されている。作動時において、
マイクロコントロール素子２５２は、チャンネル１〜３２を介してチャンネルマ
ルチプレクサ２６４をシーケンスすることにより、被テスト装置２００への給電
を制御する（図５も参照のこと）。それぞれの被テスト装置（ＤＵＴ）２００が
給電された時、電圧測定と電流測定とを切換えるように、マイクロコントロール
素子は電圧−電流測定マルチプレクサ２６８を制御する。被テスト装置２００か
らの電圧および電流入力は、チャンネルマルチプレクサを介して電圧−電流測定
マルチプレクサ２６８に供給される。アナログ−デジタル変換器２６０は電圧お
よび電流測定値をデジタルに変換し、マイクロコントロール素子２５２は電圧お
よび電流測定値を受取って、電圧が高過ぎる状態であるか低過ぎる状態であるか
、あるいは電流が過大状態であるか過小状態であるかを検知するために、これら
の測定値をプログラムされた高低限界値と比較する。上記のいずれかの状態が検
知された時は、被テスト装置２００に接触しているプローブが損傷される前に、
電源スイッチ２５６が切られる。マイクロコントロール素子２５２による局所制
御の重要性はその動作速度にある。電圧と電流とを検知するための２つの測定動
作は、電源スイッチ２５６はオフ状態からオン状態に切換わる約３ミリ秒以内で
行なわれる。この動作速度が、被テスト装置２００のテスト中にあるいは被テス
ト装置２００が始めて給電された時のいずれかにおいて被テスト装置２００に損
傷が生じた時に、ウエーハ被テスト装置２００とウエーハプローブとを保護する
。
【００２６】
図７は、電力調整器制御および電圧／電流リードバック回路２１０の形態をも
った電源モデュール２８０の別の実施形態を示している。Ｖｄｄ基準入力２１２
が、抵抗器ネットワーク２１４を介して電源制御トランジスタＴ１と調節可能調
整器集積回路２１８の調節入力２１６とに供給される。生電源入力２１９も調整
器集積回路２１８に接続されている。調整器集積回路２１８の出力２２０が被テ
スト装置２００に接続されている。マイクロコントロール素子２５２の出力２３
６は、抵抗器ネットワーク２３８を介して電源制御トランジスタＴ１のベースに
接続されている。作動時に、調節可能調整器集積回路２１８は、符号２１９にお
ける生電源入力が符号２１６における基準値と等しくなるように調節を試みる。
マイクロコントロール素子２５２によって電源制御トランジスタＴ１がオンにさ
れた時、この電源制御トランジスタＴ１は調節可能調整器集積回路２１８に対す
る調節入力２１６を引き下げて、この調節可能調整器集積回路２１８を遮断する
。回路２１０は各被テスト装置２００へのテスト電圧の特注による調整を可能に
し、このようにして各被テスト装置に対するテスト電圧の精度を改善する。図７
に示す回路の上記以外の構造や動作は、図６に示す回路の構造や動作と同一であ
る。
った電源モデュール２８０の別の実施形態を示している。Ｖｄｄ基準入力２１２
が、抵抗器ネットワーク２１４を介して電源制御トランジスタＴ１と調節可能調
整器集積回路２１８の調節入力２１６とに供給される。生電源入力２１９も調整
器集積回路２１８に接続されている。調整器集積回路２１８の出力２２０が被テ
スト装置２００に接続されている。マイクロコントロール素子２５２の出力２３
６は、抵抗器ネットワーク２３８を介して電源制御トランジスタＴ１のベースに
接続されている。作動時に、調節可能調整器集積回路２１８は、符号２１９にお
ける生電源入力が符号２１６における基準値と等しくなるように調節を試みる。
マイクロコントロール素子２５２によって電源制御トランジスタＴ１がオンにさ
れた時、この電源制御トランジスタＴ１は調節可能調整器集積回路２１８に対す
る調節入力２１６を引き下げて、この調節可能調整器集積回路２１８を遮断する
。回路２１０は各被テスト装置２００へのテスト電圧の特注による調整を可能に
し、このようにして各被テスト装置に対するテスト電圧の精度を改善する。図７
に示す回路の上記以外の構造や動作は、図６に示す回路の構造や動作と同一であ
る。
【００２７】
図８および図９はそれぞれ、ラムバスダイナミックランダムアクセスメモリ（
ＲＤＲＡＭ）集積回路２００に信号と電源とを接続する一例と、半導体ウエーハ
上のメモリ集積回路２００の一般的な一例を示している。図に示すように、接続
線２０２は、それぞれの接続について０．１〜５μＦのキャパシタンスを備える
。接続線２０４と相互接続線２０２のうちの２つは、それぞれの接続について２
００〜８００Ωの抵抗を備える。接続線２０６は２０〜８０Ωの抵抗を備える。
抵抗ＲおよびＲ１は、半導体ウエーハの被テスト集積回路２００のうちのいずれ
かの許容故障を可能にして分離するために設けられている。被テスト集積回路２
００はキャパシタンスを駆動する能力が低いから、ＲとＲ１との間には差を設け
、従って適正なＲＣ定数を与えるために、抵抗Ｒ１をより低くする必要がある。
カートリッジ２６と様々なプリント回路板との相互接続において、集積回路２０
０に対する接続は上述したように、まとめてバス接続される。
ＲＤＲＡＭ）集積回路２００に信号と電源とを接続する一例と、半導体ウエーハ
上のメモリ集積回路２００の一般的な一例を示している。図に示すように、接続
線２０２は、それぞれの接続について０．１〜５μＦのキャパシタンスを備える
。接続線２０４と相互接続線２０２のうちの２つは、それぞれの接続について２
００〜８００Ωの抵抗を備える。接続線２０６は２０〜８０Ωの抵抗を備える。
抵抗ＲおよびＲ１は、半導体ウエーハの被テスト集積回路２００のうちのいずれ
かの許容故障を可能にして分離するために設けられている。被テスト集積回路２
００はキャパシタンスを駆動する能力が低いから、ＲとＲ１との間には差を設け
、従って適正なＲＣ定数を与えるために、抵抗Ｒ１をより低くする必要がある。
カートリッジ２６と様々なプリント回路板との相互接続において、集積回路２０
０に対する接続は上述したように、まとめてバス接続される。
【００２８】
図１０〜図１４には、ウエーハカートリッジ２６を一層詳細に示している。プ
ローブ１５０は、プローブプリント回路板１０４の中心に配置される。プローブ
１５０は、半導体ウエーハ内の集積回路のそれぞれに接触させるための多数の接
点（図示せず）を含む複数のタイル１５２を有する。プローブ１５０は接触器１
５１上に装着されている。ウエーハカートリッジがバーンインおよび電気テスト
装置（図２〜図４を参照）内に置かれた時、カートリッジ２６に取付けられた相
互接続部１０９の部分１５４（図３および図４も参照）は、ミニバックプレーン
プリント回路板１０８上の相互接続部１０９の残りの部分に接触する。部分１５
４内の信号接続部は、電磁障害（ＥＭＩ）遮蔽ハウジング内に設けられた絶縁ピ
ンを含む。柔軟相互接続部１５８は、接触器１５１をプローブ信号プリント回路
板１０４と電源プローブプリント回路板１０６とに電気的に接続する。接触器１
５１とプローブ信号プリント回路板１０４と電源プローブプリント回路板１０６
とは剛体であって、異なる材質で作られているが、プローブ１５０とプローブ信
号プリント回路板１０４と電源プローブプリント回路板１０６とがバーンイン中
に加熱された時、柔軟相互接続部１５８はこれらの互いに異なる膨張に対応する
ことができる。
ローブ１５０は、プローブプリント回路板１０４の中心に配置される。プローブ
１５０は、半導体ウエーハ内の集積回路のそれぞれに接触させるための多数の接
点（図示せず）を含む複数のタイル１５２を有する。プローブ１５０は接触器１
５１上に装着されている。ウエーハカートリッジがバーンインおよび電気テスト
装置（図２〜図４を参照）内に置かれた時、カートリッジ２６に取付けられた相
互接続部１０９の部分１５４（図３および図４も参照）は、ミニバックプレーン
プリント回路板１０８上の相互接続部１０９の残りの部分に接触する。部分１５
４内の信号接続部は、電磁障害（ＥＭＩ）遮蔽ハウジング内に設けられた絶縁ピ
ンを含む。柔軟相互接続部１５８は、接触器１５１をプローブ信号プリント回路
板１０４と電源プローブプリント回路板１０６とに電気的に接続する。接触器１
５１とプローブ信号プリント回路板１０４と電源プローブプリント回路板１０６
とは剛体であって、異なる材質で作られているが、プローブ１５０とプローブ信
号プリント回路板１０４と電源プローブプリント回路板１０６とがバーンイン中
に加熱された時、柔軟相互接続部１５８はこれらの互いに異なる膨張に対応する
ことができる。
【００２９】
図１２および図１３はプローブ信号プリント回路板の詳細を示している。信号
線３００が１Ｘ厚さの誘電体コア３０２の一方の側面上に配置され、反対側の側
面上は電源または接地平面３０４となる。信号線３００は、３Ｘから６Ｘまでの
水平距離だけ互いに隔てられている。複数の層において、信号線は、別の組の信
号線３００と関係した隣りの電源または接地平面３０４から、誘電体または接着
層３０６により３Ｘ〜６Ｘの垂直距離だけ隔てられている。隣り合う電源または
接地平面３０４は、誘電体または接着層３０６によりＸの倍数の垂直距離だけ互
いに隔てられている。異なる電源または接地平面３０４と関係した隣り合う信号
線３００は、誘電体または接着層３１０により６Ｘの垂直距離だけ互いに隔てら
れている。これらの間隔関係は隣り合う導体間のクロストークを最小化し、信号
線３００とそれらと関係した電源または接地平面３０４との分離間隔が狭い場合
には、ＡＣ性能を改善するために、誘電体コア３０２は薄くなる。
線３００が１Ｘ厚さの誘電体コア３０２の一方の側面上に配置され、反対側の側
面上は電源または接地平面３０４となる。信号線３００は、３Ｘから６Ｘまでの
水平距離だけ互いに隔てられている。複数の層において、信号線は、別の組の信
号線３００と関係した隣りの電源または接地平面３０４から、誘電体または接着
層３０６により３Ｘ〜６Ｘの垂直距離だけ隔てられている。隣り合う電源または
接地平面３０４は、誘電体または接着層３０６によりＸの倍数の垂直距離だけ互
いに隔てられている。異なる電源または接地平面３０４と関係した隣り合う信号
線３００は、誘電体または接着層３１０により６Ｘの垂直距離だけ互いに隔てら
れている。これらの間隔関係は隣り合う導体間のクロストークを最小化し、信号
線３００とそれらと関係した電源または接地平面３０４との分離間隔が狭い場合
には、ＡＣ性能を改善するために、誘電体コア３０２は薄くなる。
【００３０】
電源プローブプリント回路板１０６の詳細が図１４に示されている。接続部１
０９の近くでプローブ信号プリント回路板１０４から電源プローブプリント回路
板１０６を隔てることを可能にしている屈曲可能部分１０７を除いて（図３も参
照）、電源プローブプリント回路板１０６は剛体である。電源プローブプリント
回路板１０６は、その頂部と底部に被覆層３２０を有する。頂部と底部から内側
に移ると、それぞれ導体３２２、３２４とが被覆層３２０と隣接している。導体
３２２、３２４は接着層３３０、３３２により、導体３２６、３２８から絶縁さ
れている。導体３２６、３２８は誘電層３３８、３４０により、導体３３４、３
３６から絶縁されている。導体３３４、３３６が空隙３５０、３５２により導体
３４２、３４４から隔てられている屈曲可能部分１０７を除けば、導体３３４、
３３６は接着層３４６、３４８により、導体３４２、３４４から絶縁されている
。空隙３５０、３５２は、屈曲可能部分１０７が撓むのを可能にする。導体３４
２、３４４は、誘電体層３５４により互いに絶縁されている。
０９の近くでプローブ信号プリント回路板１０４から電源プローブプリント回路
板１０６を隔てることを可能にしている屈曲可能部分１０７を除いて（図３も参
照）、電源プローブプリント回路板１０６は剛体である。電源プローブプリント
回路板１０６は、その頂部と底部に被覆層３２０を有する。頂部と底部から内側
に移ると、それぞれ導体３２２、３２４とが被覆層３２０と隣接している。導体
３２２、３２４は接着層３３０、３３２により、導体３２６、３２８から絶縁さ
れている。導体３２６、３２８は誘電層３３８、３４０により、導体３３４、３
３６から絶縁されている。導体３３４、３３６が空隙３５０、３５２により導体
３４２、３４４から隔てられている屈曲可能部分１０７を除けば、導体３３４、
３３６は接着層３４６、３４８により、導体３４２、３４４から絶縁されている
。空隙３５０、３５２は、屈曲可能部分１０７が撓むのを可能にする。導体３４
２、３４４は、誘電体層３５４により互いに絶縁されている。
【００３１】
図１５〜図１６Ｃは、高密度回路板−回路板コネクタ４０２により互いに接続
されたプリント回路板１０４、１０６を接地接続するために使用される銅製の接
地ラグ４００を示している。コネクタ４０２の交互ピン４０４は信号と電源のた
めのピンである。それぞれの回路板上のトレースに接続された接地ラグ４００の
存在は、回路板１０４、１０６の両方を良好に接地させるから、先行技術におけ
るように、接地のために回路板−回路板コネクタ毎の第３のピンを使用する必要
は全くない。高密度回路板−回路板コネクタ４０２は、インディアナ州ニューア
ルバニーのＳａｍｔｅｃ ＵＳＡ社からＳＭＴソケットアセンブリの名称で入手
可能な四列スタッガードＳＭＴソケットアセンブリを用いて実装される。同様な
ＳＭＴ端子アセンブリがまた、柔軟リード１５８（図１０）をプリント回路板１
０４に接続するために使用される。接地ラグは表面装着リード４０６と貫通孔柱
状リード４０８とを有する。貫通孔柱状リード４０８は２枚の回路板を互いに整
合させて保持する役目を果たし、かつ回路板１０４、１０６から表面装着リード
４０６を剪断することなくネジ４１０の締付けを可能にする。また、接地ラグ４
００は、高さが回路板−回路板コネクタ４０２の高さと一致させてある。従って
、接地ラグは高密度回路板−回路板コネクタ４０２の使用を最適化し、互いに噛
み合うコネクタセットと同じ高さの良好な機械的抑止装置となる。 図面に示しかつ以上に説明した本発明の形態や細部に様々な変更を加え得るこ
とは、当業者にとって明らかであろう。かかる変更は添の特許請求の範囲の技術
思想および技術的範囲に含まれるべきものである。
されたプリント回路板１０４、１０６を接地接続するために使用される銅製の接
地ラグ４００を示している。コネクタ４０２の交互ピン４０４は信号と電源のた
めのピンである。それぞれの回路板上のトレースに接続された接地ラグ４００の
存在は、回路板１０４、１０６の両方を良好に接地させるから、先行技術におけ
るように、接地のために回路板−回路板コネクタ毎の第３のピンを使用する必要
は全くない。高密度回路板−回路板コネクタ４０２は、インディアナ州ニューア
ルバニーのＳａｍｔｅｃ ＵＳＡ社からＳＭＴソケットアセンブリの名称で入手
可能な四列スタッガードＳＭＴソケットアセンブリを用いて実装される。同様な
ＳＭＴ端子アセンブリがまた、柔軟リード１５８（図１０）をプリント回路板１
０４に接続するために使用される。接地ラグは表面装着リード４０６と貫通孔柱
状リード４０８とを有する。貫通孔柱状リード４０８は２枚の回路板を互いに整
合させて保持する役目を果たし、かつ回路板１０４、１０６から表面装着リード
４０６を剪断することなくネジ４１０の締付けを可能にする。また、接地ラグ４
００は、高さが回路板−回路板コネクタ４０２の高さと一致させてある。従って
、接地ラグは高密度回路板−回路板コネクタ４０２の使用を最適化し、互いに噛
み合うコネクタセットと同じ高さの良好な機械的抑止装置となる。 図面に示しかつ以上に説明した本発明の形態や細部に様々な変更を加え得るこ
とは、当業者にとって明らかであろう。かかる変更は添の特許請求の範囲の技術
思想および技術的範囲に含まれるべきものである。
【図１】
本発明によるバーンインおよび電気テスト装置の実施形態を概略的に示したブ
ロック図である。
ロック図である。
【図２】
図１に示す装置の一部を概略的に示したブロック図である。
【図３】
図２に示す装置の一部を概略的に示した一層詳細な別のブロック図である。
【図４】
図３に示す装置の一部を部分的に分解したブロック図である。
【図４Ａ】
図２に示す装置部分の一部に用いられる相互接続装置の断面図である。
【図５】
図１〜図４に示す装置の他の部分のブロック図である。
【図６】
図５に示す装置部分の一部の回路図である。
【図７】
図５に示す装置部分の一部の回路図である。
【図８】
本発明を用いてバーンインおよび電気テストを行う場合の集積回路のピンアウ
ト接続図である。
ト接続図である。
【図９】
本発明を用いてバーンインおよび電気テストを行う場合の集積回路のピンアウ
ト接続図である。
ト接続図である。
【図１０】
図２〜図４に示す装置部分に用いられる相互接続部の概略図である。
【図１１】
図２〜図４に示す装置部分に用いられる相互接続部の概略図である。
【図１２】
図１０に示す相互接続部の一部の断面図である。
【図１３】
図１０に示す相互接続部の一部の平面図である。
【図１４】
図１１に示す相互接続部の一部の断面図である。
【図１５】
図２〜図４に示す装置部分の相互接続部のうちの１つの断面図である。
【図１６Ａ】
図１５に示す相互接続部の部分の斜視図である。
【図１６Ｂ】
図１５に示す相互接続部の部分の上面図である。
【図１６Ｃ】
図１５に示す相互接続部の部分の側面図である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ
Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ
，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，
ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ
Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ
，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，
ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ
Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ
，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，
ＹＵ，ＺＡ，ＺＷ
(72)発明者 ホアン ジョン ディンフ
アメリカ合衆国 カリフォルニア州
95123 サアン ホセ クライドスデイル
アベニュー 5959
(72)発明者 ローバック ジャージー
アメリカ合衆国 カリフォルニア州
94404 サン マテオ アーマダ ウェイ
2203
Ｆターム(参考） 2G003 AA10 AC01 AD02 AG03 AH07
2G132 AA00 AB03 AB14 AE08 AE25
AE27 AF02 AL21 AL35
4M106 AA01 BA14 CA27 CA62
【要約の続き】
するために、プローブプリント回路板（１０４）は剛性
である。電力分配装置（３０）が、カートリッジ（２
６）内のプローブ電源プリント回路板（１０６）に接続
されている。プローブ電源プリント回路板（１０６）
は、それが剛性プローブプリント回路板（１０４）に近
接してそれと平行に配置され、しかもその相互接続部
（１０９）においてプローブプリント回路板（１０６）
からかなり大きな距離だけ離れて延びることができるよ
うに、少なくとも屈曲可能部分を有する。
Claims (26)
- 【請求項１】 バーンイン装置であって、 （ａ）それぞれが複数の集積回路を含む半導体ウエーハを含み、剛性プローブ
信号プリント回路板と、該剛性プローブ信号プリント回路板と実質的に平行かつ
これから僅かに離間させたプローブ電源プリント回路板とを含んだ複数のカート
リッジを受け入れるように構成された温度制御された領域と、 （ｂ）該温度制御された領域と隣り合う低温領域内に置かれたテスト電子装置
と、 （ｃ）前記温度制御された領域と隣り合う前記低温領域内に置かれた電源電子
装置と、 （ｄ）前記テスト電子装置を前記剛性プローブ信号プリント回路板に接続する
第１の相互接続装置と、 （ｅ）前記電源電子装置を前記プローブ電源プリント回路板に接続する第２の
相互接続装置と、 を含み、 前記第１と第２の相互接続装置が積重ねられた状態で配置され、前記プローブ
電源プリント回路板が、前記プローブ電源プリント回路板の一部分を前記第２の
相互接続装置に近接した前記剛性プローブ信号プリント回路板から一層大きな距
離だけ離間させることのできる、少なくとも１つの屈曲可能部分を有する、 ことを特徴とするバーンイン装置。 - 【請求項２】 前記テスト電子装置が、バーンインテスト電子装置と電気テ
スト電子装置とを含むことを特徴とする、請求項１に記載のバーンイン装置。 - 【請求項３】 （ｆ）前記温度制御された領域と前記低温領域とを分離する
遷移領域を更に含む、 ことを特徴とする請求項１に記載のバーンイン装置。 - 【請求項４】 前記テスト電子装置が、主信号プリント回路板と、該主信号
プリント回路板に接続された拡張プリント回路板と、それぞれ前記主信号プリン
ト回路板と拡張プリント回路板とに装着された第１と第２のプリント回路板コネ
クタとを含み、 前記主信号プリント回路板と拡張プリント回路板のそれぞれが複数の接点部材
を有し、 前記主信号プリント回路板コネクタが、前記主信号プリント回路板コネクタに
接続された第１の複数の相互接続線と、前記主信号プリント回路板の前記複数の
接点部材に接続された第２の複数の相互接続線とを含み、 前記拡張プリント回路板が、前記拡張プリント回路板コネクタに接続された第
3の複数の相互接続線と、前記拡張プリント回路板の前記複数の接点部材に接続
された第４の複数の相互接続線とを含み、 前記第1のプリント回路板コネクタが前記拡張プリント回路板の前記複数の接
点部材に係合し、前記第２のプリント回路板コネクタが前記主信号プリント回路
板の前記複数の接点部材に係合する、 ことを特徴とする請求項１に記載のバーンイン装置。 - 【請求項５】 テスト装置であって、 （ａ）それぞれが複数の集積回路を含む半導体ウエーハを含み、剛性プローブ
信号プリント回路板と、該剛性プローブ信号プリント回路板と実質的に平行かつ
これから僅かに離間させたプローブ電源プリント回路板とを含んだ複数のカート
リッジを受け入れるように構成された被テスト装置領域と、 （ｂ）該被テスト装置領域と隣接して置かれたテスト電子装置と、 （ｃ）前記被テスト装置領域と隣接して置かれた電源電子装置と、 （ｄ）前記テスト電子装置を前記剛性プローブ信号プリント回路板に接続する
第１の相互接続装置と、 （ｅ）前記電源電子装置を前記プローブ電源プリント回路板に接続する第２の
相互接続装置と、 を含み、 前記第１と第２の相互接続装置が積重ねられた状態で配置され、前記プローブ
電源プリント回路板が、前記プローブ電源プリント回路板の一部分を前記第２の
相互接続装置に近接した前記剛性プローブ信号プリント回路板から一層大きな距
離だけ離間させることのできる、少なくとも１つの屈曲可能部分を有する、 ことを特徴とするテスト装置。 - 【請求項６】 前記テスト電子装置が電気テスト電子装置を含むことを特徴
とする請求項１に記載のテスト装置。 - 【請求項７】 前記テスト電子装置がバーンインテスト電子装置を更に含む
ことを特徴とする請求項６に記載のテスト装置。 - 【請求項８】 バーンイン装置であって、 （ａ）それぞれが複数の集積回路を含む半導体ウエーハを含んだ複数のカート
リッジを受け入れるように構成された温度制御された領域と、 （ｂ）低温領域内に置かれたテスト電子装置と、 （ｃ）前記低温領域内に置かれた電源電子装置と、 （ｄ）前記温度制御された領域と前記低温領域とを分離する遷移領域と、 を含むことを特徴とするバーンイン装置。 - 【請求項９】 前記テスト電子装置が、バーンインテスト電子装置と電気テ
スト電子装置とを含むことを特徴とする請求項８に記載のバーンイン装置。 - 【請求項１０】 前記テスト電子装置が、主信号プリント回路板と、該主信
号プリント回路板と前記遷移領域との間に接続された拡張プリント回路板とを含
むことを特徴とする請求項８に記載のバーンイン装置。 - 【請求項１１】 前記主信号プリント回路板と前記拡張プリント回路板が、
それぞれ前記主信号プリント回路板と前記拡張プリント回路板とに装着された第
１と第２のプリント回路板コネクタを有し、 前記主信号プリント回路板と拡張プリント回路板のそれぞれが複数の接点部材
を有し、 前記主信号プリント回路板コネクタが、前記主信号プリント回路板コネクタに
接続された第１の複数の相互接続線と、前記主信号プリント回路板の前記複数の
接点部材に接続された第２の複数の相互接続線とを含み、 前記拡張プリント回路板が、前記拡張プリント回路板コネクタに接続された第
3の複数の相互接続線と、前記拡張プリント回路板の前記複数の接点部材に接続
された第４の複数の相互接続線とを含み、 前記第1のプリント回路板コネクタが前記拡張プリント回路板の前記複数の接
点部材に係合し、前記第２のプリント回路板コネクタが前記主信号プリント回路
板の前記複数の接点部材に係合する、 ことを特徴とする請求項１０に記載のバーンイン装置。 - 【請求項１２】 テスト装置であって、 （ａ）それぞれが複数の集積回路を含む半導体ウエーハを含んだ複数のカート
リッジを受け入れるように構成された被テスト装置領域と、 （ｂ）該被テスト装置領域と隣接して置かれた第１の回路板上のテスト電子装
置と、 （ｃ）前記被テスト装置領域と隣接して置かれた第２の回路板上の電源電子装
置と、 を含み、 前記複数のカートリッジのそれぞれは、前記複数のカートリッジのうちの１つ
と前記第１の回路板との間の第１の接続線により前記テスト電子装置に接続され
、また、前記複数のカートリッジのうちの前記１つと前記第１の接続線から絶縁
された前記第２の回路板との間の第２の接続線により前記電源電子装置に接続さ
れている、 ことを特徴とするテスト装置。 - 【請求項１３】 前記テスト電子装置が電気テスト電子装置を含むことを特
徴とする、請求項１２に記載のテスト装置。 - 【請求項１４】 前記テスト電子装置がバーンインテスト電子装置を更に含
むことを特徴とする、請求項１３に記載のテスト装置。 - 【請求項１５】 テスト装置であって、 （ａ）それぞれが第２の複数の被テスト集積回路を受け入れるようになってい
る第１の複数のテストチャンネルと、 （ｂ）それぞれが前記各テストチャンネル内で前記被テスト集積回路のうちの
１つに接続された第２の複数の電源モデュールと、 （ｃ）前記第１の複数のテストチャンネルのうちの１つを連続的に選択するよ
うに接続され構成された制御装置と、 を含むことを特徴とするテスト装置。 - 【請求項１６】 前記テストチャンネルが電気テストチャンネルを含むこと
を特徴とする、請求項１２に記載のテスト装置。 - 【請求項１７】 前記テストチャンネルがバーンインテストチャンネルを更
に含むことを特徴とする、請求項１３に記載のテスト装置。 - 【請求項１８】 前記電源モデュールのそれぞれが、スイッチによって被テ
スト装置の出力に結合された電源入力と、前記スイッチのための制御端子に結合
されたマイクロコントロール素子と、該マイクロコントロール素子からの制御入
力を受けるように結合されたチャンネル選択マルチプレクサと、前記マイクロコ
ントロール素子からの制御入力を受けるように結合された電圧および電流マルチ
プレクサと、を含み、 前記チャンネル選択マルチプレクサが、前記被テスト集積回路のうちの選ばれ
た１つからの電圧および電流測定値を前記電圧および電流マルチプレクサに供給
するように結合され、前記電圧および電流マルチプレクサが、前記電圧および電
流測定値を前記マイクロコントロール素子に供給するように構成されている、 ことを特徴とする請求項１５に記載のテスト装置。 - 【請求項１９】 前記電圧および電流マルチプレクサが、アナログ−デジタ
ル変換器を介して前記マイクロコントロール素子からの制御入力を受けるように
結合されていることを特徴とする請求項１８に記載のテスト装置。 - 【請求項２０】 前記スイッチが金属酸化膜シリコン電界効果トランジスタ
スイッチであることを特徴とする請求項１８に記載のテスト装置。 - 【請求項２１】 前記スイッチが調節可能電圧調整器を含むことを特徴とす
る請求項１８に記載のテスト装置。 - 【請求項２２】 ウエーハ形態の集積回路をバーンインテストするための方
法であって、 （ａ）それぞれが複数の集積回路を含む半導体ウエーハを含んだ複数のカート
リッジを受け入れるように構成された温度制御された領域を設けるステップと、 （ｂ）低温領域内に置かれたテスト電子装置で前記集積回路をテストするステ
ップと、 （ｃ）前記低温領域内に置かれた電源電子装置によって前記集積回路に電力を
供給するステップと、 （ｄ）前記温度制御された領域と前記低温領域との間の遷移領域によって、前
記テスト電子装置と前記電源電子装置とを前記温度制御された領域から隔てるス
テップと、 を含むことを特徴とするバーンインテスト方法。 - 【請求項２３】 前記集積回路のバーンインテストと電気テストとが、前記
テスト電子装置によって実行されることを特徴とする請求項８に記載のバーンイ
ンテスト方法。 - 【請求項２４】 ウエーハ形態の集積回路をテストするための方法であって
、 （ａ）第１の複数の集積回路を、第２の複数のテストチャンネル内に接続する
ステップと、 （ｂ）第１の複数の電源モデュールを、それぞれのテストチャンネル内の被テ
スト集積回路のうちの１つに接続するステップと、 （ｃ）前記第２の複数のテストチャンネルのうちの１つを連続的に選択するス
テップと、 （ｄ）前記選択されたテストチャンネル内の前記第１の複数の集積回路をテス
トするステップと、 （ｅ）前記集積回路の全てがテストされてしまうまで、前記ステップ（ｃ）お
よび（ｄ）を繰り返すステップと、 を含むことを特徴とするバーンインテスト方法。 - 【請求項２５】 前記テストがバーンインテストであることを特徴とする請
求項１２に記載のテスト方法。 - 【請求項２６】 前記テストが電気テストを更に含むことを特徴とする請求
項２５に記載のテスト方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/353,214 US6340895B1 (en) | 1999-07-14 | 1999-07-14 | Wafer-level burn-in and test cartridge |
| US09/353,121 US6562636B1 (en) | 1999-07-14 | 1999-07-14 | Wafer level burn-in and electrical test system and method |
| US09/353,214 | 1999-07-14 | ||
| US09/353,121 | 1999-07-14 | ||
| PCT/US2000/019482 WO2001004641A2 (en) | 1999-07-14 | 2000-07-13 | Wafer level burn-in and electrical test system and method |
Publications (2)
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|---|---|
| JP2003504889A true JP2003504889A (ja) | 2003-02-04 |
| JP2003504889A5 JP2003504889A5 (ja) | 2007-06-21 |
Family
ID=26997804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001510000A Pending JP2003504889A (ja) | 1999-07-14 | 2000-07-13 | ウエーハレベルバーンインおよび電気テスト装置および方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2003504889A (ja) |
| KR (1) | KR100751068B1 (ja) |
| AU (1) | AU7329200A (ja) |
| WO (1) | WO2001004641A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7333376B2 (ja) | 2007-04-05 | 2023-08-24 | エイアー テスト システムズ | 熱チャック内の二重螺旋熱制御通路を有するエレクトロニックテスター |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815966B1 (en) * | 2002-06-27 | 2004-11-09 | Aehr Test Systems | System for burn-in testing of electronic devices |
| WO2006116767A1 (en) | 2005-04-27 | 2006-11-02 | Aehr Test Systems | Apparatus for testing electronic devices |
| KR20060122387A (ko) * | 2005-05-27 | 2006-11-30 | 삼창기업 주식회사 | Ａ/ｄ컨버터 모듈 |
| CN101644741B (zh) * | 2008-08-04 | 2011-11-09 | 京元电子股份有限公司 | 具有电源塔的多层预烧板结构 |
| KR101215945B1 (ko) | 2012-07-27 | 2012-12-27 | (주) 에이피 시스템 | Ｓｐｄｓ 및 이를 포함하는 메모리 모듈 실장 테스트 장치 |
| CN115210589B (zh) * | 2020-03-25 | 2023-07-18 | 华为技术有限公司 | 一种芯片测试装置及测试方法 |
| KR102386473B1 (ko) * | 2020-11-05 | 2022-04-13 | 광운대학교 산학협력단 | Rf 빔포밍 집적회로의 웨이퍼 레벨 테스트 방법 및 장치 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257650A (ja) * | 1988-11-23 | 1990-10-18 | Texas Instr Inc <Ti> | 集積回路の自己検査装置 |
| JPH05302951A (ja) * | 1992-04-27 | 1993-11-16 | Casio Comput Co Ltd | Ｉｃモジュール |
| JPH0677298A (ja) * | 1992-07-02 | 1994-03-18 | Lsi Logic Corp | 半導体ウェハ上のダイのテスト方法 |
| JPH085666A (ja) * | 1994-04-21 | 1996-01-12 | Matsushita Electric Ind Co Ltd | 半導体ウェハ収納器、接続方法、接続装置及び半導体集積回路の検査方法 |
| JPH0878496A (ja) * | 1994-08-31 | 1996-03-22 | Motorola Inc | 集積回路の検査に用いる装置、方法およびウエハ |
| JPH10163281A (ja) * | 1996-10-04 | 1998-06-19 | Hitachi Ltd | 半導体素子およびその製造方法 |
| JPH11121550A (ja) * | 1997-10-20 | 1999-04-30 | Matsushita Electric Ind Co Ltd | ウェハカセット |
| JPH11145226A (ja) * | 1997-11-05 | 1999-05-28 | Tokyo Electron Ltd | 信頼性試験用ウエハ収納室 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103168A (en) * | 1988-10-27 | 1992-04-07 | Grumman Aerospace Corporation | Stress testing equipment with an integral cooling plenum |
| US5654588A (en) * | 1993-07-23 | 1997-08-05 | Motorola Inc. | Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure |
| US5385487A (en) * | 1993-08-30 | 1995-01-31 | At&T Corp. | Apparatus for electrically operating devices in a controlled environment |
| US5429510A (en) * | 1993-12-01 | 1995-07-04 | Aehr Test Systems, Inc. | High-density interconnect technique |
| US5600257A (en) * | 1995-08-09 | 1997-02-04 | International Business Machines Corporation | Semiconductor wafer test and burn-in |
-
2000
- 2000-07-13 JP JP2001510000A patent/JP2003504889A/ja active Pending
- 2000-07-13 AU AU73292/00A patent/AU7329200A/en not_active Abandoned
- 2000-07-13 KR KR1020027000537A patent/KR100751068B1/ko active IP Right Grant
- 2000-07-13 WO PCT/US2000/019482 patent/WO2001004641A2/en active Application Filing
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257650A (ja) * | 1988-11-23 | 1990-10-18 | Texas Instr Inc <Ti> | 集積回路の自己検査装置 |
| JPH05302951A (ja) * | 1992-04-27 | 1993-11-16 | Casio Comput Co Ltd | Ｉｃモジュール |
| JPH0677298A (ja) * | 1992-07-02 | 1994-03-18 | Lsi Logic Corp | 半導体ウェハ上のダイのテスト方法 |
| JPH085666A (ja) * | 1994-04-21 | 1996-01-12 | Matsushita Electric Ind Co Ltd | 半導体ウェハ収納器、接続方法、接続装置及び半導体集積回路の検査方法 |
| JPH0878496A (ja) * | 1994-08-31 | 1996-03-22 | Motorola Inc | 集積回路の検査に用いる装置、方法およびウエハ |
| JPH10163281A (ja) * | 1996-10-04 | 1998-06-19 | Hitachi Ltd | 半導体素子およびその製造方法 |
| JPH11121550A (ja) * | 1997-10-20 | 1999-04-30 | Matsushita Electric Ind Co Ltd | ウェハカセット |
| JPH11145226A (ja) * | 1997-11-05 | 1999-05-28 | Tokyo Electron Ltd | 信頼性試験用ウエハ収納室 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7333376B2 (ja) | 2007-04-05 | 2023-08-24 | エイアー テスト システムズ | 熱チャック内の二重螺旋熱制御通路を有するエレクトロニックテスター |
Also Published As
| Publication number | Publication date |
|---|---|
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| WO2001004641A2 (en) | 2001-01-18 |
| WO2001004641A3 (en) | 2001-12-06 |
| KR100751068B1 (ko) | 2007-08-22 |
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| Banks | 4771236 Multilayered printed circuit board type resistor isolated tray for stress testing integrated circuits and method of making same | |
| Reeds | 4772846 Wafer alignment and positioning apparatus for chip testing by voltage contrast electron microscopy |
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