JP3813772B2

JP3813772B2 - 半導体装置の製造方法

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Publication number: JP3813772B2
Application number: JP27180399A
Authority: JP
Inventors: 竜治河野; 浩也清水; 昌敏金丸; 敦細金; 俊雄宮武; 英生三浦; 達也永田; 喜重遠藤; 正昭難波; 雄二和田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-09-27
Filing date: 1999-09-27
Publication date: 2006-08-23
Anticipated expiration: 2019-09-27
Also published as: US6465264B1; CN1170311C; TW522438B; JP2001091576A; MY126618A; KR100385962B1; US20030015779A1; SG87166A1; CN1290034A; KR20010030486A; US6864568B2

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に半導体装置の製造、中でも検査工程を簡略化・効率化するに適した製造方法や検査方法およびそれらの方法に用いる治具に関する。
【０００２】
【従来の技術】
半導体装置の概要を図２を用いて説明する。図２は、半導体装置の概観形態例を示す斜視図である。外形寸法は一辺長が数から十数ｍｍ程度であり、厚さは数百μｍ程度である。表面中央には外部端子となるパッド１c群が配置されている。パッド１cはAl、Cuなどの材質からなり、一辺長が数十から百数十μｍ、厚さが１μｍ程度、配置ピッチが数十から百数十μｍ程度と微細なものである。
【０００３】
従来の半導体装置の製造方法を、図３および図４を用いて説明する。なお、図３は、特に本発明にかかる検査工程を含む製造工程の概略を示すフローチャートであり、また図４は、上記半導体装置の種々の製造工程における製造された半導体装置の種々の形態を示す斜視図である。
【０００４】
従来、半導体装置は一般的にその製造方法において、大まかに次の工程により製造される。なお、それらの工程の順序は次に挙げる順序と多くの場合一致している。
【０００５】
（１）前工程
すなわち、図４（a）のように、半導体ウェハー１a上に多数の回路素子を集積してなるLSI（大規模集積回路）すなわち半導体装置１bの多数の集合体を形成する工程である。
【０００６】
（２）プロービング検査工程
すなわち、上記（１）の工程で形成した半導体ウェハー１a上の多数のLSIの良・不良を、所定のプローブ構造体およびシステムを用いて、主に半導体装置のパッド１cにプローブを接触させることにより、各半導体装置１b単位でいわゆる初期の判別を行う工程である。
【０００７】
（３）ダイシング工程
すなわち、上記（１）の工程で形成した半導体ウェハー１ａ上の多数のLSIを、例えば通常ダイサーなどを用いて半導体ウェハーを切断することで、図４（b）のように各半導体装置１b単位に切り離す工程である。なお、上記（２）で不合格判定された半導体装置１bを製造工程から除外する工程も含む。
【０００８】
（４）バーンイン工程
すなわち、上記（３）の工程で得た半導体装置１bに対して、電気的、あるいは熱的ストレスを同時に長時間与え、これにより製造された半導体装置１b内に潜在する不良を顕在化させる工程である。本工程は、今述べた目的から半導体装置１bを通常１２０ないし１５０℃程度に加熱できること、ならびにシステムからの電気的ストレスが先述の外部端子に付与できることが必要である。したがって、通常は所定のプリント基板（図示せず）上に図３（c）に示したようなソケット２を予め装着しておき、ソケット２に各半導体装置１bを個々に詰めた後、上記プリント基板ごと加熱炉（図示せず）に投入し、上記プリント基板を検査システムに電気的に接続する手段が採られる。ソケット２には、半導体装置１bを詰めたときにパッド１cに対応する各位置に微細プローブ（後に詳述）が設けられ、パッド１cとそれぞれ接触するようになっている。また、バーンインが終了した後は、ソケット２から半導体装置１bを抜く工程が必要である。すなわち、バーンイン工程では通常、ここに述べたソケット詰め、バーンイン、ソケット抜きの三つの作業が必要である。
【０００９】
（５）搬送工程
すなわち、バーンインを終え、その結果合格と判定された半導体装置１bを、次の工程である選別検査工程に搬送する工程である。
【００１０】
（６）選別検査工程
すなわち、上記（１）〜（５）の工程の後に行われ、半導体装置１bの信頼性および性能に関する最終的な検査工程である。本工程もまた、上記（４）のバーンイン工程と同様、選別検査用の所定の基板（図示せず）に予め装着されたソケット２に対して再度半導体装置１bを個々に詰めた後、上記基板に対して所定のプローブ構造体を接触させる手段が採られる。また、上記（４）のバーンイン工程と同様、検査終了後に再度半導体装置をソケットから抜く作業が必要である。すなわち、選別検査工程では通常、ここに述べたソケット詰め、選別検査、ソケット抜きの三つの作業が必要である。
【００１１】
なお、上記に述べた工程とは異なり、切断分離以降の複数の半導体装置を、上記のようなソケット２を用いずに、これを直接検査用の基板に装着する例が、例えば特開平３-１３１０４８号公報に示されている。また、ウェハーを切断せずにそのままバーンインを実施する例が、例えば特開昭６３-２０４６２１号公報に示されている。
【００１２】
【発明が解決しようとする課題】
上記した従来の技術における問題点を以下に述べる。
まず、上記図３および図４により説明した従来の技術になる半導体装置の製造方法では、半導体ウェハー１aから切断分離した以降の各半導体装置１bをそれぞれのソケット２に、すなわちひとつのソケット２にはひとつの半導体装置１bを装着することが必要になるため、半導体装置１bの生産規模に対応して実に多数のソケット２を用意せねばならず、結果的に設備コストが大きくなってしまうという問題点があった。
【００１３】
つぎに、バーンイン工程から選別検査工程へ移行するに際して、バーンインで使用したソケットから選別検査工程で使用するソケットへ、全ての半導体装置１bを個々に移し替えることが必要になるため、半導体装置１bの着脱に要する手間および時間が多大になり、結果的に製造コストが大きくなってしまう、さらには、バーンイン工程で用いるソケットから半導体装置１bを抜いた後、搬送工程を介して選別検査工程で用いるソケットに詰めるまでの間、精密なLSIチップ１bが外気に直接触れることになるため、半導体装置１bに埃が付着してしまうなどという問題点があった。
【００１４】
また、上記特開平３-１３１０４８号公報にも示されるように、検査用の基板に半導体装置を直接半導体装置単位で装着して検査を行う場合には、当該基板自体に、小さな被検チップ表面上の微細な電極パッドの配置に対応して複数のプローブを設けた微細プローブ群を用意する必要がある。しかしながら、かかる微細プローブ群はその作成上高価であり、さらに被検チップの種類（形状、寸法、パッド１cレイアウト）が多様な場合には、これら各種の被検チップに対応して多数の高価な微細プローブ群をそれぞれ用意することになり、これでは設備的に多大なコストを要することとなり、ひいては検査コストが上昇してしまうこととなる。
【００１５】
さらに、上記特開昭６３-２０４６２１号公報により知られるように、ウェハー状態のままバーンインを実施する方法では、特に近年の口径の大きなウェハーでは、形成されるLSIの数が多数に上り、一括して検査システムへ電気的に導通すべき電極数が膨大な数となってしまう。そのため、ウェハー状態のままバーンインを実施するために検査用の基板に接続するために必要な微細プローブ群は、現状その実現が難しく、また例えば実現されても非常に高価なものとなり、設備的に多大なコストを要することとなり、やはり検査コストが上昇してしまう。また、膨大な数の電極が接続されても、検査システム側の処理能力を超える場合がある。さらに、特にウェハーの外周部においては、その熱膨張に起因する接触子（プローブ）とウェハー上の電極パッドとの相対位置のずれ量が大きくなり、これら両者が物理的に接触できない場合も生じてしまうという問題点もあった。
【００１６】
本発明は、上記従来技術における問題点に鑑み、すなわち上述した従来技術における問題点を解消し、結果的に、安価にかつ高信頼性を保証することの可能な半導体装置の製造方法とその検査方法を提供し、さらには製造方法により製造される半導体装置を、そしてさらには、かかる製造方法または検査方法において用いられる治具を提供することをその目的とするものである。
【００１７】
【課題を解決するための手段】
上記の課題は、例えば、回路をウェハーに形成する工程と、前記ウェハーを切断分離して複数の半導体装置とする切断分離工程と、前記複数の半導体装置の良不良の判別を行うプロービング検査工程と、前記プロービング検査を行った複数の半導体装置を、前記半導体装置と電気的に導通するプローブを備えたパッキング構造体に収容して一体化する工程と、前記半導体装置を有する前記パッキング構造体を第一の検査装置に接続し、前記半導体装置の検査を行う第一の検査工程と、前記第一の検査工程後に、前記半導体装置を収容した前記パッキング構造体を前記第一の検査装置から外して搬送する搬送工程と前記搬送したパッキング構造体を第二の検査装置に接続し、前記半導体装置の検査を行う第二の検査工程と、前記第二の検査工程終了後、前記半導体装置を前記パッキング構造体から取り外す工程と、を備えた半導体装置の製造方法により解決される。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照しながら詳細に説明する。
まず、添付の図５は、本発明の一実施の形態になる半導体装置の製造方法における検査工程概略を示すフローチャートである。図５に示したように、本発明の半導体装置の製造方法では、次の各工程を以下の順序で実施する。
【００１９】
（１）前工程
（２）プロービング検査工程
（３）ダイシング工程
（４）パッキング構造体詰め工程
（５）バーンイン工程
（５−１）ソケット詰め工程
（５−２）バーンイン工程
（５−３）ソケット抜き工程
（６）搬送工程
（７）選別検査工程
（７−１）ソケット詰め工程
（７−２）選別検査工程
（７−３）ソケット抜き工程
（８）パッキング構造体抜き工程
なお、上記製造方法における各工程の詳細について、各工程ごとに、以下に説明する。なお、図６は上記製造方法中の工程におけるウェハーならびに半導体装置の形態を示している。
【００２０】
（１）前工程
ここで言う前工程は、半導体ウェハー１a上に多数の回路素子を集積して形成したLSI（大規模集積回路）の半導体装置１bを多数一括して形成する工程であり、既知の拡散装置、写真蝕刻装置、エピタキシャル成長装置等を備えたウェハープロセス装置により構成される。この工程は、実際には実に膨大な工程の総称である。本発明の性質上ここでそれらを詳述することは必ずしも適当ではないので多くを割愛することとし、本工程の結果得るべきウェハー１ａもしくは半導体装置１bの最終形態について述べる。
【００２１】
図７は、本発明の１実施形態を示す半導体装置の斜視図である。本実施形態において、半導体装置１bの表面にはパッド１c群が形成されている。各パッド１cの一辺長は数十から百数十μｍ程度、厚さは１μｍ程度で、材質は通常Al、Cuなどが用いられる。また、半導体装置１bの表面には、パッド１cを避けて表面保護膜１b１が形成されている。表面保護膜１b１には主に樹脂が用いられ、厚さは数μｍ程度に制御される。ここで、表面保護膜１b１は、半導体装置１bの主面外周部に隙間１b２を残して形成されている。隙間１b２は、通常数十ないし３００μｍ程度に制御される。すなわち、本発明においてはウェハー１ａ内に多数の半導体装置１bを配置するに当たり、下記（２）のダイシング工程実施後に上記の隙間１b２が確保されるよう考慮すべきである。こうすることは、後に述べる本発明の微細プローブをパッド１cに接触させる際に、同時に隙間１b２部分にスペーサを接触させるための領域を設けることを意味し、その結果半導体装置１bを機械的に保護し、かつその電気的特性を損なわずに検査を実施する上で有効に作用する。ただし、隙間１b２を確保することは、半導体装置１bのウェハー１a上の配置間隔を拡大することに他ならない。したがって、その結果１ウェハー１a当たりの半導体装置配置数（結果的に取得数）を低減させてしまうことにつながる。そのため、本発明を実施するに当たり、本発明をより効果的、効率的に運用するために上記実施形態を実施することは望ましいが、本前工程実施上の制約その他によりこれを達成することが困難な場合は、上記の措置を必ずしも講じる必要はない。また、隙間１b２は、上記したようにスペーサを接触させるための領域であるので、図７に示した形態のみにとらわれる必要はなく、例えば半導体装置１b表面の一部分もしくは複数の部分に表面保護膜１b１の設けられていない領域を確保することによって実施してもよい。
【００２２】
（２）プロービング検査工程
すなわち、上記（１）の工程で形成した半導体ウェハー１a上の多数のLSIの良・不良を、所定のプローブ構造体およびシステムを用いて、主に半導体装置のパッド１cにプローブを接触させることにより、各半導体装置１b単位でいわゆる初期の判別を行う工程である。
【００２３】
（３）ダイシング工程
すなわち、上記（１）の工程で形成したLSIをチップ状の各半導体装置１b単位に切断する工程である。この工程は通常、ダイサーなどを用いて行われる。この結果、チップ状に切断された半導体装置１bは、図７に示す形態を呈する。そして、本発明によれば、上記（２）の切断工程に続いて、以下に詳述する各工程を行うものである。
【００２４】
（４）パッキング構造体詰め工程
この工程は、上記（２）のダイシング工程で切断、分離した複数の半導体装置１bを、その後のバーンインあるいは選別検査の各工程において、所定の数Nだけあたかもシリコンウェハーのままで取り扱うのと同様に、一体的に取り扱うことを可能とするための工程である。すなわち、所定の数NのLSIチップ１bを高精度に再配置し、かつそれらの相対位置を拘束するものである。なお、この所定の数Nとは、２以上の自然数であり、かつ一枚のシリコンウェハー１aから切り出されるLSIチップ１bの数よりも少ない。ただし、一般的にはNは４ないし６４程度の数値が用いられる。
【００２５】
さらに、この工程の具体的な形態を、図８、図９、図１０を参照しながら説明する。なお、図８は、上記パッキング構造体（複数の半導体装置を一体化するための治具）の一例の分解斜視図を示し、また、図９は、後にも詳述するが、上記パッキング構造体のコンタクタ裏面（図８に示したと反対の面）斜視図を示している。
【００２６】
まず、図８において、本パッキング構造体は大別して、ベース３、コンタクタ５、トレイ４、弾性体８、ふた９、トレイカバー４bの各構成材よりなっている。これら各構成材は、それぞれ次のようなものである。
【００２７】
（１）ベース３およびふた９
（１-１）材質
一般に、金型成形され、後に細部を切削加工された熱硬化性樹脂、アルミニウム、各種ステンレス鋼などの金属、例えば窒化アルミニウムなどのセラミック。
【００２８】
（１-２）使用する目的
・両者間に装着する被検査対象である半導体装置１bに対して、所定の荷重を付与したときの、コンタクタ５、トレイ４の反り（たわみ）低減（補強）。
【００２９】
・上記各構成材ならびに半導体装置１bの機械的一体化のための機構（例えばねじ孔、位置決めピン、位置決め孔）形成。
【００３０】
・上記パッキング構造体を後の各工程で用いる検査システムに対して例えば真空吸着して位置決め・固定するときの、真空吸着に好適な高精度平面の提供。
【００３１】
また、上記ベース３およびふた９は、図８に図示したように、両者の一辺同士をヒンジ３aによって接続し、パッキングに際しては同ヒンジ３aを支点としてふた９を開閉させる形態を採ることが、実使用上使い勝手を向上させる点で望ましい。
【００３２】
（２）トレイ４
トレイ４には、一体化する所定の半導体装置１b数N（本例では１６個）に等しい数の開口部４aが、所定の間隔を空けて形成される。ただし、図８では４つの開口部４aを形成した４枚のトレイ４を以って上記Nを達成している。このトレイ４も、やはり上記半導体装置１bと同材質であるSi、もしくはその線膨張係数が近似する金属やセラミックなど（例えば窒化アルミニウムなど）により形成されており、またその開口部４aは上記所定の数（１６個）の半導体装置１bを配置すべき位置に、かつ半導体装置１bの寸法に適合した大きさに形成されている。すなわち、上記工程（２）で切断分離した半導体装置１bは、上記トレイ４の開口部４aに挿入することにより、上記所定の数（１６個）だけ高精度に再配置することが可能になる。
【００３３】
（３）コンタクタ５
コンタクタ５を裏返した状態（あるいはその裏側から下面を見た状態）の斜視図が図９に、またコンタクタ５の主要部拡大図が図１０（a）（b）に図示されている。なお、図１０（a）は図８におけるコンタクタ５の図示と同一方向、図１０（b）はその反対方向から斜視したものである。このうち図１０（a）からも明らかなように、コンタクタ５はその表面には上記トレイ４の開口部４aに挿入して搭載された各チップの電極パッド１cに対応する（合致する）位置に突起状の微細プローブ部５aを有する。なお、このコンタクタ５は、この微細プローブ部５aを有する面が搭載する半導体装置のLSI回路の形成面側に向くよう取り付けられる。
【００３４】
一方、図１０（b）からも明らかなように、上記コンタクタ５の上記プローブ部５aの形成面の反対側の面には、コンタクタ５内を貫通して形成された微細配線５bによって、上記各微細プローブ部５aと電気的に導通した二次電極５cが配置されている。
【００３５】
なお、上記のコンタクタ５の構造においては、互いに反対の面に位置する上記微細プローブ部５aと二次電極５cとを電気的に接続するため、上記配線５bがコンタクタ５内を貫通する必要があるが、本実施の形態では、コンタクタ５本体に貫通孔（スルーホール）を開けてその内部をメタライズして両面の配線をつなぐことにより達せられている。しかしながら、かかる構造に限られることなく、その他上記コンタクタ５の両面にまたがる配線を施してこれら微細プローブ部５aと二次電極５cとを電気的に接続することも可能である。なお、図８においては、コンタクタ５もまたトレイ４と同様に、４個所の微細プローブ５a群を有する構造を４枚合わせることによって本例においてパッキングすべき半導体装置１bのNすなわち１６を許容している。
【００３６】
このコンタクタ５はやはり、上記トレイ４などと同様に、上記半導体装置１bと同材質であるSi、もしくはその線膨張係数が近似する金属やセラミック等（例えば窒化アルミニウムなど）により形成されることが望ましい。ただし、微細プローブ部５aや二次電極５c、さらには配線５bに対して格段の精度を求められない場合には、上記の他に例えばガラスエポキシ、セラミック、あるいはポリイミドなどの有機薄膜などを用いて上記コンタクタ５を形成することも可能であろう。
【００３７】
なお、上記したようにコンタクタ５ならびにトレイ４を、複数枚併せて所望の半導体装置パッキング数Nを許容することは、例えば図９に示したように単一枚で上記Nを許容する場合に比べ、コンタクタ５ならびにトレイ４それら自体の製造歩留まりを向上させる上で有効な手段である。すなわち、コンタクタ５ならびにトレイ４を例えば上記したようにSiで形成しようとした場合、これらは通常Siウェハーを基材（素材）として例えばエッチング法などにより形成される。その際、基材となるSiウェハーは例えば４インチ、６インチなどといった既製の直径のものを用いることが多いため、そのようなある所定面積内で取得できるコンタクタ５ならびにトレイ４の面積をできる限り大きくしようとすると、個々の面積を小さくして最終的に再度それらを合わせる方が規定大きさの単一枚を取得しようとした場合に比べ合理的である。また、基材となるウェハーからコンタクタ５あるいはトレイ４を製造しようとするときには、例えば基材となるウェハー内に介在する欠陥などの影響により、これらの製造歩留まりは必ずしも１００％とはならないことが通常である。したがって、上記したようにコンタクタ５ならびにトレイ４を小片で取得し、最終的にそれらを再度合わせることは、製造に失敗したそれらを除外できることにつながる。
【００３８】
図８においては、単一のコンタクタ５ならびにトレイ４内の半導体装置１b許容数を４として示したが、これは我々の検討の結果から適切な値であるといえる。ただし、当然ながらこの値に絶対的に支配される必然性はなく、基材となるウェハーの仕様やその他の周辺条件によっ
て適宜設定されるべきである。
【００３９】
（４）弾性体８
弾性体８は、パッキングされる半導体装置１bの絶対厚さ、および一括してパッキングされる複数の半導体装置１b厚さの相対値にばらつきが生じた場合に、パッキングした状態においてそれを吸収することを目的として設けられる。図８においては、弾性体８を例えばSiゴムのようなゴム弾性シートで形成し、かつ複数の半導体装置１b１b単位に分割された例を示したが、また例えばコイルばねを各半導体装置１bごとに配したものであってもよい。
【００４０】
（５）トレイカバー４b
（１-１）材質
一般に、金型成形され、後に細部を切削加工された熱硬化性樹脂、アルミニウム、各種ステンレス鋼などの金属、例えば窒化アルミニウムなどのセラミック。ただし、上記した（１-１）のベース３およびふた９に対して材質を合わせることが適当であろう。
【００４１】
（１-２）使用する目的
・Siや各種セラミックなどの脆性体その他の材質で形成されたコンタクタ５およびトレイ４を、パッキング構造体の使用状態において機械的に保護する。すなわち、半導体装置１bを装着する際の動作誤差による半導体装置１bやその他周辺治具のコンタクタ５やトレイ４への直接の接触防止、および使用中止むをえず生じるかけらやゴミがコンタクタ５およびトレイ４へ直接付着することの防止。
【００４２】
・ベース３、ひいてはパッキング構造体全体の剛性向上。
【００４３】
以上、上記のごとく形成されたパッキング構造体に対して、検査すべき所定の数N（本例では１６個）の切断分離後の半導体装置１bを再度高精度に配置して、同半導体装置１bを含む上記パッキング構造体を機械的に一体化する。図１１は、予め組み立てた上記の各パッキング構造体構成材に対して半導体装置１bを装着する瞬間を示す斜視図である。ここでは、一体化すべき半導体装置１bの数Nよりも少ない４個の半導体装置１bだけを図示してある。半導体装置１bは、トレイカバー４b、およびトレイ４の開口部４a内に、専用機械もしくは人手によって装着される。当然ながら、半導体装置１bのLSI形成面はこのときコンタクタ５の微細プローブ５aに対向する向きをとる。所定の数Nだけの半導体装置１bを装着した後、ふた９を閉めることによって上記（３）のパッキング構造体詰め工程が完了する。
【００４４】
一体化した状態の上方向、下方向それぞれからの斜視図を図１２（a）（b）により示す。図１２（a）（b）のように、半導体装置１bを装着したうえで本パッキング構造体を一体化した状態において特に述べるべきは、半導体装置１b上の各電極パッド１cと導通し、かつ同・各電極パッド１cと比較して大きさおよび配置ピッチが大幅に拡大された二次電極５cが、上記パッキング構造体表面に露出していることである。すなわち、本パッキング構造体は、その後に実施されるバーンインや選別検査の工程における被検体としての機能上は上記半導体ウェハー１aと変わりないことを示すものである。そして、このようなパッキング構造体を利用することにより、その後のバーンインや選別検査の各工程において、次のような効果がもたらされる。
【００４５】
▲１▼ 特に、一体化構造体内に再配置される半導体装置１bを内部に収納する開口部４a（すなわち、上記所定の数Nの開口部）や、収納された半導体装置１bの電極パッド１cを外部に取り出すコンタクタ５を、適宜適切な数（例えば、１０〜１００個程度の範囲）に対応して設定することができる。このことにより、その後に行われる検査工程で使用される検査システムの処理能力に適合した数とすることが可能となり、もって、最適な検査処理を行うことが可能になる。例えば、一例として、現状における検査工程における検査システムの処理能力や検査用基板を考慮した場合には、上記所定の数Nを、例えば３２あるいは６４に設定することが適当であろう。
【００４６】
▲２▼ 特に、パッキング構造体の外部（コンタクタ５の表面）に現れている二次電極５c（すなわち、電極パッド１cの寸法やピッチに比較してはるかに大きい）を利用することにより、被検査対象である各LSIチップ１bと検査システムとの電気的導通などの作業を、容易かつ確実に行うことが可能になる。なお、このコンタクタ５の表面に現れる二次電極５cは、特に０.５ｍｍ〜１.５ｍｍの範囲のピッチで形成することが望ましく、また各二次電極５cの面積は、０.１ないし１ｍｍ²程度に設定するのがよい。上記二次電極５cの面積を設定する上では、主に三つの条件を考慮する必要がある。ひとつは、コンタクタ５と後述する上記パッキング構造体を装着するソケットとの、互いの構成材質から定まる線膨張係数差に伴う熱的位置ずれである。後述のバーンイン工程では、通常全体が１２０ないし１５０℃程度の温度にさらされる。このとき、上記の線膨張係数差に応じて相対的な位置ずれが生じるので、予め同位置ずれ量を考慮し、これを許容しうる寸法（すなわち面積）を確保しておくことが必要である。二つ目は、後述するピンの機械的な取り付け誤差である。そして三つ目は、コンタクタ５内に形成される電気的な容量である。後述の選別検査工程のような高周波数（例えば通常数百MHzから数十GHz）でクロックを半導体装置１bに与える、すなわちコンタクタ５を主にするパッキング構造体内を伝送させ、しかる半導体装置１bの応答を得ようとする場合、上記の容量は非常に重要な設計要素となる。そして、上記二次電極の面積は上記容量に大きく影響し、同面積が大きいほど同容量は大きくなる。逆に、同容量は大きいほど上記の高周波数応答性は低下する。したがって、このことを解決するためには、上記二次電極５cの面積はできる限り小さく形成されるべきである。このことは、上記二つの事項とは二次電極５cを設計・形成する上で相反する事項である。一般に上記二次電極面積の設計・形成許容範囲は通常かなり小さく、上記した値程度とするのが適切である。
【００４７】
一方、上記した二次電極の形成ピッチは、検査用として一般的に使用される検査用基板のコンタクトプローブとしては、人間による作業性と共にその信頼性にも優れ、またその実績も既に確立されているピッチのコンタクトプローブ（例えば、狭ピッチ：０.５ｍｍ程度、広ピッチ：１.５ｍｍ程度）のものが多く使用されており、かかるコンタクトプローブに対して容易かつ確実に対応することを可能にするために上記の値とするものである。
【００４８】
その他、上記の二次電極５cの形成ピッチとして、特に０.５ｍｍ〜１.５ｍｍ程度のピッチとすることによれば、以下のような効果をも生じる。ここで、まず本一体化構造体内にLSIチップを最も密に組み込むことを考える。これは、各LSIチップをその隙間をできる限り小さくして組み込むことに他ならない。すなわち、１チップ分の二次電極の領域が、１チップの領域（≒面積）以下にならぬことを意味する。例えば、現在のDRAMの現実的な面積は約１００ｍｍ²程度であり、また検査のためにプロービングすべき電極パッド数は数十ないし１００個程度であるから、上記の目的に対して二次電極に許されるピッチは（１００ｍｍ²/１００個）¹/²＝１ｍｍとなる。すなわち、上記の二次電極５cの形成ピッチを０.５〜１.５ｍｍのピッチにすることは、本一体化構造体を最も効率化しうるという効果につながるものである。
【００４９】
（５）バーンイン工程
このバーンイン工程は、上記LSIチップ１bを１００〜１５０℃程度に加熱（熱ストレスを付与）しながら、同時にその電極パッド１cを介して装着した半導体装置１bに電気的ストレスを与えて所定時間放置し、これにより半導体装置１bの潜在不良を加速選別・摘出する信頼性検査工程である。本バーンイン工程では、上記した、および図５にフローチャートで示したとおり、ソケット詰め、バーンイン、ソケット抜きの大別して三つの工程（動作）を実施する。
【００５０】
（５−１）ソケット詰め工程
このソケット詰め工程は、下記（５−２）で述べるバーンイン工程の仕様に合致したプリント基板に予め装着されたソケットに、上記（４）のパッキング構造体を装着する（詰める）工程である。図１３（a）は上記（４）のパッキング構造体をソケット１０のひとつに装着する瞬間の状態を示す斜視図、また図１３（b）は、上記パッキング構造体を全てのソケット１０に装着した後、ソケット１０のふたを閉めてソケット詰め工程が完了した状態を示す斜視図である。
【００５１】
ソケット１０は、バーンインのための仕様に合致した所定のプリント基板６に装着されている。ひとつのプリント基板６上に装着されるソケット１０の数は、当然ながら各々の仕様によるが、通常２ないし８個程度に設定される。ソケット１０は、図１３（a）からも明らかなように、上記パッキング構造体を装着した後、パッキング構造体を高精度に位置決めし、かつパッキング構造体、ひいてはその内部のコンタクタに対して所定の押し付け荷重が付与されるよう、ラッチ付きのふたが設けられている。
【００５２】
図１４は、プリント基板６にソケット１０を装着し、かつソケット１０に上記パッキング構造体を装着した状態における、これらの側面部分断面図である。この状態において、ソケット１０はその底面にコンタクトプローブ６aを配しており、これらは機械的に予めソケット１０に取り付けられている。コンタクトプローブ６aは、その一端がプリント基板６に挿入され、はんだなどによって固定され、結果的にコンタクトプローブ６aとプリント基板６とが電気的に接続されている。ただし、このようなはんだによる固定は必須ではなく、例えばプリント基板６表面の各コンタクトプローブ６aに合致する位置にランドを設け、そのランドに対して面接触させる方式であってもよい。コンタクトプローブ６aの他端は、上記パッキング構造体内部のコンタクタ５の各二次電極５cと接触し、結果的に各二次電極５cとプリント基板６とが電気的に接続されている。各二次電極５cは上記した構造によって半導体装置１bの各パッド１cに接触しており、その結果、各パッド１cはプリント基板６と電気的に接続されている。したがって、この状態においてバーンインシステムと半導体装置１bとが接続されたことになり、この状態を以って下記のバーンイン工程へと移行する。
【００５３】
なお、このときの半導体装置１bとコンタクタ５との相対的位置関係において達せられるべき状態を図１６によって説明する。図１６では、図７に示したような本発明の半導体装置１bが、トレイ４によって位置決めされ、結果コンタクタ５とパッド１cとが接触した状態を示している。本実施形態において、半導体装置１bは上記したようにそのLSI形成面外周部に表面保護膜１b１の形成されていない隙間１b２を有している。そして、同半導体装置１bに相対するコンタクタ５は、上記隙間１b２に合致する位置に、スペーサ５dが形成されており、スペーサ５dの先端が上記半導体装置１bに直接接触している。この結果、半導体装置１bとコンタクタ５の主平面との間にはスペーサ５dの高さと表面保護膜１b２の高さ（厚さ）の差だけの隙間が生じている。半導体装置１bの外周部に隙間１b２を確保し、かつ同部分に対して上記したような措置を講じることは、次のような意味を有する。
【００５４】
・半導体装置１bのLSI形成面（おおよそ表面保護膜１b２の形成領域と一致）に対してコンタクタ５が直接接触しないので、精密なLSI形成面に機械的な押し付け荷重を付与することなく微細プローブ５aとパッド１cとを接触されることができる。
【００５５】
・コンタクタ５の主平面と半導体装置１bとの間に一定の空気層が形成されるので、パッキング構造体としての電気的容量を低減させることができ、その結果高周波数に対する応答性が向上する。
【００５６】
・半導体装置１bをパッキング構造体に装着する（詰める）工程で止むを得ず生じるかけらや微細なゴミなどが万が一半導体装置１bとコンタクタ５の間に介在しても、これを押し付けることがなくなるので、コンタクタ５や半導体装置１bの機械的損傷を防止することができる。
【００５７】
・図１６で特に示されているように、微細プローブ５aを挟むように２個所のスペーサが形成されているので、両方のスペーサを半導体装置に接触させた瞬間、半戸泰装置１bとコンタクタ５との相対的平行が自動的に実現し、結果、複数の微細プローブを各々均一な荷重でパッド１cに接触させることができる。
【００５８】
上記各項目から明らかなように、本実施形態で設けた半導体装置１bの隙間１b２、ならびにコンタクタ５のスペーサ５dは、図１６に示したようなひとつの形態に限定されるものではなく、むしろ種々の半導体装置の形態や検査条件によってさまざまな実施形態が考えられる。
【００５９】
（５−２）バーンイン工程
すなわち、上記（３）の工程で得た半導体装置１bに対して、電気的、あるいは熱的ストレスを同時に長時間与え、これにより製造された半導体装置１b内に潜在する不良を顕在化させる工程である。
【００６０】
（５−３）ソケット抜き工程
すなわち、上記のバーンイン工程を終えた後、上記の各パッキング構造体を各ソケット１０から抜き取る工程である。
【００６１】
（６）搬送工程
すなわち、バーンイン工程を経た各半導体装置１bを、次の工程である選別検査工程に搬送する工程である。このとき、各半導体装置１bは、上記パッキング構造体に装着されたままの状態で搬送されることが重要である。
【００６２】
（７）選別検査工程
（７−１）ソケット詰め工程
このソケット詰め工程は、下記（７−２）で述べる選別検査工程の仕様に合致したプリント基板に予め装着されたソケットに、上記（４）のパッキング構造体を装着する（詰める）工程である。形態は実質的に（５−１）と同様である。
【００６３】
（７−２）選別検査工程
この選別検査工程は、例えば２５〜７５℃程度の温度下で行われる最終的な性能検査工程であり、通常、ハンドラと称する検査システムを用いて行われる。なお、この選別検査工程では、図示しないが、その使用されるプリント基板や検査システムの仕様は異なるが、しかしながら、その検査の形態は上記（５）のバーンイン工程と同様であり、すなわち半導体装置のパッドと、検査システムとの間の電気的導通を確保することにより行われる。したがって、この選別検査工程においても、上記図１３、図１４に示したと同様にして上パッキング構造体により再配置されて一体化された所定数Nの半導体装置に対して選別検査が実施される。
【００６４】
このように、上記に詳細に説明した半導体装置の製造方法によれば、半導体ウェハー〜切断分離された多数のLSIチップを、所定の数Nだけ一体化する前記パッキング工程の後には、前記選別検査工程の終了時点までLSIチップは一体化されたままの状態を維持しており、そのためパッキング構造体における配置位置（アドレス）によって、その各チップごとの検査成績を管理することが可能となり、またその搬送搬送に際しても、この一体化構造体の板状の形態から従来のウェハー搬送系と機構的にも同様な搬送系により、各検査工程間をライン搬送することが可能になる。
【００６５】
そして、上記選別検査工程では、最終的に良品と判定された半導体装置１bのみが、前記パッキング構造体からその一体化を解かれた段階で摘出され、例えば信頼性を保証されたチップ（KGD：Known Good Die）としてパッケージングされることなく出荷されることとなる。
【００６６】
このように、上記の半導体装置の製造方法では、前記従来技術で既に述べた個々のソケットへの詰め、抜き工程が不要となり、さらに、それに付随するコストの発生を防止することができる。
【００６７】
このように、本発明のパッキング構造体によれば、前工程により多数のLSIを形成した半導体ウェハー１aから各半導体装置１b単位に切断した後、これを所定の数Nだけ再配置して一体にし、その後の工程における処理を行うことから、従来技術になる検査方法、特にLSIチップを一個ずつソケットに装着して行う方法などに比較して、検査システムの処理能力に適合して適切な数のLSIチップを、あたかも前処理後の半導体ウェハーをそのまま（ただし、その形状や半導体装置数においては異なるが）、すなわちシステマチックに一括して検査処理を行うことが可能となり、これにより多数の半導体装置を効率的に検査することが可能となると共に、既存の設備などを利用する場合にも、適宜その能力に対応して効率的に半導体装置の検査を行うことの可能な、優れた検査システムを提供することができる。
【００６８】
また、従来技術になる検査方法、特に、LSIチップの単体をそのまま検査基板に装着する方法や、ウェハー状態のままで検査を行うなどの方法に比較しても、本発明のパッキング構造体によれば、半導体装置の検査に際し、複数の半導体装置を一体的に取り扱うことが可能になると共に、その二次電極（ウェハー状態や半導体装置の単体のままでの電極パッドに比較して大きい）を利用することにより、検査システムへの電気的な導通を、簡単かつ確実に実現することができることから、高価な微細プローブ群などを使用することなく、半導体装置の検査を比較的安価に実現することを可能にする。
【００６９】
なお、上記のパッキング構造体は、上記に詳細に説明した実施の形態に限られず、上記に種々述べた効果やメリットを享受することを目的とするものであり、したがって、上記ベース３上に配置されるチップ１bの数や間隔などは、コンタクタ５表面の二次電極５cの寸法やピッチ、およびその数などを考慮し、上記効果やメリットを満たすように配置できることを条件として決定されるものである。
【００７０】
また、上記のパッキング構造体のベース３上に配置される半導体装置１bの数は、上記ベース３を含む上記のパッキング構造体の外形寸法や制約条件、および/または、検査システムの処理能力を最大限活用できることを条件として決定される事が望ましい。
【００７１】
また、以上の説明では、上記パッキング構造体におけるコンタクタ５の裏面に形成される微細プローブ部５cは、その内部に配置される半導体装置１b上の電極パッド１cと接触する例のみを示したが、しかしながら、係る構造は、被検体である半導体装置１bと検査システムとの間の電気的な導通を目的とするものであり、したがって必ずしも上述のような公正に限られることなく、例えば半導体装置１b上に設けられたはんだボール等に対して接触するものであってもよい。
【００７２】
また、以上の説明では。上記ソケットにおけるコンタクトプローブ６aは、形状的に内部にコイルばねを有する比較的高価な構造を示したが、例えば板材を曲げ形成してなる安価な板ばね構造であってもよい。その形態例を図１５に示す。
【００７３】
（７−３）ソケット抜き工程
すなわち、上記の選別検査工程を終えた後、上記の各パッキング構造体を各ソケット１０から抜き取る工程である。
【００７４】
（８）パッキング構造体抜き工程
すなわち、これまでの工程で半導体装置の一体化に用いたパッキング構造体から、各半導体装置を抜き取る工程である。半導体装置を抜き取られたパッキング構造体は、再度上記工程（５）まで持ち帰られ、次の半導体装置を検査する治具として供される。
【００７５】
【発明の効果】
以上に詳細に説明したように、本発明によれば、パッキング構造体を利用することにより、ウェハーから切断分離後の多数の半導体装置を、適宜所定の数再配置して一括してシステマチックに処理することを可能として、これによりその後の検査工程における取り扱い性、特にその検査システムなどへの電気的な接続の確保を、所定の数だけ一括して処理することを可能とし、もって、半導体装置の製造方法における工程、特にその検査工程を簡略化してその効率を大幅に向上し、もって、検査工程のコストの低減を図ると共に半導体装置の製造コストをより安価にすることが可能になるという、実用的にも非常に優れた効果を発揮するものである。
【図面の簡単な説明】
【図１】予め組み立てた各パッキング構造体構成材の斜視図。
【図２】従来の半導体装置の概略図。
従来の半導体装置の製造方法のうち、特に、本発明の１実施例に係る半導体装置の製造工程の概略を示すフローチャート。
【図３】従来の半導体装置の製造方法の概略（一部）を示すフローチャート。
【図４】KGDの概観形態例を示す斜視図。
【図５】本発明の一実施の形態になる半導体装置の製造方法における検査工程概略を示すフローチャート。
【図６】製造方法中の工程における半導体装置の形態。
【図７】本発明の１実施形態を示す半導体装置の斜視図。
【図８】パッキング構造体の一例の分解斜視図。
【図９】パッキング構造体のコンタクタ裏面斜視図。
【図１０】コンタクタ５の主要部拡大斜視図。
【図１１】予め組み立てた上記の各パッキング構造体構成材に対して半導体装置１bを装着する状態を示す斜視図。
【図１２】半導体装置をパッキング構造体で一体化した状態の斜視図。
【図１３】パッキング構造体の斜視図。
【図１４】プリント基板にソケットを装着し、ソケットに上記パッキング構造体を装着した状態の側面部分断面図。
【図１５】スプリングプローブに板ばね構造を使用した例の断面図
【図１６】半導体装置をパッキング構造体に装着し、パッキング構造体をソケットに装着した状態の主要部材断面図。
【符号の説明】
１a…ウェハー、１b…LSI、チップ、１b１…表面保護膜、１b２…隙間、１c…電極パッド、２…ソケット、３…ベース、３a…ヒンジ、４：トレイ、４a：開口部、４b：トレイカバー、５：コンタクタ、５a…微細プローブ部、５b…配線、５c…二次電極、５d…スペーサ、６…プリント基板、６a…コンタクトプローブ、７…補強体、８…弾性体、９…ふた。

Claims

回路をウェハーに形成する工程と、
前記ウェハーを切断分離して複数の半導体装置とする切断分離工程と、
前記複数の半導体装置の良不良の判別を行うプロービング検査工程と、
前記プロービング検査を行った複数の半導体装置を、前記半導体装置と電気的に導通するプローブを備えたパッキング構造体に収容して一体化する工程と、
前記半導体装置を有する前記パッキング構造体を第一の検査装置に接続し、前記半導体装置の検査を行う第一の検査工程と、
前記第一の検査工程後に、前記半導体装置を収容した前記パッキング構造体を前記第一の検査装置から外して搬送する搬送工程と、
前記搬送したパッキング構造体を第二の検査装置に接続し、前記半導体装置の検査を行う第二の検査工程と、
前記第二の検査工程終了後、前記半導体装置を前記パッキング構造体から取り外す工程と、
を備えた半導体装置の製造方法。
請求項１において、
前記第一の検査は、前記半導体装置の潜在不良を摘出するバーンイン検査であることを特徴とする半導体装置の製造方法。
請求項１において、
前記第二の検査は、前記半導体装置の実性能を検査するための選別検査であることを特徴とする半導体装置の製造方法。
請求項１において、
前記パッキング構造体は、外面に前記プローブと電気導通する電極を有し、
前記電極は、前記第一の検査工程または前記第二の検査工程において、第一の検査装置または第二の検査装置に電気導通することを特徴とする半導体装置の製造方法。