JPS63204621A - エ−ジング装置 - Google Patents

エ−ジング装置

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JPS63204621A
JPS63204621A JP3554587A JP3554587A JPS63204621A JP S63204621 A JPS63204621 A JP S63204621A JP 3554587 A JP3554587 A JP 3554587A JP 3554587 A JP3554587 A JP 3554587A JP S63204621 A JPS63204621 A JP S63204621A
Authority
JP
Japan
Prior art keywords
wafer
aging
power supply
probe
wafers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3554587A
Other languages
English (en)
Inventor
Shinichiro Inada
稲田 真一郎
Nobuhiro Nishiwaki
西脇 伸宏
Takeshi Saito
剛 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
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Publication date
Application filed by Hitachi Ltd, Hitachi Computer Engineering Co Ltd filed Critical Hitachi Ltd
Priority to JP3554587A priority Critical patent/JPS63204621A/ja
Publication of JPS63204621A publication Critical patent/JPS63204621A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は検査技術さらには半導体製造工程における検
査工程に適用して特に有効な技術に関するもので、例え
ば、マルチチップLSIの製造工程におけるエージング
装置に利用して有効な技術に関する。
【従来の技術] 一般に、半導体製品の出荷前にはエージング工程がなさ
れる。このエージング工程は、製品の出荷前に製品の使
用状態もしくはそれより厳しい環境(特に高温、低温)
下に所定時間保持しく以下エージング処理と記す)、エ
ージング処理に伴って不良となった製品をプローブ検査
によって検出して、出荷後の製品の初期不良を事前に防
ごうとするものである。従って、エージング処理は完成
品(パッケージの状態)について行なうのが望ましい、
しかしながら、ウェーへの段階でエージングを行なうこ
とは、LSIの実使用状態とかけ離れているので、妥当
でないと考えられていた。そのため、従来エージング処
理は完成品についてなされていた。
[発明が解決しようとする問題点] しかしながら、パッケージ内に複数のLSIが搭載され
るようなマルチチップLSIにおいては、マルチチップ
LSIを構成する複数のチップのうちの1つでも不良が
あればその製品は不良品とされる。そのため、マルチチ
ップLSIの完成品についてエージング処理を行なうこ
とによって1つのチップでも不良が生じると、エージン
グ工程後になされる電気的特性検査によってマルチチッ
プLSI全体が不良とされてしまう。つまり、良品チッ
プであるにもかかわらず廃棄しなければならないチップ
が多量に発生するため、マルチチップLSI製品の歩留
りが低下されてしまうという問題があった。
本発明の目的は、マルチチップLSI製品の歩留りを向
上させ得るようなエージング技術を提供することにある
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[問題点を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、ウェーハ保持手段と、ウェーハを所望の温度
に保持する温調手段と、ウェーハ上のすべての電源供給
用パッドに電圧を供給するための接触子を設け、電源供
給用パッドに接触子を接触させて電圧を与えることによ
ってウェーハ状態でのエージングを行なえるようにする
というものである。
[作用] 上記した手段によれば、エージング処理がウェーハの状
態で行なえることにより、エージング処理に引き続いて
なされるプローブ検査によって不良とみなされたチップ
はパッケージに取り込まないようにすることにより、マ
ルチチップLSI製品の歩留りを向上させるという上記
目的を達成できる。
[実施例1] 第1図に本発明が適用されるエージング装置の斜視図を
示す。
符号10で示されているのはニーソング装置の本体であ
り1本体10の上段、中段及び下段には収納棚11が設
けられてい今、収納棚11の上方には、それぞれ、下向
きに突設されたプローブ針群2oを有するプローブカー
ド本体22(第2図に図示)からなるプローブカード1
2が固定されている。なお、エージング装置本体10に
は、ウェーハの雰囲気を適当な温度にするための加熱手
段(図示省略)が例えば内壁に沿って設けられている。
上記プローブカード本体22には、第2図に示すように
4つのプローブ針群20が設けられており、それぞれの
プローブ針群20はウェーハ上の電源供給パッドの数だ
け設けられたプローブ針21によって構成されている。
そして、エージング処理の際にはウェーハ上の各チップ
の電源供給パッドにプローブ針21が接触されるように
されている。なお、プローブ針21は、ウェーハの検査
工程で使用されているウエーハブローバの針のようなも
のでよい。プローブ針21はプローブカード本体22の
下面を中心として上下動が可能にされており、プローブ
針21は、収納板30(第3図に図示)を収納棚11に
挿入する際に上方に移動されるようにされている。そし
て、収納板3゜が挿入された後はプローブ針21は下方
に移動され、各々のチップの電源供給パッドに接触され
るようにされている。
収納板30は、第3図に示すように、ウェーハを収納す
るための収納溝30a (特に制限されないがこの実施
例では4個のウェーハを載置可能にされている)、真空
吸着用の配管(図示省略)を有する吸着室31、上記加
熱手段(図示省略)によってウェーハが所定の温度以上
されるのを防止するための温調室32とからなる。
温調室32には、センサ(図示省略)が設けられ、例え
ば窒素ガスのような冷却用のガスを導入させることで1
個々の収納板ごとに温度調整を行なえるようになってい
る。
上記収納溝30aには、それぞれウェーハを真空吸着さ
せるための吸着口33が設けられており、吸着口33は
、上記した真空吸着用の配管に接続されている。
なお、収納板30には収納棚11に収納板30を出し入
れしやすくするために把手34が設けられている。また
、収納板30上の収納溝30aの周縁の一部には、真空
吸着されたウェーハの取り出しを容易にできるように取
り出し口35が設けられている。
以下1本発明のエージング装置の作用について説明する
先ずウェーハを収納溝30a内に一つずつ挿入して、4
枚のウェーハを載せた収納板30をエージング装置の収
納棚11に次々と挿入する。
また、プローブ針21をウェーハ上の各々のチップの電
源供給パッドに接触させ1図示しない加熱手段によって
本体10内を加熱し、かつ温調手段によってウェーハを
例えば125℃に調整して所定時間保持する。その後、
ウェーハを取り出してプローブ検査を行なう、その結果
、不良とみなされたチップは排除して、良品とみなされ
たチップのみをパッケージ内に組み込むようにする。
以上説明したように上記実施例では、ウェーハ保持手段
と、ウェーハを所望の温度に保持する温調手段と、ウェ
ーハ上のすべての電源供給用パッドに電圧を供給するた
めの接触子を設け、電源供給用パッドに接触子を接触さ
せて電圧を与えることによってウェーハ状態でのエージ
ングを行なえるようにすることにより、エージング工程
によって不良とみなされたチップはパッケージに組み込
む前に排除できるという作用により、マルチチップLS
I製品の歩留りが向上し、製品の原価が低減されるとい
う効果が得られる。
[実施例2] 第4図に本発明の第2の実施例に使用されるエージング
用のウェーハの平面図を示す。
実施例1においては通常のウェーハを用いているが1本
実施例ではウェーハ段階でのエージングが可能なように
設計されたウェーハを用いる。
符号40で示されているのはウェーハであり。
符号43はチップを示している。なお、図中には8個の
チップのみを記したが、チップ43はウェーハ4oの全
体に亘って形成されている。
符号41で示されているのは電源供給用共通パッドであ
り、この電源供給用共通パッド41はウェーハ40上の
チップ形成領域の外に形成されており、ウェーハの周縁
やスクライブ・ラインに沿って形成された配線42によ
って各チップの電源パッドの全てに電圧が供給できるよ
うにされてる。
本実施例2において使用される収納板、エージング装置
は前記実施例1のものと同様である。
しかしながら、本実施例2においては、上記のような、
エージング用のウェーハを用いているので、各チップへ
の電圧の供給は、電源供給用共通パッド41にのみプロ
ーブ針21を接触させればよい。そのため、プローブ針
群20を構成するプローブ針21の数は第5図に示すよ
うに前記第1実施例による場合よりも少なくてすむ、な
お、プローブ針21の数は、電源供給用共通パッド41
の数だけ設ければよいがプローブ針21の接触不良等に
よる弊害を防止するために、一つの電源供給用共通パッ
ド41に3本のプローブ針21が接触されるようにされ
ている。
本実施例2は実施例1に比べてプローブ針21の本数を
減らすことができるため、プローブカード本体22内の
配線を減らすことができる。そのため、プローブカード
本体22を薄くすることができ、エージング装置を小型
化できる。しかも。
本実施例2においても第1の実施例と同じ効果を得るこ
とができる。
すなわち、エージング工程によって不良とみなされたチ
ップはパッケージに組み込む前に排除できるという作用
により、マルチチップLS I11品の歩留りが向上し
、製品の原価が低減される。
[実施例3] 第6図に本発明の第3の実施例であるエージング装置の
斜視図を示す。
同図のエージング装置と、実施例1及び2のエージング
装置と異なるのは、本実施例の装置にはプローブカード
12が設けられていないことである。実施例1,2にお
いては、プローブ針21を電源供給用共通パッド41に
接触させて電圧を供給しているが、本実施例においては
、プローブカード12の機能が収納板30に備えられて
いる。
第7図に収納板3oの斜視図を示す。
本実施例の収納板30は吸着室31と温調室32とから
構成されてなり、吸着室31には、電源供給用の配設(
図示省略)が設けられていると共に、この電源供給用の
配線に接続された電極36が設けられている。電極36
はウェーハに形成された電源供給用共通パッド41の数
だけ設けられており、エージング処理の際には第7図の
吸着室31上の収納溝30aに逆さの状態でウェーハを
挿入し、ウェーハに形成された電源供給用共通パッド4
1(第4図参照)に電極36を接触させるようにする。
本実施例3においても第1の実施例と同様な効果を得る
ことができる。
すなわち、エージング工程によって不良とみなされたチ
ップはパッケージに組み込む前に排除できるという作用
により、マルチチップLSI製品の歩留りが向上し、製
品の原価が低減される。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
上記実施例では、マルチチップLSIのエージング工程
について説明したが、モノチップLSIについても同様
にウェーハ状態でエージング処理を行なうようにしても
よい。
さらに、上記実施例ではエージング装置に加熱手段を設
けて、高温におけるエージング処理を行なっているが、
冷却手段、を設けて低温におけるエージング処理を行な
うようにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマルチチップLSI
の製造工程におけるエージング処理に適用し場合につい
て説明したが、それに限定されるものではなく、LSI
製造工程におけるエージング処理一般に適用できる。
[発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
すなわち、ウェーハ保持手段と、ウェーハを所望の温度
に保持する温調手段と、ウェーハ上のすべての電源供給
用パッドに電圧を供給するための接触子を設け、電源供
給用パッドに接触子を接触させて電圧を与えることによ
って、ウェーハ状態でエージングを行なえるようにした
ので、エージング処理に引き続いてなされるプローブ検
査によって不良とみなされたチップはパッケージに組み
込む前に排除できるため、マルチチップLSI製品の歩
留りが向上−れる。また、パッケージに組み込まれた良
品チップが他の不良チップの発生に伴なって排除される
ことがなくなるので、製品の原価が低減される。
【図面の簡単な説明】
第1図は本発明の第1実施例のエージング装置の斜視図
、 第2図は本発明の第1実施例に使用されるプローブカー
ドの斜視図。 第3図は本発明の第1実施例に使用される収納板の斜視
図。 第4図は本発明の第2実施例及び第1実施例に使用され
るエージング用ウェーハの平面図、第5図は本発明の第
2実施例に使用されるプローブカードの斜視図、 第6図は本発明の第3実施例のエージング装置の斜視図
。 第7図は本発明の第3実施例に使用される収納板の斜視
図である。 1o・・・・本体、11・・・・収納棚、12・・・・
プローブカード、20・・・・プローブ針群、21・・
・・プローブ針、22・・・・プローブカード本体、3
0・・・・収納板、30a・・・・収納溝、31・・・
・吸着室、32・・・・温調室、33・・・・吸着口、
34・・・・把手、35・・・・取り出し口、36・・
・・電極、40・・・・ウェーハ、41・・・・電源供
給用共通パッド、42・・・・共通配線、43・・・・
チップ。 代理人 弁理士 小川勝馬/・−) 第  1  図 ノ/LL2桐4月 第  2  図 第  3  図 ♂σ久収鱈項 4ノ゛qジ匁Tぞ】イ〒毬1ゼ1j1ハ・・ソト第  
5  図

Claims (1)

  1. 【特許請求の範囲】 1、一または二以上のウェーハを保持する保持手段と、
    ウェーハを所望の温度に保持する温調手段と、ウェーハ
    上のすべての電源供給用パッドに電圧を供給するための
    接触子とが設けられ、ウェーハ状態でのエージングが可
    能にされていることを特徴とするエージング装置。 2、上記ウェーハは上記複数の電源供給用パッドに電圧
    を供給する電源供給用共通パッドを有し、その電源供給
    用共通パッドには上記接触子が接触されるようにされて
    いることを特徴とする特許請求の範囲第1項記載のエー
    ジング装置。
JP3554587A 1987-02-20 1987-02-20 エ−ジング装置 Pending JPS63204621A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3554587A JPS63204621A (ja) 1987-02-20 1987-02-20 エ−ジング装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3554587A JPS63204621A (ja) 1987-02-20 1987-02-20 エ−ジング装置

Publications (1)

Publication Number Publication Date
JPS63204621A true JPS63204621A (ja) 1988-08-24

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ID=12444698

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3554587A Pending JPS63204621A (ja) 1987-02-20 1987-02-20 エ−ジング装置

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JP (1) JPS63204621A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02216072A (ja) * 1989-02-16 1990-08-28 Tokyo Electron Ltd バーインテスト方法
JPH0538885U (ja) * 1991-10-25 1993-05-25 日本電気株式会社 半導体測定装置
US5219765A (en) * 1990-09-12 1993-06-15 Hitachi, Ltd. Method for manufacturing a semiconductor device including wafer aging, probe inspection, and feeding back the results of the inspection to the device fabrication process
US6465264B1 (en) 1999-09-27 2002-10-15 Hitachi, Ltd. Method for producing semiconductor device and apparatus usable therein
US6479305B2 (en) 1998-09-18 2002-11-12 Hitachi, Ltd. Semiconductor device manufacturing method

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