KR100408984B1 - 번인과 ｐｃ 실장 테스트 겸용 테스트 기판 - Google Patents

번인과 ｐｃ 실장 테스트 겸용 테스트 기판 Download PDF

Info

Publication number
KR100408984B1
KR100408984B1 KR10-2000-0039255A KR20000039255A KR100408984B1 KR 100408984 B1 KR100408984 B1 KR 100408984B1 KR 20000039255 A KR20000039255 A KR 20000039255A KR 100408984 B1 KR100408984 B1 KR 100408984B1
Authority
KR
South Korea
Prior art keywords
test
burn
input
mounting
board
Prior art date
Application number
KR10-2000-0039255A
Other languages
English (en)
Other versions
KR20020005820A (ko
Inventor
맹주석
이국상
Original Assignee
이국상
맹주석
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이국상, 맹주석 filed Critical 이국상
Priority to KR10-2000-0039255A priority Critical patent/KR100408984B1/ko
Publication of KR20020005820A publication Critical patent/KR20020005820A/ko
Application granted granted Critical
Publication of KR100408984B1 publication Critical patent/KR100408984B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising
    • G01R31/2844—Fault-finding or characterising using test interfaces, e.g. adapters, test boxes, switches, PIN drivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 번인과 PC 실장 테스트를 겸용할 수 있는 테스트 기판에 관한 것으로, 메모리 모듈로 제조되기 전 개별 메모리 소자 상태에서 번인 테스트와 더불어 PC 실장 테스트를 진행할 수 있는 테스트 기판을 제공한다. 즉, 번인 테스트와 PC 실장 테스트를 겸용할 수 있는 테스트 기판에 관한 것으로, 복수개의 메모리 소자가 각기 수납 및 분리될 수 있는 복수개의 테스트 소켓과; 상부면과 하부면을 갖는 주기판으로, 상기 상부면에 상기 테스트 소켓들이 격자 배열되게 설치되고, 상기 테스트 소켓의 소켓 리드와 전기적으로 연결된 회로 패턴이 형성되고, 상기 회로 패턴과 연결되며 테스터의 테스트 단자와 접촉되는 입출력 단자를 포함하는 주기판;을 포함하며, 상기 테스트 기판은 복수개의 단위 모듈부로 구분되며, 상기 단위 모듈부는, 메모리 모듈을 구성하는 모듈 기판에 대응되는 주기판 부분과; 상기 주기판 부분의 하부면에 형성되며, 테스터의 테스트 단자가 접촉되어 테스트 신호를 입출력하는 제 1 입출력 단자들과; 상기 제 1 입출력 단자들을 중심으로 상하로 동일 개수가 상기 주기판 부분의 상부면에 배치되는 메모리 모듈을 구성하는 메모리 소자들에 대응되는 테스트 소켓들;을 포함하며, 메모리 모듈에 대응하는 각각의 상기 단위 모듈부의 제 1 입출력 단자에 테스터의 테스트 단자가 접속하여 번인 테스트와 PC 실장 테스트를 진행하는 것을 특징으로 번인과 PC 실장 테스트 겸용 테스트 기판을 제공한다.

Description

번인과 ＰＣ 실장 테스트 겸용 테스트 기판{Test board for burn-in test and PC base test}
본 발명은 반도체 패키지 테스트용 기판에 관한 것으로, 더욱 상세하게는 번인과 피씨(PC; personal computer) 실장 테스트에 겸용할 수 있는 테스트 기판에 관한 것이다.
일반적으로, 반도체 집적회로 소자의 제조 공정은 웨이퍼 제조(wafer fabrication), 패키지 조립(package assembly), 백-엔드(back-end) 공정으로 세분할 수 있다. 웨이퍼 제조 공정은 실리콘과 같은 반도체 물질을 얇고 둥근 판으로 가공하고, 그 내부 또는 표면에 수 많은 회로들을 형성하는 일련의 공정들을 말한다. 이렇게 웨이퍼가 만들어지면 웨이퍼로부터 개별 반도체 칩들을 분리하고, 신호전달 경로 및 작동환경을 구축하기 위하여 패키지의 형태로 조립하게 된다. 백-엔드 공정은 여러 가지 테스트 공정들과 분류 공정들을 포함하는데, 테스트 공정에서는 반도체 집적회로 소자가 제대로 동작하는지 알아보기 위하여 그 특성들을 검사하며, 분류 공정에서 테스트 결과에 따른 반도체 집적회로 소자들의 분류가 이루어진다.
특히, 반도체 집적회로 소자 중에서 메모리 칩(memory chip)이 내장된 메모리 소자(memory device)는 수요자에게 개별적으로 공급되거나, 복수개의 메모리 소자가 모듈용 기판에 실장된 형태의 메모리 모듈(memory module)로 공급된다.
도 1을 참조하여 종래기술에 따른 메모리 모듈의 백-엔드 공정의 한 예를 설명하면, 백-엔드 공정(190)은 6번의 테스트 단계(182, 183, 184, 185, 187, 188)와, 6번의 분류 단계(191, 192, 193, 194, 195, 196)를 포함하며, 도시되지는 않았지만 6차 분류(196) 단계 이후에 외관 검사, 포장 및 입고 단계도 포함한다. 6번의 테스트 단계는 메모리 모듈을 구성하는 각각의 메모리 소자에 대한 4번의 테스트 단계(182, 183, 184, 185)와, 메모리 모듈로 제조(186)된 이후의 2번의 테스트 단계(187, 188)로 구성된다. 메모리 소자에 대한 4번의 테스트 단계는 예를 들어 DC 테스트(182), 번인(183; burn-in), 상온 테스트(184; room/cold test) 및 핫 소트 테스트(185; hot sort test)이다. 그리고, 메모리 모듈로 제조(186)된 이후의 2번의 테스트 단계는 메모리 모듈 테스트(187; memory module test)와 PC 실장 테스트(188; PC base test)이다. 그리고, 각 테스트 단계 이후에 양품과 불량품으로 분류하는 분류 단계(191, 192, 193, 194, 195, 196)를 진행한다.
종래에는 메모리 모듈 테스트(187)로 공정이 완료되었지만, 최근에 메모리 제품-메모리 소자와 메모리 모듈을 의미함-의 고속화, 동기화, 다핀화, 고밀도화, 경박단소화에 따라서 제조사에서 양품으로 판정된 메모리 제품이 수요자의 사용환경 예를 들면, PC에 실장하여 사용할 때 오류가 자주 발생하고 있다. 이와 같은 오류가 발생되는 가장 큰 이유는, 제조사에서 메모리 제품을 테스트하는 환경과, 수요자가 사용하는 환경의 차이에 있다. 즉, 제조사는 메모리 제품의 스팩(SPEC)을 보장하기 위해서, 다수의 병렬 메모리 소자를 동시에 테스트하기 위한 디바이스 인터페이스 보드(device interface board)를 사용하는 데 반해 수요자는 PC 마더 보드(PC mother board)에 메모리 모듈을 사용하기 때문이다.
따라서, 이와 같은 불량을 억제하기 위해서, 메모리 모듈을 제조(186)한 이후에 PC 실장 환경에서 메모리 모듈을 테스트(PC 실장 테스트)하는 공정을 추가로 진행하고 있다. 물론, PC 실장 테스트(188)를 통하여 불량인 메모리 모듈을 선별할 수는 있지만, 공정 추가에 따른 메모리 모듈의 제조 비용이 필연적으로 상승하는 문제점을 안고 있다. 즉, PC 실장 테스트(188) 환경을 마련하는 데 따른 추가적인 설비 투자가 따라야 한다.
더욱이, PC 실장 테스트(188)를 진행할 경우 필연적으로 불량으로 처리되는 메모리 모듈이 발생된다. 이때, 불량으로 처리된 메모리 모듈이라 함은 PC 실장 테스트(188)에서 불량으로 처리된 적어도 하나 이상의 불량 메모리 소자를 포함하는 메모리 모듈을 의미한다. 따라서, PC 실장 테스트(188)에서 불량으로 처리된 메모리 모듈은, 모듈 기판에서 불량이 발생된 메모리 소자를 제거하고 새로운 메모리 소자(불량으로 처리될 수도 있는 메모리 소자)를 다시 실장하는 수리 작업이 필연적으로 수반된다.
물론, 메모리 모듈을 제조하기 전 개별 메모리 소자 상태에서 PC 실장 테스트(188)를 진행할 수 있다면, 메모리 모듈을 제조(186)한 이후의 재수리 작업을 최소화할 수 있을 것이다. 하지만, 메모리 모듈을 구성하는 개별 메모리 소자 상태에서, PC 실장 환경에서의 테스트를 진행할 수 없기 때문에, 상기와 같은 문제점을 그대로 안고 있다.
또한, 메모리 모듈을 PC 실장 테스트 장치의 소켓에 꽂아 PC 실장 테스트(188)를 진행하기 때문에, PC 실장 테스트(188)를 할 수 있는 메모리 모듈의 개수도 1개에서 수개로 밖에 할 수 없어 생산성이 떨어지는 문제점을 안고 있다.
특히, 개별 소자 상태로 수요자에게 공급된 메모리 소자는, 수요자가 메모리 모듈을 제조(186)한 이후에 별도로 PC 실장 테스트(188)를 진행한 이후에, 또는 PC 실장 테스트없이 PC 마더 모드에 직접 실장하여 사용하기 때문에, 수요자 단계에서 제조된 메모리 모듈에 대한 신뢰성은 더욱 떨어진다.
따라서, 본 발명의 목적은 메모리 모듈로 제조되기 전에 메모리 모듈을 구성하는 개별 메모리 소자에 대한 PC 실장 테스트 공정을 진행할 수 있는 테스트 기판을 제공하는 데 있다.
본 발명의 다른 목적은 번인 테스트와 더불어 PC 실장 테스트를 진행할 수 있는 테스트 기판을 제공하는 데 있다.
도 1은 종래기술에 따른 메모리 모듈의 백-엔드 공정의 예를 나타내는 공정도,
도 2는 본 발명의 실시예에 따른 번인과 PC 실장 테스트 겸용 테스트 기판을 개략적으로 보여주는 사시도,
도 3a는 도 2의 테스트 기판의 상부면을 개략적으로 보여주는 평면도,
도 3b는 도 2의 테스트 기판의 하부면을 개략적으로 보여주는 평면도,
도 4a는 도 3a의 주기판의 단위 모듈부를 보여주는 평면도,
도 4b는 도 3b의 주기판의 단위 모듈부를 보여주는 평면도,
도 5는 도 2의 테스트 기판을 이용한 제 1 실시예에 따른 번인과 PC 실장 테스트 장치를 개략적으로 보여주는 블록도,
도 6은 도 2에 따른 테스트 기판을 이용한 제 2 실시예에 따른 번인과 PC 실장 테스트 장치를 개략적으로 보여주는 블록도,
도 7은 도 5 또는 도 6의 번인과 PC 실장 테스트 장치를 이용한 메모리 모듈의 백-엔드 공정의 실시예를 나타내는 공정도,
도 8은 도 7의 번인과 PC 실장 테스트에 따른 메모리 소자 분류를 위한 진리표이다.
* 도면의 주요 부분에 대한 설명 *
10 : 테스트 기판 12, 12a : 주기판
13 : 제 2 입출력 단자 14, 14a : 테스트 소켓
15 : 연결부 16 : 단위 모듈부
18 : 제 1 입출력 단자 20 : 메모리 소자
30 : 구동 툴 50, 150 : 번인과 PC 실장 테스트 장치
51, 151 : 로딩부 55, 155 : 언로딩부
60 : 번인부 70 : PC 실장 테스트부
상기 목적을 달성하기 위하여, 번인 테스트와 PC 실장 테스트를 겸용할 수 있는 테스트 기판에 관한 것으로, 복수개의 메모리 소자가 각기 수납 및 분리될 수 있는 복수개의 테스트 소켓과; 상부면과 하부면을 갖는 주기판으로, 상기 상부면에 상기 테스트 소켓들이 격자 배열되게 설치되고, 상기 테스트 소켓의 소켓 리드와 전기적으로 연결된 회로 패턴이 형성되고, 상기 회로 패턴과 연결되며 테스터의 테스트 단자와 접촉되는 입출력 단자를 포함하는 주기판;을 포함하며,
상기 테스트 기판은 복수개의 단위 모듈부로 구분되며, 상기 단위 모듈부는, 메모리 모듈을 구성하는 모듈 기판에 대응되는 주기판 부분과; 상기 주기판 부분의 하부면에 형성되며, 테스터의 테스트 단자가 접촉되어 테스트 신호를 입출력하는 제 1 입출력 단자들과; 상기 제 1 입출력 단자들을 중심으로 상하로 동일 개수가 상기 주기판 부분의 상부면에 배치되는 메모리 모듈을 구성하는 메모리 소자들에 대응되는 테스트 소켓들;을 포함하며,
메모리 모듈에 대응하는 각각의 상기 단위 모듈부의 제 1 입출력 단자에 테스터의 테스트 단자가 접속하여 번인 테스트와 PC 실장 테스트를 진행하는 것을 특징으로 번인과 PC 실장 테스트 겸용 테스트 기판을 제공한다.
본 발명에 따른 테스트 기판은, 주기판의 일측에 형성되며, 회로 패턴과 전기적으로 연결된 제 2 입출력 단자를 갖는 연결부로서, 번인 챔버의 소켓에 삽입되는 연결부를 더 포함한다.
본 발명에 따른 테스트 기판의 주기판은 다층의 인쇄회로기판이다.
그리고, 본 발명에 따른 단위 모듈부는, 제 1 입출력 단자들을 중심으로 상하로 동일 개수의 테스트 소켓이 배치되며, 본 발명에 따른 바람직한 하나의 실시 양태에 있어서, 제 1 입출력 단자들을 중심으로 상하로 2행 4열로 테스트 소켓이 배치된다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 제 1 실시예에 따른 번인과 PC 실장 테스트 겸용 테스트 기판(10)을 개략적으로 보여주는 사시도이다.
도 2를 참조하면, 테스트 기판(10)은 주기판(12; main board)의 상부면에 복수개의 테스트 소켓(14; test socket)이 삽입 설치된 구조를 갖는다. 테스트 소켓(14)의 소켓 리드는 주기판(12)에 형성된 회로 패턴과 서로 전기적으로 연결된다. 주기판(12)의 상부면과 일측에 회로 패턴과 연결된 입출력 단자(13, 18)가 형성되어 있다. 입출력 단자(13, 18)는 주기판(12)의 상부면에 소정의 간격을 두고 형성되는 제 1 입출력 단자(18)와, 주기판(12)의 일측에 형성되는 제 2 입출력 단자(13)로 구성된다. 특히, 제 2 입출력 단자(13)는 주기판의 일측에 대하여 돌출된 연결부(15)에 형성되며, 연결부(15)는 번인 챔버(burn-in chamber)의 소켓에 삽입되는 부분이다. 한편, 회로 패턴은 본 발명이 속하는 기술분야의 통상의 지식을 가진 자가 용이하게 구현할 수 있기 때문에, 상세한 설명은 생략한다.
테스트 기판(10)에 테스트 전의 메모리 소자(20)를 입출하는 과정을 설명하면, 테스트 전의 메모리 소자(20)를 흡착한 구동 툴(30)이 테스트 기판의 테스트소켓(14)의 상부에 정렬된 상태에서 구동 툴(30)의 하강에 의해 비어 있는 테스트 소켓(14)에 메모리 소자(20)를 수납하게 된다. 후술되겠지만, 본 발명에서는 테스트 전의 메모리 소자(20)를 테스트 기판(10)에 수납하는 공정과 테스트가 완료된 메모리 소자를 테스트 기판(10)에서 분리하는 공정이 동시에 이루어진다. 즉, 구동 툴(30)을 이용하여 테스트 기판(10)에서 테스트가 완료된 메모리 소자를 분리한 이후에, 다른 구동 툴(30)을 이용하여 메모리 소자가 제거된 테스트 소켓(14)에 테스트 전의 메모리 소자(20)를 수납하는 공정이 함께 진행된다.
전술된 바와 같이 제 2 입출력 단자(13)를 갖는 테스트 기판(10)은 통상적인 번인 기판과 동일한 기능 역할을 수행한다고 할 수 있다. 하지만, 본 발명에 따른 테스트 기판(10)은 전술된 번인 기판으로서의 역할과 더불어 PC 실장 테스트를 수행할 수 있는 구조를 갖는다.
즉, 도 3a는 도 2의 테스트 기판(10)의 상부면을 개략적으로 보여주는 평면도이다. 도 3b는 도 2의 테스트 기판(10)의 하부면을 개략적으로 보여주는 평면도이다. 도 4a는 도 3a의 주기판의 단위 모듈부(16)를 보여주는 평면도이다. 도 4b는 도 3b의 주기판의 단위 모듈부(16)를 보여주는 평면도이다.
도 3a 내지 도 4b를 참조하면, 테스트 기판(10)은 전술된 바와 같이 번인 보드로서의 역할과 더불어 PC 실장 테스트가 가능한 구조로 구현된다. 즉, 테스트 기판(10)은 메모리 소자들로 구성되는 메모리 모듈에 대응되게 복수개의 단위 모듈부(16)로 구분된다. 각각의 단위 모듈부(16)로 테스트 신호를 입출력할 수 있는 제 1 입출력 단자(18)가 테스트 소켓(14a)이 설치되는 상부면에 반대되는 하부면에형성되어 있다.
단위 모듈부(16)는 메모리 소자로 구성되는 메모리 모듈에 대응되게 메모리 소자(20)가 수납될 수 있는 테스트 소켓(14a)들과 회로 패턴이 형성된 주기판(12a) 부분을 포함한다. 이때, 메모리 모듈로 구동할 수 있도록 회로 패턴을 주기판(12a)에 형성하는 것은 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 용이하게 구현할 수 있기 때문에, 상세한 설명은 생략한다. 번인 테스트를 위한 회로 패턴과 더불어 단위 모듈부(16)를 구성하기 위한 회로 패턴이 형성된 주기판(12)으로는 다층 구조의 인쇄회로기판을 사용하는 것이 바람직하다.
한편, 기존의 PC 실장 테스트 장치는 8개(SIMM) 또는 16개(DIMM)의 메모리 소자가 실장된 메모리 모듈에 대한 PC 실장 테스트를 진행할 수 있기 때문에, 하나의 단위 모듈부(16)는 8개 또는 16개의 테스트 소켓(14a)을 포함한다. 본 발명의 실시예에서는 16개의 테스트 소켓(14a)이 단위 모듈부(16)를 구성한다.
따라서, 테스트 기판(10)은 16의 배수에 해당되는 192(16행12렬)의 메모리 소자(20)가 수납될 수 있는 테스트 소켓(14)이 주기판(12)에 설치되고, 테스트 소켓(14a) 16개(4행4렬)가 하나의 단위 모듈부(16)로 구성될 수 있도록 회로 패턴과 제 1 입출력 단자(18)가 형성되어 있다. 즉, 테스트 기판(10)은 12개의 단위 모듈부(16)를 포함한다.
이때, 메모리 소자 16개가 실장된 통상적인 메모리 모듈의 경우 모듈 기판의 일면에 8개씩 실장하여 메모리 모듈을 구성하기 때문에, 주기판(10)의 공간 배치상 단위 모듈부(16)의 2행과 3행 사이에 제 1 입출력 단자(18)들을 형성하는 것이 바람직하다. 제 1 입출력 단자(18)는 포고 핀 타입의 테스트 단자가 접속될 수 있도록 원형으로 형성되며, 열과 행을 맞추어 형성하되 공간 배치상 지그제그(zigzag)로 형성되어 있다.
또한, 기존의 PC 실장 테스트 장치는 메모리 소자 16개까지 한 개의 모듈로 검사하므로, 전술된 경우 12개의 단위 모듈부(16)를 병렬로 PC 실장 테스트가 가능하다. 또한, 종래의 PC 실장 테스트 장치와 메모리 모듈은 접촉은 소켓에 의해 이루어 졌지만, 본 발명에 따른 단위 모듈부(16)는 테스트 기판(10)에 평면적으로 구성되기 때문에, 소켓 대신에 단위 모듈부의 제 1 입출력 단자(18)에 접촉할 수 있는 포고 핀 타입(pogo pin type)의 테스트 단자를 갖도록 기존의 PC 실장 테스트 장치의 개량이 필요하다.
한편, 본 발명의 실시예에 따른 테스트 기판(10)은 단위 모듈부(16)가 12개로 구성되어 있지만, 그 이상으로 또는 그 이하로 구성할 수도 있다. 또는, 16개의 테스트 소켓(14a)이 단위 모듈부(16)를 구성하고 있지만, 그 이상으로 또는 그 이하로 구성할 수 있다. 예를 들여, 9개 또는 18개의 테스트 소켓을 갖는 단위 모듈부를 구성할 수도 있다.
따라서, 본 발명의 실시예에 따른 테스트 기판(10)은 번인 테스트를 진행한 이후에, 테스트 기판(10)에 수납된 메모리 소자에 대한 분류 공정 없이 테스트 기판(10) 상태로 PC 실장 테스트 장치로 이송되어 PC 실장 테스트가 가능하다. 이때, PC 실장 테스트는 개별 메모리 소자 상태에서 이루어진다.
본 발명의 실시예에 따른 테스트 기판(10)은 번인 테스트 신호를 제 2 입출력 단자(13)를 통하여 입출력하고, PC 실장 테스트 신호는 제 1 입출력 단자(18)를 통하여 입출력하는 예를 개시하고 있다. 상기와 같이 개시한 이유는, 기존의 번인 장치를 이용하기 위한 실시예에 불과하다. 즉, 제 2 입출력 단자(13)를 제거하고 제 1 입출력 단자(18)를 통하여 테스트 신호의 입출력이 가능하기 때문에, 제 1 입출력 단자(18)만으로도 PC 실장 테스트 및 번인 테스트가 가능하다. 따라서, 입출력 단자로서 제 1 입출력 단자만을 갖는 테스트 기판을 구현하더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.
본 발명에 따른 도 2에 도시된 테스트 기판(10)을 이용한 제 1 실시예에 따른 번인과 PC 실장 테스트 장치(50)를 도 5를 참조하여 설명하면, 로딩부(51), 번인부(60), 언로딩/로딩부, PC 실장 테스트부(70) 및 언로딩부(53)로 구성된다. 여기서, 테스트 기판에 대한 도면부호는 10a, 10b, 10c로 구분하였다. 도면부호 10a는 DC 테스트에서 양품으로 판정된 메모리 소자들이 수납된 테스트 기판을 가리키고, 10b는 번인 테스트 공정이 완료된 테스트 기판을 가리키고, 10c는 PC 실장 테스트 공정이 완료된 테스트 기판을 가리킨다.
로딩부(51)는 DC 테스트 결과 양품인 메모리 소자들이 수납된 테스트 기판(10a)을 번인부(60)로 로딩하는 부분이다. 언로딩/로딩부(53)는 번인 테스트가 완료된 테스트 기판(10b)을 번인부(60)에서 언로딩하여 PC 실장 테스트부(70)로 로딩하는 부분이다. 그리고, 언로딩부(55)는 PC 실장 테스트가 완료된 테스트 기판(10c)을 언로딩하여 분류부로 이송한다.
번인부(60)는 DC 테스트 결과 양품인 메모리 소자들이 수납된 테스트기판(10a)이 로딩되어, 메모리 소자들에 대한 번인 테스트가 진행되는 곳으로서, 종래의 번인 장치를 그대로 사용하며, 번인 장치로는 모니터링 번인 테스트(Monitoring Burn-in Test; MBT) 장치를 사용하는 것이 바람직하다. 이때, 복수개의 테스트 기판(10a)이 번인부의 반응실(62; chamber)에 들어가 번인 테스트가 진행되며, 테스트 기판의 연결부(도 2의 15)는 반응실(62)의 소켓에 결합되어 번인 테스터(61)로부터 번인 테스트 신호를 입출력 받는다.
PC 실장 테스트부(70)는 번인 테스트 공정이 완료된 테스트 기판(10b)이 언로딩/로딩부(53)에 의해 그대로 로딩되어, 테스트 기판(10b) 상의 메모리 소자들, 좀더 상세하게 말한다면 단위 모듈부를 구성하는 메모리 소자들에 대한 PC 실장 테스트가 진행되는 곳으로서, 테스트 기판(10b)의 제 1 입출력 단자에 접촉되는 테스트 단자들이 형성된 테스트 헤드(76; test head)를 제외한 나머지 부분은 종래의 PC 실장 테스트 장치를 그대로 이용한다. 테스트 기판(10b)을 이송하는 이송 레일(78)을 둘러싸고 있는 반응실(79)에는 2개의 테스트 헤드(76)가 소정의 간격을 두고 설치된다. 반응실(79)은 적절한 열을 테스트 헤드(76)에 가하게 된다. 통상적인 경우, 25℃와 85℃에서 각기 PC 실장 테스트 공정을 진행한다. 이때, 테스트 헤드(76)에 형성된 테스트 단자로는 포고 핀을 사용하는 것이 바람직하다.
한편, 본 발명의 실시예에서는 두 개의 테스트 헤드(76)를 포함하는 이유는, 도 3a 및 도 3b에 도시된 바와 같이 제 1 입출력 단자(18)는 4개의 라인 형태로 형성되기 때문에, 4개 제 1 입출력 단자(18) 라인 모두에 테스트 헤드(76)의 테스트 단자가 동시에 접속하는 것이 용이하지 않다. 따라서, 첫 번째와 세 번째, 두 번째와 네 번째 제 1 입출력 단자(18) 라인에 테스트 헤드(76)가 각기 접촉되어 테스트 공정이 진행될 수 있도록 하기 위해서이다. 물론, 4개의 제 1 입출력 단자(18) 라인 모두에 테스트 헤드의 테스트 단자가 동시에 접촉할 수 있다면, 하나의 테스트 헤드로 구현할 수도 있다.
테스트 헤드(76)는 모두 PC 실장 테스터(71)에 연결되어 있으며, PC 실장 테스터(71)는 테스트 헤드(76)에서 이루어지는 모든 테스트 과정을 제어하고 테스트 신호를 입출력하는 부분이다.
그리고, 번인과 PC 실장 테스트가 완료된 테스트 기판(10c)은 언로딩부(55)에 의해 분류부로 이송되어 도 8에 도시된 진리표(100)에 따라서 메모리 소자는 분류된다. 번인과 PC 실장 테스트 결과, 양품(통과)과 R1의 메모리 소자는 테스트 트레이에 수납되며, 그 테스트 트레이는 다음 공정인 상온 테스트 장치로 이송된다. R2의 메모리 소자는 수납용 디바이스 트레이로 수납되며, R3 및 불량 메모리 소자는 수거함에 수납된다.
도 8에 도시된 진리표(100)에 대하여 설명하면 다음과 같다. 먼저, "1 내지 16"은 4번의 테스트 단계에서 발생될 수 있는 테스트 결과를 차례로 나열하여 순번을 매긴 것이다. 각각의 테스트 단계에서 불량이 발생된 경우에는 "0"으로 표시하고, 양품으로 판정된 경우에는 "1"로 표시하였다. 빈 분류/판정은, 4번의 테스트 단계에서, 4번 모두 양품으로 판정된 "Bin1/통과", 3번 양품으로 판정된 경우 "Bin4/R1", 2번 양품으로 판정된 경우 "Bin5/R2", 1번 양품으로 판정된 경우 "Bin6/R3" 그리고 4번 모두 불량으로 판정된 경우 "Bin7/불량"으로 표시하였다.이때, Bin1 및 Bin4는 다음 테스트 단계로 이송되고, Bin6 및 Bin7은 수거되고, Bin5는 사용자 선택에 따라서 분류된다. 즉, Bin5의 경우, 사용자의 경험치에 따른 테스트 결과를 바탕으로 다음 테스트 단계로 이송하거나 제거할 수 있다.
본 발명의 제 1 실시예에 따른 테스트 장치(50)는 종래의 번인 장치와 개량된 PC 실장 테스트 장치를 활용하여 구현하지만, 도 5의 PC 실장 테스트부에서 번인과 PC 실장 테스트를 동시에 진행할 수 있도록 구현할 수 있다. 도 6은 도 2에 따른 테스트 기판(10)을 이용한 제 2 실시예에 따른 번인과 PC 실장 테스트 장치(150)를 개략적으로 보여주는 블록도이다. 한편, 도 6에 따른 테스트 장치(150)는 도 5의 PC 실장 테스트부(70)와 동일한 구성을 갖고 있다. 여기서, 테스트 기판에 대한 도면부호는 10a, 10b로 구분하였다. 도면부호 10a는 DC 테스트에서 양품으로 판정된 메모리 소자들이 수납된 테스트 기판을 가리키고, 10b는 번인과 PC 실장 테스트 공정이 완료된 테스트 기판을 가리킨다.
도 6을 참조하면, 번인과 PC 실장 테스트 장치(150)는 테스트 기판(10a)을 이송하기 위한 이송 레일(178)을 포함하고 있다. 테스트 기판(10a)은 테스트할 메모리 소자들을 싣고 있음은 물론이다. 번인과 PC 실장 테스트 장치(150)는 또한 각각 이송 레일(178)의 양끝에 형성된 로딩부(151)와 언로딩부(155)를 포함한다. 로딩부(151)는 테스트될 테스트 기판(10a)을 이송 레일(178)로 로딩하며, 언로딩부(155)는 테스트된 테스트 기판(10b)을 언로딩한다. 이송 레일(178)을 둘러싸고 있는 반응실(179)에는 2개의 테스트 헤드(176)가 소정의 간격을 두고 설치된다. 반응실(179)은 테스트 종류에 따라 적절한 열을 테스트 헤드(176)에 가하게된다.
한편, 본 발명의 실시예에서는 두 개의 테스트 헤드(176)를 포함하는 이유는, 도 3a 및 도 3b에 도시된 바와 같이 제 1 입출력 단자(18)는 4개의 라인 형태로 형성되기 때문에, 4개 제 1 입출력 단자(18) 라인 모두에 테스트 헤드(176)의 테스트 단자가 동시에 접속하는 것이 용이하지 않다. 따라서, 첫 번째와 세 번째, 두 번째와 네 번째 제 1 입출력 단자(18) 라인에 테스트 헤드(176)가 각기 접촉되어 테스트 공정이 진행될 수 있도록 하기 위해서이다. 물론, 4개의 제 1 입출력 단자(18) 라인 모두에 테스트 헤드의 테스트 단자가 동시에 접촉할 수 있다면, 하나의 테스트 헤드로 구현할 수도 있다.
테스트 헤드(176)는 모두 번인 및 PC 실장 테스터(171)에 연결되며, 번인 및 PC 실장 테스터(171)는 테스트 헤드(176)에서 이루어지는 모든 테스트 과정을 제어하고 테스트 신호를 입출력한다. 이때, 테스트 기판(10a)의 제 1 입출력 단자에 접촉되는 테스트 헤드(176)의 테스트 단자는 포고 핀 타입이다. 즉, 테스트 기판(10a)의 제 1 입출력 단자에 접촉된 테스트 헤드(176)를 통하여 번인 테스트에 필요한 테스트 신호와 PC 실장 테스트에 필요한 테스트 신호를 입출력하게 된다. 따라서, 테스트 기판(10a)에서 제 2 입출력 단자는 없어도 무방하다.
본 발명의 제 2 실시예에 따른 테스트 장치(150)는 하나의 반응실(179)에 2개의 테스트 헤드(176)가 설치된 예로 한정되는 것은 아니다. 예를 들어, 반응실에 네 개의 테스트 헤드를 설치하여 번인과 PC 실장 테스트를 진행하면, 두 개의 테스트 기판이 언로딩된다. 이때, 테스트 헤드의 테스트 단자와 테스트 기판의 제2 입출력 단자 라인과의 접촉은 표1에 도시된 바와 같이 네 가지 방식 중에서 어느 한가지를 채택하면 될 것이다.
테스트 헤드(1) 테스트 헤드(2) 테스트 헤드(3) 테스트 헤드(4)
1 1 2 2
1 2 2 1
2 1 1 2
2 2 1 1
여기서, "1"은 테스트 기판의 첫 번째와 세 번째 제 2 입출력 단자 라인을 의미하고, "2"는 두 번째와 네 번째 제 2 입출력 단자 라인을 의미한다.
그리고, 언로딩부로 이송된 테스트 기판은 분류부로 이송되어 도 8에 도시된 진리표(100)에 따라서 메모리 소자는 분류된다. 분류부에서 분류공정은 제 1 실시예와 동일하기 때문에, 상세한 설명은 생략한다.
제 1 또는 제 2 실시예에 따른 번인과 PC 실장 테스트 장치를 이용한 메모리 모듈의 백-엔드 공정을 도 7을 참조하여 설명하면, 백-엔드 공정(90)은 6번의 테스트 단계(82, 83, 84, 85, 86, 88)와, 5번의 분류 단계(91, 92, 93, 94, 95)를 포함하며, 도시되지는 않았지만, 5차 분류(95) 단계 이후에 외관 검사, 포장 및 입고 단계도 포함한다. 6번의 테스트 단계는 메모리 모듈을 구성하는 각각의 메모리 소자에 대한 5번의 테스트 단계(82, 83, 84, 85, 86)와, 메모리 모듈로 제조(87)된 이후의 1번의 테스트 단계(88)로 구성된다. 메모리 소자에 대한 5번의 테스트 단계는 예를 들어 DC 테스트(82), 번인(83), PC 실장 테스트(84), 상온 테스트(85) 및 핫 소트 테스트(86)이다. 그리고, 메모리 모듈로 제조(87)된 이후의 테스트 단계는 메모리 모듈 테스트(88)이다.
조립이 완료된 메모리 소자(81)가 백-엔드 공정(90)에 투입되면, 먼저 DC 테스트(82)를 하게 된다. DC 테스트(82)는 패키지 조립 공정에서 발생한 전기적 불량, 예를 들어 개방/단락(open/short) 등을 검출하기 위한 것이다. 불량으로 판정된 메모리 소자들은 1차 분류 단계(91)에서 제거되며, 양품들은 번인과 PC 실장 테스트 단계(83, 84)로 이송된다. DC 테스트(82) 단계의 메모리 소자들은 디바이스 트레이에 수납된 상태이다. 한편, DC 테스트(82) 후 양품으로 판정된 메모리 소자들은 1차 분류 단계(91)에서 디바이스 트레이로부터 테스트 기판으로 옮겨진다. 그리고, 테스트 기판에 실린 채 번인과 PC 실장 테스트 단계(83, 84)로 공급된다.
한편, 제 1 실시예에 따른 테스트 장치를 이용할 경우, 번인 테스트 공정(83)과 PC 실장 테스트 공정(84)이 별도의 장치에서 이루어진다. 하지만, 제 2 실시예에 따른 테스트 장치를 이용할 경우, 번인 테스트 공정(83)과 PC 실장 테스트 공정(84)이 하나의 반응실에서 이루어진다.
번인 테스트 공정(83)은 메모리 모듈 제품의 초기수명 불량을 사전에 제거하기 위한 것으로서, 특정시간 동안 고온의 열과 전기적 신호를 이용한 스트레스를 메모리 모듈에 가하게 된다. 번인 테스트 공정(83)이 끝난 후 PC 실장 테스트 공정(84)이 진행된다. 즉, 테스트 기판은 단위 모듈부로 구분되어져 메모리 모듈과 동일하게 구동될 수 있도록 구현되기 때문에, 테스트 기판에 복수개의 메모리 소자가 수납된 상태에서 PC 실장 테스트(84)가 가능하다. PC 실장 테스트(84)는 부팅 테스트(booting test)를 통한 초기 테스트(initial test)를 실행하여 기본적인 문제를 확인한 다음 사용자가 요구하는 테스트 프로그램(test program)에 따라서 상세한 기능 테스트를 실행하여 메모리 소자의 양품/불량품을 선별한다. 한편, 번인 테스트(83)와 PC 실장 테스트(84)는 도 8에 도시된 바와 같이, 상온(약 25℃)과 고온(85℃)에 각각 진행된다.
다음으로, PC 실장 테스트 공정(84)까지 완료된 이후에 테스트 기판의 메모리 소자들은 번인 테스트(83)와 PC 실장 테스트(84) 결과에 따라서 2차 분류된다. 즉, 번인 테스트(83)와 PC 실장 테스트(84)가 완료된 메모리 소자는 도 8에 도시된 진리표에 따라서 테스트 기판으로부터 테스트 트레이 또는 디바이스 트레이로 옮겨진다. 이때, 양품의 메모리 소자와 R1의 메모리 소자가 수납된 테스트 트레이는 다음 테스트 단계로 넘겨진다.
본 발명에서는 테스트 기판을 사용함으로써, 번인 테스트 공정(83)과 PC 실장 테스트 공정(84)을 진행한 이후에 2차 분류 공정(92)을 진행하기 때문에, 메모리 모듈을 제조한 이후에 진행되는 PC 실장 테스트 및 6차 분류 공정을 생략할 수 있다. 본 발명의 실시예의 경우 테스트 기판 상에서 메모리 모듈 12개에 해당하는 단위 모듈부들에 대한 PC 실장 테스트(84)가 가능하기 때문에, 기존의 PC 실장 테스트에 비하여 높은 생산성을 발휘하게 된다. 더불어, 개별 메모리 소자 단계에서 PC 실장 테스트 공정(84)을 진행하여 불량인 메모리 소자를 제거하기 때문에, 메모리 모듈을 제조(87)한 이후의 재수리 작업을 최소화할 수 있다.
다음으로 상온 테스트 공정(85)과 핫 소트 테스트 공정(86)이 차례로 이루어지며, 상온 테스트 공정(85)이 완료된 이후에 3차 분류 공정(93)이, 핫 소트 테스트 공정(86)이 완료된 이후에 4차 분류 공정(94)이 진행된다. 상온 테스트공정(85)은 약 25℃ 또는 0℃ 이하에서 진행되며, DC 불량 또는 기능 불량 등을 검사한다. 핫 소트 테스트(86)는 고온성 불량을 제거하기 위하여 약 83℃에서 테스트가 진행되며, 전기적 특성 및 기능적 특성을 검사하고 제품의 속도를 결정한다.
다음으로, 4차 분류 공정(94)에서 양품으로 판정된 메모리 소자로서 메모리 모듈을 제조하는 공정(87)이 진행된다.
다음으로 제조된 메모리 모듈에 대한 메모리 모듈 테스트(88)를 진행한다. 메모리 모듈 테스트(88)는 PC 마더 보드가 아닌 디바이스 인터페이스 보드(device interface board) 상에서 이루어지며 테스트 항목은 PC 실장 테스트와 동일하고, Advantest사, Teradyne사 또는 Schlumrberger사가 제공하는 자동 테스트 장치를 활용하여 진행된다.
그리고, 메모리 모듈 테스트(88) 공정을 진행한 이후에 5차 분류 공정(95)을 진행함으로써, 백-엔드 공정(90)은 완료된다. 물론, 백-엔드 공정(90)은 5차 분류(95)에서 양품으로 판정된 메모리 모듈에 대한 외관 검사, 포장 및 입고 공정도 포함한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
본 발명에 따른 테스트 기판을 이용할 경우에, 하나의 테스트 기판에서 번인과 더불어 PC 실장 테스트를 동시에 진행할 수 있으며, 번인과 PC 실장 테스트 공정이 이후에 분류 공정을 진행하기 때문에, 메모리 모듈의 백-엔드 공정을 간소화할 수 있다. 즉, 메모리 모듈을 제조한 이후에 진행되는 PC 실장 테스트와 그에 따른 분류 공정을 생략할 수 있다.
본 발명의 실시예에 개시된 바와 같이, 테스트 기판 상에서 메모리 모듈 12개에 해당하는 단위 모듈부들에 대한 PC 실장 테스트가 가능하기 때문에, 기존의 PC 실장 테스트에 비하여 높은 생산성을 발휘하게 된다.
더불어, 개별 메모리 소자 단계에서 PC 실장 테스트 공정을 진행하여 불량인 메모리 소자를 제거하기 때문에, 메모리 모듈을 제조한 이후의 재수리 작업을 최소화할 수 있고, 개별 메모리 소자 상태로 사용자에게 제공할 있다.

Claims (5)

  1. 번인과 PC 실장 테스트를 겸용할 수 있는 테스트 기판에 관한 것으로,
    복수개의 메모리 소자가 각기 수납 및 분리될 수 있는 복수개의 테스트 소켓과;
    상부면과 하부면을 갖는 주기판으로, 상기 상부면에 상기 테스트 소켓들이 격자 배열되게 설치되고, 상기 테스트 소켓의 소켓 리드와 전기적으로 연결된 회로 패턴이 형성되고, 상기 회로 패턴과 연결되며 테스터의 테스트 단자와 접촉되는 입출력 단자를 포함하는 주기판;을 포함하며,
    상기 테스트 기판은 복수개의 단위 모듈부로 구분되며,
    상기 단위 모듈부는,
    메모리 모듈을 구성하는 모듈 기판에 대응되는 주기판 부분과;
    상기 주기판 부분의 하부면에 형성되며, 테스터의 테스트 단자가 접촉되어 테스트 신호를 입출력하는 제 1 입출력 단자들과;
    상기 제 1 입출력 단자들을 중심으로 상하로 동일 개수가 상기 주기판 부분의 상부면에 배치되는 메모리 모듈을 구성하는 메모리 소자들에 대응되는 테스트 소켓들;을 포함하며,
    메모리 모듈에 대응하는 각각의 상기 단위 모듈부의 제 1 입출력 단자에 테스터의 테스트 단자가 접속하여 번인 테스트와 PC 실장 테스트를 진행하는 것을 특징으로 번인과 PC 실장 테스트 겸용 테스트 기판.
  2. 제 1항에 있어서, 상기 주기판의 일측에 형성되며, 상기 회로 패턴과 전기적으로 연결된 제 2 입출력 단자를 갖는 연결부로서, 번인 챔버의 소켓에 삽입되는 연결부를 더 포함하는 것을 특징으로 하는 번인과 PC 실장 테스트 겸용 테스트 기판.
  3. 제 1항에 있어서, 상기 주기판은 다층의 인쇄회로기판인 것을 특징으로 하는 번인과 PC 실장 테스트 겸용 테스트 기판.
  4. 삭제
  5. 제 3항에 있어서, 상기 제 1 입출력 단자들을 중심으로 상하로 2행 4열로 테스트 소켓이 배치되는 것을 특징으로 하는 번인과 PC 실장 테스트 겸용 테스트 기판.
KR10-2000-0039255A 2000-07-10 2000-07-10 번인과 ｐｃ 실장 테스트 겸용 테스트 기판 KR100408984B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0039255A KR100408984B1 (ko) 2000-07-10 2000-07-10 번인과 ｐｃ 실장 테스트 겸용 테스트 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0039255A KR100408984B1 (ko) 2000-07-10 2000-07-10 번인과 ｐｃ 실장 테스트 겸용 테스트 기판

Publications (2)

Publication Number Publication Date
KR20020005820A KR20020005820A (ko) 2002-01-18
KR100408984B1 true KR100408984B1 (ko) 2003-12-06

Family

ID=19677090

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0039255A KR100408984B1 (ko) 2000-07-10 2000-07-10 번인과 ｐｃ 실장 테스트 겸용 테스트 기판

Country Status (1)

Country Link
KR (1) KR100408984B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483260B (zh) * 2012-05-10 2015-05-01 Walton Advanced Eng Inc 固態硬碟之預燒裝置與方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090028889A (ko) 2007-09-17 2009-03-20 삼성전자주식회사 테스트 보드, 테스트 시스템 및 테스트 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02213775A (ja) * 1989-02-14 1990-08-24 Mitsubishi Electric Corp 半導体試験装置
JPH0587873A (ja) * 1991-03-08 1993-04-06 Hewlett Packard Co <Hp> 集積回路チツプのバーンイン選別方法および装置
JPH0688853A (ja) * 1992-09-08 1994-03-29 Hitachi Ltd 半導体装置のバーンイン方法及びバーンイン基板
JPH08179007A (ja) * 1994-12-22 1996-07-12 Advantest Corp Ｉｃテスタ用ハンドラのチェンジキットの構造
JPH11118875A (ja) * 1997-10-14 1999-04-30 Hitachi Ltd バーンイン基板及びそれを用いたバーンイン方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02213775A (ja) * 1989-02-14 1990-08-24 Mitsubishi Electric Corp 半導体試験装置
JPH0587873A (ja) * 1991-03-08 1993-04-06 Hewlett Packard Co <Hp> 集積回路チツプのバーンイン選別方法および装置
JPH0688853A (ja) * 1992-09-08 1994-03-29 Hitachi Ltd 半導体装置のバーンイン方法及びバーンイン基板
JPH08179007A (ja) * 1994-12-22 1996-07-12 Advantest Corp Ｉｃテスタ用ハンドラのチェンジキットの構造
JPH11118875A (ja) * 1997-10-14 1999-04-30 Hitachi Ltd バーンイン基板及びそれを用いたバーンイン方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483260B (zh) * 2012-05-10 2015-05-01 Walton Advanced Eng Inc 固態硬碟之預燒裝置與方法

Also Published As

Publication number Publication date
KR20020005820A (ko) 2002-01-18

Similar Documents

Publication Publication Date Title
KR100524632B1 (ko) 테스트-번인 장치, 그 테스트-번인 장치를 이용한 인라인시스템 및 그 시스템을 이용한 테스트 방법
US7514946B2 (en) Semiconductor carrier tray, and burn-in board, burn-in test method, and semiconductor manufacturing method using the semiconductor carrier tray
US7473568B2 (en) Memory-module manufacturing method with memory-chip burn-in and full functional testing delayed until module burn-in
US6587980B2 (en) Intelligent binning for electrically repairable semiconductor chips
US7095242B2 (en) In-tray burn-in board, device and test assembly for testing integrated circuit devices in situ on processing trays
TWI430378B (zh) 用於固持待測裝置之設備
US5764650A (en) Intelligent binning for electrically repairable semiconductor chips
JP2000065894A (ja) 電子部品の試験方法および電子部品試験装置
CN107533102B (zh) 元件处理器
JPH11287841A (ja) Ｉｃ試験装置
JPWO2008012889A1 (ja) 電子部品移送方法および電子部品ハンドリング装置
US6774662B2 (en) In-line D.C. testing of multiple memory modules in a panel before panel separation
US20040112142A1 (en) Test kit for semiconductor package and method for testing semiconductor package using the same
KR100652417B1 (ko) 인-트레이(Ｉｎ-ｔｒａｙ) 상태의 반도체 패키지 검사장치및 검사방법
KR100408984B1 (ko) 번인과 ｐｃ 실장 테스트 겸용 테스트 기판
JP2001356145A (ja) 試験済み電子部品の分類制御方法
KR20020083742A (ko) 반도체 소자 검사장치
KR100361810B1 (ko) 모듈램 실장 테스트 핸들러 및 이를 이용한 모듈램 테스트 방법
KR100341599B1 (ko) 모듈디바이스용 테스팅장치 및 방법
KR100821095B1 (ko) 반도체 테스트장치 및 그 테스트방법
KR100290033B1 (ko) 번인보드의컨넥터에디바이스를로딩하는방법및그장치
KR19990088452A (ko) 집적회로시험장치
KR20080057097A (ko) 연속 로딩 포트를 갖는 ｍｂｔ 소터
JP2005292062A (ja) マルチチップモジュールの検査方法及び製造方法
WO2009104267A1 (ja) 電子部品の移載方法およびそれを実行するための制御プログラム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070528

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee