JPH02213775A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH02213775A JPH02213775A JP1034374A JP3437489A JPH02213775A JP H02213775 A JPH02213775 A JP H02213775A JP 1034374 A JP1034374 A JP 1034374A JP 3437489 A JP3437489 A JP 3437489A JP H02213775 A JPH02213775 A JP H02213775A
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- Japan
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- burn
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- 238000012360 testing method Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000001514 detection method Methods 0.000 claims description 17
- 230000005856 abnormality Effects 0.000 abstract description 13
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路（以下工０と呼ぶ）の試験を
行う半導体試験装置に関するものである。
行う半導体試験装置に関するものである。
第３図は従来の加速試験用半導体試験、装置の構成を示
すブロック 図で、図において、（４）はパターン発生
回路、（５）はドライバー回路、（６）はパターンエラ
ー検出回路、（７）はバーイン基板である。
すブロック 図で、図において、（４）はパターン発生
回路、（５）はドライバー回路、（６）はパターンエラ
ー検出回路、（７）はバーイン基板である。
次に動作について説明する。
加速試験に必要な信号はパターン発生回路（４）から基
準信号が発生され、この基準信号をデバイスの動作に必
要な電圧レベルと電流に増幅するドライバー回路（５）
を介して接続された被試験用工０が多数個実装されたバ
ーンイン基板（７）に印加される。
準信号が発生され、この基準信号をデバイスの動作に必
要な電圧レベルと電流に増幅するドライバー回路（５）
を介して接続された被試験用工０が多数個実装されたバ
ーンイン基板（７）に印加される。
この場合、バーンイン基板（７）上の被試験用ｘ０に正
常な波形が印加されているかどうかをパターン発生回路
（４）から出力された信号と、バーンイン基板（７）へ
印加される信号すなわちドライバー回路（５）の出力信
号を、パターンエラー検出回路（６）により比較するこ
とによって行っており、異常のあった場合はアラームを
出力するようになっている。
常な波形が印加されているかどうかをパターン発生回路
（４）から出力された信号と、バーンイン基板（７）へ
印加される信号すなわちドライバー回路（５）の出力信
号を、パターンエラー検出回路（６）により比較するこ
とによって行っており、異常のあった場合はアラームを
出力するようになっている。
従来の半導体試験装置は以上のように構成されて−たの
で、パターン発生回路の信号を期待値としているために
パターン発生回路に不具合が発生した場合、信号の異常
が検出できないという問題点があった。
で、パターン発生回路の信号を期待値としているために
パターン発生回路に不具合が発生した場合、信号の異常
が検出できないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、パターン発生回路が異常の場合であってもバ
ーンイン基板上の被試験ｘＯへ印加される信号の異常の
有無を正確に判定する半導体試験装置を得ることを目的
とする。
たもので、パターン発生回路が異常の場合であってもバ
ーンイン基板上の被試験ｘＯへ印加される信号の異常の
有無を正確に判定する半導体試験装置を得ることを目的
とする。
この発明に係る半導体試験装置はある入力に対して、特
定の出力を行う入力信号検出装置をバーンイン基板上に
具備し、その出力信号によシ入力波形の異常を検出する
ようにしたものである０〔作用〕 この発明における半導体試験装置はバーンイン基板上に
入力信号検出装置を具備することによシ、その入力信号
検出装置の出力信号によって入力波形の異常の有無を正
確にかつ、容易に判定することができる。
定の出力を行う入力信号検出装置をバーンイン基板上に
具備し、その出力信号によシ入力波形の異常を検出する
ようにしたものである０〔作用〕 この発明における半導体試験装置はバーンイン基板上に
入力信号検出装置を具備することによシ、その入力信号
検出装置の出力信号によって入力波形の異常の有無を正
確にかつ、容易に判定することができる。
以下、この発明の一実施例を図について説明する０
第１図はこの発明の一実施例である加速試験用半導体試
験装置の構成を示すブロック図、第２図は第１図のバー
ンイン基板（７）の一実施例を示す説明図である。図に
おいて、（１）は入力信号検出装置、（２）は期待値比
較回路、（３）は外部表示装置、（４）はパターン発生
回路、（５）はドライバー回Ｍ、（６）ハパターンエラ
ー検出回路、（７）はバーンイン基板、（８）は被試験
用ｘＯを実装するためのソケットである。
験装置の構成を示すブロック図、第２図は第１図のバー
ンイン基板（７）の一実施例を示す説明図である。図に
おいて、（１）は入力信号検出装置、（２）は期待値比
較回路、（３）は外部表示装置、（４）はパターン発生
回路、（５）はドライバー回Ｍ、（６）ハパターンエラ
ー検出回路、（７）はバーンイン基板、（８）は被試験
用ｘＯを実装するためのソケットである。
次に動作について説明する。
パターン発生回路（４）で発生された信号はドライバー
回路（５）を介してバーンイン基板（７）上の被試験用
ｘＯソケット（８）に実装されたｘＯに印加される。
回路（５）を介してバーンイン基板（７）上の被試験用
ｘＯソケット（８）に実装されたｘＯに印加される。
この場合、この信号はバーンイン基板（７）上の入力１
目号検出装置（１）にも印加される。
目号検出装置（１）にも印加される。
この入力信号検出装置（１）にある入力信号が印加され
た場合に、その信号に対応する特定の信号が出力端子よ
シ出力される。その出力信号はバーンイン基板（７）か
ら取シ出され期待値比較回路（２）に入力されて、あら
かじめ決められた期待値と比較され、異常の有無を判定
される。もし、異常があればアラームを出力する。また
、その出力信号を外部表示装置（３）に入力し、信号に
対応する特定の表示を行うようにして置けば、波形の異
常を速かにかつ容易に検出することが可能である。
た場合に、その信号に対応する特定の信号が出力端子よ
シ出力される。その出力信号はバーンイン基板（７）か
ら取シ出され期待値比較回路（２）に入力されて、あら
かじめ決められた期待値と比較され、異常の有無を判定
される。もし、異常があればアラームを出力する。また
、その出力信号を外部表示装置（３）に入力し、信号に
対応する特定の表示を行うようにして置けば、波形の異
常を速かにかつ容易に検出することが可能である。
この入力信号検出装置（１）にはデータの保持が可能な
リードオンリーメモリー０の使用が考えられ、被試験Ｉ
ａへの入力信号をリードオンリーメモリのアドレス入力
信号に対応させ、その信号によりあらかじめリードオン
リーメモリーに書き込まれた特定のデータを出力として
取り出すことができ、その情号により入力波形の異常の
有無の検出が可能となる。
リードオンリーメモリー０の使用が考えられ、被試験Ｉ
ａへの入力信号をリードオンリーメモリのアドレス入力
信号に対応させ、その信号によりあらかじめリードオン
リーメモリーに書き込まれた特定のデータを出力として
取り出すことができ、その情号により入力波形の異常の
有無の検出が可能となる。
なお、上記実施例では入力悟号検出装ｆｌ （１）とし
てリードオンリーメモリｘＯを使用した場合を示したが
、入力信号によシある特定の信号が出力される装置であ
れば何であってもよ−０ また、上記実施例では入力信号検出装置（１）をバーン
イン基板（７）上へ実装する場゛合について示したが、
従来のパターン検出回路のかわりとして使用してもよい
０ また、上記実施例では加速試験装置の場合につ）て説明
したが、工０の機能を検査する装置に使用される半導体
試験装置であってもよく、上記実施例と同様の効果を奏
する。
てリードオンリーメモリｘＯを使用した場合を示したが
、入力信号によシある特定の信号が出力される装置であ
れば何であってもよ−０ また、上記実施例では入力信号検出装置（１）をバーン
イン基板（７）上へ実装する場゛合について示したが、
従来のパターン検出回路のかわりとして使用してもよい
０ また、上記実施例では加速試験装置の場合につ）て説明
したが、工０の機能を検査する装置に使用される半導体
試験装置であってもよく、上記実施例と同様の効果を奏
する。
以上のようにこの発明によれば、ある入力に対して特定
の出力を行う入力信号検出装置をバーンイン基板上に実
装することにより、加速試験装置の入力波形の異常の有
無を正確かつ容易に検出することが可能となる。
の出力を行う入力信号検出装置をバーンイン基板上に実
装することにより、加速試験装置の入力波形の異常の有
無を正確かつ容易に検出することが可能となる。
第１図はこの発明の一実施例である加速試験用半導体試
験装置の構成を示すブロック図、第２図は第１図バーイ
ン基板の一実施例を示す説明図、第３図は従来の加速試
験用半導体試験装置の構成を示スブロック図である。 図にお−で、（１）は入力信号検出装置、（２）は期待
値比較回路、Ｃ３）は外部表示装置、（４）はパターン
発生回路、（５）はドライバー回路、（６）はパターン
エラー検出回路、（７）はバーンイン基板、（８）は被
試験用工０の実装ソケットを示す０ なお、図中、同一符号は同一、または相当部分を示す。
験装置の構成を示すブロック図、第２図は第１図バーイ
ン基板の一実施例を示す説明図、第３図は従来の加速試
験用半導体試験装置の構成を示スブロック図である。 図にお−で、（１）は入力信号検出装置、（２）は期待
値比較回路、Ｃ３）は外部表示装置、（４）はパターン
発生回路、（５）はドライバー回路、（６）はパターン
エラー検出回路、（７）はバーンイン基板、（８）は被
試験用工０の実装ソケットを示す０ なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 半導体集積回路の加速試験において、入力された波形が
正常であるかどうかを検出する入力信号検出装置を具備
したことを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034374A JPH02213775A (ja) | 1989-02-14 | 1989-02-14 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034374A JPH02213775A (ja) | 1989-02-14 | 1989-02-14 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02213775A true JPH02213775A (ja) | 1990-08-24 |
Family
ID=12412396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034374A Pending JPH02213775A (ja) | 1989-02-14 | 1989-02-14 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02213775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408984B1 (ko) * | 2000-07-10 | 2003-12-06 | 이국상 | 번인과 ｐｃ 실장 테스트 겸용 테스트 기판 |
-
1989
- 1989-02-14 JP JP1034374A patent/JPH02213775A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408984B1 (ko) * | 2000-07-10 | 2003-12-06 | 이국상 | 번인과 ｐｃ 실장 테스트 겸용 테스트 기판 |
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