JPS60213874A - 擬似誤り信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （・）発−の技術分野 本発明は電子回路のレジスタ等のデータ誤り検出回路の
動作及び誤り検出後の処理等を試験するために、擬似誤
り信号を被試験回路に設定するための制御回路に関する
。

電子機器を構成する回路には、パリティ・チェック回路
、誤り検出訂正回路等のデータの誤りを検出する回路が
多数設けられる。

該機器の信頼性を維持するためには、少なくとも上記の
ような誤り検出回路が正常に動作し得る状態になければ
ならない。そのような状態の確認手段として、誤り検出
回路に擬似誤り信号を入力して、誤りが検出されるか試
験する方式が通常用いられる。

（Ｃ）従来技術と問題点　。

前記のような誤り検出回路は、データを保持するレジス
タ等に付属する形で設けられることが多く、その場合に
は、誤り検出回路の試験のためには該当するレジスタ等
に試験用のデータを設定し、検出出力が正しいか否かを
監視すればよい。

電子回路を構成する集積回路の集積度の増大と共に、集
積回路内部の回路数に比較した外部接続用端子数の不足
傾向は進み、上記のような試験用の任意のデータを集積
回路内の特定レジスタに設定する為に、該レジスタの入
力端子を直接外部へ引き出すことは困難になった。

この対策として、通常スキャンイン方式と言われる方式
がよく知られている。これは、例えば第１図のように、
集積回路内のレジスタＡ、Ｂを本来の経路１０等とは別
の経路１１ａ、ｌｌｂ等で外部端子１２に接続し通常の
データのセットとは別に値をセットするものである。

試験用データは少数の外部端子を使って、多数のレジス
タに任意の内容を設定することができるように、集積回
路内に信号の分配等のための制御回路１３が設けられる
。しかし、一般にそのような試験専用の回路に十分な回
路素子を割り当てることが出来ない等の理由から、スキ
ャンインによるデータの設定は本来のデータの設定とは
全く非同期に実行される。

このために、例えば第２図に示すように、被試験レジス
タ等へ試験データを設定するタイミングによって目的の
試験結果を得られない場合が生じ得る。即ち、本来の動
作において、レジスタＡは時刻２０でデータを設定され
て、時刻２１までのチェック・タイミングにそのデータ
の誤り検出が行われるように構成されている場合に、も
し時刻２１より後の例えば時刻２２で試験用の擬似誤り
を含むデータをレジスタＡに設定すると、レジスタＡの
チェック回路は検出動作をしないので、試験をすること
ができない。

更にその後、データ本来の経路でレジスタＡからレジス
タＢへ正しい設定時刻２３で設定されると、レジスタＢ
のチェック回路で誤りを検出する可能性がある。

（ｄ＞発明の目的 本発明の目的は、上記のような場合の試験用擬似誤りデ
ータのレジスタ等への設定を、被試験回路の本来の動作
中に指定することができ、且つ適切なタイミングで設定
することが、従来の方式より容易且つ確実に実行できる
回路を提供するにある。

（１１）発明の構成 この目的は、被試験電子回路に強制的に不良信号を設定
するための擬似誤り信号発生方式において、該電子回路
の動作タイミングと独立の別個のタイミングで設定され
るラッチ回路、及び該ランチ回路に設定された信号の出
力によって上記被試験電子回路に設定されるデータを変
更する手段を有する、本発明による擬似誤り信号発生回
路によりて達成することができる。

即ち、被試験回路の本来の動作タイミングとは独立なタ
イミングで特定のラッチを設定しておき、そのラッチの
出力によって、被試験回路の本来の動作タイミングで該
回路に設定されるべきデータを、該設定タイミングに変
更することにより、被試験回路の本来の動作に同期して
擬似誤り信号を含むデータの設定が行われるので、目的
のチェック回路試験が正しく行われ、且つその試験のた
めに付加を要する回路は少量である。

（ｆ）発明の実施例 第３図は本発明の実施例を示す回路のブロック図である
。３０は被試験回路のレジスタ、３２はレジスタ３０の
データの誤り検出をするチェック回路である。本来の動
作におけるレジスタ３０の設定データは経路３３によっ
て、図示されない前段回路から到着する。そのデータは
レジスタのセット・クロック信号３５によってレジスタ
３０に設定され、その出力は図示されない次段回路へ行
くとともに、チェック回路３２に入力して誤り検出が行
われる。データの誤り検出方式は例えばパリティ・チェ
ック方式でよい。

試験は例えばレジスタ３０及びチェック回路３２の正常
性を、レジスタ３０に試験データを設定したときのチェ
ック回路出力の正当性によって判断するものとする。

そのために、本発明においては、入力データ信号の一部
である信号線３４の信号をゲート回路３６をとおしてレ
ジスタ３０に入力するように接続する。

ゲート回路３６は例えば排他的論理和（ＢＯＲ）ゲート
とし、もう一方の入力信号線３７の信号が論理「１」の
とき、信号線３４の信号の反転信号を出力線３１に出力
する。

信号線３７は本発明の要点をなすラッチ３８の出力であ
る。ランチ３８は信号線３９の信号によってセントされ
たとき、信号線３７に論理「１」を出力し、別の端子に
入力するセット・クロック３５でリセントされる。この
信号線３９は例えば前記のスキャンイン方式によって入
力されるようにする。

以上の構成により、以下第３図及び第４図を参照して説
明するようにして、レジスタ３０及びチェック回路３２
の試験を行うことができる。

レジスタ３０の本来の動作として、第４図の時刻４１以
前に到着した経路３３のデータは、セント・クロック３
５によって時刻４２にレジスタ３０に設定され、その内
容は時刻４３までのチェック・タイミングでチェック回
路３２により誤り検出される。

本発明においてレジスタ３０の試験をする場合、時刻４
１より前の適当な時刻４０において信号線３９にラッチ
３８をセットする信号４５を上げ、ラッチ３８の出力を
論理「１」にセットする。前記のように、ラッチ出力３
７はゲート回路３６においてレジスタ３０の入力を擬似
誤りを発生するように変更する。従って、時刻４２でレ
ジスタ３０には誤りデータが設定され、チェック回路３
２が正常であれば誤り表示信号（図示せず）を出力する
。

ラッチ３８はセット・クロック３５により、時刻４２で
レジスタ３０の設定と同時にリセットされるので、次の
セット・クロック以後は、レジスタ３０の入力３３は変
更されることなく設定される。

又、仮にラッチ３８のセットが第４図のタイミング４３
の後に行われた場合には、次のセット・クロックによっ
て、上記と同様に動作するので、レジスタ３０及びチェ
ック回路３２の試験は確実に行われ、又他のレジスタに
誤りデータが送られることもない。

以上の実施例ではレジスタ３０の入力の１ビツトのみ変
更するようにしたが、複数のビットを変更するようにし
、又は１または複数の変更ビット位置を可変にする回路
を追加することは、いずれも以上の説明から当業者が容
易になし得るところであり、本発明の範囲に属する。

（幻発明の効果 以上の説明から明らかなように、本発明によれば少量の
回路の付加によって、電子回路の試験を適切なタイミン
グで実行することが容易になるので、電子回路の信頼性
を改善することによる著しい工業的効果がある。

【図面の簡単な説明】

第１図は従来方式の説明図、 第２図は従来方式におけるタイミング図、第３図は本発
明の一実施例を示すブロック図、第４図は実施例のタイ
ミング図である。 図において、 １０はレジスタ間のデータ経路、 １１ａ、ｆｌｂはスキャンインの経路、１２はスキャン
インの端子、 １３はスキャンインの制御回路 ２０〜２３は時刻、 ３０はレジスタ、 ３２はチェック回路、 ３６はゲート回路、 ３８はラッチ、 ４０〜４３は時刻を示す。 ｉＦ　１　図 ３ ／ｖ−２困

Claims (1)

【特許請求の範囲】
1. 被試験電子回路に強制的に不良信号を設定するための擬
   似誤り信号発生方式において、該電子回路の動作タイミ
   ングと独立の別個のタイミングで設定されるランチ回路
   、及び該ラッチ回路に設定された信号の出力によって上
   記被試験電子回路に設定されるデータを変更する手段を
   有することを特徴とする擬似誤り（−号発生回路。