JPH08320806A - ディジタルｉｃの障害自動検出システム - Google Patents
ディジタルｉｃの障害自動検出システムInfo
- Publication number
- JPH08320806A JPH08320806A JP7126486A JP12648695A JPH08320806A JP H08320806 A JPH08320806 A JP H08320806A JP 7126486 A JP7126486 A JP 7126486A JP 12648695 A JP12648695 A JP 12648695A JP H08320806 A JPH08320806 A JP H08320806A
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- JP
- Japan
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- logic circuit
- test
- output
- cpu
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 論理回路によって構成される装置において、
装置の障害箇所の限定をする為の検査を、容易にかつ自
動的に行うことを目的とする。 【構成】 装置を構成する論理回路を小さなブロックに
分けた各論理回路部毎の入出力をＣＰＵとバスインター
フェースにて接続する。テスト時のテスト入力信号と、
それに対応するテスト出力期待値は、各々ＲＯＭに記憶
させておく。外部制御装置（パソコン）からのテストモ
ードの設定によって、ＣＰＵは各ＲＯＭのデータを読み
込み、各論理回路部へテスト入力信号を入力する。ＣＰ
Ｕは各論理回路部からの出力信号を読み込み、ＲＯＭか
ら受け取ったテスト出力期待値と比較し、結果を外部制
御装置へ通知する。各論理回路部のテスト結果を見るこ
とができ、障害箇所を容易に自動的に発見することがで
きる。
装置の障害箇所の限定をする為の検査を、容易にかつ自
動的に行うことを目的とする。 【構成】 装置を構成する論理回路を小さなブロックに
分けた各論理回路部毎の入出力をＣＰＵとバスインター
フェースにて接続する。テスト時のテスト入力信号と、
それに対応するテスト出力期待値は、各々ＲＯＭに記憶
させておく。外部制御装置（パソコン）からのテストモ
ードの設定によって、ＣＰＵは各ＲＯＭのデータを読み
込み、各論理回路部へテスト入力信号を入力する。ＣＰ
Ｕは各論理回路部からの出力信号を読み込み、ＲＯＭか
ら受け取ったテスト出力期待値と比較し、結果を外部制
御装置へ通知する。各論理回路部のテスト結果を見るこ
とができ、障害箇所を容易に自動的に発見することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルＩＣの障害
自動検出システムに関し、特に、大規模な論理回路につ
いての障害自動検出システム（装置）に関する。
自動検出システムに関し、特に、大規模な論理回路につ
いての障害自動検出システム（装置）に関する。
【０００２】
【従来の技術】決められたテストパターンを論理回路部
へ入力し、その出力結果とあらかじめ記憶させた出力期
待値を比較するシステムの例としては、特開昭６２−１
８８９８０号公報、及び特開平０５−３１２９１７号公
報がある。
へ入力し、その出力結果とあらかじめ記憶させた出力期
待値を比較するシステムの例としては、特開昭６２−１
８８９８０号公報、及び特開平０５−３１２９１７号公
報がある。
【０００３】これらはいずれも、機能試験を効率よく行
えるようにした論理集積回路に関するものである。
えるようにした論理集積回路に関するものである。
【０００４】次に具体例を図２において説明する。この
例においては、テスト信号の入出力を行う為の専用端子
を設けるかわりに、テストパターンをあらかじめ記憶さ
せたＲＯＭ１０１Ｃを有している。また、テスト対象で
ある論理回路を各機能別にブロック１０１Ａ〜１０１Ｚ
に分け、各ブロック毎にテストパターンを記憶させたＲ
ＯＭ１０１Ｃとテスト出力期待値を記憶させたＲＯＭ１
０１Ｄを有している為、複数の機能ブロックのテストを
入出力信号を切換えることなく、同時に行うことが可能
となり、従来ではテストパターンが多くテスト時間が長
くなるという欠点も、このブロック分けによって解消さ
れている。
例においては、テスト信号の入出力を行う為の専用端子
を設けるかわりに、テストパターンをあらかじめ記憶さ
せたＲＯＭ１０１Ｃを有している。また、テスト対象で
ある論理回路を各機能別にブロック１０１Ａ〜１０１Ｚ
に分け、各ブロック毎にテストパターンを記憶させたＲ
ＯＭ１０１Ｃとテスト出力期待値を記憶させたＲＯＭ１
０１Ｄを有している為、複数の機能ブロックのテストを
入出力信号を切換えることなく、同時に行うことが可能
となり、従来ではテストパターンが多くテスト時間が長
くなるという欠点も、このブロック分けによって解消さ
れている。
【０００５】外部入力端子からのデータ（通常の入力デ
ータ）と、ＲＯＭ１０１Ｃに記憶されたテストパターン
とを、外部からの切換信号によって選択し、機能回路１
０１Ａに入力する。テスト時に、機能回路より出力され
たデータは、ＲＯＭ１０１Ｄに記憶された出力期待値と
比較され、いずれかの機能回路のデータが出力期待値と
一致しなければエラー信号を出力する。
ータ）と、ＲＯＭ１０１Ｃに記憶されたテストパターン
とを、外部からの切換信号によって選択し、機能回路１
０１Ａに入力する。テスト時に、機能回路より出力され
たデータは、ＲＯＭ１０１Ｄに記憶された出力期待値と
比較され、いずれかの機能回路のデータが出力期待値と
一致しなければエラー信号を出力する。
【０００６】
【発明が解決しようとする課題】このように、従来の論
理回路のテスト方法は、半導体集積回路に関するもの
で、各機能ブロック毎に、テスト入力信号を記憶させた
ＲＯＭと、テスト出力期待値を記憶させたＲＯＭを持つ
ことで、複数の機能ブロックのテストを同時に行い、各
機能ブロックのエラーをまとめて半導体集積回路のエラ
ーとして出力している。これは、パッケージのピン数を
考慮したことによる。
理回路のテスト方法は、半導体集積回路に関するもの
で、各機能ブロック毎に、テスト入力信号を記憶させた
ＲＯＭと、テスト出力期待値を記憶させたＲＯＭを持つ
ことで、複数の機能ブロックのテストを同時に行い、各
機能ブロックのエラーをまとめて半導体集積回路のエラ
ーとして出力している。これは、パッケージのピン数を
考慮したことによる。
【０００７】従って、論理回路部のテストを、何十個も
のディジタルＩＣで構成された装置について考えた場合
には、この方法を利用すると、各論理回路部毎にＲＯＭ
（テスト入力信号用、テスト出力期待値用）、コンパレ
ータ回路、ＲＯＭへのアドレス発生回路等を持つことに
なり、基板への実装スペースの問題が出てくる。
のディジタルＩＣで構成された装置について考えた場合
には、この方法を利用すると、各論理回路部毎にＲＯＭ
（テスト入力信号用、テスト出力期待値用）、コンパレ
ータ回路、ＲＯＭへのアドレス発生回路等を持つことに
なり、基板への実装スペースの問題が出てくる。
【０００８】また、エラー信号を検出した時に、どの論
理回路部でエラーが発生しているのかの判断ができず、
装置のテストにおいては障害の箇所を限定することがで
きない、という欠点があった。
理回路部でエラーが発生しているのかの判断ができず、
装置のテストにおいては障害の箇所を限定することがで
きない、という欠点があった。
【０００９】本発明の目的は、装置内の論理回路部にお
いて、ＩＣ（論理回路）の障害箇所を容易に限定するこ
とができ、かつ基板の省スペース化、及び外部制御装置
（パソコン）による自動化が計れるシステムを提供する
ことにある。
いて、ＩＣ（論理回路）の障害箇所を容易に限定するこ
とができ、かつ基板の省スペース化、及び外部制御装置
（パソコン）による自動化が計れるシステムを提供する
ことにある。
【００１０】
【課題を解決するための手段】前記の問題を解決するた
め、本発明のシステムは、ディジタルＩＣの障害自動検
出システムにおいて、ＩＣ論理回路を小さなブロックに
分けた論理回路部にバスインターフェースによって接続
される入出力部，各論理回路部のテスト入力信号及びテ
スト出力期待値を記憶しているＲＯＭ，テスト入、出力
データを比較して各論理回路部のテスト結果を出力する
比較部を備えるＣＰＵと、該ＣＰＵに外部接続して各論
理回路部のテストモードの設定及びテスト結果の表示を
行う為の外部制御装置とから成り、各論理回路部からの
全テスト結果から、ＩＣの障害箇所の限定を行うことを
特徴とする。
め、本発明のシステムは、ディジタルＩＣの障害自動検
出システムにおいて、ＩＣ論理回路を小さなブロックに
分けた論理回路部にバスインターフェースによって接続
される入出力部，各論理回路部のテスト入力信号及びテ
スト出力期待値を記憶しているＲＯＭ，テスト入、出力
データを比較して各論理回路部のテスト結果を出力する
比較部を備えるＣＰＵと、該ＣＰＵに外部接続して各論
理回路部のテストモードの設定及びテスト結果の表示を
行う為の外部制御装置とから成り、各論理回路部からの
全テスト結果から、ＩＣの障害箇所の限定を行うことを
特徴とする。
【００１１】
【作用】装置を構成する論理回路を小さな論理回路部の
ブロックに分けた各論理回路部毎の入出力をＣＰＵとバ
スインターフェースにて接続する。外部制御装置（パソ
コン）からのテストモードの設定に基づいて、ＣＰＵは
ＲＯＭに記憶させたテストデータを読み込み、テスト入
力信号を各論理回路部へ入力してテストするとともに、
それに対応するテスト出力期待値をＲＯＭから読み出
し、比較部に入力する。ＣＰＵは、比較部で各論理回路
部からのテスト出力信号とテスト出力期待値とを比較
し、比較結果を外部制御装置へ通知する。外部制御装置
では各論理回路部でのテストの比較結果を表示するの
で、表示によって障害箇所を自動的に容易に発見するこ
とができる。
ブロックに分けた各論理回路部毎の入出力をＣＰＵとバ
スインターフェースにて接続する。外部制御装置（パソ
コン）からのテストモードの設定に基づいて、ＣＰＵは
ＲＯＭに記憶させたテストデータを読み込み、テスト入
力信号を各論理回路部へ入力してテストするとともに、
それに対応するテスト出力期待値をＲＯＭから読み出
し、比較部に入力する。ＣＰＵは、比較部で各論理回路
部からのテスト出力信号とテスト出力期待値とを比較
し、比較結果を外部制御装置へ通知する。外部制御装置
では各論理回路部でのテストの比較結果を表示するの
で、表示によって障害箇所を自動的に容易に発見するこ
とができる。
【００１２】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【００１３】図１は本発明の一実施例のシステムの構成
図である。図１に示されるように、このシステムは、装
置を成す論理回路を小さなブロックにわけた論理回路部
５Ａ〜Ｚをテストするためのテスト入力信号を記憶して
いる第１のＲＯＭ３と、テスト出力期待値を記憶してい
る第２のＲＯＭ４と、各ＲＯＭのデータの入出力制御と
論理回路部５の出力データの取り込みとデータの比較を
行うＣＰＵ２と、ＣＰＵ２にテストモードの設定をし
て、テスト結果の表示を行うための外部制御装置（パソ
コン）１によって構成されている。外部制御装置（パソ
コン）１以外は、装置内にもともと組み込まれているも
のとする。
図である。図１に示されるように、このシステムは、装
置を成す論理回路を小さなブロックにわけた論理回路部
５Ａ〜Ｚをテストするためのテスト入力信号を記憶して
いる第１のＲＯＭ３と、テスト出力期待値を記憶してい
る第２のＲＯＭ４と、各ＲＯＭのデータの入出力制御と
論理回路部５の出力データの取り込みとデータの比較を
行うＣＰＵ２と、ＣＰＵ２にテストモードの設定をし
て、テスト結果の表示を行うための外部制御装置（パソ
コン）１によって構成されている。外部制御装置（パソ
コン）１以外は、装置内にもともと組み込まれているも
のとする。
【００１４】装置内における論理回路部５のテストを行
う場合には、まず、外部制御装置（パソコン）１から、
テストモードを設定する。
う場合には、まず、外部制御装置（パソコン）１から、
テストモードを設定する。
【００１５】テストモードの設定は、例えば“ＴＥＳＴ
ＳＥＴ”と入力し、リターンキーを押す、などとす
る。テストモード設定の命令をＣＰＵ２のデータ送受信
部２Ａにて受け取ると、データ送受信部２ＡはＲＯＭデ
ータ入出力制御部２ＢへＲＯＭデータのＲｅａｄ命令を
出す。
ＳＥＴ”と入力し、リターンキーを押す、などとす
る。テストモード設定の命令をＣＰＵ２のデータ送受信
部２Ａにて受け取ると、データ送受信部２ＡはＲＯＭデ
ータ入出力制御部２ＢへＲＯＭデータのＲｅａｄ命令を
出す。
【００１６】Ｒｅａｄ命令を受けたＲＯＭデータ入出力
制御部２Ｂは、第１のＲＯＭ３へアドレスを指定し、テ
スト入力信号を１パターン読み込み、その信号を該当す
る論理回路部（５Ａ〜５Ｚのいずれか）ヘ、バスインタ
ーフェースにて入力する。次にＲＯＭデータ入出力制御
部２Ｂは、第２のＲＯＭ４へアドレスを指定し（前に読
み出した第１のＲＯＭ３のデータに対応したもの）、テ
スト出力期待値を１パターン読み込み、データ比較部２
Ｃへアドレスとテスト出力期待値を渡す。
制御部２Ｂは、第１のＲＯＭ３へアドレスを指定し、テ
スト入力信号を１パターン読み込み、その信号を該当す
る論理回路部（５Ａ〜５Ｚのいずれか）ヘ、バスインタ
ーフェースにて入力する。次にＲＯＭデータ入出力制御
部２Ｂは、第２のＲＯＭ４へアドレスを指定し（前に読
み出した第１のＲＯＭ３のデータに対応したもの）、テ
スト出力期待値を１パターン読み込み、データ比較部２
Ｃへアドレスとテスト出力期待値を渡す。
【００１７】テスト入力信号を入力された論理回路部
（５Ａ〜５Ｚのいずれか）は、その出力信号（テスト出
力信号）を再びバスインターフェースにてＣＰＵ２のデ
ータ比較部２Ｃへ出力する。
（５Ａ〜５Ｚのいずれか）は、その出力信号（テスト出
力信号）を再びバスインターフェースにてＣＰＵ２のデ
ータ比較部２Ｃへ出力する。
【００１８】データ比較部２Ｃは、論理回路部５からの
テスト出力信号と、テスト出力期待値との照合を行い、
その信号が一致しなければＥＲＲ信号、一致すればＯＫ
信号をデータ送受信部２Ａを通して、外部制御装置（パ
ソコン）１へ出力する。この際に、アドレス情報（第１
のＲＯＭ３または第２のＲＯＭ４のアドレスで、テスト
入力信号の種類と、テストしている論理回路部番号が判
別できる）も同時に出力する。
テスト出力信号と、テスト出力期待値との照合を行い、
その信号が一致しなければＥＲＲ信号、一致すればＯＫ
信号をデータ送受信部２Ａを通して、外部制御装置（パ
ソコン）１へ出力する。この際に、アドレス情報（第１
のＲＯＭ３または第２のＲＯＭ４のアドレスで、テスト
入力信号の種類と、テストしている論理回路部番号が判
別できる）も同時に出力する。
【００１９】ＲＯＭデータ入出力制御部２ＢがＲｅａｄ
命令を受けてからここまでの一連の動作は、一度Ｒｅａ
ｄ命令を受けると、全てのテストパターンについて連続
して行われ、この処理は外部制御装置（パソコン）１か
らテストモード終了の設定を行うか、全ての論理回路部
５のテストが終了するまで繰り返される。
命令を受けてからここまでの一連の動作は、一度Ｒｅａ
ｄ命令を受けると、全てのテストパターンについて連続
して行われ、この処理は外部制御装置（パソコン）１か
らテストモード終了の設定を行うか、全ての論理回路部
５のテストが終了するまで繰り返される。
【００２０】テストモード終了の設定は、例えば“ＴＥ
ＳＴ ＯＦＦ”と入力し、リターンキーを押す、などと
する。
ＳＴ ＯＦＦ”と入力し、リターンキーを押す、などと
する。
【００２１】テストモード終了の設定をＣＰＵ２のデー
タ送受信部２Ａにて受け取ると、データ送受信部２Ａ
は、ＲＯＭデータ入出力制御部２ＢへＲＯＭデータのＲ
ｅａｄＳｔｏｐ命令を出す。ＲＯＭデータ入出力制御部
２Ｂはこの時点でＲＯＭデータの読み込みを強制終了す
る。
タ送受信部２Ａにて受け取ると、データ送受信部２Ａ
は、ＲＯＭデータ入出力制御部２ＢへＲＯＭデータのＲ
ｅａｄＳｔｏｐ命令を出す。ＲＯＭデータ入出力制御部
２Ｂはこの時点でＲＯＭデータの読み込みを強制終了す
る。
【００２２】装置内の論理回路のブロック分けの基準と
しては、例えば、データの入出力はバスで行うのでデー
タのビット数を考慮すると、故障箇所を限定するために
できるだけ小さな機能別のブロックに分けることなどが
考えられる。ただし、ブロック分けといっても、比較す
るデータは、ブロックの入出力部分だけなので、途中の
ロジックがブロックをまたがっていても構わない。
しては、例えば、データの入出力はバスで行うのでデー
タのビット数を考慮すると、故障箇所を限定するために
できるだけ小さな機能別のブロックに分けることなどが
考えられる。ただし、ブロック分けといっても、比較す
るデータは、ブロックの入出力部分だけなので、途中の
ロジックがブロックをまたがっていても構わない。
【００２３】
【発明の効果】以上説明したように本発明は、装置内の
論理回路部のテスト時において、ＲＯＭデータの入出力
制御と、テストデータの比較をＣＰＵで行うことによ
り、各論理回路部毎に、ＲＯＭアドレス発生回路、及び
コンパレータ回路等を持たずに済み、基板の実装スペー
スを有効に使うことができる。
論理回路部のテスト時において、ＲＯＭデータの入出力
制御と、テストデータの比較をＣＰＵで行うことによ
り、各論理回路部毎に、ＲＯＭアドレス発生回路、及び
コンパレータ回路等を持たずに済み、基板の実装スペー
スを有効に使うことができる。
【００２４】また、外部制御装置を接続することで、各
論理回路部、各テストパターンの場合のテスト結果を、
自動的に容易に確認できる、という効果を有する。
論理回路部、各テストパターンの場合のテスト結果を、
自動的に容易に確認できる、という効果を有する。
【図１】本発明の一実施例の構成図
【図２】従来の半導体集積回路の構成図
１ 外部制御装置（パソコン） ２ ＣＰＵ ２Ａ データ送受信部 ２Ｂ ＲＯＭデータ入出力制御部 ２Ｃ データ比較部 ２Ｄ Ｉ／Ｏポート ３ 第１のＲＯＭ ４ 第２のＲＯＭ ５ 論理回路部 １０１〜１０Ｎ 論理回路 １０１Ａ 機能回路 １０１Ｂ ＲＯＭアドレス発生回路 １０１Ｃ ＲＯＭ １０１Ｄ ＲＯＭ １０１Ｅ コンパレータ
Claims (2)
- 【請求項１】 ＩＣ論理回路を小さなブロックに分けた
論理回路部にバスインターフェースによって接続される
入出力部，各論理回路部のテスト入力信号及びテスト出
力期待値を記憶しているＲＯＭ，テスト入、出力データ
を比較して各論理回路部のテスト結果を出力する比較部
を備えるＣＰＵと、該ＣＰＵに外部接続して各論理回路
部のテストモードの設定及びテスト結果の表示を行う為
の外部制御装置とから成り、各論理回路部からの全テス
ト結果から、ＩＣの障害箇所の限定を行うことを特徴と
するディジタルＩＣの障害自動検出システム。 - 【請求項２】 ＩＣ論理回路のブロック分けを機能別に
行ったものを対象とすることを特徴とする請求項１記載
のディジタルＩＣの障害自動検出システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126486A JPH08320806A (ja) | 1995-05-25 | 1995-05-25 | ディジタルｉｃの障害自動検出システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126486A JPH08320806A (ja) | 1995-05-25 | 1995-05-25 | ディジタルｉｃの障害自動検出システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08320806A true JPH08320806A (ja) | 1996-12-03 |
Family
ID=14936404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7126486A Pending JPH08320806A (ja) | 1995-05-25 | 1995-05-25 | ディジタルｉｃの障害自動検出システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08320806A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277624A (ja) * | 2005-03-30 | 2006-10-12 | Ns Engineering Corp | データ照合装置及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679346A (en) * | 1979-12-03 | 1981-06-29 | Fujitsu Ltd | Diagnostic circuit |
| JPS61112248A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | テスト容易な論理大規模集積回路 |
-
1995
- 1995-05-25 JP JP7126486A patent/JPH08320806A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679346A (en) * | 1979-12-03 | 1981-06-29 | Fujitsu Ltd | Diagnostic circuit |
| JPS61112248A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | テスト容易な論理大規模集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277624A (ja) * | 2005-03-30 | 2006-10-12 | Ns Engineering Corp | データ照合装置及び方法 |
| JP4550641B2 (ja) * | 2005-03-30 | 2010-09-22 | 大陽日酸エンジニアリング株式会社 | データ照合装置及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |