JPS61128180A - 自己試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的にシステム内の集積回路の組込み故障
試験、更に特定して云えば、チップ・レベル及びボード
・レベルの両方で超大規模集積回路に対する一体の自己
試験の特徴に関する。

従来の技術及び問題点 技術の請求が強まるにつれて、所定のｌ積回路が果す機
能の密度並びに多重性の両方が高まった。

更に、こういう集積回路でデータを処理する速度も向上
した。こういう装置は一般的に超大規模集積回路（ＶＬ
ＳＩ）と呼ばれている。ＶＬＳ　ｌ装置を信頼性を持っ
て大川する為、半導体チップ・レベルで装置を製造する
為、並びにチップをパッケージする為の両方の為に、新
しい方式が開発された。ＶＬＳＩＩｉ？ｆは依然として
周辺回路とインターフェイス接続しなければならないし
、従って成る出力ボート、υＩ’ｌｌＪボート等を持っ
ていなければならないから、この様に密度及び速度が上
昇することによって起こる成る種の固有の欠点がある。

所定のＶＬＳＩチップが果す機能の数が非常に多い為、
装置が果す機能の数に比べて、インターフェイス接続部
又はＩＣビンの数が比較的少ない。

その結果、インターフェイス接続部の使い方を最適にし
なければならないし、−投的にインターフェイス接続部
は試験モードではなく、装置の機能モードに専用になっ
ているから、故障診断及び故障の解析の為に内部の機能
とは、アクセスすることが比較的出来なくなる。

一旦ＶＬＳ１回路を用いてシステムを￥Ｊ逍したら、Ｖ
ＬＳ　Ｉチップと、このチップを取入れたシステムの両
方に対し、何等かの形式の内蔵試験機能な保持すること
が重要である。この試験は、デツプ・レベル、ボード・
レベル及びシステム・レベルの様な多くのレベルで行な
うことが出来る。

チップ・レベルが最低レベルである。内蔵試験の目的は
、所望の機能を遂行する前に、システムが動作仕様を充
たすかどうかを判断することである。

故障は、導体と種々の部品の間の接続不良、所定の回路
板上のＶＬＳ　Ｉチップの間の相互接続の不良、又はＶ
ＬＳＩチップのビンとボード自体との間の相互接続の不
良であることさえある。チップ・レベルでは、故障は２
１類である。即ち、チップの機能部分の欠陥と、チップ
の機能部分とＩＣビンの間のインターフェイス回路の欠
陥である。

チップの故障の大きな；１合は、出力インターフェイス
回路の欠陥によるものが占めている。ボード・レベルで
は、故障はＰＣボードの接続部！又はＩＣビンとボード
の相互接続パターンとのＩｑ不良の何れかである。シス
テム・レベルの欠陥は普通は制御バス及び信号バスの間
の接続不良の形である。

システム試験を行なう時、従来のシステムは、システム
内の各々の装置に入力する為の種々の試験パターンを発
生する中央処理装置又は同様な周辺装置を用いていた。

各々の装置のべ能を制御して、各々の装置を独立に試験
することが出来る様にするか、或いは種々のボードにあ
る種々の回路をｔｌＩＩ　ｉｌｌして、予定の態様で相
互作用して予定の信号を出力する様にしている。何れの
形式の試験でも、この出力信号を予想される結果と比較
し、結果が許容し得る動作範囲内にあるかどうかを判定
する。結果が許容し得る範囲内になければ、システムは
故障として分類され、それをＩＩ！するか交換しなけれ
ばならない。

システム・レベル、ボード・レベル又はチップ・レベル
の何れかでシステム内蔵の試験を実％する為には、種々
のレベルの各々が１個の促進信号に応答して自己試験を
行なうことが望ましい。この自己試験には、普通の凍能
口路とｉ；異なる組込みの試験回路を必要とする。こう
いう試験回路が試験信号を発生し、と／Ｊ岩号をも理し
、全体的な試験自体を制御する。個々の構成部の内ｉｊ
ｉ試験３行なう為の現在の装置は、ＩＣの礪能部分に対
してアクセスが出来る様にする為に、ＩＣ上に専用のビ
ンな必要とする。これは、非常に多数の専用ビンが必要
になるかも知れない点で不利である。

成るＩＣビンを試験滋能の為に専用にすることは望まし
くなく、出来る限り少なくすべきである。

上に述べた欠点がある為、試験モードでＶＬＳ　１回路
とインターフェイス接続する為に非常に多数の専用ＩＣ
ビンを使うことを必要としない様な自己試験ＶＬＳ１回
路に対する要望がある。

ｌｉ１題点を解決する為の手段及び作用この発明は、１
能回路ブロックを試験する自己試験回路を提供する。こ
の自己試験回路は、１能回路に入力する為に、記憶され
ている試験プログラムに従って試験パターンを発生する
一体の試験パターン発生器回路を持っている。次に機能
回路の出力を比較回路に入力し、処理された試験パター
ン信号を予定の試験判断基準と比較する。処理された出
力データと予定の試験判断基準の間で有効な比較が成立
しなかった場合、試験プログラムの轄りに欠陥信号が発
生される。インターフェイス・ボートを介して外部の信
号源から開始信号を受取ったことに応答して、試験パタ
ーンの発生が開始される。インターフェイス・ボートは
、外部の装置に欠陥信号を伝達する通路にもなる。

この発明の別の実施例では、試験プログラムが集積回路
の記憶位置に記憶されていて、制御回路がこの試験パタ
ーンを予定の順序でアドレスする。

試験パターン記憶回路の出力が機能回路ブロックの入力
に接続されていて、ＩＩ　’５０回路によってアドレス
することが出来る。比較器が機能回路ブロックから出力
ぎれた処理済みの試験パターン・データを受取り、それ
をＩＩ　１回路によって発生される予定の試験判断基準
と比較する。制御回路は記憶されている試験プログラム
に従って、１能回路ブロックの機能をも決定する。

また、この発明はリングを形成する様にマスク制御装置
に接続された２つの端を持つ共通の伝送線路を含む通信
回路に関する。マスク制御装置が伝送線路の何れかの端
から伝送を開始し、その他端で伝送を受取る。複数個の
スレーブＢｉｔがリングに沿って互いに予定の位置に配
置され、伝送線路と直列である。各々のスレーブ菰２が
リングに於ける伝送方向を決定し、予定の遅延時間の間
この伝送を遅延させる。伝送の中の独特な識別子を検出
する為に、この遅延時間の間にデータを監視する。独特
な識別子がマスタ制御！Ｉｌｌ装置によって発生され、
それを受取るスレーブＶｔ置のリングに於ける相対位置
に対応する。独特な識別子がスレーブ装置によって認識
されると、伝送が禁止され、認識したスレーブ装置がリ
ングをその位置でＩＩ端して、リングのそれより高い位
置にあるスレーブ装置との通信を禁止する。前に選ばれ
たものよりも更に高い位置を持つ別の独特の識別子が伝
送されるまで、この終端状態が保たれる。

独特の識別子は直列伝送形式で符号化されたカウント値
で構成され、伝送線路は直列伝送線路である。各々のス
レーブ装置が、カウント値がＯより大きければ、カウン
ト値を１だけ変更する。カウント値がＯに等しければ、
これが識別子を構成し、スレーブ装置が伝送を終端する
。各々のスレーブ装置がカウントを１だけ変更して、そ
れを次に隣合うスレーブＶｔ置に中継する。リングにあ
るｎ番目のスレーブ装置を選択する場合、カウント値は
（ｎ−１）に等しい。カウントは、識別子を伝送するリ
ングの端に対して云う。

この発明の別の実施例では、マスク制御Ｖ装置が、各々
のスレーブ装置の動作に対して非１’ｆｌｉ１期的な独
立のクロックを発生する。各々のスレーブ装置が、リン
グに於けるデータの伝送に対し、スレーブ装置の機能的
な動作を同期させる同期回路を含んでいる。

この発明並びにその利点が更によく理解される様に、次
に図面について説明する。

実　　施　　例 自己試験回路 第１図には、機能回路ブロック１０含土要な構成要素と
して構成された超大規模集積回路（ＶＬＳＩ）の簡略ブ
ロック図が示されている。

機能回路ブロック１ｏは、演算論理装置（ＡＬＩＪ）、
掛算器、加算器等の任意の種類の機能を持っていてよい
。好ましい実施例では、機能回路ブロック１０がディジ
タル・データ２処１ｐｉするディジタル回路である。然
し、１能回路ブロック１０がアナログでもあってよいこ
とを承知されたい。

１能回路ブロック１ｏが入力バス１２から入力データを
受取り、出力バス１４にデータを出力する。入力バス１
２及び出力バス１４は、入力バッファ１３及び出力バッ
ファ１５を介してＩＣパッケージのビンとインターフェ
イス接続される１群の線を表わす。バッファ１３．１５
は３状悪バツフアであって、機能回路ブロック１ｏをＩ
Ｃビンから、従って周辺装置とのインターフェイス接続
から完全に切離す様にるり陣することが出来る。

前に述べた様に、８１能回路ブロック１ｏが別能モード
を持つと共に、試験モードを持っている。

試験モードでは、予定のプログラムに従って試験信号が
発生され、機能回路１０でこれら試験信号を処理した結
果が解析される。試験信号がパターン発生器１６で発生
される。パターン発生器１６はバス１８を介して機能回
路ブロック１０の入力に接続されている。！！回路２ｏ
がバス２１を介して機能回路ブロック１０の出力に接続
され、処理済み試験信号を受取り、それを予定の試験判
断基準と比較する。試験モードに於けるパターン発生器
１６による試験信号の発生並びに機能回路ブロック１ｏ
の動作が試験制御器２２によって制陳される。試験￥ｇ
ｍ器２２が、バス２４を介して試験パターン発生器又は
ＲＯＭ１６にインターフェイス接続され、１ｌｌｔｉｌ
ｌバス２６を介して癩能回路ブロック１ｏとインターフ
ェイス接続され、且つバス２８を介して認識回路とイン
ターフェイス接続されて試験料ｌ！ｌｉＷ！準のデータ
を供給する。

試験制御器２２は、機能回路ブロック１ｏの廁能並びに
それに対して入力される試験信号を決定する為に、ＶＬ
Ｓ　Ｊ装置の内部に記憶されている予定の試験プログラ
ムを行なう様に作用し得る。

試験料ｗＪ器は、比較器又は認識回路２２に入力する為
の予定の試験判断基準をも決定する。償能回路及びその
試験プログラムの１例はアンド・ゲートであり、試験プ
ログラムはこの時真理表で構成される。入力の論理状態
を試験パターン発生き１６によって変え、出力をＱ　１
１状態゛Ｏ”又は論理状態“１”の何れかの予想される
結果と比較する。こういう予想される結果は試験１ｉ１
１品器２２によって発生され、認識回路は２人力比較器
で構成される。

試験ｉＩｉＩｊｗＪ器２２と制御バス３２の間のインタ
ーフェイス接続の為に、インターフェイス回′ｆ！３０
が設けられている。インターフェイス回路は、後で説明
する様に、試験／保守モードでＲ能ブロック１ｏの動作
を躬１［１ｆる為のｔｌＪ　ｌバス３２に対する専用ポ
ートになる。ｙ＋　ｌバス３２がＶ　Ｌ　Ｓ　ｔ　ＣＡ
誼に対する制御信号を伝えると共に、ＶＬＳｉ装置から
の試験結果を外部の点に伝え、２木の信号線Ｓ１．８２
、誤り情報線ＡＴ及びクロック線ＧＫで構成される。そ
の動作は次に説明する。

自己試験動作モード 動作について説明すると、機能ブロック１ｏはａ通は機
能モードにあって、装ａが入力バス１２から信号を受取
り、出力バス１４に信号を出力して、システム内で動作
することが出来る様にする。

バス１２．１４が夫々バッファ１３，１５を介してＩＣ
パッケージと一体の専用ＩＣビンに接続される。試験／
保守モードでは、インターフェイス２ｉｌＩ＠バス３２
からインターフェイス回路３０を介して信号を供給し、
試験シーケンスを開始する。

この試験シーケンスが試験１１１ｔｌｌｌ器２２によっ
て行なわれる。試験制御器２２が最初にバッファ１３゜
１５をυ１１！ｌシて、機能回路１ｏが外部の装置とイ
ンターフェイス接続されない様にし、その後バス２４を
介して信号を発生して、これらの信号が試験パターン発
生器１６からのパターンの発生を開始させる。更に、多
重タスクの機能ブロックでは、機能回路ブロック１０は
試験υ１仰器２２がら制御バス２６を介して、所定の１
ｆｆｆｉ号実３４する棟に１１ｉ迦される。使われる礪
関回路ブロック１００種順に応じて、出力が変わり、必
要な試験の数も変わる。

試験を行なう時、記憶されている試験ブこグラムが試験
！ｌＩ＠濫２２によって実（テざｎ、試験順序を歩進す
る。このシーケンス内の各々の試験に対し、試験入力が
発生され、機能回路ブロック１゜の機能には選ばれた機
能が設定ざｎる。この出力が試験ＤＩＩ２Ｄ２３２２に
よって発生された予想される結果と比較される。試験シ
ーケンス内の各々のステップで、シーケンス内の試験毎
に有効な比較又は試験結果と２憶することが出来る。然
し、この発明の自己試験の特徴は、通り／止まり試験で
あるから、無効試験結果が存在することを監視づること
しか必要としない。これは、無効試験桔宋自体が装置を
欠陥のあるものにするからである。

自己内蔵式試験パターン発生器、制御２１１器及び認識
回路を試験しようとする機能回路と共に利用し、これを
単一チップ又は一体のユニットに集積化することにより
、外部の種々の制御信号を印加する必要がなくなる。こ
うすれば、所定のＶＬＳＩ回路に関連する予定の試験プ
ログラムを開始するには、試験１ｌＩＩｊｌＩｌ器に開
始信号を供給しさえすればよい。その為、機能回路ブロ
ック１０が実行する機能の密度及び数に関係なく、試験
シーケンスを初期設定して、それから出力を得る為に、
最小限の数の信号線しか必要としない。この為、任意の
システムの階層構造の最低レベルであるチップ・レベル
で、故障の試験が出来るようになる。半導体チップでは
、基環が出来ないから、それを交換しなければならない
。従って、本発明の自己試験特徴は、外部のシステム・
コントローラがシステム内の各々のＶＬＳＩ装置に自己
試験を行なう様に要請し、システム内に故障が発生した
という情報を中継してシステム・コントローラに送り返
す様にすることが出来る。故障が起こった場所がわから
なくても、システム内のどこかで故障があることが判り
さえすればよい。後で説明するが、このことが「保守」
モードで決定される。

ベクトル演算論理装置 第２図には第１図の自己試験回路の拡大ブロック図が示
されている。この図でも同様な部分には同じ参照番号を
用いている。前に述べた様に、は能回路ブロック１０は
任意の形式の傭能回路であってよい。例として、他の多
数の機能を組合せた＠算論！！装置、即ちベクトル演算
論理装置（ＶＡＬＬＩ）といわれるものを用いて、この
発明の１実施例を説明する。ＶＡＬＵが参照番号４゜で
表わされていて、“Ａパ、“８”及びＣ”と記す３つの
入力／出力ポートを持っている。ボートＡには一組の双
方向ラインドライバー４２が付設されており、ボートＢ
には一組の双方向ラインドライバー４４が付設されてお
り、ボートＣは、ＶＡＬＵ４０にデータを入力する為の
１つのラインドライバー４６に入力される。ドライバー
４２゜４４．４６は入力バッファ１３及び出力バッファ
１５を表わし、ｒＩＡ還したボートとの間のデータ転送
が出来る様にする為に、試験υＩ１１］器２２によって
制御される。パターン発生器１６の出力が１つのバッフ
ァ４２の入力Ｌ１つのバッファ４４及びバッファ４６に
「注入」される。

ＶＡＬＵ４０が二組の出力線４８．５０を持っている。

出力線４８がマルチプレクサ５２に入力され、このマル
チプレクサの出力が出力データを記憶する為に出力レジ
スタ５４に接続される。出力線５０がマルチプレクサ５
６に入力され、このマルチプレクサの出力が出力データ
を記憶する為の出力レジスタ５８に接続される。出力レ
ジスタ５４が、１つのラインドライバー４２の出力を介
してボートＡにデータを出力し、出力レジスタ５８が１
つのライントライバ４４の出力を介してボートＢにデー
タを出力する。

ＶＡＬＵ４０の機能的な動作がマイクロコード読出専用
メモリ（ＲＯＭ）６０に記憶されている。

このメモリがアドレス・レジスタ／カウンタ６２に記憶
されている外部アドレスによってアドレスされる。外部
アドレスは、回路が機能モードにある時、ＶＡＬＵ４０
の特定の機能を選ぶことが出来る様にする。マイクロコ
ードＲＯＭ６０の出力がマルチプレクサ６４の１つの入
力に入力され、このマルチプレクサの出力がバイブライ
ン・レジスタ６６に接続される。バイブライン・レジス
タ６６の出力が、回路の種々の機能を制御するマイクロ
コード命令を提供する。動作について説明すると、マイ
クロコードＲＯＭが特定のアドレスによってアドレスさ
れ、データ・ワードによって、パイプライン・レジスタ
６６の出力にどのようなマイクロコード命令が存在する
か判断される。この時、ＶＡＬｔＪ回路４ｏ内の種々の
ゲート及び基準電圧が適当な機能を遂行する様に設定さ
れる。

ＶＡＬＬＪ自己試験モード 第１図について述べた様に、試験モードを容易にする為
、試験制御Ｋ１３２２がマイクロコードＲＯＭ６０から
のデータ出力を制御する為のυ制御信号を出力する。こ
れは、アドレス・レジスタ／カウンタにカウント信号（
ＣＮＴ）を出力することによって容易になる。このＣＮ
Ｎ倍信号、パイプライン・レジスタ６６から出力される
マイクロコード命令を定める一連の命令を歩進する。マ
イクロコードＲＯＭ６０の出力が試験パターン発生器１
６にも入力される。この発生器は読出専用メモリＲＯＭ
であり、そのアドレスはマイクロコードＲＯＭ６０から
出力されるデータである。試験パターン発生器１６に対
するアドレス入力がマルチプレクサ６８によって’＃ｌ
Ｊ　ｉｌｌされる。このマルチプレクサの一方の入力が
マイクロコードＲＯＭ６０の出力に接続され、他方の入
力がカウンタ７０の出力に接続される。カウンタ７ｏが
試験制ｉＫｌ器２２によって制御されて、その中に初期
値をロードし、予定のりＯツク速度でこの値を歩進させ
る。この値が試験パターン発生器１６に入力され、予定
の試験パターン又は一連の試験パターンを発生させる。

更に、カウンタ７０の出力がマルチプレクサ６４の１つ
の入力にも入力されて、バイブライン・レジスタ６６か
らある値が出力され、この値は順次与えられ又は計数さ
れることが出来る。試験ｔｉＩ１ｗ器２２によってカウ
ンタ７ｏに予定の値をロードすることにより、マイクロ
コードＲＯＭ　６０に記憶されるシーケンス内の各々の
機能に対して個別のコードを必要とぜずに、一連の機能
をスデツプ処理することが出来る。従って、カウンタ７
０はチップ上の場所を一凶効率よく使う様にしている。

命令コードを所定の形式で順次提供する他に。

マイクロコードＲＯＭ６０に別個の診１！Ｆｉ７０グラ
ムを貯蔵することが出来１個々のプログラムステップを
順次提供することによって、このプログラムを実行する
ことが出来る。各々のプログラムステップがマイクロコ
ード命令に対するアドレスになる。然し、こういう形式
の試験モードは、７６ｍな機能回路に対して大はのメモ
リ空間を必要とする。

この発明の別の実施例では、マイクロコード命令を独立
に発生する為に、レジスタ６６を試験１１即器２２に置
換える。この実施例では、命令及びプログラムが回路の
機能部分とは別個に２４Ａされる。実用的な観点からす
ると、自己試験モードは上に述べた方法の組合せである
。

エラーの認識 試験モードでは、出力レジスタ５４から出力値を取出し
て、認識回路又は比較器２ｏに入力する。

認識回路は、出力値を、予定の試験料ｉ！！’ｉＷ準に
従って定められた予想される結果と比較する任意の形式
の回路であってよい。その１形式として、単純な比較回
路が使用できる。比較回路の一方の入力が出力値に接続
され、他方の入力が試験制御器２２に接続される。この
時、試験υ制御器２２が認識回路２ｏに対して比較ワー
ドを出力し、ｈｌＩ的な比較が行なわれる。比較によっ
て真と云う結果が出れば、試験は成功である。然し、欠
陥のある回路では、比較器の出力がチップの欠陥な表示
する。このエラー信号が試験制御器２２に入力され、そ
の後インターフェイス回路３０に入力されて、そこから
出力される。このエラー信号の使い方は後で説明する。

好ましい実施例では、認識回路２０は、データを時間的
に又は空間的に圧縮する為に、普通のデータ圧縮方式を
用いる。圧縮されたデータ出力を比較する相手となる予
想される結果は、予定の又は「ハードワイヤード」の結
果であり、これは全ての試験に対して同じである。入力
データを正しく選ぶことにより、出力を予め定めた予想
される結果と同一になる様にυｊ＠することが出来る。

この発明で用いるデータ圧縮方式はシグネーチュア解析
であり、その−例は和照合回路である。シグネーチュア
解析方式は、インターナショナル・テスト・コンファレ
ンス１９８２年プロシーディンゲス、第６５６頁乃至第
６６１頁所載の°「、シルダール、Ｄ、Ｓ、ホー、Ｐ、
Ｔ、バラエル、Ｓ。

Ｍ、サットの論文「アナリシス・アンド・アシミレージ
ョン・オブ・パラレル・シグネーチュ７・アナリシス」
に詳しく記載されている。

第３図にはＶＡＬＵ４０の拡大ブロック図が示されて６
す、幾つかの機能回路が示されている。

ＶＡＬＵ４０が遂行する幾つかの機能は、演口論理装茸
（ＡＬＵ＞、１１）算器部分及び加算器／減Ｑ器部分の
１能である。各部分が入力及び出力と個別にインターフ
ェイス接続されていて、Ｈ）々のファイル及びレジスタ
が付設されている。１１）ｔｉ器部分がｔｉ）ｕｘファ
イル７１．１１５７２及びシフト／選択回路７４によっ
て形成されている。加算／減算部分は加算／減算器回路
７６、へ入力レジスタ７８及びＢ入力レジスタ８０　Ｔ
−？１１成されていて°、出力がシフト／選択回路８２
で処理される。

ＡＬＵ部分はＡＬＵファイル８４及びＡＬｔＪ回路８６
で構成される。

入力ボートＡ、Ｂ、Ｃは１６ピツト・データ・バスで構
成され、Ａボート及びＢボートが入力及び出力機能の為
に選択され、Ｃボートは入力パスとしてだけ選択される
。ボートＡ、Ｂ、Ｃが、掛算器ファイル７１のボートＡ
及びＢに対する入力として、夫々マルチプレクサ８８．
９０によって選択される。マルチプレクサ８８が、ボー
トＡ、ＡＬＵ８６の出力及び加算／減算部分にあるシフ
ト／選択回路８２の出力から入力を選択する。マルチプ
レクサ９ｏが、入力ボートＢ及びＣ１ＡＬＩＪ８６の出
力及び掛算器部分にあるシフト／選択回路７４の出力か
ら選択をする。マルチプレクサ８８．９０から受取った
入力を掛算器ファイル７１で処理し、！！）ｐ器７２が
その入力の演Ｑを行い、その結果をシフト／選択回路７
４でｆｆ１ｆして、全体的な乗算を行なう。ディジタル
価に対する乗算は数多くの異なるアルゴリズムを利用ブ
ることが出来、その１つのがブース（Ｂｏｏｔｈ　）・
アルゴリズムである。

出力マルチプレクサ５２の入力が線４８を介してＡＬＵ
８６の出力に接続されると共に、シフト／選択回路８２
の出力に接続される。マルチプレクサ５６の入力が線５
ｏを介してＡＬＵ８６の出力に接続されると共に、シフ
ト／選択回路８２の出力に接続される。動作について説
明すると、データがｔＩｌ）ｉ器ファイルにロードされ
、その後ｔｉ）ｉ器７２及びシフト／選択回路７４によ
って乗算が行なわれる。シフト／選択回路の一方の出力
が選択の為にマルチプレクサ９１に入力されて、加算／
減算部分のＡレジスタ７８に入力される。シフト／選択
回路７４の他方の出力がマルチプレクサ９ｏの入力に送
返される。更に、掛算器ファイル７１の出力が乗算器７
２及びシフト／選択回路７４を通してマルチプレクサ９
１に入力されると共に、マルチプレクサ９３にも入力さ
れる。マルチプレクサ９３の出力がＢレジスタ８ｏに接
続される。

加算／誠篩部分にあるマルチプレクサ９１は４つの入力
を持ち、それらがシフト／選択回路７４の一方の出力、
乗算器ファイル７１の一方の出力、六入カポート及びＡ
ＬｔＪ８６の出力に接続される。

マルチプレクサ９３が３つの入力を持ち、その１つの入
力がシフト／選択回路７４の出力に接続され、もう１つ
の入力が乗算器ファイル７１の一方の出力に（妾続され
、別の１つの入力が加算／減蓮回路７６の出力に接続さ
れる。動作について説明すると、加算／減算回路７６が
Ａレジスタ７８及びＢレジスタ８０から２つの入力を受
取る。これらのレジスタの入力値は夫々マルチプレクサ
９１゜９３によって選択される。加算／減算回路７６の
出力は、選択の為にマルチプレクサ９３に送返され、そ
の後Ｂレジスタ８ｏに記憶されるか、或いはシフト／選
択回Ｐ！Ｉ８２で処理されて、そこから出力される。

シフト／選択回路８２の出力がマルチプレクサ９２及び
マルチプレクサ９４の１つの入力の両方に入力される。

マルチプレクサ９２．９４の出力がＡＬＵファイル８４
の入力に接続される。マルチプレクサ９２の残りの入力
がへ入力ボート、Ｃ入力ボート及びＡＬｔＪ８６の出力
に接続される。

マルチプレクサ９４の残りの入力がＢ入力ボート、乗算
器部分のシフト／選択回￥１４の出力、及びＡＬＵ８６
の出力に接続される。動作について説明すると、ＡＬＵ
８６がレジスタ６６からのマイクロコード命令によって
υｊ閲されて、出力としてマルチプレクサ９２．９４に
よって選択され且つＡＬＵファイル８４によって処理さ
れたデータに対し、選ばれた論理操作を実施する。ＡＬ
Ｕファイル８４は、マイクロコード命令に応答して、Ａ
ＬＵ８６に選択的に出力する為の選ばれたデータを記憶
する内部レジスタで構成される。この後、このデータが
ＡＬｔＪ８６で処理されて、そこから出力される。

ＶＡＬＵ４０を試験する時、種々の内部ｄ＃、回路の動
作の他に、その種々の部分を試験することが出来る。例
えば、乗算器ファイル又は種々のレジスタ・ファイルの
動作を検査する場合、試験パターン発生器又はＲＯＭ１
６がアドレスされて、所望のレジスタ又はデータ・ファ
イルに記憶する為の予め記憶されていた値を出力し、そ
の後内部灘能ブロックが制御されて、このデータが単に
このブロックの中を通ってＡＬＵ８６の出力に転送され
るようにし、認識回路又は比較器２０に入力され、予想
される結果が出たかどうかを判定する。

試験パターン発生器又はＲＯＭは任意の種類の試験パタ
ーンを出力する様に制御することが出来、加算器／減算
器７６及びＡＬＵ８６の様な種々の回路は、その論理ｍ
能なｉ、ＩＩ御して、予定の形で種種のファイル及びレ
ジスタの中でデータを操作することが出来る。この何れ
かの装置にエラーがあれば、結果は予想される結果とは
異なり、その為装置全体にある欠陥が存在することが示
される。

別の形の試験では、前に述べた様に、マイクロコードＲ
ＯＭ６０１．：診断プログラムが記憶される。

このプログラムは自己試験の特徴を提供する為だけに用
いられる。これは、ＶＡＬＵ４０の種々のｉ能を実行す
る様にステップ処理し、出力結果を認識回路又は比較器
２０で比較する−続きの試験である。これは予定の試験
であるから、この試験は種々の結果を出力する様に設計
してもよいし、或いは°“Ｏ１１の論理状態を持つ一連
のピットの様な同じ結果を常に出力する様に設計しても
よい。

これは１！Ｊ略にした形であって、認識回路又は比較器
２ｏは常に結果を、その中の全てのデータ・ピットが論
理ＩＩ　Ｏ１１であるデータ・ワードと比較する。診断
プログラムを利用することにより、実施する特定の試Ｍ
含一層厳！にｉ、ＩＩ御することが出来る。然し、これ
は完全な試験を行なうのに必要な命令の数の点で欠点と
なることがある。従って、普通は、チップのメモリ空間
を一層効率よく利用する他の方式を利用することが望ま
しい。勿論、これは設計の選択事項である。

リング回路網 第４図には、ＶＬＳＩ装置の回路網の簡略ブロック図が
示されており、インターフェイス・ボートの出力端子が
リング形式（環状構造）に相互接続されることが示され
ている。ＶＬＳＩ装置を参照１号９６．９８，１００．
ｌ０２Ｆ示しテアりこれらを「スレーブ装２」と呼ぶ。

各々のスレーブ装ご９６乃至１０２は種々の機能を行な
うことが出来、これらの機能は互いにＷＪ連を持ってい
てよい。然し、各々の回路は互いに関係のない完全に独
立した機能をも遂行することが出来る。残りの回路とこ
のシステムの残りの部分との間の１能的な相互接続を信
号バス１０３によって例示している。機能モードでは、
データが信号バス１０３だけを介して装置９６乃至１０
２の間で伝達される。この信号バスは任意の形式の相互
接続にすることが出来る。試験モードでは、スレーブ装
置の１能的な部分を信号バス１０３から分離し、スレー
ブ装置が相互作用しない様にする。

前に述べた様に、各々のスレーブ装置９６乃至１０２に
対するインターフェイス回路３０は４本の線を含んでい
る。２本の信＠Ｊ！Ｓ１．Ｓ２、りＯツク人力ＩＡＧＫ
及びエラー情報を伝えるアテンション出力ＡＴである。

信号線Ｓ１．Ｓ２は直列データを受信又は送信すること
が出来る双方向直列伝送線路である。インターフェイス
回路はスレーブ装ご９６乃至１０２をリング形式に接続
し、信号線Ｓ１又はＳ２からデータを受取り、或いはこ
の内の−５に出力することが出来る様にする。

このデータは直列形式であって、１本の線しか必要とし
ない。更に、各々のスレーブ装置１９６乃至１０２にあ
るインターフェイス回路は、所定の線Ｓ１又はＳ２でデ
ータ分受信しているか送信しているかを判定することが
出来、データを何れかの信号線のボートに入力すること
が出来る。後で説明するが、これは、データをリング配
線に沿って任意の方向に転送することが出来、信号ＪＩ
ＳＩ。

Ｓ２が逆になるかどうかは問題ではないという点で２つ
の利点がある。

前に述べた様に、第４図の回路がリング形式に接続され
ていて、スレーブ装置９６がリングの−端にあり、スレ
ーブ装置１０２がリングの他端にある。スレーブ装置９
６のボートＳ１が線１０６を介してインターフェイス・
コネクタ１０４のビンＳ１に接続される。スレーブ装置
９８のボートＳ１が相互接続線１０８を介してスレーブ
装置９６のボートＳ２に接続される。同様に、スレーブ
装置１００のボートＳ１が相互接続線１１０を介してス
レーブ装置１ｆｆ９８のボートＳ２に接続され、スレー
ブ装置１０２のボートＳ１が相互接続線１１２を介して
スレーブ装置１ｏＯのボートＳ２に接続される。スレー
ブ装’Ｉｔ　１０２のボートＳ２が相互接続線１１４を
介してインターフェイス・コネクタ１０４のビンＳ２に
接続される。各々のスレーブ装Ｍ９６乃至１０２のボー
トＡ王が共通節１１６及びインターフェイス・コネクタ
１０４のビンＡＴに夫々の相互接続線を介して接続され
る。各々の装置９６乃”ｆｌ　１０２のボートＣＫが夫
夫の相互接続線を介して共通節１１８に接続され、これ
らの相互接続線がインターフェイス・コネクタ１０４の
ビンＣＫ１．：接続される。回路を作動するため、イン
ターフェイス・コネクタ１０４の４つのビンが試験／保
守制御器１２０に接続される９ｖ１り０ｆｆｉ１２０は
装置を別々に試験する為に利用される外部処理装置であ
ってもよいし、或いはこの発明に従ってスレーブ装置９
６乃至１０２の自己試験及び保守の特徴を制御する為の
システムの一体の一部分であってもよい。

第４図の回路に用いられる各々のスレーブ装置９６乃至
１０２のインターフェイス・ボートは、ＶＬＳ１回路に
対して多数の相異なる動作を行なわせることが出来る様
にする。前に述べた嬶に、１つのモードは自己試験の特
徴であり、このとき全てのスレーブ装置が自己試験モー
ドに置かれ、何れかの装置に欠陥があるかどうかを１１
定する。

回路内の何れか１つの装置に欠陥があれば、装置の故障
を表わす信号がＡｒ節１１６に出力される。

全ての装置が１つの回路に共通であるから、１つの装置
の故障によって回路全体の故障になる。然し、２番目の
モード即ち診断モードは、回路内の各々のスレーブ装置
９６乃至１０２を個別に試験することが出来る様にし、
交換しなければならない特定の部分を判所することが出
来る様にする。

自己試験モードでスレーブ装置？試験すると、特定の装
置の機能回路ブロックが動作状態であるかどうかが判定
される。然し、これはボードの様な所定の一体のユニッ
トにある種々の装置の間のインターフェイスは試験しな
い。この形式の：ｉ験な容易にする為、マイクロコード
ＲＯＭにある診断プログラムは、所定の回路にある他の
装置から出力された信号な用いて予定の試験が行なわれ
る様に設計される。例えば、装置の故障がまったく記録
されていない場合、特定の装置の試験パターン発生器又
はＲＯＭから信号を発生し、関連した橢能回路で処理し
、その８ｉｍの出力ビンに転送して、別の装置が受取っ
て処理する様にする。勿論、この為には種々の診断プロ
グラムの間の相互作用が必要であり、それが第２レベル
の試験を構成する。この更に高いレベルに対する診断プ
ログラムは、回路内の所定の一組のチップにあわせた特
別製である。デツプに対する第ルベルの自己試験から回
路内の種々の装５の間の第２レベルの相互作用機能試験
への切換えは自動的にしてもよいし、或いは試験／保守
料ｗＪ器１２０からの信号で催促されるようにしてもよ
い。故障が検出された場合、これがＡＴコ１１６に表示
され、こうして回路の故障が記録される。この時、特定
のチップ自体ではなく、所定の回路内の種々の装置の間
のインターフェイスが故障の原因になっている。このよ
り高いレベルの試験を行なうことにより、この他の故障
モードを検出することが出来る。

自己試験の他に、各々のスレーブ￥！ｔごは、ゐり卸５
１２０によって選択的にアドレスして、υｌ１２Ｉｌパ
ス３２からデータを受取る能力をも持っている。

このデータは機能回路を動作させる為の命令、プログラ
ミング情報、又は機能回路に入力して、それによって処
理すべき実際のデータの形式にすることが出来る。選ば
れたスレーブ装置が、後で説明する様に、υ１１１１バ
ス３２に沿って、制ｉＩＩ器１２０に応答を送り返すこ
とが出来る。

更に第４図について説明すると、リング構成の回路は、
回路の何れの端からでも、回路内の各々のスレーブ装置
に対プるデータ伝送を容易にし、回路内の各々のスレー
ブ装置がデータを受取り、このデータを取込むか或いは
それをリング内の次のスレーブＨＨに中に１する。この
中継データは、後で説明する球に変更するか或いはその
まま通過させることが出来る。この発明に従ってリング
形式を使うことにより、スレーブ装置がリングに沿った
その相対位置の関数として選ばれる。例えば、データを
インターフェイス・コネクタ１０４のピンＳ１に送り出
すと、装Ｈ１００がリングの３番目の装置になる。然し
、信号をインターフェイス・コネクタ１０４のピンＳ２
に送り出すと、装置９８が３番目の位置を占める。従っ
て、所定の１つのスレーブ装置を「選択された」スレー
ブＶｔ置として識別する為には、リングに於けるスレー
ブ装置の位ｌとリングに沿った信号伝送方向の両方２知
ることが必要である。一旦選択されると、選択された装
置内で内部フラグがセットされ、その後バス上に存在す
る任意のデータは、この装置だけが取込む。別の装置が
選択される時、フラッグがリセットされる。

最初、全ての装置が「アイドル」状態にあって命令を待
っている。信号がバスに出力され、□その中に選択情報
が符号化されて含まれる。この情報を受取る各々の装置
は、最初に信号ボートＳ１又はＳ２のどちらがデータを
受取ったかを決定しなければならない。一旦受取ったら
、データを検査して、装置がリング上の適当な符号化位
置にあるかどうかを判断する。適当な符号化位置になけ
れば、信号を変更し、リング上の次の位置にある装置に
中継する。後で説明するが、この変更は１形式の計数で
あって、Ｍｌの位置にある装置が信号を変更して、カウ
ントが０に等しくなるまで、符号化数を１だけ減少して
ゆく。例えば、所定の信号伝送方向で、符号化位置がリ
ング内の３番目の８ｉ誼に対するものであるとすると、
信号には２の値が符号化され、第１の位置にある装置が
信号を１の値に変更し、第２の位置にある装置が信号を
Ｏの値に変更する。第３の（装置にある装置がこのＯの
値を選択符号として認識し、その装置の内部選択フラグ
なでツトする。この時、この装置はυ１ｉｊＯ器１２０
ＤＸら受取る命令に関し、その動作に関するデータを受
取る用意が出来る。

回路がリング構成であることにより、ｔ／Ｉ　ＩＥ器１
２０が何れの信号伝達方向からもリングの所定の装置と
連絡することが出来る。１つの相互接続部が切れたこと
によって、この装置との連絡が妨げられない点で、この
ことは重要な利点である。

リングの何れかの端に対する装置の位置が判りざえすれ
ばよい。こうして１つの相互接続部だけが切れた時又は
その代りに何れかの８１のインターフェイス回路が動作
不能になって、そのポートＳ１及びＳ２の間のデータの
伝送を禁止するようになった時、任意の装置を試験する
ことが出来る。

インターフェイス回路 第５図には各々のＶＬＳ　Ｉスレーブ装置のインターフ
ェイス回路３０の簡略ブロック図が示されている。前に
述べた様に、インターフェイス３０はゐ１ｊ御バス３２
を介してリング構成と連絡する。

信号ｌｌ５１．Ｓ２が直列データを伝送し、ＣＫ線がス
レーブ装置の内部クロックに無関係なりロック信号を伝
送する。このクロック信号は普通はスレーブ装置の内部
クロックよりもずっと低い周波数で伝送され、回路内の
種々の装置の間の長い伝送経路にも対処することが出来
る様にする。装２の内部クロックは１０乃至１００Ｍ）
−ｆｚの周波数で伝送されることがあるから、信号＄！
１３１及びＳ２によるデータの伝送をこの周波数に同期
させると色々な問題がある。従って、別個のクロックを
用い、伝送は内部クロックに対して非同期にする。

信号線３１．Ｓ２がデータ線選択回路１２１に入力され
、この選択回路１２１がデータａｓｉ又はＳ２のどちら
がデータを伝送しているかを決定する。データは一方の
線だけから受取るが、何れの線を介しても送り返される
。ｒ中［Ｊモードと呼ぶ１つのモードでは、データを一
方の信号線を介して受取り、２本の信号線の内の他方を
介して送り出づが、「返答」モードでは、データを受取
つた一方の線を介して送り返す。データ線選択回路１２
１は、その接続並びにデータ伝達方向に関係なく、信号
線を介してデータを転送することが出来る様にする。

一旦データ線選択回路１２１がデータを伝送していた信
号線Ｓ１又はＳ２を選択すると、データはデータ伝送１
ＩＡ１２４を介してチップ選択υｊ御回路１２２に転送
される。データがチップ選択制御回路１２２からデータ
転送線１２６を介してデータ線選択回路１２１に逆に転
送される。データ線選択回路１２１が制御線１２８を介
してチップ選択制御回路１２２によって制御され、線Ｓ
１又はＳ２のどちらがデータを受取つ士いた線であるか
、並びにデータを中継するか或いは制御器１２０に送り
返すかに応じて、どの線でデータを転送するかの両方を
決定する。

チップ選択回路１２２が受取ったデータを検査し、その
中の情報を解釈し、その後データを処理する。受取った
データは３種類のメツセージ、即ち、「選択」メツセー
ジ、「大域（グローバル）自己試験」メツセージ及び「
最後に選択された狡ｆｆｉ　（ＬＳＤ）Ｊメツセージを
含むことが出来る。

メツセージが選択メツセージである場合、隣合うピット
を検査して、符号化された選択メツセージが受信装置に
関するものであるかどうかを判定し、そうでなければ、
データを変更してリング構成を介して次に隣合うスレー
ブＨｍに中継する。符号化された選択メツセージが受信
装置を選択する場合、選択フラグをセットし、メツセー
ジを取込む。

メツセージが入城自己試験メツセージである時、自己試
験モードを介し、メツセージを中継する。

メツセージがＬＳＤメツセージである場合、受信装置の
選択フラグを検査し、セラ１−されていれば、データを
取込み、そうでなければ、データをリング構成を介して
次に隣合うスレーブ装置に中継する。

チップ選択１８２０回路１２２が同期回路１３０とイン
ターフェイス接続される。同期回路１３０はインターフ
ェイス回路３０とチップの残りの部分の種々の入力及び
出力との間のインターフェイスになる。同期回路１３０
が、チップ選択ｍｍ＋回路１２２とチップの残りの部分
との間のインターフェイスを２ｉＩＩｗＪする多数の出
力を発生すると共に、種々の指令並びにリング構成とス
レーブ装置の間の転送データを発生する。

スレーブ装置との間でデータを転送する為に、フラグを
立てることが必要である。これらのフラクハｒ　チー１
人力存在（ＤＡＴＡ　ＩＮ　ＰＲＥＳＥＮＴ　）　Ｊ　
及び「データ出力存在（ＤＡＴＡＯυＴ　ＰＲＥＳＥＮ
Ｔ）　Ｊ信号と呼ばれる。「データ入力存在」信号は、
チップが選択されていて、それがデータを受取る用意が
出来ていることを表わし、これに対して「データ出力存
在」信号は、信号線＄１又はＳ２を介して出力する為に
、スレーブ装置内の内部レジスタにデータが入っている
ことを表わす。「データ入力（ＤＡＴＡ　ＩＮ　）　Ｊ
　ｉ子カチッ７Ｅｉ択ｖ１１回１１２２からデータを受
取る為に設けられており、［データ出力（ＤＡＴＡ　０
ＵＴ）　Ｊ　Ｎ子カｌａＳ　１　又ハ３２　ｋ：転送す
る為に、スレーブ装置の内部レジスタからチップ選択ｉ
ｕＪ　１回路１２２にデータを伝送する為に設けられて
いる。この他の信号も発生される。

［自己試験開始（ＳＴＡＦＩＴ　５ＥＬＦ　ＴＥＳＴ　
）　Ｊ信号は、それが作動された時、自己試験の特徴を
開始すべきことな表わす。「エラー（Ｅｌ！ＲＯＲ）　
Ｊ信号によってエラー清報が発生される。このエラー信
号がリング構成の線ＡＴを作動する。同期回路１３０に
同期用の基準を供給Ｔる「内部りＯツク」信号も発生さ
れる。

第６図には、信号線Ｓ１及びＳ２の直列データのピット
・プロトコルを表わす波形が示されている。波形１３２
はリング回路の各々のスレーブ装置に伝送されるクロッ
ク信号ＣＫを表わす。信号ＧＫは約ＩＭＨ２の周波数を
持つが、スレーブ装置は１ｏ乃至１００ＭＨｚ又はそれ
より高い内部クロック周波数を持って構成される。この
直列伝送に使われるフォーマットが「ダイピッｈ　Ｊデ
ータ伝送と呼ばれる。この形式の伝送は、４つの状態を
定める為に２つの２進論理ピツトの群を用いる。４つの
状態は「アイドル」、「選択」、「１」及びｒＯＪであ
る。アイドルダイビット状態１１隣合った２つの論理１
ビツトによって定性され、選択ダイビット状！泪は２つ
の隣合った論理Ｏビットによって定義され、「１」ダイ
ビット状態は論理○ビットと続く論理１ピツによって定
義され、「○」ダイビット状態は論理１ビツトと続く論
理Ｏビットによって定義される。

波形１３４は典型的な一連のダイビット信号を表わす。

基準を求める為、アイドルダイビット状態は誘過は一連
の論理１ビツトであり、論理Ｏピットへの変化が起こる
時、基準のフレームが決定される。これは選択ダイビッ
ト又は「１」ダイビットが発生する時に起こる。直列デ
ータに対する縁の変化が、信号ＣＫの後縁で起こり、５
列データ・ストリーム波形１３４の論理状態のサンプリ
ングはＣＫ波形１３２の前縁と同期している。これを波
形１３６のサンプリング・パルスによって表わしである
。波形１３４では、最初の３つのナンブルは３つの論理
１ビツトに対応し、これらはアイドルダイビット状態を
表わす。波形１３４がアイドル状態から論理「低」レベ
ルに変化すると、ダイビットのフレームを定める基準点
が得られる。

前に述べた様に、これが起こるのは、選択ダイピット又
は「１」ダイビットが発生する時である。

波形１３４では、アイドルダイビット状態の後の最初の
２つの論理ビットは論理○レベルであって、選択ダイビ
ットを表わす。次の２つの論理ビットは論理Ｏレベル及
び論理ルベルであって、「１」ダイビットを表わす、そ
の次のビットは論理ルベルに続く論理０レベルであって
、「０」ダイビットを表わす。

試験／保守制御器１２０によってメツセージが発生され
る。どんな時も、所定の時に１つのメツセージしか存在
しない。メツセージが選択されたスレーブ装置からの応
答を必Ｕとする場合、試験／保守ＩＩＩ御器１２０は別
のメツセージを送り出する前に、応答を待たなければな
らない。前に述べた様に、試験／保守制園器１２０は３
種類のメツセージを送り出することが出来る。それらは
「選択Ｊ、「大域自己試験」及び「最後に選択された装
ＮＪ　　（ＬＳＤ）メツセージである。選択メツセージ
は装は特定コマンドの他に、アドレス情報な含んでいる
。ＬＳＤメツセージはａｍに特定コマンドだけを含んで
おり、一番近いＬＳＤ装置がこのコマンドの暗示アドレ
スである。大域自己試験は、全てのスレーブ装置に自己
試験モードに入ることを知らせる。

選択メツセージは選択ダイビットから始まり、アドレス
・フィールド及びその後の特定コマンド営舎む装置特定
フィールドがそれに続く。アドレスは（ｎ−１）個のｒ
ＯＪダイピットに続く「１」ダイビットを含む。このア
ドレスはリング構成内のｎ番目のスレーブ装置に対する
ものである。後で説明するが、リング構成内の各々のス
レーブ装置は、１つの「○」ダイビットを取除くことに
より、アドレス・フィールドを変更する。この後、変更
された選択メツセージがリング構成内の次に隣合うスレ
ーブ装置に中継される。選択メツセージの終りでは、一
連のアイドルダイビットがメツセージの終りを表わす。

ＬＳＤメツセージは「１」ダイビットから始まり、装置
特定フィールドがそれに続き、その後アイドルダイビッ
トで終わる。後で説明するが、ＬＳＤメツセージは、前
に選択メツセージを受取った作動状態の又は選択された
装置のみによって取込まれる。選択メツセージを受取っ
た時、選択された装置が選択フラグをセットする。選択
フラグがセットされていなければ、スレーブ装置がＬＳ
Ｄメツセージ含リンす内の次に隣合うスレーブ装置に中
継し、選択フラグがセットされている装置に出合うまで
、こういうことが続けられる。

選択された装置がデータ含取込み、それを中継しない。

大域自己試験メツセージは連続する選択ダイピッドで構
成されていて、−ｉのアイドルダイビットで終わる。連
続するダイビットを受取ったことに応答して信号が発生
され、自己試験が開始される。大域自己試験メツセージ
がこの後リング（ト１成の次に隣合うスレーブ装置に中
継され、リング構成内の全ての装置が大域自己試験メツ
セージを受取る様にする。

スレーブの選択 装置を選択するには、選択ダイピットを伝送し、その後
（ｎ−１）個の「０」ダイビット及び１つの「１」ダイ
ビットが続く。こ）でｎはリングに於ける選択された装
置の位置である。各々のスレーブ装置が選択ダイビット
に直ぐ続く状態を検査し選択ダイビットに応答する。最
初のダイピットがｒＯＪダイビットであれば、信号を中
継する。

然し、選択ダイビットに直ぐ続くダイビットが「１」で
あれば、スレーブＨｆｆｉはこれを選択制御として認識
し、このスレーブ装置の選択フラグをセットする。選択
ダイビットに直ぐ続くダイビットがｒＯＪである時、イ
ンターフェイス回路３゜が最初にこの信号を変更してか
ら、それ３次に隣接するチップに伝達する。この変更は
、一連のｒＯＪダイビットカ１ら１つのｒＯＪダイピッ
トを取除くことである。例えば、選択状態に続いて２つ
のｒＯＪダイピット及び１つの「１」ダイビットがある
場合、スレーブ装置はこれを非選択符号として認識し、
その符号を通過ざゼる。然し、この信号が変更され、選
択ダイビットに続くのは１つの「０」と１つの「１」ダ
イビットである。次のスレーブ装置がこの一連の選択信
号を非選択と認識し、残っている「○」ダイビットを取
除くことによって符号を変更した後、この一連の信号が
次に隣合う装置に送られ、この為、選択ダイビットの直
ぐ後に「１」ダイビットが来る。次に隣合うチップ、即
ちリング内の３番目のチップがこれを選択信号として認
識する。従って、選択ダイビットに２つの「０」ダイビ
ット及び１つの「１」ダイビットが続くことは、リング
内の３番目のスレーブ装置が選択されることを表わす。

所望のスレーブ装ａに到達する前に側路しなければなら
ないスレーブ装置の数に応じて、選択ダイビットと「１
」ダイビットの間にあるＯの数を調節するこ′とが出来
る。

所定のスレーブ装置が選択ダイビットな認識した後、先
頭の「１」ダイビットから始まるメツセージが続く。一
旦成る装置が選択されると、この装置が別の装置に対す
る一連の選択信号を検出するまで、この装置は選択され
たままでいる。選択された装置はアイドルダイピットに
よって隔てられた数多くのメツマージを受取ることが出
来る。

普通、先頭の「１」ダイビットの後に所望の作用は記述
する指令が続き、その後にデータが続くことがある。各
々のスレーブ装置は予定のパターンに従って、指令フィ
ールド及びデータ・フィールドをフレームとする。リン
グに読取るべき応答データがアイドル状態が存在する時
に掌に送り返され、この応答データは、選択順序を伝送
したのとは常に反対向きに送り返される。

第７図には第５図のインターフェイス回路の回路図が示
されている。制御バス３２の信号線Ｓ１゜Ｓ２が夫々別
々のバッファ１３８．１４０の入力に接続される。バッ
ファ１３８の出力がフリップフロップ１４２のＤ入力に
接続されると共に、方向検出回路１４４のへ入力にも接
続される。バッファ１４０の出力がフリップフロップ１
４６のＤ入力に接続されると共に、方向検出回路１４４
のＢ入力にも接続される。フリップフロップ１４２゜１
４６のタロツク入力及び方向検出回路１４４のクロック
入力が、非反転バッファ１４８３介して一詳のＪ１３２
からのＧＫ倍信号接続される。バッファ１４８の出力が
ＥＸＴ　　ＣＫと２されている。

フリップフロップ１４２のＱ出力が“１″と記したマル
チプレクサ１５０の１つの入力に入力される。フリップ
フロップ１４６のＱ出力が“０”と記したマルチプレク
サ１５ｏの他方の人力に入力される。マルチプレクサ１
５０のυ１ｗＪ入力が方向検出回路１４４のＱ出力に接
ｖｃされる。方向検出回路１４４は信号線Ｓ１又は＄２
のどちらからデータが到来するかを決定し、この決定を
下した後、マルチプレクサ１５０を！＋１１０Ｉｌシて
、関連した１つのフリップフロップ１４２又は１４６の
Ｑ出力を選択する。

マルチプレクサ１５０の出力がフリップフロップ１５２
のＤ入力に入力され、フリップフロップ１５２のＱ出力
が５人カマルチブレクサ１５４の２′°と記した１つの
入力に接続される。フリップフロップ１５２のクロック
入力がＥＸ１’ＣＫに接続される。マルチプレクサ１５
４の残りの４つの出力は°’ｏ”、　　“１”、”３”
、４“と記されている。゛０パ入力が論理０基準レベル
に接続され′１°“入力が論理１基準レベルに接続され
、”　３　”入力が反転回路１５６の出力に接続され、
４”入力が節１５８に接続される。節１５８がインバー
タ１５６の入力に接続される。

マルチプレクサ１５４のマルチプレクサ制御入力がイン
ターフェイス１ｌＮ１ｔ１回路１６０のＭＵＸ出力に接
続される。インターフェイス制御回路１６０はどのマル
チプレクサ入力をその出力にするかを決定する。後で説
明するが、フリップフロップ１５２のデータ出力をマル
チプレクサ１５４を介して直接的に送ってもよいし、或
いはそれを「１」ダイピット又はｒＯＪダイビットと置
換えることが出来る。更に、マルチプレクサ１５４はそ
の３′°及び°゛４″４″入力データを選択する為に使
われる。

マルチプレクサ１５４の出力がフリップフロップ１６２
のＤ入力に接続され、このフリップフロップのＱ出力が
インバータ回路１６４．１６６０入力に接続される。イ
ンバータ回路１６４の出力がＳ１信＠線に接続され、イ
ンバータ回路１６６の出力が８２信号線に接続される。

インバータ１６４．１６６は３状態ゲートであって、制
御入力が２人カマルチブレクサ１６８及び２人カマルチ
ブレクサ１７０の出力に夫々接続されている。

インバータ１６４．１６６は信号線Ｓ１．３２に高イン
ピーダンスを呈するか、或いは論理低又は高信号でこれ
らの線を駆動する。

２人カマルチブレクサ１６８．１７０は何れも１″と記
した入力と“Ｏ″′と記した入力を持っている。マルチ
プレクサ１７０の″１゛′入力及びマルチプレクサ１６
８の“ｏ″入力フリップフロップ１７２のＱ出力に接続
され、マルチプレクル１７０の“０″の入力及びマルチ
プレクサ１６８の１″の入力がフリップフロップ１７４
のＱ出力に接続される。そのｔＩＩｌ　ｍ入力が方向検
出回路１４４のＱ出力に接続される。

フリップフロップ１７２のＤ入力が、中継機能に対応し
てＲＬＹと記したインターフェイス制御回路１６０の出
力に接続され、フリップフロップ１７４のＤ入力が返答
機能に対応してＲＰＹと記した出力に接続される。フリ
ップフロップ１７２゜１７４は、信号線Ｓ１又はＳ２の
どちらが、マルチプレクサ１５４からの選択さ札たデー
タを受取るかを制御する様に作用し得る。例えば、８１
人力からデータを受取り、マルチプレクサ１５４をその
まま通過させて、信号１ａＳ２に出力することが出来る
。逆に、信号′１ＡＳ２からデータを受取り、信号線＄
１に出力することが出来る。各々のフリップフロップ１
６２，１７２．１７４のクロック入力が、インバータ１
７６によって処理されたＥＸＴ　　ＣＫの反転入力に接
続されている。

インターフェイス制御回路１６０がフリップフロップ１
５２の入力及び出力の両方に於けるデータ・ピットの論
理状態を検査する。フリップフロップ１５２の入力が入
力データ・ビットに対応するＤＩＮ入力に接続され、フ
リップフロップ１５２の出力がデータの第２ビツトに対
応する”Ｂ２″と記した入力に接続される。データをク
ロック信号ＥＸＴ　　ＣＫの１サイクルだけ遅延させる
ことにより、インターフェイス￥１１御回路はデータ・
ストリームの２つの論理状態を同時に見ることが出来る
。こうして、インターフェイス！ｉ！１ｍ回路は選択ダ
イビットが存在するかどうかを判定することが出来る。

連続する２つの論理Ｏビットが存在することによって選
択ダイピットが判定されると、マルチプレクサ１５４を
介してデータを伝送することが禁止される。この時、イ
ンターフェイスυｉ’Ｊ［１回路１６０が次に続く論理
ビットを検査して、その論理状態を判定する。この論理
状態が「１」ダイピットが存在することを表わせば、選
択セット信号に対応する５ＥＬＳ出力が論理高レベルに
上昇する。この出力が選択フラグ回路１７８のセット入
力に入力される。選択フラグ回路１７８の出力がインタ
ーフェイス制御回路１６０のＳＥＬ入力に入力される。

この後、インターフェイスυＩＩ！１回路１６０１１、
Ｓ１又１ｔＳ２信号線から装置に入力されるデータに関
係なく、それがリングの選択された装置であるかどうか
に関する表示を常に持つ。

選択状態に直ぐ続くデータがｒＯＪダイビット状態であ
れば、インターフェイス制迎回路１６０は、選択順序が
別のチップに対するものであることを認識し、２つの碕
能を果す。第１に、それが選択フラグ回路１７８に対し
て５ＥＬＲ信号出力を発生して、リセット機能を表示し
、これがＳＥＬ信号の状態を変えて、このスレーブ装置
が選択されていないと云う将来の表示を発生し、第２に
、データ・ストリームが変更される。この変更は「０」
ダイピットを削除し、それを選択ダイビットに置換える
ことである。この置換えは、マルチプレクサ１５４で１
項次の２つの論理０データ・ビットを発生することによ
って行なわれる。こうして新しく発生された選択ダイビ
ットがこの後フリップフロップ１６２を介して伝達され
、その後一連の選択信号の残りのダイビットが続いて提
供される。その結果、一連の選択信号から１つの「０」
ダイピットが削除されている。

選択順序が変更されると、それが、データを受取ったの
とは反対の信号線に出力される。これが、データをリン
グ内の次のスレーブＩＩに中ａする中継機能である。こ
の中継様能は、インターフェイス制御回路１６０からの
ＲＬＹ出力が適当な１つのマルチプレクサ１６８．１７
０によって選択されて、反対の信号線Ｓ１又は＄２に対
応するドライバー１６４又は１６６を出力「１」として
アクティブにすることによって行なわれる。

試験／保守制御２１１１器１２０によって一連の選択信
号又は選択メツセージが信号線Ｓ１又はＳ２から送られ
る他に、制御器１２０は大域自己試験メツセージ及び最
後に選択された装置ＬＳＤメツセージをも送出する。大
域自己試験メツセージは、前に述べた様に、リングの全
ての８１が内蔵自己試験を行なう様に指示する特別のメ
ツセージである。

ＬＳＤメツセージは装置特定コマンドだけを含んでおり
、最も近いＬＳＤが暗示アドレスである。

試験／保守制御器１２０はメツセージを送出して自己試
験を開始することが出来るが、スレーブ装置は応答メツ
で−ジしか送出することが出来ない。

こういう応答メツセージは、ＡＴ線をアクティブにして
、エラー情報を表わすか、或いはリング構成に沿って応
答メツセージを送り返すことである、これは後で説明す
る。

ＬＳＤメツセージは「１」ダイピットから始まり、その
後にデータを含む装置に特定のフィールドが続く。メツ
セージがアイドル状態で終り、メツセージ・データの終
りであることを表わす。メツセージがバスにのせられる
と、リング内で選択された装置より前に散在している全
ての装置が選択フラグ回路１７８をセットし、選択され
なかった装置の中継出力ＲＬＹがアクティブになり、こ
のデータを選択されなかった装置を介して次に隣合うス
レーブ装置に中継する。選択された装置がデータを受取
るまで、こういうことが続けられ、選択された装置は選
択フラグが回路７８によってセットされた装置である。

大域自己試験メツセージは連続する選択ダイビットで構
成されていて、アイドルダイビットであるか或いは一連
の論理ルベルであるプリチャージ信号で終わる。スレー
ブｉｔからの応答メツセージは、その前の選択又はＬＳ
Ｄメツセージに論理的に続くメツセージである。この応
答メツセージは、行先が試験／保守制御器１２０である
ことを除くと、形式の点ではＬＳＤメツセージと同一で
ある。このモードでは、インターフェイスυＩＪ１１回
路１６０の返答出力ＲＰＹがアクティブとなり、マルチ
プレクサ１７０の゛Ｏ″入力及びマルチプレクサ１６８
の“１”入力に対して信号を出力する。スレーブ装置の
応答を、データを受取ったのと同じ通路に沿って送り返
すことが重要である。

これは、リング上で一層高い位置を持つスレーブ装置に
欠陥のある可能性があるからである。選択されたスレー
ブ装置がデータを受取ったと云うことは、通信経路が無
傷であって、中間のスレーブ装置の方向検出回路に欠陥
がある確立が非常に小さいことを意味し、この為中間の
スレーブ装置を通って制御２′Ｉｌ器１２０に戻る双方
向の伝送が出来ることを意味している。

ＡＴ線は誤りを認識するために２つのモードで動作し得
る。第１のモードでは、ＡＴ線が論理低レベルに苗まり
、１つの装置が故障した場合にだけ、論理高レベルに引
張られる。第２の好ましいモードでは、自己試験が開始
された時に、ＡＴ線が論理高レベルに引張られ、各々の
スレーブ装置はＡＴ線を論理高レベルに保つことが出来
る。所定のスレーブ装置に対する自己試験が完了した後
、ＡＴｉｌを「解放コし、１つ又は更に多くのスレーブ
装置がＡＴＩｉｌを解放しない場合にだけ、ＡＴｉｌは
論理高レベルに留まることが出来る。こうして試験料＠
器１２０は、自己試験が完了したか又はいつ完了するか
を決定する為に、ＡＴｉｌを監視しさえすればよい。Ａ
Ｔ線が論理高レベルに留まる場合、エラーが表示される
。このエラーを記録した特定の装置は判っていないが、
システムは動作不能であり、煤理しなければならない。

保守モードでは、各々のスレーブ装置ｉを独立にアドレ
スし且つυ制御して、自己試験を行ない、欠陥のある装
置を決定することが出来る棟にする。

チップの残りの部分とのインターフェイス接続の為、自
己試験を開始する為には追加の回路が必要でありそれに
対してデータを転送し、それからデータを転送すると共
に、エラー情報を受取る。

これらの動作を同期させる為、ストローブ信号５ＴＲＤ
を発生しなければならない。ストローブ信号はクロック
信号εＸＴ　　ＣＫから生成される。

このクロック信号が３つの７リツプフロツブ１８０．１
８２．１８４に入力される。これらのすべてのフリップ
フロップは、ＩＮＴ　　ＣＫと記したチップの内部クロ
ックの同期信号を受ける。

フリップフロップ１８ｏのＱ出力がフリップフロップ１
８２のＤ入力に接続され、フリップフロップ１８２のＱ
出力がフリップフロップ１８４のＤ入力に接続される。

フリップフロップ１８２のＱ出力及びフリップフロップ
１８４のＱ出力がアンド・ゲート１８６の入力に接続さ
れ、このアンドゲートでその出力に信号５ＴＲＤを発生
する°。信号ＩＮＴ　　ＣＫは信号ＥＸＴ　　ＣＫより
もずっと速度が高いから、フリップ７０ツブ１８２のＱ
出力は、このレベルな伝達するのに十分な時間の間、論
理高レベルにあり、このレベルでフリップフロップ１８
２のＱ出力からクロックを発生する。この時、信号５Ｔ
ＲＤが論理高レベルになり、ＩＮＴ　　ＣＫの１クロッ
ク周期の間論理高レベルに留まり、その後論理低レベル
に変る。これによって実効的に信号ＩＮＴ　　ＣＫのり
Ｏツクの縁と同期したパルスが得られる。

一旦一層遅い信号ＥＸＴ　　ＣＫから同期したストロー
ブ信号を取出されたら、データを出力すること及び入力
することと云う様なその他のべ能を遂行することが出来
る。データを入力するには、データをデータ入力Ｉ！Ｄ
ＩＮに入力し、データを出力するには、データを出力１
１ＤＯＩＪＴに出力する。入力ＤＩＮがマルチプレクサ
１５０の出力に）妄続されて、そこから入力データを受
取る。出力ＤＯＵＴがフリップフロップ１８８のＤ入力
に接続され、このフリップ７０ツブのＱ出力が節１５８
に接続されていて、信号ＥＸＴ　　ＣＫのり０７９作用
を受ける。

インターフェイス制御回路１６０が選択出力データ並び
に返答としてυＩｔＸ］器１２０に送返される出力デー
タをυＩＩＯする。この動作は、データ入力存在信号″
ｏｒｐ”及びデータ出力存在信号″ＤＯＰ”を用いるこ
とによって同期させられる。

信号ＤＯＰはチップの残りの部分からの出力であり、直
列接続のフリップフロップ１９０．１９２を介しても理
される。信号ＤＩＰがインターフェイス制御回路１６０
によって発生されるが、アンド・ゲート１９４によって
チップの他の部分と同期させられる。アンド・ゲート１
９４の一方の入力がインターフェイス制仰回路１６０の
出力ＤＩＰ１．：接続され、他方の入力が信号５ＴＲＢ
に接続される。前に述べた様に信号ＤＩＲ及びＤＯＰは
、装置が選択されていてデータ・ストロニブがアクティ
ブである時にだけ「真」である。

自己試験の特徴の動作を同期させる為、自己試験の特徴
に対する゛開始信号に対応する信号ＳＴがインターフェ
イスｌ（１１回路によって発生される。

この信号がアンド・ゲート１９６の一方の入力に入力さ
れ、その他方の入力が信号５ＴＲＢに接続される。大域
自己試験メツセージを受取る時、この信号が論理高レベ
ルに上昇する。エラーメツセージ情報では、チップから
信号ＡＴが出力されて、直列接続された２つの７リツプ
フロツブ１９８゜２００のプリセット入力に入力される
。この両方のフリップフロップは信号ＥＸＴ　　ＣＫの
クロック作用を受ける。フリップ７Ｏツブ１９８゜２０
０の出力１のＱ出力がインバータ・ゲート２０２のゲー
トｔＩＩｌｙＡ部に接続される。インバータ・ゲート２
０２の入力が論理ルベルに接続され、その出力が線３２
の中の信号線ＡＴＩＣＩ続される。

フリップフロップ１９８，２００の入力１のＤ入力が論
理０レベルに接続される。動作について説明すると、ｌ
１ＡＴを用いて、多数の方法で自己試験の故障を報告す
る。第１に、信号ＡＴは試験の゛　　間アクティブであ
って、試験に成功すると解除される。即ち、スレーブＨ
ｌｆからの全ての出力ＡＴは試験の間はアクティブにセ
ットされていて、試験が終わると、チップが信号ＡＴを
発生し、これがフリップフロップ１９８，２００を介し
て中継されて、出力線３２でＡＴ信号線のアクティブ状
態を解放する。この代りに、試験に故障があった場合に
だけ、信号ＡＴを作動してもよい。装置の故障によって
、故障した装置がＡＴ倍信号作用状態に保つ様なモード
を用いる場合、試験／保守制御器１２０は、１つのＶＲ
置が強υ１的に信号ＡＴのアクティブを切り、又は解放
するまで、リング構成の装置をポーリングすることが出
来る。これによって試験／保守制御器１２０が、リング
構成に沿ったどのスレーブ装置が故障したかを判定する
ことが出来る。

第８図には、選択フラグ回路１７８の簡略ブロック図が
示されている。選択フラグ１７８の選択入力がオア・ゲ
ート２０４の一方の入力に接続され、その他方の入力が
アンド・ゲート２０６の出力に接続される。アンド・ゲ
ート２０６の一方の入力が選択フラグ１７８のＱ出力に
接続され、その他方の入力がインバータ２０８を介して
リセット入力に接続される。オア・ゲート２０４の出力
がフリップフロップ２１０のＣ入力に接続され、このフ
リップフロップのＱ出力が選択フラグ１７８のＱ出力に
接続される。フリップ７０ツブ２１０は信号ＥＸＴ　　
ＣＫのクロック作用を受ける。動作について説明すうと
、選択フラグ１７８のセット入力にある信号５ＥＬＳが
フリップフロップ２１０にクロック作用で送込まれるが
、そのリセット入力の信号５ＥＬＲは、その前の状態が
Ｑ出力に論理高レベルを持っていた場合にだけ、状態を
変える。

第９図には、方向検出回路１４４の回路図が示されてい
る。回路１４４のへ入力がインバータ２１４を介してア
ンド・ゲート２１２の一方の入力に入力される。回路１
４４の８入力がインバータ２１８を介してナンド・ゲー
ト２１６の一方の入力に入力される。アンド・ゲート２
１２及びナンド・ゲート２１６の他方の入力が回路１４
４のＣ入力に接続される。アンド・ゲート２１２の出力
がオア・ゲート２２０の一方の入力に接続され、その他
方の入力がアンド・ゲート２２２の出力に接続される。

オア・ゲート２２０の出力がフリップ７０ツブ２２４の
Ｃ入力に接続される。アンド・ゲート２２２の一方の入
力がナンド・ゲート２１６の出力に接続され、その他方
の入力がフリップ７０ツブ２２４のＱ出力に接続される
。フリップ７０ツブ２２４のＱ出力は方向検出回路１４
４のＱ出力に対応する。フリップフロップ２２４は信号
ＥＸＴ　　ＣＫのりＯツク作用を受ける。ａ作について
説明すると、方向検出回路１４４のへ入力の信号がイネ
イブル信号と共に、データをフリップフロップ２２４を
通過させる。

この代りに、Ｂ入力のデータ入力がイネイブル信号が発
生された時にナンド・ゲート２１６によって反転データ
出力になり、これがアンド・ゲート２２２の一方の入力
をＩｌａする。アンド・ゲート２２２は、フリップフロ
ップ２２４のＱ出力に出力が存在する時にだけ、出力を
発生する。

第１０図には、インターフェイス回路３０とインターフ
ェイス回１３０にあるインターフェイスＬｌｌ　Ｍ回路
１６０の動作を示すフローチャートが示されている。こ
のシーケンスが開始ブロック２２６で開始され、判断ブ
ロック２２８に進んで、データが存在するかどうかを判
定する。前に述べた様に、データが伝送されるまで信号
線Ｓ１及びＳ２は論理高レベルに保たれている。論理低
レベルが感知されたことは、データ伝送の開始を表わす
。論理低レベルが検出されると、プログラムはＹ経路を
とり、論理低レベルが検出されなければ、プログラムは
Ｎ経路をとって判断ブロック２３０に行く。判断ブロッ
ク２３０は、データ出力存在信号ＤＯＰが論理高レベル
であって、データがチップに貯Ｒされていて、チップが
前のメツセージによってこのデータを送り返す様に要請
されていることを表わすかどうかを判断する。

信号ＤＯＰが論理高レベルでなければ、プログラムはＮ
経路に沿って判断ブロック２２８の入力に戻る。信号Ｄ
ＯＰが高レベルであれば、プログラムはＹ経路に沿って
機能ブロック２３１に進み、そこで「１」ダイビットを
試験！ｌｌ１ｍ器に送返して、応答メツセージの開始を
知らせる。このモードでは、出力駆ｆｊ１３１６４．１
６６がセットされ、信号線３１．８２の受取る側の１つ
を選択する。この後、プログラムは機能ブロック２３２
に進み、データを受取ったのと同じ通路に沿ってデータ
を試験／保守料ｙＡ器１２０に送り返する。次にプログ
ラムが判断ブロック２３４に進み、信号ＤＯＰがまだ高
レベルであるかどうかを判定する。￥ＡＭ内にまだデー
タが入っている限り、信号ＤＯＰは論理高レベルに保た
れる。データの伝送が完了すると、信号ＤＯＰが低にな
る。従って、全てのデータを伝送するまで、プログラム
はＮ経路に沿ってデータ送出機能ブロック２３２の入力
に戻り、伝送が終わった時、判定ブロック２２８の入力
に戻る。

判定ブロック２２８にデータが存在すれば、プログラム
はＹ経路に沿って機能ブロック２３６の入力に進み、フ
リツプフロツプ１５２の出力に出　　。

るダイビットの２番目のビットを受取る。次にプログラ
ムは判断ブロック２３８に進み、受取った　　′ダイピ
ットが「１」ダイビットであるかどうかを判定する。こ
のダイビットが「１」であれば、これはメツセージが存
在することを表わす。このモードでは、プログラムはＹ
経路に沿って判定ブロック２４０に進み、選択フラグが
セットされているかどうかを判定する。選択フラグがセ
ットされていれば、これｉよ装置が選択されたことを表
わし、プログラムはＹ経路に沿って機能ブロック２４２
に進み、このデータを取込む。次にプログラムは更にデ
ータが存在するかどうかを判定する様に戻る０選択フラ
グがセットされていなければ、プログラムは判断ブロッ
ク２４０からＮ経路に沿って機能ブロック２４４に進み
、データをリング構成内の次のスレーブ装置に中継する
。この後、プログラムが判断ブロック２２８の入力に戻
り、更にデータが存在するかどうかを判定する。

判定ブロック２３８で２番目のビットが論理Ｏであって
、選択ダイビットであることを表わす場合、プログラム
はＮ！！路に沿って機能ブロック２４６に進み、後続の
ダイビットを検査する。次にプログラムが、判断ブロッ
ク２４８に進み、その後のダイビットが選択ダイビット
であるかどうかを判定する。それが選択ダイビットであ
れば、これは自己試験の開始を表わし、プログラムはＹ
経路に沿って機能ブロック２５０に進み自己試験を開始
する。自己試験を開始した後、プログラムは機能ブロッ
クに２５２に進み、後続の選択ダイビットをリング内の
次のスレーブ装置に中継する。

自己試験の開始を表わすメツセージは大域自己試験メツ
セージであり、一連の選択ダイビットで構成される。前
に述べた様に、最初の選択ダイビットは、それをＨＨし
た後に削除されるから、その後の選択ダイビットは自己
試験の開始を表わすと共に、残りの選択ダイビットを隣
合うスレーブ装置に中継する中継機能をも表わす。順序
内には、全てのスレーブ装置で処理することによって削
除される数を越えるのに十分な数の選択ダイビットがあ
りさえすればよい。この後、プログラムは判断ブロック
２２８の入力に戻り、以後のデータを待つ。

この後のダイビットが選択ダイビットでない場合、プロ
グラムは判断ブロック２４８からＮ経路に沿って判断ブ
ロック２５４の入力に進み、ダイビットが「１」である
かどうかを判定する。それが「１」ダイビットであれば
、これは装置が選択されたことを表わし、プログラムが
Ｙ経路に沿って機能ブロック２５６に進み、選択フラグ
をセットし、その後機能ブロック２５８に進み、後続の
データを取込む。データを取込んだ後、プログラムは判
断ブロック２２８の入力に戻り、新しいデータを待つ。

後続のダイビットが「１」ダイビットでない場合、プロ
グラムは判断ブロック２５４からＮ経路に沿って判定ブ
ロック２６００Å力に進み、後続のダイビットが「０」
であるかどうかを判定する。

後続のダイビットが「０」でない場合、これはアイドル
状態を表わし、プログラムは判断ブロック２２８の入力
に戻る。然し、ダイビットが「０」である場合、プログ
ラムは機能ブロック２６２に進み、選択ダイビットに続
く「Ｏ」ダイビットは、現在のチップが選択されるチッ
プでない様な選択′　シーケンスを表わしているから、
フラグをリセットする。従って、選択フラグをリセット
しなければならない。この後プログラムは別能ブロック
２６４に進む。機能ブロック２６４では、前に述べた様
に、選択ダイビットに直ぐ続くリストを検査して、ビッ
トが論理１であって、「０」ダイビットを表わすか或い
は論理０であって「１」ダイビットを表わすかを判定す
ることにより、データを変更する。ｒＯＪダイビットが
選択ダイビットの直ぐ後に続くから、それを選択ダイビ
ットに変更し、変更したデータ・ストリームを機能ブロ
ック２６６で示す様に、リング内の次に隣合うスレーブ
装置に中継する。この変更データの中継の後、プログラ
ムは判断ブロック２２８の入力に戻り、以後のデータ又
は選択順序を待つ。

効果 要約すれば、パターン発生器及び認識回路を機能回路ブ
ロックと一体の装置にまとめた完全自己試験形のｖＬＳ
Ｉ装置を提供した。パターン発生器の動作を制御して、
は能回路ブロックに予定のパターンを入力して、この回
路ブロックから予定の応答を導出し、それを認識回路に
出力する様にするＤＩ　１１１回路を設けである。認識
回路が出力データを予定の結果と比較する。入力試験パ
ターンに応答して機能回路から出力されたデータが、予
想される結果と、真に符合しない場合、装置は故障と判
定され、専用端子にこのことを示す信号が出力される。

自己試験機能を開始する制御信号に対して別個の端子が
専用になっており、こうして一体の装置の自己試験を開
始し且つその試験結果を外部装置に中継するのに、最低
限２つのピンを必要とする。

自己試験の特徴の他に、機能回路ブロックと一体の試験
制御！ｌ器が外部保守装置とインターフェイス接続され
て、この回路ブロックの動作を制御し、その個々の部品
を試験する。外部装置からデータを受取り、機能回路ブ
ロックで特定のｄ能を遂（うして、それから外部装置に
対してデータを出力することが出来る。

自己試験の特徴を持つ各々の一体の装置をリング構成に
組立て、各々の装置が入力ポート及び出力ボートを持つ
様にすることが出来る。データを１つのボートに入力し
、他のボートは隣合うＩＩの入力ポートに取付けられる
出力ボートとして作用し、こうしてリング構成を作る。

データ通路は直列伝送が出来る様な形式にする。データ
を特定の装置に入力すると、データは隣合った２つのビ
ットを検査することが出来る様に遅延させられ、その中
に入っている情報に応答して、データが次に隣合う装置
に中継されるか、或いは変更されてから中継される。こ
の変更により、リング構成に於けるその位置によって、
特定の装置を選択することが出来る。装置が選択されな
い場合、カウントがＯに等しくなって、選択された装置
を表わす様になるまで、この装置が符号の前の選択番号
を減数する。

好ましい実施例を詳しく説明したが、この発明の範囲内
で、種々の変更、ご換並びに集成をｈａえることが出来
ることを承知されたい。

この発明の実施態様は次の通りである。

１）外部装置から入力信号を受取り、当該顆能回路ブロ
ックと一体の予定の機能に従って受取った入力信号を処
理し、処理した入力信号を当該機能回路ブロックから前
記外部装置へ出力する機能回路ブロックと、該は北回路
ブロックに入力する為の試験パターン信号を発生するパ
ターン手段と、前記灘能回路ブロックの処理された信号
を受取り、該出力信号を予定の試験判断基準と比較して
、前記機能回路ブロックからの出力信号と予定の試験判
断基準の間で有効な比較が成立した時に比較有効信号を
出力する認識手段と、前記パターン手段をｔ、ＩＩ＠ｌ
、て、外部の自己試験開始信号を受取ったことに応答し
て、予定の試験プログラムに従って前記試験パターン信
号を発生させる制御手段とを有し、前記機能回路ブロッ
ク、前記パターン手段、前記認識手段及び前記制御手段
は自蔵式の一体の装置であり、前記制御手段が前記認識
手段の出力を感知して、前記予定の試験パターンに従っ
て、前記試験パターン手段によって発生された全ての試
験パターン信号に対して比較有効信号が感知されない場
合欠陥信号を出力し、更に、前記一体の装置を外部装置
とインターフェイス接続して、それから前記自己試験開
始信号を受取ると共にそれに対して前記欠陥信号を送出
すインターフェイス手段を有し、該インターフ１エイス
手段が前記機能回路ブロックの自己試験に専用になって
いる自己試験回路。

２）１項に記載した自己試験回路に於て、前記インター
フェイス手段が前記一体の装置に対して非同期的に動作
する自己試験回路。

３）２項に記載した自己試験回路に於て、前記インター
フェイス手段が前記外部装置から直列データを受取り、
前記制御手段が前記機能回路ブロックを制御して、前記
インターフェイス手段から、その処理の為に、外部装置
のデータを受取り、前記ＩＩＩ　１８手段が前記インタ
ーフェイス手段を介して前記外部装置に送返されるデー
タ出力を直列形式で制御する自己試験回路。

４）１項に記載した自己試験回路に於て、前記１能回路
ブロックの予定の機能が複数個の機能動作を含む自己試
験回路。

５）４項に記載した自己試験回路に於て、前記ｔｉｌ制
御器が前記は北回路ブロックを制御して、前記予定の試
験プログラムに従って、前記複数個のｄ能の内の所望の
１つを遂行する様に作用し得る自己試験回路。

６）１項に記載した自己試験回路に於て、前記自己試験
開始信号の発生によって、前記制回手段が、前記予定の
試験プログラムの持続時間の間、対応するアテンション
信号を発生し、前記欠陥信号が発生したことによって前
記アテンション信号が作動状態に保たれて、前記アテン
ション信号が作動状態で存在することによって欠陥が判
定される様にした自己試験回路。

７）１項に記載した自己試験回路に於て、前記ｖ１仰手
段が前記発生された試験パターン信号と対応する様に前
記試験判断基準を発生する自己試験回路。

８）１項に記載した自己試験回路に於て、前記１能回路
ブロックがディジタル形であり、前記試験信号がディジ
タル・データで構成され、前記パターン手段が、前記制
御手段によってアドレスし得る複数個のディジタル・デ
ータ・ワードを記憶するメモリ手段を含み、該メモリ手
段をアドレスすることによって選ばれたディジタル・デ
ータ・ワードが出力されて、その処理の為に前記機能回
路ブロックに入力される自己試験回路。

９）１項に記載した自己試験回路に於て、前記υ制御手
段が、診断プログラムの形をした予定の試験ブＯグラム
を記憶するメモリと、該診断プログラムを予定の順序で
実行する手段と、該診断ブＯグラムの終りに比較有効信
号を受取ったかどうかを１１定する為に前記認識回路の
出力を感知する手段とを含んでおり、前記診断プログラ
ムの終りに比較有効信号を受取らない場合、前記欠陥信
号が発生される自己試験回路。

１０）１項に記載した自己試験回路に於て、前記認識手
段がデータ圧縮方式を利用して、データを圧縮し、該圧
縮データを前記予定の試験ＴＪＩ断基準基準較する自己
試験回路。

１１）１項に記載した自己試験回路に於て、前記機能回
路ブロックを入力信号を受取る状態から隔離する手段を
有し、該機能回路ブロックが前記外部装置との機能的な
インターフェイス接続から隔離される様にした自己試験
回路。

１２）集積回路を収容していて、外部装置とのインター
フェイス接続が出来る様にする複数個の信号ビンを持つ
半導体パッケージと、前記外部￥Ａ置からデータを受取
る入力及び出力を持っていて、受取ったデータを処理し
て、当該機能回路ブロックに固有の予定の機能に従って
処理済みデータとして出力し、前記入力及び出力が機能
的なシステム動作に専用になっている前記信号ビンを介
して前記外部装置とインターフェイス接続される機能回
路ブロックと、該機能回路ブロックに入力する為の複数
個の試験パターン・データを発生する試験パターンを発
生器と、選ばれた試験パターン・データを発生し、該選
ばれた試験パターン・データを前記機能回路ブロックで
処理して、それから出力する様に、前記機能回路ブロッ
ク及び試験パターン発生器の機能的な動作をゐ（制御し
、予定の試験プログラムに従って前記試験パターン・デ
ータを選択すると共には能回路ブロックの機能的な動作
をυｌ１ｉｌＬ、、該予定の試験プログラムが前記外部
装置からの自己試験開始信号を受取ったことに応答して
開始される様な制御手段と、前記機能回路ブロックの出
力を受取り、該出力を予定の予想される結果と比較し、
当該認識手段が有効な比較成立を判定した場合に比較有
効信号を出力する認識手段と、前記制御手段からの信号
に応答して、前記機能回路ブロックを前記外部装置から
隔離し、前記ｖ制御手段が、自己試験の間、前記機能回
路ブロックを隔離する様に当該隔離手段をυｌ１ｔｌす
る様になっている隔離手段と、専用の信号ビンを介して
前記制御手段及び外部試験制御器の間にインターフェイ
ス接続されるインターフェイス手段とを有し、前記制御
手段は前記認識手段の出力を感知して、前記選択された
試験パターン・データに対応して前記認識手段が有効な
比較成立を判定した場合、前記予定の試験プログラムを
動かせた後に受理信号を出力し、前記外部試験料ｗＪ器
が前記自己試験開始信号を発生すると共に前記受理信号
を受取る様になっている自己試験形集積回路。

１３）１２項に記載した自己試験回路に於て、前記イン
ターフェイス回路に開運する専用ビンが少なくとも２つ
のビンを含み、１つは自己試験開始信号を受取り、もう
１つは前記外部制御信号へ受理信号を伝達する自己試験
回路。

１４）１２項に記載した自己試験回路に於て、前記機能
回路ブロックの予定の機能が複数個の相互関係を持つ機
能で構成されていて、前記制御手段が全ての相互関係を
持つ機能を制御して、該相互関係を持つ機能内の１つ又
は成る組合せの相互関係を持つは能を選択的に遂行する
自己試験回路。

１５）１２項に記載した自己試験回路に於て、前記試験
パターン発生器が、前記制御手段によって選択的にアド
レス可能な？！数個の試験データ・ワードを記憶するメ
モリで構成されていて、選ばれた１つの前記試験データ
・ワードをその処理の為に前記機能回路ブロックに入力
することが出来る様にした自己試験回路。

１６）１０項に！！ａ！した自己試験回路に於て、前記
制電手段が、前記予定の試験プログラムを記憶するメモ
リと、前記予定の試験プログラムを実行して、前記機能
回路ブロックの機能を制御すると共に前記試験パターン
発生器を制御する動作符号を出力して、前記は能回路ブ
ロックに入力する為に、選ばれた１つの試験パターン・
データを出力する手段と、予定の試験プログラムに従っ
て前記認識回路の出力を感知して、出力データと前記予
定の試験判断基準の間に有効な比較が成立するかどうか
を判定する手段とを含んでいる自己試験回路。

１７）１２項に記載した自己試験回路に於て、前記予定
の判断基準が前記予定の試験プログラムに従って前記制
御手段によって発生される自己試験回路。

１８１１２項に記載した自己試験回路に於て、前記Ｈ７
１回路がデータ圧縮方式を利用して、前記予定の試験料
ｉ基準と比較する為に、その試験の聞に前記機能回路ブ
ロックから出力されるデータを圧縮する自己試験回路。

１９１１２項に記載した自己試験回路に於て、前記制御
手段が自己試験の間、前記インターフェイス手段を介し
て伝送される状態信号を出し、前記受理信号が出ると、
前記状態信号が不作動になつ、で、試験が続行中である
と言う表示が出る様にした自己試験回路。

２０）　　システム内で動作する集積回路の機能部分を
自己試験する方法に於て、前記集積回路の機能部分を前
記システムのインターフェイス接続から切離し、予定の
機能に従ってそれを処理する為に、前記集積回路の機能
部分に入力する為、予定の試験ブＯグラムに従って試験
パターンを発生し、該機能回路によって試験パターンを
処理した後、機能回路の出力を予定の試験ｐ１断基準と
ｌ！ｃ校し、比較出力を感知して、試験ブＯグラムを行
なった模、処理された出力データと予定の試験判断基準
の間に有効な比較が成立しない場合、欠陥信号を発生し
、該出力信号が集積回路に対する外部’ＭＷに出力され
、試験パターンの発生並びに予定の試験判断基準と出力
データとの比較が集積回路と一体にｉ牙なねれると共に
、集積回路の外部の源から受取った外部信号に応答して
開始される方法。

２１１　２０項に記載した方法に於て、試験プログラム
に従って前記集積回路の機能部分の機能を決定する工程
を含む方法。

２２）２つの端を持っていてリングとして構成された共
通の伝送線路と、該リングの両端に接続されていて、該
リングの何れかの端から伝送を開始すると共にその何れ
かの端から伝送を受取る手段が付設されているマスタυ
１１１１装置と、前記伝送線路と直列に前記リングに沿
って予定の相対位置に配置された複数個のスレーブ装置
とを有し、各々のスレーブ装置が、リングに沿った伝送
の方向を決定する手段、該伝送を予定の遅延時間だけ遅
延させる手段、前記伝送を開始した伝送線路の端に対し
て、受取る１つのスレーブ装置のリングに於ける相対位
置に対応して、前記マスタυ１陣賃＝によって発生され
る前記伝送中の独特の識別子を検出する手段、及び前記
独特の識別子が受取る１つのスレーブ装置に対応する時
、受取ったデータの伝送を禁止すると共にリング３終１
し、運ばれた１つのスレーブ装置と前記マスタｉ＋ＩＩ
＠ｌ装置の間で通信回路が設定される峰にする手段を持
っており、選ばれた１つのスレーブ装置は、前記マスク
Ｉｌｌ′＠装置から別の独特の識別子が伝送されるまで
、前記リングのｎ端状態を保つ様にした通信回路。

２３）２２頁に記載した通信回路に於て、前記伝送線路
が直列データを伝送する直列伝送線路である通信回路。

２４）　　２２頁に記載した通信回路に於て、前記独特
の識別子が、前記マスクｖ制御装置から伝送される時は
予定のカウントを持つカウント信号であり、更に、各々
のスレーブＫＷが、カウント値が０に等しくない時、カ
ウント値を１カウントだけ変更する手段を有し、０のカ
ウント値は受取った１つのスレーブ８置に対する選択符
号として認識され、マスク制ｙ！Ｊａｗからの伝送点に
対するリング上のｎｌ目のスレーブ８置を選択する場合
には、（ｎ−１）のカウント値が必要になる様になって
いる通信回路。

２５）２２項に記載した通信回路に於て、伝送線路が直
列データを伝送する直列伝送線路であり、該直列データ
がダイビット形式に符号化されている通信回路。

２６１２２項に記載した通信回路に於て、更に前記マス
クＩＩ　Ｉａ　ＨＮが、選ばれた１つのスレーブ装置か
らのデータの要論を伝送する手段を有し、該頁請する手
段は、前記選ばれた１つのスレーブ装置からデータが伝
送されるまで、前記マスク制御装置が前記リングにデー
タを伝送することを禁止する通信回路。

２７）２６項に記載した通信回路に於て、前記選ばれた
１つのスレーブ装置が前記マスクｉｄｌ罪装置からデー
タが伝送されたのとは反対方向にデータを伝送する通信
回路。

２８）２２項に記載した通信回路に於て、前記リングの
伝送が前記スレーブに置の内部機能に対して非同期的で
あり、更に、前記マスタυＩ’ｌＨｉ冒が、独立のりＯ
ツクを発生する手段を持ち、更に、６各のスレーブ装置
がその機能動作を前記マスク制御装置から発生されたク
ロックと同期させる手段を持っている通信回路。

２９）２２項に記載した通信回路に於て、前記伝送線路
が直列データを伝送する直列伝送線路であり、各々のス
レーブ装置が２つの両方向入力を持っていて、該スレー
ブ装置をリングと直列に挿入することが出来る様にし、
各々入力が隣合う１つのスレーブ装置又はリングを介し
てマスク制′ａｇｉ＝とインターフェイス接続され、前
記直列入力か互換性を持つ通信回路。

３０）　　各々データを伝送又は受信する２つの両方向
ボートを持つマスタｔＩＩＩｙＡ装置と、各々１能的に
独立していて夫々データを伝送又は受信する２つの両方
向ボートを持つ複数個のスレーブ装置と、前記スレーブ
装置及びマスクｌｉＩ１ｍ装置をリング形式に相互擾続
して、各々のスレーブ装置、の各々のボートが隣合う１
つのスレーブ装置の何れか一方のボート又は前記マスタ
υ１″ｇＡ装置の１つのボートと連絡する様にする伝送
手段とを有し、各々のスレーブ装置は、１つの入力の伝
送データを検出する手段、予定の遅延ｉ関の間前記デー
タを遅延させると共に、受取ったボートとは反対の１つ
のボートから遅延データを再び伝送する手段、前記デー
タを受取った後、それを再び伝送する前に、前記データ
を監視する手段、前記マスタυ制御装置の予定の１つの
マスク制御装置ボートから伝送されて予定のカウントが
符号化されている選択符号を認識する手段、前記予定の
カウントがＯに等しくなければ、前記予定のカウントを
１だけ減数することによって前記選択符号を変更し、該
変更された選択符号が隣合う１つのスレーブ装置に再び
伝送される様にする手段、及び前記カウントが０に等し
い時、データを再び伝送することを禁止し、選択された
スレーブ装置とマスク装置の間でデータを伝送する為の
通信回路を設定する手段を持っている通信回路。

３１）　　３０項に記載した通信回路に於て、前記伝送
手段が直列伝送データを伝える複数婦の直列伝送線路を
持っており、各々の伝送線路が隣合うスレーブ装置の間
、又は１つのマスク装置ボート及び１つのスレーブ装置
ボートの間に接続されている通信回路。

３２）３１項に記載した通信回路に於て、前記直列デー
タの伝送がダイごット形式に符号化されている通信回路
。

３３１３０項に記載した通信回路に於て、前記マスク制
御装置が前記スレーブ装置の灘能動作とは無関係な周波
数を持つクロックを発生する手段を持ち、該クロックが
各々のスレーブ装置とインターフェイス接続され、更に
、各々のスレーブｉｔがその内部機能を前記りＯツクと
同ｗ１させる手段を持っていて、該スレーブ装置及びリ
ング構成の間のインターフェイスが、マスタｌ１７Ｊの
ｔ（Ｉ　ｉＩｌの下に一層低い周波数で動作することが
出来る様にした通信回路。

３４）３０項に記載した通信回路に於て、前記予定のカ
ウントがＯに等しくない様な別の選択符号が感知された
時、前記禁止する手段が不作動にされる通信回路。

３５）３０項に記載した通信回路に於て、前記選択され
たスレーブ装置が、データを送る要請を表わす前記マス
ク制＠装置からの信号を受取る様に作用することが出来
、この時前記マスク１００装置は前記選択されスレーブ
装置がリング回路を介してデータを伝送する為に該リン
グ回路の制御作用を持つことが出来る様にし、前記マス
ク制ｍ装置は、前：ｉ！、選択されたスレーブ装置から
データが伝送されるまで、前記リング回路の制御作業を
手離し、該データは、前記選択されたスレーブａｌｌが
前記選択符号を受取った通路に沿って逆に伝送される通
信回路。

３６）マスタｔｆｉｌ　ｌ装置と複数個のスレーブ装置
の間で通信を行なう方法に於て、伝送線路と直列複数個
のスレーブ装置を配置し、伝送線路は両方向にデータ伝
送を行なう為の２つの端を持っており、各々のスレーブ
装置は伝送線路上の定められた相対位置を持っており、
マスク制御装置を伝送線路の両端と連絡する様に配置し
てその両端からデー夕を伝送並びに受信する様にしてリ
ング回路を形成し、各々のスレーブ装置で伝送方向を検
出し、各々のスレーブ装置で予定の遅延時間だけ伝送線
路上の伝送を遅延させて、遅延させた伝送を伝送線路を
介して同じ方向に再び伝送し、各々のスレーブ装置で、
データを受取った後、それを再び伝送する前に該データ
を監視し、選択符号を認識し、該選択符号は伝送綜路の
予定の端からマスク制御装置によって伝送され、該選択
符号には予定のカウントが符号化されており、前記符号
がＯに等しくない時、予定のカウントを１だけ減数する
ことによって選択符号を変更し、変更された選択符号が
次に隣合うスレーブ装置に再び伝送され、予定のカウン
トがＯに等しく、スレーブ￥ｉｌが選択されたことを示
す時、スレーブ装置からのデータの伝送を禁止して、選
択されたスレーブ装置とマスタＩＩＩｗＪ装訝の間でデ
ータを伝送する為の通信回線を設定する工程を含む方法
。

３７）３６項に記載した方法に於て、伝送線路が直列デ
ータを伝送する直列伝送線路である方法。

３８１３６項に記載した方法に於て、伝送がダイビット
形式に符号化されている方法。

３９）３６項に記載した方法に於て、更に、マスク制御
装置で独立のクロックを発生し、各々のスレーブ装置は
互いにもマスク制ｔ！０装置とも無関係に動作し、前記
クロックが各々のスレーブ装置の機能的な動作よりも一
庖低いＩ？ｉｌ波数で動作することが出来る様に、各々
のスレーブｉｉとマスタｖ１１１１￥Ａ置のクロックと
の別のインターフェイスを同期させる工程を含む方法。

【図面の簡単な説明】

第１図は機能回路及びＶＬＳＩチップを自己試験する時
の関連する試験回路の簡略ブロック図、第２図は第１図
のＶＬＳＩチップの拡大ブロック図、第３図は第２図の
機能回路の簡略ブロック図、第４図はリング形式に接続
されたＶＬＳｔｉｉ置の回路の回路図、第５図は試験ボ
ート・インターフェイスのブロック図、第６図はピット
・ブＯトコルの波形図、第７図は試験ポート・インター
フェイス回路の回路図、第８図は選択フラグ回路の回路
図、第９図は方向検出回路の回路図、第１０図はインタ
ーフェイス回路の動作及びＶＬＳＩチップの自己試験の
特徴を示すフローチャートである。 主な符号の説明 １０：！ｌ能回路ブロック １２：入力バス １４：出力バス １６：パターン発生器 ２０：認ｉ！！回路 ２２：試験制御器 ３０：インターフェイス回路 ３２：υＩ′Ｉ！Ｊバス

Claims (1)

【特許請求の範囲】
1. 外部装置から入力信号を受取り、当該機能回路ブロック
   と一体の予定の機能に従つて受取つた入力信号を処理し
   、処理した入力信号を当該機能回路ブロックから前記外
   部装置へ出力する機能回路ブロックと、該機能回路ブロ
   ックに入力する為の試験パターン信号を発生するパター
   ン手段と、前記機能回路ブロックの処理された信号を受
   取り、該出力信号を予定の試験判断基準と比較して、前
   記機能回路ブロックからの出力信号と予定の試験判断基
   準の間で有効な比較が成立した時に比較有効信号を出力
   する認識手段と、前記パターン手段を制御して、外部の
   自己試験開始信号を受取つたことに応答して、予定の試
   験プログラムに従つて前記試験パターン信号を発生させ
   る制御手段とを有し、前記機能回路ブロック、前記パタ
   ーン手段、前記認識手段及び前記制御手段は自蔵式の一
   体の装置であり、前記制御手段が前記認識手段の出力を
   感知して、前記予定の試験パターンに従つて、前記試験
   パターン手段によつて発生された全ての試験パターン信
   号に対して比較有効信号が感知されない場合欠陥信号を
   出力し、更に、前記一体の装置を外部装置とインターフ
   ェイス接続して、それから前記自己試験開始信号を受取
   ると共にそれに対して前記欠陥信号を送出すインターフ
   ェイス手段を有し、該インターフェイス手段が前記機能
   回路ブロックの自己試験に専用になつている自己試験回
   路。