JPS63265181A - フアンクシヨンテスタ - Google Patents
フアンクシヨンテスタInfo
- Publication number
- JPS63265181A JPS63265181A JP62100539A JP10053987A JPS63265181A JP S63265181 A JPS63265181 A JP S63265181A JP 62100539 A JP62100539 A JP 62100539A JP 10053987 A JP10053987 A JP 10053987A JP S63265181 A JPS63265181 A JP S63265181A
- Authority
- JP
- Japan
- Prior art keywords
- test
- board
- timing
- data
- tested
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 41
- 230000006870 function Effects 0.000 claims abstract description 17
- 230000004044 response Effects 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 238000011990 functional testing Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファンクションテスタに関し、特に非同期論理
回路の機能を試験するためのファンクションテスタに関
する。
回路の機能を試験するためのファンクションテスタに関
する。
従来、集積回路の機能試験を行なうファンクションテス
タは通常、同期論理回路用であり、ファンクションテス
タのクロックとタイミングが合わない非同期論理回路の
機能試験には使用できない。
タは通常、同期論理回路用であり、ファンクションテス
タのクロックとタイミングが合わない非同期論理回路の
機能試験には使用できない。
上述した従来のファンクションテスタは、非同期論理回
路の機能試験が不可能なので、非同期論理回路の試験時
には、使用共ｆｆｔＫ実装してシステムテストを行わざ
るを得す、正常に動作する使用装置が無いと試験できな
い上に、不良が発生時の不良解析に多大な時間を必要と
する欠点がある。
路の機能試験が不可能なので、非同期論理回路の試験時
には、使用共ｆｆｔＫ実装してシステムテストを行わざ
るを得す、正常に動作する使用装置が無いと試験できな
い上に、不良が発生時の不良解析に多大な時間を必要と
する欠点がある。
本発明のファンクションテスタは、テスト入力データお
よび期待値データを含むテストデータのうちの前記テス
ト入力データを被試験回路に与えこれに応答して該被試
験回路が出力するデータを前記期待値データと比較する
機能をもつファンクションテスタにおいて、該ファンク
ションテスタ内で発生するタイミング信号およびこれと
非同期で前記被試験回路が発生するタイミング信号のう
ちの一方を選択しリード信号として送出するセレクタ部
と、前記テストデータを一時格納しこれを格納順番に前
記リード信号のタイミングで読出すファーストインファ
ーストアウトメモリ部とを、備えている。
よび期待値データを含むテストデータのうちの前記テス
ト入力データを被試験回路に与えこれに応答して該被試
験回路が出力するデータを前記期待値データと比較する
機能をもつファンクションテスタにおいて、該ファンク
ションテスタ内で発生するタイミング信号およびこれと
非同期で前記被試験回路が発生するタイミング信号のう
ちの一方を選択しリード信号として送出するセレクタ部
と、前記テストデータを一時格納しこれを格納順番に前
記リード信号のタイミングで読出すファーストインファ
ーストアウトメモリ部とを、備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。同
図のファンクションテスタｌのテストデータロード部〆
ｈ１テストデータをロードするためのメモリであり、コ
ントロール部１２が発生するライト信号のタイミングに
合わせてテストデータをファーストインファーストアウ
ト（Ｆ’ＩＦＯ）メモリ部１４へ転送する。被試験ボー
ド２の試験時には、被試験ボード２の非同期論理回路部
のタイミング信号をセレクタ部１３で選択してＦＩＦＯ
メモリ部１４ヘリード信号として与え、機能試験を行な
う。このリード信号に応じ゛ＣＦＩＦＯメモリ諦孤ら読
出したテストデータのうち、テスト入力データはドライ
バ−７７センサ一部１６を経由して被試験ボード２に送
られ、またこれに対応する期待値データは比較回路１５
に送られる。この時、コントロール部１２からの制御信
号によりリレー１７の接続制御を行なって、被試験ボー
ド２の入出力パスに対しテスト条件に適合した接続設定
をしておく。比較回路１５は、ＦＩＦＯメモリ部１４か
ら与えられる期待値データと被試験ボード２からドライ
バー／センサ部１６を経由して到来するテスト出力デー
タとをリード信号のタイミングで！ １べ知らせてテスト結果を表示させる。なお、被試験ボ
ード２の非同期論理回路部でタイミング信号を発生して
いない場合（例えば組合せ論理回路の場合）には、セレ
クタ部１３で、コントロール部１２から発生するタイミ
ング信号の方を選択させリード信号として使用すれば良
い。
図のファンクションテスタｌのテストデータロード部〆
ｈ１テストデータをロードするためのメモリであり、コ
ントロール部１２が発生するライト信号のタイミングに
合わせてテストデータをファーストインファーストアウ
ト（Ｆ’ＩＦＯ）メモリ部１４へ転送する。被試験ボー
ド２の試験時には、被試験ボード２の非同期論理回路部
のタイミング信号をセレクタ部１３で選択してＦＩＦＯ
メモリ部１４ヘリード信号として与え、機能試験を行な
う。このリード信号に応じ゛ＣＦＩＦＯメモリ諦孤ら読
出したテストデータのうち、テスト入力データはドライ
バ−７７センサ一部１６を経由して被試験ボード２に送
られ、またこれに対応する期待値データは比較回路１５
に送られる。この時、コントロール部１２からの制御信
号によりリレー１７の接続制御を行なって、被試験ボー
ド２の入出力パスに対しテスト条件に適合した接続設定
をしておく。比較回路１５は、ＦＩＦＯメモリ部１４か
ら与えられる期待値データと被試験ボード２からドライ
バー／センサ部１６を経由して到来するテスト出力デー
タとをリード信号のタイミングで！ １べ知らせてテスト結果を表示させる。なお、被試験ボ
ード２の非同期論理回路部でタイミング信号を発生して
いない場合（例えば組合せ論理回路の場合）には、セレ
クタ部１３で、コントロール部１２から発生するタイミ
ング信号の方を選択させリード信号として使用すれば良
い。
以上説明したように本発明は、テストデータを一時記憶
するＦＩＦＯメモリを設は被試験ボードの動作タイミン
グで順次読出せるようＫして機能試験を実施することに
より、正常に動作する使用装置が無くても試験できると
共にフェイル解析機能を持たせておけば被試験ボードの
不良内容を直接観測でき短時間に不良解析ができるとい
う効果がある。
するＦＩＦＯメモリを設は被試験ボードの動作タイミン
グで順次読出せるようＫして機能試験を実施することに
より、正常に動作する使用装置が無くても試験できると
共にフェイル解析機能を持たせておけば被試験ボードの
不良内容を直接観測でき短時間に不良解析ができるとい
う効果がある。
第１図は本発明の実施例を示すブロック図である。
ｌ・・・・・・７アンクシ四ンテスタ、１０・・・・・
・テストデータロード部、１１・・・・・・エラー４．
市部、１２・・・ライパー／センサ一部、１７・・・・
・・＋）ｖ−１，２・・・・・・被試験ボード。
・テストデータロード部、１１・・・・・・エラー４．
市部、１２・・・ライパー／センサ一部、１７・・・・
・・＋）ｖ−１，２・・・・・・被試験ボード。
Claims (1)
- テスト入力データおよび期待値データを含むテストデー
タのうちの前記テスト入力データを被試験回路に与えこ
れに応答して該被試験回路が出力するデータを前記期待
値データと比較する機能をもつファンクションテスタに
おいて、該ファンクションテスタ内で発生するタイミン
グ信号およびこれと非同期で前記被試験回路が発生する
タイミング信号のうちの一方を選択しリード信号として
送出するセレクタ部と、前記テストデータを一時格納し
これを格納順番に前記リード信号のタイミングで読出す
ファーストインファーストアウトメモリ部とを、備えて
いることを特徴とするファンクションテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100539A JPS63265181A (ja) | 1987-04-22 | 1987-04-22 | フアンクシヨンテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100539A JPS63265181A (ja) | 1987-04-22 | 1987-04-22 | フアンクシヨンテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63265181A true JPS63265181A (ja) | 1988-11-01 |
Family
ID=14276756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100539A Pending JPS63265181A (ja) | 1987-04-22 | 1987-04-22 | フアンクシヨンテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63265181A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990015999A1 (en) * | 1989-06-16 | 1990-12-27 | Advantest Corporation | Test pattern generator |
| US5831994A (en) * | 1996-09-02 | 1998-11-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device testing fixture |
| JP2015031690A (ja) * | 2013-07-31 | 2015-02-16 | ユニテスト インク．Ｕｎｉｔｅｓｔ Ｉｎｃ． | 高速フェイルメモリデータ取得装置およびその方法 |
-
1987
- 1987-04-22 JP JP62100539A patent/JPS63265181A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990015999A1 (en) * | 1989-06-16 | 1990-12-27 | Advantest Corporation | Test pattern generator |
| US5265102A (en) * | 1989-06-16 | 1993-11-23 | Advantest Corporation | Test pattern generator |
| US5831994A (en) * | 1996-09-02 | 1998-11-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device testing fixture |
| JP2015031690A (ja) * | 2013-07-31 | 2015-02-16 | ユニテスト インク．Ｕｎｉｔｅｓｔ Ｉｎｃ． | 高速フェイルメモリデータ取得装置およびその方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5001713A (en) | Event qualified testing architecture for integrated circuits | |
| US6122762A (en) | Memory interface device and method for supporting debugging | |
| US5513186A (en) | Method and apparatus for interconnect testing without speed degradation | |
| EP0454320A1 (en) | Scan test circuit for use with multiple frequency circuits | |
| JP4211010B2 (ja) | 集積回路 | |
| JPS5853774B2 (ja) | 情報処理装置 | |
| JPS63265181A (ja) | フアンクシヨンテスタ | |
| KR100212256B1 (ko) | 시스템 스캔 경로 구조물 및 방법 | |
| JPH06318964A (ja) | データ処理システム及びその自己検査制御方法 | |
| JP2002141414A (ja) | 集積回路を試験する装置および方法 | |
| JPH0843494A (ja) | 電子回路 | |
| JP3215600B2 (ja) | Ｉｃ試験装置 | |
| JP2903443B2 (ja) | Ｉｃ試験装置 | |
| JP3024310B2 (ja) | 論理回路の検査装置 | |
| JPH0693004B2 (ja) | 集積回路試験方式 | |
| JPH0210178A (ja) | 論理回路 | |
| JP2001203322A (ja) | 半導体集積装置 | |
| JPH10160807A (ja) | 試験回路を含む論理装置と論理装置の試験方法 | |
| JPH026772A (ja) | 集積回路 | |
| JPH06347520A (ja) | 遅延テスト方法 | |
| JPH02178863A (ja) | メモリ試験回路 | |
| JPH05126914A (ja) | Ｉｃ試験装置 | |
| JPH05273308A (ja) | Ｉｃ試験装置のタイミング発生装置 | |
| JPH1019985A (ja) | 集積回路用診断回路 | |
| JPH1090369A (ja) | 集積回路の試験及び評価方法及び装置 |