KR100212256B1 - 시스템 스캔 경로 구조물 및 방법 - Google Patents

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Description

시스템 스캔 경로 구조물 및 방법

제1도는 시스템 레벨 스캔 경로 구조물의 회로 블럭도.

제2도는 디바이스 선택 모듈의 회로 블럭도.

제3도는 디바이스 선택 모듈의 데이타 레지스터(D-REG)의 회로 블럭도.

제4도는 디바이스 선택 모듈의 TMS 선택 회로의 회로도.

제5도는 디바이스 선택 모듈에 사용된 멀티플렉서의 회로도.

제6도는 주 및 원격 버스 마스터와 상호 작용하여 사용되는 디바이스 선택 모듈의 전형적인 보드 레벨 실행예의 회로 블럭도.

제7(a-c)도는 주 버스 마스터와 원격 버스 마스터 사이의 국부 핸드쉐이크 프로토콜과 함께 따라 주 버스 마스터와 원격 버스 마스터 사이의 국부 통신 경로의 회로 블럭도.

제8(a-c)도는 주 버스 마스트와 원격 버스 마스터 사이의 글로발 통신 경로 및 글로발 핸드쉐이크 프로토콜의 회로 블럭도.

제9도는 다중 디바이스 선택 모듈을 사용하는 보조 스캔 경로를 선택하는 수평 및 수직 확장 회로 블럭도.

제10도는 본 발명의 주 버스 마스터의 블럭도.

제11도는 테스트 버스 마스터의 주 테스트 버스 제어기의 블럭도.

제12도는 본 발명의 원격 버스 마스터의 블럭도.

제13도는 원격 마스터의 원격 테스크 버스 제어기의 블럭도.

* 도면의 주요부분에 대한 부호의 설명

10 : 시스템 레벨 스캔 경로 12 : 주 버스 마스터(PBM)

14 : 테스트 버스 16a, 16b : 회로 보드

18a, 18b : 디바이스 선택 모듈(DSM) 20 : 주 테스트 포트

22 : 원격 테스트 포트 28 : 명령 레지스터(I-REG)

30 : 데이타 레지스터(D-REG) 42, 142, 144, 146 : 제어 버스

84 : 선택 레지스터 86 : 카운터 레지스터

88 : 제어 레지스터 90 : 바이패스 레지스터

124 : 원격 버스 마스터(RBM) 129, 164 : 프로세서

132 : ROM 134 : RAM

136, 168 : 인터럽트 조정기 138, 170 : I/O 포트

140 : 주 테스트 버스 제어기 148, 186 : 직렬 대 병렬 수신기부

150, 180 : 병렬 대 직렬 전송기부 158, 162, 182, 188 : 시프트 레지스터

172 : 원격 버스 제어기

본 발명은 일반적으로 집적회로에 관한 것으로, 특히 시스템 설계에서 다중 서브시스템(subsystem)에 선택적인 스캔 억세스(scan access)를 지원하기 위한 디바이스에 관한 것이다.

시스템내의 디바이스의 기능성을 테스트하기 위한 능력 및 디바이스들 사이의 접속부들은 1개 이상의 집적 회로 보드(board)를 사용하는 시스템이 더욱 복잡해짐에 따라 더욱 중요해지고 있다. 표면 장착 패키징 및 집적 회로(IC) 게이트 집적도와 같은 보드 상호 접속 기술의 진보가 종래 기술의 전자 시스템의 설계에 긍정적인 영향을 미치고, 그들은 시스템 레벨 테스트 가능성에는 악영향을 미친다. 회로의 복잡성의 증가로 통상의 테스팅 기술을 사용하는 테스트 보드 설계시 제조 과정이 더욱 어려워져 경비가 많이 들게 된다. 기술 진보에 매우 영향을 받는 테스트 기술들 중 한 기술은 회로내 테스팅(in-circuit testing)이다. 종래 방법의 회로내 테스팅은 테스트 중인 회로에 자극을 주고 응답을 측정하기 위해 탐칭 고정구(probing fixture)를 사용하여 보드에 물리적으로 억세스하려는 능력에 의한 것이다. 그러나, 보드 레이아웃(layout)이 더 조밀해지면, 탐침용으로 할당된 공간은 감소되고, 어떤 경우에는 모두 없어지게 된다.

경계(boundary)스캔은 스캔 동작을 통해 제어 가능성 및 관측 가능성을 제공하도록 IC 설계시 경계부에서 분할 스캔 링을 응용한 것이다. 집적 회로 설계의 경계에서 스캔 경로 응용 (직렬 데이타가 디바이스들 사이에서 통과될 수 있도록 1개 이상의 스캔 디바이스의 상호접속)은 복잡한 보드 설계와 관련된 테스트 액세스 문제점을 극복할 수 있는 테스팅 가능성을 제공한다. 일반적으로, 직렬 스캔 테스트가 직렬로 상호 접속된 노드들에 부착된 분리된 노드들의 관측 및 제어를 가능하게 한다.

복잡한 시스템에서는, 개별적으로 또는 서로에 관련하여 억세스될 수 있는 다수의 스캔 경로로 보드를 분할하는 것이 바람직하다. 그러므로, 각각의 보드 설계에 있어서 스캔 경로들 중 1개의 경로에의 억세스를 달성하기 위해, 주 버스 마스터는 시스템 내의 각각의 보드의 총 스캔 경로들의 합과 동일한 출력 신호들의 수를 요구하게 된다. 예를 들어, 각각의 보드가 m개의 선택 가능한 스캔 경로들을 갖고 있는 N개의 보드를 갖는 시스템 설계시, 주 버스 마스터는 mN 과 동일한 출력 신호들의 수를 가져야 한다. 그러므로, 각각의 보드가 개별적으로 5개의 선택 가능한 스캔 경로들을 갖고 있는 20개의 보드를 갖는 시스템에서는, 주 버스 마스터로부터 요구되는 출력 신호들의 총 수는 클럭 및 데이타 입력/출력 신호에 대한 부수적인 패키지 핀과 함께 100개의 IC 팩키지 핀들을 요구한다.

또한, 종래 기술의 시스템에서는 고유의 내고장성(inherently fault tolerant)스캔 경로 회로망 구조물이 제공되지 않고 있다. 그러므로, 개방회로 또는 단락회로 고장 상태가 스캔 경로들 중 한 경로 상에서 발생한다면, 전체 시스템 스캔 경로의 동작이 불가능하게 된다.

종래 기술과 관련된 또 다른 문제점은 주 또는 원격 테스트 버스 마스터 디바이스에는 보조 스캔 경로들 중 소정의 한 경로를 통해 데이타를 선택하고 시프트 시킬 능력이 부여되지 않았다는 것이다.

그러므로, 특정 스캔 동작에 대한 주 스캔 경로의 총 길이를 최적화하기 위해 주 스캔 경로 상에서 보조 스캔 경로를 선택 또는 비선택할 수 있는 장치를 제공할 필요성이 본 산업 분야에서 증가되고 있다. 또한 이 장치는 주 및 원격 테스트 버스 마스터를 선택할 수 있는 능력과 내고장성을 제공한다.

본 발명에 따르면, 시스템 경로 구조물은 종래의 직렬 스캔 테스팅 구조물과 관련된 문제점들을 상당히 제거하도록 제공된다.

본 발명은 각각의 미리 정해진 회로가 다수의 보조 스캔 경로를 갖고 있는 다수의 미리 정해진 회로들 상에서 직렬 스캔 테스팅을 수행하기 위한 회로를 제공 한다. 테스트 버스는 미리 정해진 회로에 제어 및 데이타 신호를 제공하고 테스트 버스를 통해 미리 정해진 회로에 신호를 전송하고 그 회로로부터 신호를 수신하는 버스 제어기에 접속되어 있다. 디바이스 선택 모듈이 테스트 버스 및 미리 정해진 회로에 접속되어 주 스캔 경로에 보조 스캔 경로를 선택적으로 결합시킴으로써, 스캔 경로 길이가 원하는 직렬 스캔 테스트 동작에 대해 최적이 될 수 있게 한다. 동작시에, 회로 선택 모듈은 각각의 미리 정해진 회로 상에서 보조 스캔 경로들 중 한 경로를 선택하거나 미리 정해진 회로의 보조 스캔 통로를 완전히 바이패스하도록 버스 마스터로 구성될 수 있다.

본 발명은 불필요한 보조 스캔 경로를 통해 데이타를 시프트할 때 필요한 직렬 데이타 및 클럭을 제거할 수 있기 때문에, 주 스캔 경로 및 선택된 보조 스캔 경로의 사용자 사양 구조물을 통해 데이타를 스캔하는 데에 필요한 시간 감소의 기술적 장점을 제공하고 있다. 최단 가능 시간에 시스템 스캔 경로 구조물을 통과하는 능력은 시스템의 전체 테스트 시간을 감소시키는데, 이것은 시스템 테스트 및 보수유지 단가를 보다 저렴하게 한다. 또한 본 발명은 보조 스캔 경로들을 선택하도록 단일 TMS 출력 핀을 사용하는 IEEE 제안 스탠다드 테스트 버스 1149.1과 관련하여 사용될 수 있다. 그러므로, 보조 스캔 경로의 수는 많지만, 테스트 버스는 적다(최소 4개 와이어).

디바이스 선택 모듈은 테스트되는 시스템에 최소 테스트 인터페이스를 유지 시키는 것 외에도, 고유의 내고장성 스캔 경로 네트워크 구조의 기본이 된다. 버퍼링(buffering) 동작은 디바이스의 스캔 경로들중 1개 이상의 경로에서 발생할 수 있는 고장이 주 스캔 경로 상에 역효과를 미치지 않게 한다.

본 발명에 따르면, 종래 기술과 관련된 문제점들을 상당히 제거하는 직렬 스캔 테스팅 회로 및 방법이 제공된다.

본 발명의 직렬 스캔 테스팅을 수행하기 위한 회로는 다수의 소정의 회로에 주 테스트 버스 상의 테스트 신호들을 전송하기 위한 주 버스 제어기를 포함하고 있다. 소정의 회로는 각 소정의 회로와 관련된 디바이스 선택 모듈을 통해 주 스캔 경로에 선택적으로 결합될 수 있는 다수의 보조 스캔 경로들을 포함하고 있다. 개개의 디바이스 선택 모듈과 관련된 원격 버스 제어기들은 주 버스 제어기와 상관 없이 관련된 소정의 회로에 대해 직렬 스캔 테스팅을 수행하도록 동작할 수 있다. 통상, 소정의 회로는 주 버스에 결합된 회로 보드를 포함하지만, 본 발명의 구조물은 예를 들어, 집적회로 디바이스 상의 여러 회로를 테스트하는 데에 사용될 수 있다.

본 발명은 원격 버스 제어기가 버스 제어기에 고장 로깅(fault logging) 시스템 진단 및 외부 세계(world)와의 인터페이싱과 같은 고레벨 시스템 태스크(task)를 조정하기 위해 회로 레벨에서 국부 테스트 및 스캔 동작을 조정할 수 있는 장점을 제공한다. 또한, 중 분산 원격 버스 마스터가 주 버스 제어기를 경유해 연속으로 각각의 국부 서브시스템을 통해 순서화(sequencing)와 비교됨과 동시에 국부 서브시스템 테스팅을 실행할 수 있기 때문에 시스템 테스트 시간은 감소된다.

본 발명의 또 다른 특징에 있어서, 원격 버스 제어기는 국부 메모리 내에 저장된 태스크 프로그램을 실행하기 위한 프로세서를 포함하고 있다. 테스트 버스 제어기는 직렬 데이타를 전송 및 수신하고 원격 버스 제어기 및 그와 관련된 디바이스 선택 모듈과 결합된 병렬 버스 상에서 제어한다. 테스트 버스 제어기는 원격 버스 제어기가 디스에이블될 때 스캔 바이패스 경로를 제공하기 위해 플립플롭을 포함한다.

본 발명의 또 다른 특징에 있어서, 원격 버스 제어기 및 디바이스 선택 모듈이 3상 (tristate) 디바이스를 사용하여 병렬 버스로부터 선택적으로 디스에이블될 수 있다. 병렬 버스들의 선택 라인들은 병렬 버스 상의 식별 코드를 제공하는 풀업(pull-up) 및 풀다운(pull-down) 저항기에 접속되나, 원격 버스 제어기 또는 디바이스 선택 모듈 어느 것도 병렬 버스에 데이타를 출력하지 않는다. 주 버스 제어기 및 원격 버스 제어기는 병렬 버스, 및 2개의 제어기들 사이에 결합된 인터럽트 회로를 통해 통신할 수 있다.

본 발명 및 그 장점을 완전히 이해하기 위해, 첨부된 도면을 참조할 수 있다.

본 발명의 양호한 실시예는 여러 도면의 동일하거나 대응하는 부분에 동일한 참조 번호를 사용한 제1도 내지 제9도를 참조하여 잘 이해된다.

제1도는 시스템 레벨 스캔 경로 구조물(10)의 회로 블럭도이다. 주 버스 마스터(12)는 4개의 테스트 버스 신호: 즉, 스캔 경로를 통해 병렬 데이타를 클럭킹(clocking)하기 위한 테스트 클럭(TCK) 신호, 제어를 테스트하고 스캔하기 위한 테스트 모드 선택(TMS) 신호, 스캔 경로로 직렬 데이타를 입력시키기 위한 테스트 데이타 입력(TDI) 신호 및 스캔 경로로부터 직렬 데이타를 출력시키기 위한 테스트 데이타 출력(TDO) 신호를 갖고 있는 테스트 버스(14)에 접속된다. 테스트 버스(14)는 도면에는 2개가 되시되어 있는 다수의 회로 보드(16a-16b)에 접속되어 있다. 각각의 회로 보드는 각각의 디바이스 선택 모듈(DSM, 18a-b)를 포함한다. 주 버스 마스터(12)의 TDO 출력은 제1DSM(18a)의 TDI 입력에 접속되어 있다. DSM(18a)의 TDO 출력은 버스상의 다음 보드의 DSM의 TDI 입력에 접속되어 있다. 다시 말하면, 각각의 보드에 DSM(18)은 TDI및 TDO 포트를 통해 데이지 체인 (daisychain) 방식으로 접속되어 있다. 체인에 있어서 최종 보드의 DSM(18b)의 TDO는 테스트 버스(14)의 TDI 입력 신호에 접속되어 있다. 테스트 버스(14)의 TCK는 TMS 신호와 같이 각각의 보드의 DSM(18)에 접속되어 있다.

각 보드의 DSM(18)은 다수의 서브시스템 또는 보조 스캔 경로에 디바이스 테스트 데이타 출력(DTDO) 신호를 출력한다. 각 보드의 개개의 스캔 경로들은 PATH1 내지 PATHm 으로 표시된다. 각각의 보조 스캔 경로 PATH1-m은 각각의 보드의 DSM(18)의 디바이스 테스트 데이타 입력(DTDI)에 접속된 신호를 출력한다. DSM(18)은 또한 각각의 보조 스캔 경로에 병렬로 접속된 디바이스 테스트 클럭(DTCK)에 출력하고 각각의 신호가 각각의 보조 스캔 경로에 접속되어 있는 다수의 디바이스 테스트 모드 선택(DTMS) 신호들을 출력한다. 다시 말하면, DTMS(1)은 PATH1에 접속되고 DTMS(m)은 PATHm에 접속된다.

양호한 실시예에서, 제1도의 테스터 버스는 참고자료로서 제출되는 IEEE 1149.1 IEEE 스탠다드 테스트 억세스 포트 및 경계 스캔 아키텍쳐 (IEEE Standard Test Access Port and Boundary-Scan Architecture)와 양립한다.

동작시, 각 회로 보드(16)의 DSM(18)은 각 회로 보드 상의 스캔 경로 (1 내지 m)들 중 1개의 스캔 경로를 선택하거나 전체 보조 스캔 경로를 바이패스하도록 주 버스 마스터(12)로 구성될 수 있다. 주 스캔 경로 상에 보조 스캔 경로를 선택 또는 비선택함으로써 특정 스캔 동작에 대하여 원하는 보조 스캔 경로만을 포함하도록 하여 주 스캔 경로의 전체 길이를 주문할 수 있다. 불필요한 보조 스캔 경로를 통해 데이타의 시프트가 요구되는 직렬 데이타 및 클럭이 제거될 수 있기 때문에, 이 능력은 주 및 선택된 보조 스캔경로들의 사용자 사양 구조물을 통해 데이타를 스캔하는 데에 필요한 시간을 감소시킬 수 있다. 최단 가능 시간 주기내에 시스템 스캔 경로 구조물을 통과하는 능력은 시스템의 전체 테스트 시간을 감소시키고, 이것은 결과적으로 시스템 테스트 및 보수유지 단가를 보다 저렴하게 한다.

보조 스캔 경로가 선택될 때, 주 스캔 경로는 주 버스 마스터(12)의 TDO 출력으로부터 DMS(18)의 TDI 입력으로, DSM(18)을 통해 DTDO 출력으로, 선택된 디바이스 스캔 경로를 통해, DTDI 입력을 경유해 다시 DSM(18)로, DSM을 통해 TDO 출력으로 루트되고, 다시 주 버스 마스터(12)의 TDI 입력으로 루트된다. 디바이스 스캔 경로가 선택되지 않으면, 주 스캔 경로는 주 버스 마스터(12)의 TDO 출력으로부터 DSM(18)의 TDI 입력으로, DSM(18)을 통해 TDO 출력으로 루트되고, 다시 주 버스 마스터(12)의 TDI 입력으로 루트된다.

제1도에 도시된 바와 같이, 시스템 스캔 경로 구조물을 설계하기 위해 DSM(18)을 사용함으로써, 단일 TMS 출력 신호를 갖는 주 버스 마스터(12)는 시스템 내의 각각의 보드 설계(1, 2,

, N)의 각각의 스캔 경로(PATH1, 2,

, m)에 개별적인 엑세스를 얻을 수 있다. 이것은 DSM(18)이 DSM 출력 신호(DTMS1, DTMS2,

, DTMSn)들 중 한 신호를 경유해 주 TMS 입력 신호를 선택할 수 있는 디바이스 스캔 경로에 까지 결합시키도록 주 버스 마스터(12)로부터 개별적인 DSM(18)로 시프트된 명령에 의해 셋트될 수 있는 간격 스위치들(interval switch)을 포함하기 때문에 가능하다. 이것은 주 버스 마스터 IC로부터 단일 TMS 출력핀, 및 최소 4와이어 시스템 테스트 인터페이스 케이블 및 IEEE 스탠다드 테스트 버스 신호: TCK, TMS, TDI 및 TDO를 수용하도록 접속기 버스 폭만을 요구하는 스캔 경로 선택 시스템을 발생한다.

DSM(18)은 테스트되는 시스템에 대한 최소 테스트 인터페이스를 유지시키는 능력 외에도, 고유의 내고장성 스캔 경로 네트워크 구조물에 대한 기초를 제공한다. 제1도로부터, DSM(18)은 주 및 선택할 수 있는 보조 스캔 경로 사이의 모든 신호를 버퍼하는 것을 알 수 있다.

예를 들어, 개방 회로 또는 단락 접지 고장 상태가 보조 스캔 경로 출력 신호(DTMS, DTCK, DTDI 또는 DTDO)들 중 소정의 신호에서 발생한다면, 보조 스캔 경로 내로의 직렬데이타의 시프트가 금지된다. 이러한 성질의 고장은 주 스캔 경로가 DSM을 통해 TDI 입력으로부터 TDO 출력으로 통과시키도록 이러한 성질의 고장은 주 스캔 경로로부터 고장 보드를 단순히 선택하지 않음으로써 수리될 때까지 용인될 수 있다. 어쨌든, 시스템의 스캔 경로 네트워크 내의 고장 부분은 스캔 억세스가 효율적으로 바이패스되어 시스템내의 다른 스캔 경로에 유지될 수 있게 한다.

DSM(18)의 다른 장점은 주 또는 원격 테스트 버스 마스터 디바이스가 보조 스캔 경로들 중 임의의 한 경로를 통해 데이타를 선택하고 시프트시킬 수 있게 하는 이중 포트 테스트 버스 인터페이스를 제공할 수 있다는 것이다. 데이타 및 제어 전송 뿐만 아니라 주 및 원격 버스 마스터 사이의 테스트 버스 제어의 단계적 스위칭 (graceful switching)을 용이하게 하기 위해, DSM은 인터럽트 핀 및 양방향 데이타 버스에 결합될 수 있다. 부수적으로, 주 및 원격 테스트 버스 마스터 사이의 정보를 간단하고 효율적으로 전달시키는 특수 통신 프로토콜을 설정한다. 본 발명의 이러한 특징은 제6-9도와 관련하여 보다 상세히 기술되어 있다.

본 발명이 다수의 보드들에 접속된 테스트 버스와 관련하여 본 명세서에 기술되어 있지만, 여기에서는 정해진 스캔 경로를 갖고 있는 소정의 회로와 관련하여 사용될 수 있다. 예를 들어, 보드(15a-b)에 의해 정해진 회로는 DSM(18), 테스트 버스(14)및 주 버스 마스터(12)와 함께 단일 집적회로 상에 형성될 수 있다.

제2도는 DSM(18)의 구조물의 블럭도를 도시하고 있다. DSM(18)은 2개의 테스트 포트(20 및 22)로 구성된다. 주 테스트 포트(20)는 초기화의 목적으로 외부 테스트 리세트 신호(TRSTZ) 입력과 함께 테스트 버스(14)의 TMS 및 TCK 신호에 접속된다. TMS, TCK 및 TRSTZ 신호는 버퍼(24)를 통해 주 테스트 포ㅌ(20)에 입력된다. 테스트 포트 버스(26)은 명령 레지스터 (I-REG, 28), 데이타 레지스터(D-REG, 30), 제1멀티플렉서(MUX1, 32)의 선택 포트, 및 3상 버퍼(34)의 엔 에이블 포트에 접속된다.

[DSM 구조물]

I-REG(28)은 신호 라인(36)을 통해 D-REG(30)에 접속된다. D-REG(30) 및 I-REG(28)은 각각의 신호 라인(38 및 40) 위의 제1멀티플렉서(32)에 신호를 출력한다. 제1멀티플렉서(32)의 출력은 3상 버퍼(34)를 경유해 DSM의 TDO 신호로 통과된다. E-REG(30)은 DTMS 신호를 출력하는 3상 버퍼(44)의 엔에이블 포트, DTDO 신호를 출력하는 3상 버퍼(46)의 엔에이블 포트, 원격 테스트 포트(22), 제2 멀티플렉서(MUX2, 48)의 선택포트, DCO (디바이스 상태 출력)신호를 출력하는 3상 버퍼(50)의 엔에이블 포트, DTCK 신호를 출력하는 3상 버퍼(52)의 엔에이블 포트, 및 AND 게이트(54)의 입력에 접속되는 제어 버스(42)를 출력한다. TRSTZ 신호는 AND 게이트 (54)의 다른 입력에 접속되고 AND 게이트(54)의 출력은 버퍼(56)을 통해 DTRSTZ 신호와 결합된다. TCK 신호는 버퍼(52)의 입력에 접속된다. 제어 버스(42)는 또한 제3 멀티플렉서(MUX3, 58)의 선택 포트 및 제4 멀티플렉서 (MUX4; 60)의 선택 포트에 접속된다.

DTDI, TDI, MCI 및 DCI 신호들은 버퍼(59)를 통해 DSM(18)에 입력된다. TDI 신호는 또한 MUX3(58)에 접속되어 있다. MCI 신호는 NAND 게이트(62)의 반전 입력 및 버퍼(64)를 경유한 MCO 출력에 접속된다. DCI 신호는 NAND 게이트(62)의 입력 및 MUX4(60)의 입력에 접속되어 있다. DCI 신호는 또한 D-REG(30)에 직접 접속되어 있다. 제어 버스(42)는 NAND 게이트(62)의 제3입력에 접속되고 NAND 게이트(62)의 출력은 3상 버퍼(66)의 엔에이블 포트에 접속된다. D-REG(30)으로부터의 신호라인(69)는 MUX4(60)에 대한 제2입력 및 3상 버퍼(66)의 입력에 접속된다. 3상 버퍼(66)의 출력은 ID1-8 신호버스 및 버퍼(68)을 경유해 D-REG에 접속되어 잇다. MUX4의 출력은 3상 버퍼(50)을 경유해 DCO출력에 접속되어 있다. 신호라인(70)은 D-REG(30)으로부터 MUX3(58)의 제2입력에 출력된다. MUX(58)의 출력은 버퍼(46)을 경유해 DTDO 신호에 접속되어 있다. D-REG(30)은 라인(72)를 경유해 원격 테스트 포트(22)에 접속되어 있다. D-REG(30)은 신호라인(76)을 경유해 TMS 선택회로(74)에 접속되어 있다. TCK 신호는 신호 라인(78)을 경유해 원격 테스트 포트(22)에 접속되어 있다. TMS 신호는 신호라인(80)을 경유해 TMS 선택회로(74)에 접속되어 있다. OTMS 신호는 TMS 회로(74)및 버퍼(82)를 경유해 원격 테스트 포트(22)에 입력된다. TMS회로(74)는 버퍼(44)를 경유해 다수의 DTMS 신호(DTMS1-4)를 출력한다. DTDI 및 TDI 신호들은 MUX2(48)의 입력에 접속되고 MUX2(48)의 출력은 신호라인(61) 위의 D-REG(30)및 I-REG(28)에 접속되어 있다. DTDI 신호는 또는 D-REC(30)에 직접 접속된다.

기본적인 구조물은 4와이어 테스트 버스 입력(TCK, TMS, TDI, TDO)및 내부 명령 레지스터[I-REG(28)]과 데이타 레지스터[D-REG(30)]에의 병렬 엑세스를 갖는다는 점에서 제안된 D1149.1 IEEE 스탠다드 일반화된 구조물과 일치한다. 제어가 주 테스트 버스(20)에 4-와이어 테스트 버스상의 입력일 때, 주 테스트 포트(20)은 TDI 입력으로부터 TDO 출력으로 I-REG 또는 D-REG를 통해 데이터를 시프트하여 응답한다.

[주 테스트 포트(20)]

주 테스트 포트(20)은 주 스캔 경로 TCK 및 TMS 입력 신호로부터 외부 입력을 수신하는 제어기이다. 그것은 또한 개시를 목적으로 외부 테스트 리세트(TRSTZ) 입력 버스로부터 입력을 수신한다. 주 테스트 포트(20)는 I-EG(28) 또는 D-REG(30, 제3도 참조) 내의 시프트 레지시트들 중 한 레지스터를 통해 로드 및 시프트시키도록 버스(26)를 통해 제어 신호를 출력한다. 데이터의 로드및 시프트에의 제어 신호가 발해지면, 선택 경로, I-REG(28) 또는 D-REG(30)은 MUX2(48)의 직렬 출력(61)로부터 DSM의 TDO로 데이타를 시프트하게 된다.

[원격 테스트 포트(22)]

원격 테스트 포트(22)는 선택 TMS 입력(OTMS)를 경유해 원격 버스 마스터 및 주 TCK 입력으로부터 외부 입력을 수신하는 제어기이다. 원격 테스트 포트(22)는 또한 동작을 엔에이블 또는 디스에이블시키도록 버스(42)를 경유해 D-REG(30)으로부터 내부 제어 입력 신호를 수신한다. 엔에이블되면, 원격 테스트 포트(22)는 OTMS 입력 신호에 응답하고, DTDI 입력 신호로부터 D-REG(30, 제3도 참조)내의 선택 레지스터를 통해 MUX3(58) 및 D-REG출력 신호라인(70)을 경유해 DTDO출력 신호에 데이타를 시프트시키기 위해 버스(72)를 통해 제어를 출력한다.

[I-REG(28)]

I-REG(28)은 일련의 스캔 셀로 구성되는 시프트 레지스터이다. I-REG(28)은 DSM(18)에 의해 실행되는 명령을 저장하기 위해 사용된다. I-REG(28)은 버스(26)을 경유해 주 테스트 포트(20)으로부터 제어 입력, 및 MUX2(48)로부터 신호 라인(61)을 경유해 직렬 데이타를 수신한다. I-REG는 버스(36)을 경유해 D-REG(30)으로 제어 신호를 신호라인(40)을 경유해 MUX1로 직렬 데이타를 출력한다.

D-REG(30)은 MUX(48)로부터의 직렬 데이타 출력 라인과 MUX1(32, 제3도 참조)로의 직렬 데이타 입력 라인(38) 사이에 병렬로 배열된 4개의 내부 스캔 경로 들로 구성된다. D-REG(30)은 주 테스트 포트(20)으로부터 버스(26)를 경유하고, 원격 테스트(22)로부터 버스(72)를 경유하고, I-REG(28)로 부터 버스(36)를 경유하고 입력, 버스로부터 버퍼(68)를 경유하는 외부 식별 입력(ID1-8), DTDI신호 및 MUX2출력 신호(60)으로부터의 직렬 데이타 입력, 및 외부 디바이스 상태 입력(DCI)을 수신한다. D-REG(30)은 TMS 선택 회로(74)로 버스(76)상에, 및 버스(42)로부터 MUX2(48), MUX3(58) 및 MUX4(60), AND 게이트(54), NAND 게이트(62) 및 3상 출력 버퍼(44, 46, 50 및 52)에 제어 신호를 출력한다. D-REG(30)은 ID1-8출력 버퍼(66) 및 MUX(60)에 각각 버스(69)상의 데이타 및 상태 신호들을 출력한다. D-REG는 신호 라인(70)을 통해 MUX3(58)에 직렬 데이타를 출력한다.

제3도에 D-REG(30)의 상세도가 도시되어 있다. D-REG(30)은 4개의 분리 스캔 경로 레지스터들: 즉 선택(84), 카운터(86), 제어(88), 및 바이패스(90) 레지스터로 구성된다. 이 레지스터들은 MUX2(48)로부터의 직렬 데이타 입력 신호(61)과 제5멀티플렉서(MUX5, 94)로부터의 직렬 데이타 출력 신호(38)사이에 병렬로 배열되어 있다. 버스(36)상의 I-REG (28)로부터의 제어 입력은 MUX5(94)의 출력 신호(38)까지 결합되도록 4개의 레지스터들 중 1개의 레지스터의 직렬 출력을 선택한다.

버스(26)상의 주 테스트 포트(20)로부터의 제어 입력은 직렬 입력(61)으로부터 MUX5(94)를 통해 직렬 출력(38)로 데이타를 로드하고 시프트시키도록 4개의 레지스터들 중 1개의 레지스터를 선택한다. 원격 테스트 포트(22)로부터의 부수적인 제어 입력 버스(72)는 원격 테스트 버스 마스터가 DTMS1-4, DTDI, 및 DTDO 디바이스 스캔 경로 신호를 경유해 디바이스 스캔 경로를 억세스시키도록 엔에이블되는 경우에 D-REG(30)에 입력되고 선택 레지스터(84)를 통해 데이타를 시프트시키기 위해 사용된다. 원격 테스트 포트(22)가 디바이스 스캔 경로를 억세스시키도록 엔에이블되는지의 여부 결정은 주 테스트 버스 마스터에 의해 이루어진다.

[D-REG-바이패스 레지스터 스캔 경로]

바이패스 레지스터(90)의 목적은 D-REG(30)을 통해 단락된 스캔 경로를 제공하려는 것이다. 선택되는 경우에, 바이패스 스캔 경로는 단일 스캔 셀을 통해 MUX5(94)의 직렬 데이타 출력(38)까지 직렬 데이타 입력 신호(61)을 결합한다. 이 바이패스 특징은 제안된 P1149.1 IEEE 스탠다드에 일치하고 있다. 이 스캔 경로를 통해 데이타를 시프트시키려는 제어 신호는 주 테스트 포트(20) 및 테스트 포트 버스(26)을 경유해 주 버스 마스터(12)로부터 발생된다.

[D-REG-제어 레지스터 스캔 경로]

제어 레지스터(88)의 목적은

(1) 카운터 레지스터의 동작 모드를 셋업(set up),

(2) 선택 레지스터(84) 및 디바이스 스캔 경로를 통해 데이타를 시프트시키도록 원격 테스트 포트(22)를 엔에이블 또는 디스에이블,

(3) [버스(61)로부터 또는 DTDI 및 신호로부터] 제6 멀티플렉서(MUX6, 96)을 경유해 선택 레지스터(84)로 직렬 데이타 입력 선택,

(4) MUX4(제2도 참조)에 대한 입력이 DCO 출력 신호까지 결합되도록 선택,

(5) 디바이스 출력(DTMS1-4, DTDO, DCO 및 DTCK)의 3상 제어, 및

(6) AND 게이트(54)를 경유해 디바이스 리세트 출력 신호 DTRSTZ 상으로 리세트 상태를 허여하도록 사용되는 제어 비트에 대한 저장 장치를 제공하려는 것이다. 이 스캔 경로를 통해 데이타를 시프트시키려는 제어 신호는 주 테스트 포트(20) 및 버스(26)을 경유해 주 버스 마스터로부터 발생된다.

[D-REG-카운터 스캔 경로]

카운터 레지스터(86)의 목적은 DCI 입력 신호 상에서 수신된 입력의 수를 카운트하기 위해 사용되도록 프로그래머블 카운터 기능을 제공한다. 카운팅 능력외에도, 카운터(86)은 양방향 ID1-8 버스상의 데이타를 입력하고 출력시키는데에 사용될 수 있다. 데이타 입력 모드에서, 주 테스트 포트(20)은 카운터(86)가 ID1-8 버스상의 외부 데이타 입력을 판독하여 검사를 위해 시프트시키도록 하기 위해 버스(26)을 경유해 제어 신호를 발할 수 있다. 출력 모드에서, 카운터는 원격 테스트 버스 마스터 IC와 같이 주 스캔 경로로부터 주 테스트 포트(20)을 통해, ID1-8 버스로 부터 내부 버스(69)를 경유해 외부 디바이스로 시프트되는 데이타를 출력시킬 수 있다.

카운터 기능은 카운트 업 또는 카운트 다운으로 프로그램될 수 있다. 카운트 다운 모드에서, 카운터는 제로 카운트에 도달하거나 제로 카운트를 통과하는 카운팅이 계속되는 경우에 카운팅을 정지시키도록 셋업될 수 있다. 카운트 다운 모드는 미리 결정된 예측 개수의 DCI 입력으로부터 카운트 다운하는 데에 사용된다.

제로 카운트에 도달하는 경우에 카운터는 제로 카운트에 도달하는 테스트 버스 마스터(12)에 표시되도록 MUX4(60) 및 버스(69, 제2도 참조)를 경유해 DCO 출력상의 신호를 출력할 수 있다.

카운트 업 모드에서, 카운터는 미지수의 DCI 입력 펄스를 카운트하는 데에 사용될 수 있다. 카운트 업 동작의 단부에서 주 버스 마스터는 카운트되는 DCI 입력 펄스의 수를 결정하도록 카운트 값을 시프트 아웃할 수 있다. 최대 카운트 업 값에 도달할 때, 카운터는 최대 카운트에 도달하는 주 버스 마스터(12)를 표시하도록 MUX4(60) 및 버스(69)를 경유해 DCO 출력상의 신호를 출력할 수 있다. 최대 카운트 업 입력 신호를 수신하자마자 테스트 버스 마스터(12)는 DSM이 출력하는 최대 카운트 업 신호의 수를 기록하도록 내부 소프트웨어나 하드웨어를 증가할 수 있다. 이 동작은 카운트 업 범위를 확장시키도록 주 버스 마스터 내의 보다 큰 카운터와 함께 DSM 내의 카운터를 캐스케이드(cascade)하는 데에 사용될 수 있다. 카운터는 DCI 입력의 상승(rising) 또는 하강 에지(falling edge)에서 카운트가 활성화되도록 조정될 수 있다. 어느 에지가 카운터를 트리거하는지를 선택하는 제어 신호가 제어 레지스터(88)로부터 버스(42)를 경유해 발생한다.

[D-REG-선택 스캔 경로]

선택 레지스터(84)는 TMS 선택 회로(74)로부터 4개의 DTMS 출력들 (예시된 실시예의 DTMS1-4)의 출력 상태를 선택하도록 사용된 제어 비트를 포함하고 있다. 선택 레지스터(84)는 각각의 출력을 4개의 가능 출력 모드들 중 1개의 모드에 셋트되도록 각각의 DTMS1-4출력 신호에 대한 2개의 제어 비트를 갖는다. 부수적으로, 선택 레지스터는 이 선택 레지스터 내로 스캔된 제어 비트 셋팅이 선택된 디바이스 스캔 경로를 통해 데이타를 시프트시키도록 한번에 1개의 DTMS 출력 신호만을 엔에이블하는 것을 확실히 하도록 에러 검출 논리부를 갖는다. 이 에러 검출 논리부로 부터의 출력은 선택 레지스터로부터 버스(76)을 경유해 TMS 선택회로로 입력된다.

통상, 선택 레지스터(84)는 데이타를 로드시키고 시프트시키도록 주 테스트 버스 마스터(12)로부터 주 테스트 포트(20) 및 버스(26)을 경유해 제어신호를 수신한다. 그러나, 선택 레지스터는 또한 원격 버스 마스터로부터 원격 테스트 포트(22)및 버스(72)를 경유해 데이타를 로드시키고 시프트시키도록 제어 신호를 수신하다. 주 버스 마스터는 제어 레지스터 내의 제어 비트를 셋팅시킴으로써 선택 레지스터를 억세스시키도록 원격 버스 마스터를 선택할 수 있다. 원격 버스 마스트가 선택 되면, 원격 테스트 버스(22)로부터의 제어 버스(72)는 제7 멀티플렉서(MUX7; 98)을 경유해 주 테스트 포트(20)으로부터의 제어 버스(26) 대신에 선택 레지스터(84)에 입력된다. 원격 버스 마스터에 의해 억세스되는 동안, 직렬 데이타는 DTDI 입력 신호로부터 선택 레지스터(84)에 입력되고, 직렬 데이타는 직렬 레지스터(84)로부터 MUX3(58, 제3도 참조)로 신호라인(70)을 경유하여 출력된다. 원격 버스 마스터는 선택 레지스터를 제어하도록 선택되는 동안, 주 버스 마스터는 선택 레지스터를 억세스시킬 수 없다.

[TMS 선택회로]

제2도 및 제3도를 참조하면, TMS 선택 회로(TMS SEL, 74)은 주 스캔 경로까지 디바이스의 스캔 경로들 중 한개의 경로를 결합하는 데에 필요한 스위칭 회로를 제공한다. TMS SEL 회로(74)는 4개의 DTMS1-4 출력 신호들의 각각의 출력 상태를 선택하도록 선택 레지스터(84)로부터 버스(76)상의 입력을 수신한다. TMS SEL 회로(74)는 또한 주 스캔 경로 TMS 신호 및 선택 TMS(OTMS) 신호로부터 입력을 수신한다. TMS SEL 회로(74)가 DTMS1-4출력 신호들을 경유해 4개의 디바이스 스캔 경로로 제어 신호들 출력하는 동안, 소정수의 DTMS 출력 신호들이 부수적인 보조 디바이스스캔 경로를 억세스하도록 TSM SEL 회로(74) 내에서 실행 된다.

제4도에 TMS SEL 회로의 실시예가 도시되어 있다. 이 회로는 동일하게 구성된 4개의 4:1 멀티플렉서(100, 102, 104 및 106)로 구성되어 있다. 각각의 멀티플렉서의 출력은 3상 버퍼(44; 제2도)를 경유해 DTMS 출력(1-4)를 구동한다. 각각의 4:1 멀티플렉서(100-106)은 동일한 4개의 입력 신호들 즉 논리 하이(high) 입력, 논리 로우(low) 입력, OTMS입력 신호 및 TMS 입력 신호를 수신한다. 각각의 멀티 플렉서는 선택 레지스터로부터 버스(76)을 경유해 단일 쌍의 제어 비트 입력들(CBxA 및 CBxB; x는 특정 멀티플렉서를 말함)을 수신한다. 각각의 멀티플렉서 출력은 DTMS1-4 신호들을 디바이스 스캔 경로들에 구동시키도록 개개의 3상 출력버퍼(44)에 입력된다. 출력 버퍼에 대한 3상 제어신호는 D-REG 부분 내의 제어 레지스터(88)로부터 버스(42)상의 엔에이블 신호를 경유해 입력된다. 버스(42)로부터의 엔에이블 입력은 DTDO 및 DTCK 출력(제2도 참조) 뿐만 아니라 DTMS1-4 출력을 3상태로 하여 외부 테스터와 같은 다른 소오스가 이 출력에 부착되는 스캔 경로를 구동시킬 수 있게 한다.

제어 비트쌍(CBxA 및 CBxB)는 개개의 AND 게이트(116, 118, 120 및 122)쌍을 경유해 각각의 멀티플렉서(100-106)에 입력된다. 각각의 AND 게이트 쌍(116-122)은 또한 선택 레지스터(84)로부터 버스(76)을 경유해 로우 활성화 에러 입력을 수신한다. 에러 입력은 1개의 이상의 쌍의 제어 비트 입력이 출력 OTMS 또는 TMS 스캔 제어 신호들에 1개 이상의 멀티플렉서를 선택하도록 셋트되는 경우에 멀티플렉서 출력 DTMS1-4를 하이 논리 레벨이 되도록 사용된다. DSM(18)이 동시에 1개의 디바이스 스캔 경로만을 억세스할 수 있기 때문에, 선택 레지스터(84)내의 제어 비트가 잘못 셋트되는 경우, 이 에러 입력은 DSM을 1개 이상의 디바이스 스캔 경로를 선택하지 못하게 한다.

멀티플렉서들 중 1개의 멀티플렉서에 대한 제어 비트 입력이 DTMSx 출력상에 출력되도록 하이 논리 입력을 선택한다면, DTMSx 출력 신호에 부착된 스캔 경로는 테스트 논리 리세트 상태로 셋트되고 스캔 경로로 부터의 직렬 데이타 출력은 하이 임피던스 상태로 셋트된다. 테스트 논리 리세트 상태에서, 스캔 또는 테스트 동작 어느것도 스캔 경로 내에서 수행될 수 없다. 테스트 논리 리세트 상태가 P1149.1 IEEE 스탠다드 내의 스캔 경로에 대해 정해진 상태들 중 한 상태이다.

멀티플렉서들 중 1개의 멀티플렉서에 대한 제어 비트 입력이 DTMSx 출력상에 출력되도록 로우 논리 입력을 선택하면, DTMSx 출력 신호에 부착되는 스캔 경로는 아이들 상태(idle state)로 셋트되고, 스캔 경로로 부터의 직렬 데이타 출력은 하이 임피던스 상태로 셋트된다. 아이들 상태에서, 스캔 경로 내의 테스트 논리는 엔에이블되나 스캔 동작은 실행될 수 없다. 아이들 상태는 제안된 P1149.1 IEEE 스탠다드 내의 스캔 경로에 대해 정해지는 상태들 중 한 상태이다.

멀티플렉서1(100-106)들 중 1개의 멀티플렉서에 대한 제어 비트 입력들이 DTMSx 출력 상에 출력되도록 주 스캔 경로로부터 TMS 입력을 선택한다면, DTMSx 출력 신호에 부착된 스캔 경로는 TMS 제어 신호 상에 입력되는 스캔 동작을 수행한다. TMS 입력이 DTMSx 상에 출력될 때, 디바이스 스캔 경로는 각각의 DTCK 클럭 중에 DSM의 DTDO 출력으로부터 스캔 경로를 통해 DSM의 DTDI입력(제1도)에 출력되는 데이타를 시프트한다. 스캔 동작 중에, 스캔 경로의 직렬 데이타 출력은 DSM(18)의 DTDI 입력에 데이타를 출력시키도록 활성화한다. 1개의 DTMSx가 TMS 제어 신호들을 출력하는 동안, 모든 다른 DTMSx 출력은 하이 또는 로우 논리 레벨로 셋트되어야 한다. 수행되는 스캔 동작은 경로를 통해 데이타를 스캔하기 위해 제안된 P1149.1 IEEE 스탠다드에 설정된 프로토콜과 일치한다.

멀티플렉서들 중 1개의 멀티플렉서에 대한 제어비트 입력이 DTMSx 출력상에 출력되도록 외부 테스트 버스 제어 소오스로부터 OTMS 입력을 선택하면, DTMSx 출력 신호에 부착된 스캔 경로는 OTMS 제어 신호상에 입력되는 제어 동작을 수행한다. OTMS 입력이 DTMSx 상에 출력될 때, 디바이스 스캔 경로는 각각의 DTCK 클럭 중에 DSM의 DTDO 출력으로부터 스캔 경로를 통해 DSM의 DTDI 입력(제1도)에 출력되는 데이타를 시프트 한다. 스캔 동작 중에, 스캔 경로의 직렬 데이타 출력은 DSM의 DTDI입력에 데이타를 출력시키도록 활성화된다. 1개의 DTMSx가 OTMS 제어 신호를 출력할때, 모든 다른 DTMSx 출력은 하이 또는 로우 논리 레벨로 셋트되어야 한다. 수행되는 스캔 동작은 스캔 경로를 통해 데이타를 스캔하기 위해 제안된 P1149.1 IEEE 스탠다드에 설정된 프로토콜과 일치한다.

[DCO MUX(4)]

제5도에 MUX4를 통해 출력되는 DCO의 실시예가 도시되어 있다. MUX4는 DCO 출력 신호핀 상에 출력되도록 5개의 입력들 중 1개의 입력을 선택하기 위해 D-REG(30)의 제어 레지스터(88)로부터 버스(42)상의 제어 신호를 수신한다. D-REG(30)의 카운터 레지스터(86)의 카운트 다운 동작 중에, DCO 출력은 카운터의 최소 카운트 값(MNCNT), 그 보수(MNCNTZ) 또는 카운터를 클럭하는 DCI 입력을 출력할 수 있다. 카운터 레지스터(86)의 카운트업 동작중에, DCO 출력은 카운터의 최대 카운트 값(MUXCNT), 그 보수(MUXCNTZ) 또는 카운터를 클럭하는 DCI 입력을 출력할 수 있다.

[ID1-8 출력 버퍼 제어 NAND 게이트]

다시 제2도를 참조하면, NAND 게이트(62)는 외부 디바이스에 데이타를 출력하도록 ID1-8 버스상의 출력 버퍼를 엔에이블시키기 위해 사용된다. 정상적으로, NAND 게이트(62)는 식별 코드가 식별을 목적으로 DSM에 입력될 수 있게 ID1-8 버스핀이 입력으로만 구성될 수 있도록 셋트된다. NAND 게이트(62)는 MCI 입력 신호로부터 보수 입력, DCI 입력 신호, 및 버스(42)를 경유해 D-REG(30)의 제어 레지스터(88)로부터 엔에이블 출력 제어 신호를 수신한다. NAND 게이트(62)는 ID1-8 버스핀의 출력 버퍼 (66)에 3상 제어 신호를 출력한다. MCI가 로우이면, DCI는 하이이고 엔에이블 제어 비트는 하이이며, 그 때 ID1-8 출력 버퍼는 D-REG(30)의 카운터 레지스터(86)내에 존재하는 데이타를 출력하도록 엔에이블된다.

[DSM 명령]

[카운터 레지스터 스캔 명령]

이 명령중에, D-REG(30)의 카운터 레지스터(86)은 MUX2 신호 라인(61) 으로부터의 직렬 데이타 출력으로부터 DSM(18)의 TDO출력에 데이타를 로드시킨 다음 시프트시키도록 주테스트 포트(20)으로부터 제어 신호를 수신하기 위해 명령 레지스터 출력 버스(36)에 의해 선택된다. 으로드 동작 중에, 카운터 레지스터(86)은 ID1-8 입력 버스 상의 데이타 입력을 로드한다. 이 명령은 ID1-8 버스에 입력되는 데이타를 판독하도록 사용된다.

[카운터 레지스터 판독 명령]

이 명령중에, D-REG(30)의 카운터 레지스터(86)은 MUX2(48)의 직렬 데이타 출력(61)로부터 DSM(18)의 TDO 출력에 데이타를 로드시킨 다음 시프트시키도록 주 테스트 포트(20)으로부터 제어 신호를 수신하기 위해 명령 레지스터 출력 버스(36)에 의해 선택된다. 으로드 동작 중에, 카운터 레지스터(86)은 레지스터의 현재 상태에서 유지한다. 이 명령은 카운터 레지스터(86)내의 카운트 값은 판독하도록 사용된다.

[선택 레지스터 스캔 명령]

이 명령중에, D-REG(30)의 선택 레지스터(84)는 MUX2(48)의 직렬 데이타 출력으로부터 DSM(18)의 TDO 출력에 데이타를 로드시킨 다음 시프트시키도록 주테스트 포트(20)으로부터 제어 신호를 수신하기 위해 명령 레지스터 출력 버스(36)에 의해 선택된다. 으로드 동작 중에, 선택 레지스터(84)는 그 현재 상태에서 유지한다. 이 명령은 4개의 DTMS1-4 출력 신호의 출력 모드를 선택하도록 TMS SEL 회로(74)에 DTMS 제어 비트 입력을 셋트시키기 위해 사용된다. 선택 레지스터로 부터의 출력 버스(76)은 로드 및 시프트 스캔 동작 중에 그것은 현재 상태에서 유지된다. 스캔 동작 다음에, 버스(76)상의 선택 레지스터 출력은 선택 레지스터 내로 시프트되는 새로운 선택 데이타로 갱신된다. 어쨌든, TMS 선택회로의 멀티플렉서(100, 102, 104 및 106)에 대한 제어 입력 CBxA 및 CBxB는 동시에 모두 변화하고 테스트 버스(14)로부터의 TCK클럭 입력에 동기한다. 이것은 DTMS1-4출력 신호를 경유해 디바이스 스캔 경로의 동기 선택 및 비선택을 허용한다.

[제어 레지스터 스캔 명령]

이 명령중에, D-REG(30)의 제어 레지스터(88)은 MUX2(48)의 직렬 데이타 출력(61)로부터 DSM(18)의 TDO 출력에 데이타를 로드시킨 다음 시프트시키도록 주 데스트 포트(20)으로 부터 제어 신호를 수신하기 의해 명령 레지스터 출력버스(36)에 의해 선택된다. 로드 동작 중에, 제어 레지스터(84)는 그 현재 상태에서 유지된다. 이 명령은 특정 모드 동작에 대해 카운터 레지스터(86)을 셋업시키도록 제어 레지스터(88) 내의 제어 비트들은 셋트업시키도록 사용된다. 제어 레지스터(88)는 DTRSTZ 출력 신호상의 디바이스에 리세트 상태를 허여하고 DSM의 디바이스 상태 출력(DCO)신호 뿐만 아니라 디바이스 스캔 제어 신호 DTMS1-4, DTCK, 및 DTDO를 3상태가 되도록 비트들을 제어한다. 부수적으로, 제어 레지스터(88)은 외부 제어가 OTMS 신호상에서 입력될 경우 비스(72)를 경유해 선택 레지스터(84)에 억세스되도록 원격 테스트 포트(22)를 엔에이블시키기 위해 사용될 수 있다. 제어 레지스터의 출력 버스(68)은 로드 및 스캔 동작 중에 그 현재 상태로 유지된다. 스캔 동작 다음에, 버스(69)의 출력은 제어 레지스터 내로 시프트되는 새로운 제어 데이타로 갱신된다. 어쨌든, 모든 제어 출력은 동시에 스위치되고 버스(14)상의 TCK 입력에 동기한다.

[카운터 엔에이블 명령]

이 명령이 I-REG(28) 내로 로드될 때, 카운터 레지스터(86)은 제어 레지스터 스캔 경로 내에 셋팅하는 제어비트에 의해 결정되는 바와 같이 카운트 업 또는 다운으로 엔에이블된다. 카운터 는 이 명령에 의해 엔에이블되는 동안 각각 DCI 입력 펄스 동안 증가 또는 감소한다.

[바이패스 스캔 명령]

이 명령중에, D-REG(30)의 바이패스 레지스터(90)은 MUX2(48)의 직렬 데이타 출력(61)로부터 DSM(18)의 TDO 출력에 데이타를 로드시킨 다음 시프트시키도록 주 테스트 포트(20)으로부터 제어 신호를 수신하기 위해 명령 레지스터 출력 버스(36)에 의해 선택된다. 으로드 동작 중에, 바이패스 레지스터 비트는 로우 논리 레벨로 셋트된다. 이 명령은 D-REG(30)을 통해 단일 스캔 셀 또는 플립플롭에만 스캔 경로를 단락시키도록 사용된다.

[동작의 설명]

제6도에는 DSM IC 의 전형적인 보드 레벨 실행 예가 도시되었다. 이예에 있어서 선택적인 원격 버스 마스터(124)는 DSM(18)과 관련하여 보드 설계시에 존재하도록 도시한 것이다. 원격 버스 마스터(124)는 이곳에 스캔 및 테스트 동작용 주버스 마스터 대신에 디바이스 스캔 경로에 보드 내장 원격 버스 마스터(124)를 억세스시키도록 DSM의 이중 포트 가능출력을 도시한다. 또한, 제6도는 원격 버스 마스터와같은 국부 보드 레벨 테스트 제어기 및 주 버스 마스터 제어기가 어떻게 2개의 인터럽트 신호경로(DCI/DCO 및 MCI/MCO) 및 양방향성 ID1-8 버스를 경유하여 서로 통신하는 가를 도시한 것이다. 인터럽트 및 양방향성 버스를 경유하는 통신은 원격 버스 마스터(124)가 보드 설계시의 테스트 또는 스캔 동작을 제어할때 일주 및 원격 마스터(12 및 124)가 통신을 유지하게 한다. 이 통신 연결이 가용할 수 없는 경우, 원격 버스 마스터가 디바이스 스캔 경로들의 제어내에 있을지라도, 주 및 원격 마스트들 사이의 데이타의 통과, 상태, 및 명령은 금지된다.

제6도의 회로는 몇가지 예외를 갖는 제1도의 회로와 실제로 동일하다. DSM(18)의 DTDI 입력은 원격 버스 마스터(124)로부터 TDO 출력에 접속된다. 원격 버스 마스터(124)의 TDI 입력은 보조 스캔 경로의 TDO 출력에 접속된다. 원격버스 마스터(124)는 OTMS 및 DSI 신호들을 DSM(18)에 출력하고 DSM(18)로부터 DTMS1-4, MCO, DTCK 및 DTRSTZ 신호들을 수신한다. ID1-8 버스는 원격 버스 마스터(124)와 DSM(18)사이에 양방향성 통신을 제공한다. 원격 버스 마스터(124)는 또한 보조스캔 경로들로부터의 DCI 출력을 수신한다.

제6도를 참조하면 DSM을 주스캔 경로에 접속하는 신호들은 3개의 범주(즉, 제어, 데이타 및 인터럽트)로 분할된다. 주 스캔 경로상의 제어 핀들은 TCK, TMS, 및 TRSTZ 신호들이다. 주스캔 스캔 경로상의 데이타 핀들은 TDI 입력 및 TDO 출력이다. 주 스캔 경로의 인터럽트 핀들은 DCO 출력(디바이스 상태 출력) 및 MCI 입력(마스터 상태입력)이다.

이와 유사하게, DSM을 디바이스 스캔 경로들에 상호접속하는 신호들은 동일한 3개의 범주(즉, 제어, 데이타, 및 인터럽트)로 분할된다. 디바이스 스캔 경로상의 제어핀들은 DTCK, DTMS 1-4 및 DTRSTZ 신호들이다. 디바이스 스캔 경로(들)상의 데이타 핀들은 DTDI 입력 및 DTDO출력이다. 디바이스 스캔 경로 상의 인터럽트 핀들은 DCI입력(디바이스 상태입력) 및 MCO 출력(마스터 상태 출력)이다.

TCK 및 TMS 제어 신호들은 주 버스 마스터로부터 주 스캔 경로상으로 출력된다. 이 신호들은 직렬 데이타를 주 테스트 버스 마스터로부터, TDI 입력으로부터 TDO출력으로 DSM 스캔 경로를 통해, 주 버스 마스터로 다시 시프트되도록 DSM의 주 테스트 포트(20, 제2도)에 입력된다. TCK 및 TRSTZ 제어 신호들은 DTCK를 경유하여 DSM(18)로부터 버퍼되어 출력되고 DTRSTZ은 디바이스 스캔 경로 회로를 제어하도록 출력한다.

디바이스 스캔 경로가 선택되지 않았을때, 직렬 데이타는 MUX1(32)를 경유하여 DTO출력으로부터 출력되도록 MUX2(48, 제2도) 및 D-REG 또는 I-REG를 통해 통과하는 DSM(18)에 유입한다. 이것이 선택되지 않았었을때, 디바이스 스캔 경로들 및 원격 버스 마스터는 DSM의 내부 스캔 경로를 통해 스캔될 데이타에 의해 영향을 받지 않는다.

디바이스 스캔 경로가 선택되었을때, 직렬 데이타는 DTDO 출력을 경유해 디바이스 스캔 경로에 입력되도록 MUX3(58, 제2도)을 통해 통과되는 TDI 입력을 경유해 DSM(18)에 유입된다. DTDO출력으로부터 직렬 데이타 출력은 선택된 스캔 경로를 통과하고 그다음 DTDI 입력을 경유해 DSM(18)에 재유입 되기전에 원격버스 마스터를 통과한다. 원격 버스 마스터(124)가 마스터를 엔에이블하지 않을지라도, 이것은 선택된 디바이스 스캔 경로가 직렬로 간단한 시프트 레지스터로서 나타낸다. 선택된 스캔 경로의 TDO출력으로부터 입력되는 원격 버스 마스터 TDI에서 나타나는 직렬 데이타는 각각의 DTCK 입력중에 내부 시프트 레지스터를 통해 클럭되고, DTDI 입력을 경유해 DSM(18)에 입력될 원격 버스 마스터의 TDO출력핀 상에 출력된다. 원격 테스트 버스 마스터 (124) 내의 시프트 레지스터는 원격 및 주 버스 마스터 사이 앞뒤로 정보를 통과시키도록 사용될 수 있고, 스캔 동작들은 주 버스 마스터에 의해 제어된다. 원격 버스 마스터로부터의 TDO 출력은 DTDI 입력을 경유해 DSM(18)에 입력된다. DSM에 유입된 후, 이 데이타는 TDO 출력을 경유하여 DSM으로부터 출력될 MUX2(48) 및 D-REG(30) 또는 I-REG(28)을 통과한다. 원격 버스 마스터가 선택된 스캔 경로와 항상 직렬이라는 것을 주지해야 한다.

4개의 DTMS 출력들중 1개가 선택될때, 선택된 DTMS 출력에 부착된 디바이스 스캔 경로는 주 스캔 경로로부터 TCK 클럭 입력에 의해 소오스되는 DTCK 클럭과 동기로 동작한다. 선택된 DTMS1-4 출력 신호는선택된 디바이스 스캔 경로를 통해 데이타를 시프트시키도록 선택된 스캔 제어 입력, TMS 또는 OTMS으로 변환된다. 제2도 내의 TMS SEL CKT(74)는 주 TMS 또는 원격 OTMS 제어 입력까지 4개의 DTMS 출력들중 1개의 출력을 접속 또는 단선하기 위한 회로를 제공 한다.

제6도의 DSM 예에서는 단지 4개의 DTMS 출력들이 도시되었으나, 소정의 갯수의 DTMS 출력들이 부수적인 디바이스 스캔 경로들을 지지하기 위해 설치될 수 있다. 1개의 DTMS 출력은 이 TMS 또는 OTMS 입력에 접속될때, 다른 3개의 DTMS 출력들은 선택된 스캔 경로가 시프트될지라도 그 스캔 경로들을 비활성으로 유지시키기 위해 하이 또는 로우 논리 출력 상태로 셋트된다.

주 스캔 경로상의 TRSTZ 신호가 로우로 진행할때, DSM(18) 내 측의 회로는 개시된다. 개시후, 디바이스 스캔 경로가 선택되지 않고, DSM(18)이 디바이스 스캔 경로를 선택되도록 셋업될 때까지 주 테스트 버스 마스터로부터 허여된 스캔 동작은 DSM(18)을 통해 TDI 입력으로부터 TDO 출력으로만 통과한다. 또한 TRSTZ 입력 신호는 개시 목적으로 DTRSTZ 출력 신호를 경유하여 디바이스 스캔 경로들 및 원격 버스 마스터에 버퍼되거나 출력된다. 부수적으로, DTRSTZ 출력 신호는 단일 관련 디바이스의 프로그래머블 리셋팅 대 TRSTZ 입력 신호를 사용하여 모든 디바이스들의 글로발 리셋팅을 허용하기 위해 D-REG(30)의 DSM의 내부제어 레지스터(88)내의 제어 비트에 의해 로우로 셋트될 수 있다.

제2및 제6도에 있어서, DSM(18)이 주 및 원격 버스 마스터들(12 및124)사이의 인터럽트 가능성을 제공하도록 사용될 수 있는 2개의 단 방향성 신호 경로들을 갖는다. 이 주 버스 마스터(12)는 DSM의 마스터 상태 입력(MCI)핀에 신호를 입력시킴으로써 원격 버스 마스터(124)에 인터럽트를 허용한다. 이 신호는 마스터 상태 출력(MCO)핀을 경유해 원격 버스 마스터(124)에 버퍼되어 출력된다. 이와 유사하게, 원격 버스 마스터(12)는 DSM의 디바이스 상태입력(DCI) 핀상에 신호를 입력시킴으로써 주 버스 마스터(12)에 인터럽트를 허용한다. 이신호는 디바이스 상태 출력(DCO) 핀을 경유해 주 버스 마스터(12)에 버퍼되어 출력된다. 선택적으로, DCO 출력 핀은 DSM의 내부 카운터(86)이 엔에이블될때, 주 버스 마스터(12)에 최대 카운트 업 또는 최소 카운트 다운 신호를 출력시키도록 셋트될 수 있다. 카운터(86)은 DCI 입력상에 디바이스 입력들에 의해 클럭된다. DCI 입력은 원격 버스 마스터 (124) 또는 선택된 디바이스 스캔 경로로부터 원격 버스 마스터(124) 내측의 멀티플렉서를 경유하여 유입된다.

주 스캔 경로상에 상이한 DSM의 식별을 제공하기 위해, 8개의 식별 핀(ID1-8)들이 사용가능하다. 다시한번 설명하면 8개의 핀들이 도시된 실시예에 대해 선택될지라도 소정 갯수의 핀들이 설치될 수 있다. ID1-8 핀들은 255 가능한 2진 IDCODE들 중 1개의 IDCODE로 될 DSM의 일치 (identity)를 프로그램하기 위해 외부 풀-업 레지스터들을 통해 하이 또는 로우로 풀될 수 있다. 모두 2진의 0으로 이루어진 16진수 0(이하에서는 OOH)는 DSM의 통신 프로토콜에 사용하기 위한 것이고 식별을 목적으로 사용될 수 없다. ID1-8상의 IDCODE 입력은 DSM의 내부 카운터 레지스터(86) 내로 로드될 수 있고, 특정 DSM(18)및 이곳에 부착된 보드를 식별하기 위해 주 버스 마스터(12)로부터 시프트 아웃된다.

제6도에 있어서, DSM(18)은 원격 버스 마스터(124)가 선택된 DTMS1-4 출력에 통과된 OTMS 제어를 경유하여 디바이스 경로들 중 1개의 경로를 통과하고, 내부 원격 스캔 포트(22, 제2도)에 입력되는 OTMS 제어를 경유하여 DSM의 내부 선택 레지스터를 통해 시프트 데이타에 제어신호를 출력하도록 임의적인 TMS(OTMS)를 갖는다는 것을 알 수 있다. 주 버스 마스터(12)는 DSM의 제어 레지스터내의 내부 제어 비트들을 셋팅한후 디바이스 스캔 경로들을 억세스시키도록 제어신호를 제공하는 메시지를 전달하기 위해 원격 버스 마스터에 DSM 인터럽트 핀들 및 ID1-8 버스를 경유해 메시지를 전송함으로써 원격 버스 마스터를 엔에이블 할 수 있다.

이 구조물에 있어서, 원격 버스 마스터(124)는 DSM의 DTDI입력에 대한 마스터 TDO 출력으로부터, DSM의 내부 선택 레지스터를 통해 DTDO 출력에 , 선택된 디바이스 경로를 통해, 이것의 TDI 입력을 경유해 원격 버스(124) 내로 다시 내부적으로 저장된 데이타를 시프트시키도록 OTMS 상의 제어신호를 출력할 수 있다. DSM의 선택된 레지스터(84)가 선택된 디바이스 스캔 경로를 따라 원격 테스트 버스 마스터의 스캔 경로내에 항상 존재하기때문에, 원격 버스 마스터는 소정의 디바이스 스캔 경로들을 선택하도록 선택 레지스터의 제어 비트 셋팅을 조절할 수 있다. 이 방법에 있어서, 원격 테스트 버스 마스터(124)는 주 버스 마스터(12)와 정확히 동일한 방법으로 소정의 디바이스 스캔 경로들을 통해 데이타를 시프트하고 이 경로상에서 테스트를 적용할 수 있다.

원격 버스 마스터(124)가 DTDI입력으로부터 DSM(18)을 통과하여 선택 레지스터(84)를 통과하여 DTDO출력으로 데이타를 시프트할지라도, 주 테스트 버스 마스터는 TDI 입력으로부터 DSM(18)을 통해 (선택 레지스터를 제외한) I-REG(28)또는 D-REG(30)을 통해 TDO 출력으로 데이타를 시프팅할수 있다. 주 및 원격 스캔 동작 모두가 주 TCK 입력과 동기된다. 주 및 원격 버스 마스터들이 DSM 내부의 상이한 스캔 경로들을 통해 데이타를 시프트하므로, 이들은 스캔 동작들을 경유하여 직접 통신할 수 없다. 그러나 원격 및 주 스캔 동작들이 수행될지라도, 원격 및 주 버스 마스터들은 인터럽트, 및 2개의 마스터들 사이의 데이타, 명령 및 상태 정보를 통과시키도록 인터럽트 및 ID1-8 상에 설정된 프로토콜을 경유하여 함께 통신할 수 있다.

보드(또는 서브시스템) 레벨에서의 국부 테스트 및 스캔 동작들을 조정하기 위해 원격 버스 마스터(124)에 위임할때 획득된 장점은 고장 로깅, 시스템 진단 및 외부 세계와 인터페이싱과 같은 상부 레벨 시스템 태스크를 조정하기 위해 주 버스 마스터(12)를 자유롭게 한다는 것이다. 또한 시스템 테스트 시간은 다중 분포된 원격 버스 테스트 마스터들이 국부 서브시스템 테스팅을 수행할 수 있기때문에, 결과적으로, 어느 순간에 각각의 국부 서브시스템 테스트를 통해 주 버스 마스터 순서화를 갖고 있는 것과 비교할 때 감소된다.

[주 및 원격 버스 마스터들사이의 통신 프로토콜]

제6도에 도시한 바와 같이, ID1-8 핀들은 원격 및 주 버스 마스터 사이의 양방향성 데이타 버스로서 사용될 수 있다. 이 방법으로 사용될때, DSM(18)은 데이타가 주 및 원격 버스 마스터(12 및 124)들 사이의 통신을 용이하게 하기 위해 ID1-8버스를 관통하여 이리저리로 전송될 수 있는 매개체를 형성하도록 셋업된다. 이 동작 모드는 DSM의 내부 제어 레지스터(88) 스캔 경로내의 제어 비트를 셋팅함으로써 엔에이블된다. 이 제어 비트는 적당한 프로토콜들이 DCI 및 MCI 인터럽트 핀들상에 입력될때 ID1-8 비스가 내부 카운터 레지스터(86)에 데이타를 입력하고 레지스터로부터 데이타를 출력하게 하는 NAND 게이트(62)에 버스(42)를 경유해 입력된다.

2진 IDCODE가 풀-업 및 풀-다운 저항기들을 설치되고 하드웨어로된 하이또는 로우가 아니므로, 원격 버스 마스터 및 DSM(18)로부터의 출력 버퍼들은 ID1-8 버스를 관통하여 양방향으로 데이타를 출력하도록 각각의 ID1-8 핀상이 저항성 로드를 위로 구동될 수있다. IDCODE가 O1H로부터 FFH까지의 소정의 2진 패턴들을 포함하도록 정해지지만 OOH 패턴을 배제한다는 것을 주지해야 한다. OOH 2진 패턴을 보존해야 하는 이유는 후술하겠다.

제7도 및 제8도에 있어서, 예시적인 실행은 원격 버스 마스터(RBM) 및 주버스 마스터(PBM)이 DCI/DCO, MCI/MCO, 및 DSM IC의 ID1-8 버스 신호들을 사용하여 국부적인 또는 전체적으로 함께 통신한다. 또한 도시한 것은 PBM과 RMB사이의 전송(T) 및 인식(acknowledge : A)핸드쉐이크 프로토콜을 발생시키도록 MCI/MCO 및 DCI/DCO 인터럽트 신호 경로들상에 정해진 프로토콜 타이밍이다. 제7도에 도시한 구조물에 있어서, PBM(12)는 DSM으로부터의 출력되는 단지 1개의 DCO 만이 PBM(12)내로 DCO 신호를 입력하는 와이어된 OR 버스를 구동하도록 동작할 수 있기때문에 소정의 시간에 1개의 RBM(124)와만 통신할 수 있다. 제8도에 도시한 구조물에 있어서, PBM(12)는 부수적인 DCO 입력들이 DSM(18)로 부터 개개의 DCO 출력을 수신하기 위해 PBM(12) 상에 제공되므로 모든 RMB 과 동시에 통신할 수 있다. 국부 또는 전체의 통신 프로토콜에 있어서, 주 버스 마스터는 항상 데이타의 전송을 개시한다. 원격 버스 마스터는 개시된 데이타 전송 요구에 응답하지만 자체의 1개를 개시할 수 없다.

[국부 PBM 대 RMB 통신 프로토콜]

제7도 내의 국부 PBM 대 RBM 통신 프로토콜 타이밍에 있어서, PBM으로 부터 DSM을 경유하여 1개의 RBM으로의 전송은 로우 논리 레벨에 MCI 출력을 구동하는 PBM에의해 개시된다. MCI 신호를 로우로 셋트하기 전에, PBM(12)는 선택된 DSM의 내부 카운터 레지스터(제3도 참조)내로 00H의 프로토콜 헤더 패턴을 시프트하고 헤더 패턴을 외부로 구동하도록 DSM의 ID1-8 버퍼를 엔에이블한다. 또한 선택된 DSM(18)의 DCO 출력 버퍼는 엔에이블 되고, 모든 다른 DSM DCO 출력들은 디스에이블된 상태로 셋트될 수 있다. 어쨌든 선택된 DSM의 DCO 출력은 PBM으로 와이어된 DCO 버스 입력을 구동할 수 있다. 비선택된 DSM의 ID1-8 출력 버퍼들은 IDCODE를 ID1-8 버스상에 남아있게 하도록 3개의 상태로 잔존한다.

PBM(12)로부터의 MCI 신호 출력은 DSM을 통과해 루트되어 MCO입력 신호들을 경유하여 RBM(124)로 입력된다. MCO상의 로우 입력은 ID1-8 버스상의 데이타의 가용성을 RBM으로 나타낸다. RBM이 이 MCO입력상의 로우를 감지할 때, 이들은 ID1-8 버스상의 데이타를 판독한다. ID1-8 버스로부터의 판독된 데이타는 통신 프로토콜 동작시에 선택되어진 경우를 결정하기 위해 각각의 RBM에 의해 테스트된다.

RBM이 통신 프로토콜에서 선택되지 않는 경우, ID1-8로부터 판독된 데이타는 DSM의 외부 저항기 구동 IDCODE(즉 OIH 내지 FFH의 범위내의 특정 2진 값)와 동일하다. IDCODE가 판독된 경우, RBM은 제1수신된 MCO 입력을 기초로하여 다른 동작을 취하지 않는다. 그러나, RBM은 이것이 아직 선택되지 않은 경우를 결정하기 위해 후속의 MCO 입력들을 수신한 후 ID1-8 버스상의 데이타를 테스트 한다.

RBM이 통신 프로토콜에서 선택된 경우 ID1-8로부터의 판독된 데이타는 00H의 프로토콜 헤더와 동일하다. RBM 패턴 판독이 OOH의 프로토콜 헤더와 동일하다는 것을 RBM이 결정하는 경우, 이것은 헤더 패턴이 판독되었다는 것을 PBH으로 다시 인식시키기위해 DCI출력 신호 로우를 셋트한다. 이것은 RBM이 통신 프로토콜에 선택되거나 선택되지 않은 경우를 결정하는 방법을 제공하기 위해 00H 2진 패턴이 IDCODE 패턴으로서 디코드 됨으로부터 보존되는 이유이다. RBM 으로부터 출력되는 DCI는 DSM을 통과하고 DCO 입력 신호를 경유하여 PBM에 입력된다.

PBM(12)가 DCO 입력상의 로우를 감지하고 선택된 RBM(124)에 송신된 헤더 패턴이 판독되었다는 것을 인식할때, 이것은 MCI 출력 신호를 하이로 셋트한다. MCO 입력 신호상의 PMB(12)로부터의 하이 논리 레벨을 감지한 후, RBM(124)는 DCI 출력 신호를 하이로 셋트한다. DCO 입력 신호상의 RBM(124)로부터의 하이논리 레벨을 감지한 후 명령 패턴을 선택된 DSM의 내부 카운터(86)내로 시프트하고 ID1-8 버스상에 명령 패턴을 외부로 인가한다. 명령이 출력된 후, PBM(12) 및 RBM(124)는 명령 패턴의 수용을 전송 및 인식시키기 위해, 상술한 바와같이 헤더 패턴에 대한 DCI/DCO 및 MCI/MCO 신호들상의 핸드쉐이크 프로토콜 순서화(handshake protocol sequence)를 수행한다.

PBM으로부터 RBM으로 송신된 명령의 형태는 부수적인 패턴들이 통신 프로토콜 내에 포함되는지 여부를 결정한다. 명령이 송신될 부수적인 패턴들을 요구하는 경우, 카운트 패턴은 송신될 부수적인 패턴의 수를 명시하기 위해 명령 패턴을 동반한다. 동일 프로토콜 절차는 헤더 및 명령 패턴들의 전달시에 기술한 바와 같이 소정의 부수적인 패턴들을 송신시에 동반된다. 통신 프로토콜의 단부에서 PBM(12)로부터 RBM(124)로의 송신된 최종 패턴은 00H의 헤더 패턴이다. RBM이 헤더 패턴의 수신을 인식한후, PBM(12)는 저항성으로 구동된 IDCODE를 ID1-8 버스상에 재-어써트(re-assert)시키도록 DSM의 ID1-8 출력 버퍼들을 3중 상태로한다.

[국부 RBM대 PBM 통신 프로토콜]

제7도 내의 국부 RBM(124)대 PBM(12) 통신 타이밍에 있어서, RBM(124)로 부터 DSM을 걸쳐 PBM(12)로의 데이타의 전달은 로우 논리 레벨로 DCI 출력을 구동하는 RBM(124)에 의해 개시된다. RBM(124)가 DCI 신호를 로우로 셋트하기 전에, 이것은 ID1-8 버스상으로 00H의 프로토콜 헤더 패턴을 외부로 유도시키도록 출력 버퍼들은 엔에이블시킨다. DCI 신호는 DSM(18)을 통해 루트되고, DCO 입력신호를 경유해 pBM(12)로 입력된다. DCO상의 로우 입력은 ID1-8 버스상의 데이타의 가용성을 PBM(12)에 나타낸다. PBM(12)가 DCO 입력상의 로우를 감지할 때 이것은 ID1-8 버스상의 패턴 입력을 갖는 카운터 레지스터(86)을 로드시키도록 DSM에 제어 신호를 허용하고, 그다음, 로드된 패턴을 테스트하기 의해 카운터 레지스터(86)을 시프트 아웃한다.

ID1-8 버스로부터 판독된 패턴은 헤더 패턴이 송신된 경우를 결정하기 위해 PBM(12)에 의해 테스트된다. IDCODE가 헤더 패턴 대신에 판독된 경우, PBM(12)는 DCO 입력이 테스트 관련 인터럽트이고 통신에 요구되지 않았다고 가정한다. 이것이 이 경우라면, PBM(12)는 인터럽트의 소오스를 결정하기 위한 적당한 동작을 취한다. 헤드 패턴이 판독된 경우, PBM(12)는 헤더 패턴이 수신되었다는 것은 RBM(124)에 다시 인식시키기 위해 MCI 출력 신호를 로우로 셋트한다.

PBM(12)로 부터의 MCI출력은 DSM(18)을 통과하고 MCO 입력 신호를 경유해 RBM(124)에 입력된다. RBM(124)가 MCO입력상의 로우를 감지하고, 송신된 헤더 패턴이 판독되었다는 것을 인식할때, 이것은 DCI 출력 신호를 하이로 셋트한다. DCO입력신호 상의 RBM(124)로부터 하이 논리 레벨을 감지한후, MCI출력신호를 하이로 셋트한다. RBM(124)는 MCO 입력 신호 상의 PBM으로부터 하이 논리 레벨을 감지한 후 ID1-8 버스상에 명령 패턴을 출력한다. 명령이 출력된후, RBM(124) 및 PBM(12)는 명령의 수용을 전송 및 인식시키기 위해 상술한 바와같이 헤더 패턴을 갖는 DCI/DCO 및 MCI/MCO 인터럽트 신호들상의 핸드쉐이크 결합 프로토콜 순서화를 수행한다.

RBM(124)로부터 PBM(12)으로 송신된 명령의 형태는 부수적인 패턴 형태는 부수적인 패턴들이 통신 프로토콜 내에 포함되는 지의 여부를 결정한다. 명령이 송신될 부수적인 패턴들을 요하는 경우, 카운트 패턴은 송신될 부수적인 패턴의 수를 명시하기 위해 명령 패턴을 동반한다. 동일 프로토콜 절차는 헤더 및 명령 패턴들의 전달시에 기술한 바와 같은 소정의 부수적인 패턴들의 송신시에 동반된다. 통신 프로토콜의 단부에서 RBM(12)로부터 PBM(12)로의 송신된 최종 패턴은 00H 헤더패턴이다. PBH가 헤더 패턴이 수신을 인식한후, RBM(124)는 저항성으로 구동된 IDCODE가 ID1-8 비스상에 재 어써트되게 하는 ID1-8 출력 버퍼들을 3중상태로 한다.

[글로발 PBM 대 RBM 통신 프로토콜]

제8도에 있어서, 예는 PBM(12)와 모든 RBM(124)들 사이의 동시 통신 프로토콜을 지지하는 것을 도시한 것이다. PBM(12)가 다중 DCO 입력들을 갖기 때문에, 글로발 핸드쉐이크 프로토콜 동작은 동시에 PBM(12)와 RBM(124) 사이에서 발생한다. 전달된 데이타 패턴들은 정의 및 국부 통신 프로토콜 내에 기술한 것[즉, 헤더, 명령, (임의적 데이타), 헤더]에 대한 포맷과 동일하다.

제8도내의 글로발 PBM(12)대 RBM(124)통신 프로토콜 타이밍에서, PBM(12)로부터 RBM (124)로의 데이타 전달은 로우 논리 레벨로 MCI 출력을 구동하는 PBM(12)에 의해 개시된다. MCI 출력을 로우로 셋트하기 전에, PBM(12)는 각각의 DSM(18)내로 데이타 패턴을 스캔하고 DSM ID1-8 버스상에 출력된 패턴을 발생시킨다. PBM(12)로부터의 MCI 출력 신호는 각각의 DSM을 통과하고 각각의 RBM(124)로 입력된다. MCO 입력에 응답하여, 각각의 RBM(124)는 각각의 DSM ID1-8 버스상에 데이타 패턴 출력내의 스캔을 판독한후 데이타 판독을 인식하도록 DCI출력을 로우로 셋트한다. 모든 RBM(124)는 동시에 재인식은 필수적인 것이 아니므로, DSM으로부터의 DCO(1, 2, N) 출력은 휘어지도록 도시되었다. 모든 RBM(124)가 송신된 데이타 패턴의 수신을 인식한 것을 PBM(12)로 알고 있을때, 이것은 MCI 출력을 하이로 셋트한다. 이 RBM(124)는 DCI 출력을 하이로 셋트함으로써 MCI 상에 하이 신호에 응답한다.

이 프로토콜 순서화는 PBM(12)로 부터 각각의 RBM(124)로 데이타의 1개의 글로발의 전달을 기술한다. 이 프로토콜은 각각의 RBM(124)에 전체적으로 송신하기 위해 각각의 새로운 데이타 패턴에 대해 반복된다. 이 타이밍 예에서, 이것은 제3데이타 전달후 N을 통해 PBM(12)로부터 RBM(2)로의 통신 프로토콜이 완료되고, PBM으로부터 RBM1로의 통신 프로토콜이 부수적인 데이타 전달 동작에 대해 계속된다는 것을 도시한다. 이것은 글로발의 통신 프로토콜 중에 PBM과 각각의 RBM 사이의 데이타 전달이 상이한 패턴 전달 길이를 갖을 수 있다는 것을 도시하기 위한 것이다.

[글로발의 RBM 대 PBM 통신 프로토콜]

제8도내의 글로발의 RBM 대 PBM 통신 프로토콜 타이밍에 있어서, 각각의 RBM(124)로부터 PBM(12)로의 데이타 전달은 로우 논리레벨로 DCI 출력을 구동하는 RBM에 의해 개시된다. DCI출력을 로우로 셋팅하기 전에, 각각의 RBM(124)는 DSM(18)에서 입력될 ID1-8 비스 상으로 데이타 패턴을 출력한다. RBM(124)로부터의 DCI출력 신호들은 DSM(18)을 통과하여 DCO(1, 2, N) 입력들을 경유하여 PBM(12)로 입력된다. 각각의 RBM(124)는 동시에 DCI 출력 신호들중 필수적으로 송신하지 않기 때문에, DSM으로 부터의 DCO(1, 2, N) 출력 신호들은 휘어지도록 도시되었다. 모든 DCO(1, 2, N) 입력들이 로우로 셋트될 때, PBM(12)는 ID1-8 버스들 상의 데이타 패턴 입력을 로드 및 시프트 아웃시키도록 DSM(18)상의 스캔 동작을 수행한다. PBM(12)가 데이타 패턴을 판독한 후, 이것은 데이타의 판독을 인식 시키기 위해 MCI 출력을 로우로 셋트한다. MCI 신호는 DSM을 통과하여 MCO 신호를 경유해 RBM(124)에 입력된다. RMB(124)가 MCO상에 로우로 나타낼때, PBM(12)가 송신된 데이타 패턴들을 판독한다고 인식하면 그들은 DCI 출력을 하이로 셋트한다. PBM(12)는 MCI 신호를 하이로 셋트함으로써 RBM(124)로부터 DCO 입력들상의 하이에 응답한다.

이 프로토콜 순서는 RBM(124)로부터 PBM(12)로 데이타의 1개의 글로발 전달을 기술한다. 이 프로토콜은 RBM(124)로부터 PBM(12)로 전체적으로 송신된 각각의 새로운 데이타 패턴을 반복한다. 이 타이밍 예에 있어서, 이것은 제3데이타 전달후, N 을 통해 RBM(2)로부터 PBM(12)로의 통신 프로토콜이 완료되고, RBM(1)로부터 PBM으로의 통신 프로토콜이 3개의 부수적인 데이타 전달 동작을 계속한다는 것을 도시한 것이다. 이것은 글로발의 통신 프로토콜중에 각각의 RBM(124)와 PBM(12)사이의 데이타 전달에 상이한 패턴 전달 길리를 갖는다는 것을 도시하기 위한 것이다.

[통신 프로토콜 명령 및 포멧]

데이타 전달 포맷들의 2가지 통상적인 형태는 단지 명령만 및 데이타를 갖는 명령인 통신 프로토콜로 사용될 수 있도록 정해진다. 데이타 전달 (단지 명령만 또는 데이타를 갖는 명령)의 형태는 송신된 명령 패턴(제2 패턴)에 의해 명시된다.

[(1) 단지 명령만의 포멧]

[(헤더)(명령)(헤더)]

포맷의 명령만의 형태는 상기에 도시한 바와같이 00H의 선두 헤드 패턴, 그다음 명령패턴, 그다음 00H의 후미 헤더패턴으로 통신 프로토콜 포맷의 이 형태를 사용한다. PBM(12)로부터 1개 이상의 RBM(124)으로 송신된 단지 송신만의 형태 통신 포맷은

(1)국부 테스트 동작을 개시하기 위한 RBM을 요구,

(2) 테스트 동작으로부터 수집된 후위 데이타를 송신하도록 RBM을 요구,

(3)수행되어진 테스트 동작 즉 진행시 테스트(Test In Progress) 또는 테스트 완료(Test Complete)상의 후위 테스트 상태 정보를 송신하기 위한 RBM을 요구, 또는

(4) 공지되지 않은 명령을 수신하는 것을 나타내기 위한 1개이상의 RBM으로 고장 메시지를 송신하는데 사용될 수 있다. 또하, RBM은 공지되지 않은 명령을 수신하는 나타내기 위한 PBM(12)로 고장 메시지를 다시 송신하기 위해 이 통신 포맷을 사용할 수 있다.

[(2) 데이타 포맷을 갖는 명령]

[(헤더)(명령)[(카운트)(데이타 1-N)][(카운트)(데이타 1-N)]

(헤더)]

데이타 형태 포맷을 갖는 명령은 선두 헤더 패턴, 그다음, 명령 패턴, 그다음 최소한 1개의 카운트 패턴 및 대응하는 번호의 데이타 패턴, 그다음 후미 헤더 패턴 으로 구성된다. 이 포맷에 있어서, 카운트 패턴 후에 송신된 데이타 패턴의 번호는 ID1-8 버스의 8-비트 폭으로인해 1부터 256으로 될 수 있다. 256 이상의 데이타 패턴이 송신된 경우, 1과 256 사이의 다른 카운트 패턴이 데이타 전달 동작을 계속하기 위해 이전 카운트의 최종 데이타 패턴 이후에 전송된다. 더이상의 데이타 패턴이 전송되지 않는 경우, 00H의 해더 패턴이 최종 데이타 패턴후에 송신된다. 수신 디바이스는 수신 데이타를 정지해야할지의 여부를 결정하기 위해 헤더(00H) 또는 카운트 패턴(1-256)과 동일한 경우 나타내도록 최종 데이타 패턴을 추종하는 패턴에서 볼 수 있다. PBM은 일련의 데이타, 상태, 또는 1개 이상의 RBM(124)에 대한 명령 패턴들이 전달될때 이 형태 통신 포맷을 허용한다. RBM은 데이타, 상태, 또는 PBM(12)에 대한 재 명령을 전달하기 위해 PBM(12)에 의해 요구될때 이 형태의 통신 포맷을 허용한다.

[DSM ICS의 수직 및 수평 확장]

제9도에 있어서, 한예는 스캔 경로 네트워크를 생성하기 위한 수직적으로(1 내지 M) 및 수평적으로(1 내지 N)함께 다수의 DSM에 접속하기 위한 방법을 도시한 것이다. DSM의 수평 확장에 대한 접속이 기술되었고 제10도에 도시한 바와같은 스캔경로내의 제1 주 DSM(1:1)의 TDO출력으로 부터 다음의 주 DSM(N:1)의 TDO 입력으로 직렬로 주 스캔 경로상에 접속된 DSM을 접속함으로써 간단히 수행된다. 또한, 주 제어 신호들, TMS 및 TCK 는 주 스캔 경로 상에 함께 접속된 각각의 DSM과 병렬로 루트된다.

주, 제1수직 레벨 DSM(1:1)(18)로부터 제2수직 레벨 DSM(1:2)(126) 으로 팽창하기 위한 접속은 제2수직 레벨 DSM(126)의 TDI, TDO 및 TMS까지 제1수직 레벨 DSM(18)의 DTDO, DTDI, DTMSx 신호들의 접속을 포함한다. 제2수직형 레벨 DSM(1:2)로 부터 제3수직 레벨 DSM(1:3)에 대한 팽창은 하부의 수직 레벨 DSM과 다음의 상부 레벨 DSM사이에 동일한 접속을 제조함으로써 달성된다. 이 상호접속 방법을 사용하여, 소정의 수직형 레벨(1:M)(128)에 DSM들을 적층하는 것이 가능하다.

제9도에 있어서, 주 테스트 버스 클럭(TCK)및 제어 (TMS)신호들이 각각의 수직 DSM까지 직접 도달할때 루트되고 각각의 DSM의 TCK 각각의 OTMS 입력에 각각 입력된다는 것을 주지하는 것이 중요하다. DSM들을 수직으로 적층시, 차 TMS 신호는 DSM의 OTMS 입력(제2도 참조)에 입력된다. 그다음, 차 TMS 신호는 다음의 수직 레벨의 TMS 입력에 DTMS1-4 출력신호들 중 1개의 신호상에 출력되도록 선택된다. 이 방법으로, 주 TMS 신호로부터 DSM의 소정의 수직 레벨로의 진행 지연은 일정하고 DSM을 통해 OTMS 대 DTMSx 지연과 동일하다. 이것은 주 TCK 및 TMS 신호들이 각각 TCK 및 TMS로부터 DTCK 및 DTMSx로 각각의 수직 레벨 DSM을 통해 루트된 경우에 발생된 부가적인 지연들로 인해 발생하는 휘어지는 문제점들을 극복한다.

제7도내의 DSM의 수직 및 수평 성장 가능성을 조합함으로써 DSM(N:M)의 네트워크는 구조적 시스템 스캔 구조물을 지지하도록 발생될 수 있다.

[주 버스 마스터 동작 및 구조물]

주 버스 마스터 회로(12)의 한 실행예는 제10도에 도시하였다. 이 회로는 프로세서(129) 및 메모리[ROM(132) 및 RAM(134)], 인터럽트 조정기(136), 입력 및 출력(I/O) 포트(138), 및 주 테스트 버스 제어기 회로(140)을 포함하는 주변 회로들로 구성되는 전형적인 컴퓨터 구조이다. 프로세서(129)는 데이타, 어드레스, 및 제어버스(142, 144 및 146)을 경유하여 주변회로와 통신한다. 각각의 주변 회로는 프로세서(129) 로부터의 어드레스들 출력의 특정 어드레스 또는 범위에 응답하여 판독 또는 기입 동작에 대해 어드레스 디코더 논리에 의해 선택된다. 선택된 경우, 주변회로는 데이타가 프로세서 또는 선택된 주변 회로 사이에 전달되게 하는 프로세서(129)로부터의 판독 또는 기입 R/W 제어 입력을 수신한다.

메모리 주변회로(130)은 판독 전용 메모리[ROM(132)] 및 등속 호출 메모리 [RAM(134)]모두를 포함한다. 이 프로세서는 메모리내의 저장된 명령 및 데이타를 실행시킴으로써 동작한다. ROM(132)는 영구 메모리 저장에 사용되고, RAM(134)는 일시적인 메모리 저장에 사용된다.

인터럽트 조정기 주변회로(136)은 다수의 인터럽트 입력들을 수신하고 래치하고 프로세서(129)로 단일 인터럽트 신호를 출력하도록 요구된 논리를 포함한다. 각각의 인터럽트 입력은 프로세서에 의해 엔에이블되거나 마스크 오프될 수 있다. 엔에이블된 인터럽트 입력이 수신될때, 조정기 (136)은 입력 래치하고, 그다음 단일 인터럽트 출력을 경유하여 프로세서(129)에 통지한다. 프로세서(129)는 인터럽트에 응답하고, 인터럽트 입력이 서비스를 요구하는지를 결정하기 위해 조정기 내측의 래치들을 판독한다. 인터럽트를 식별한후, 프로세서(129)는 인터럽트를 서비스하도록 메모리로부터의 루틴을 실행한다. 이 예에서, 인터럽트 조정기는 다중 디바이스 상태 출력(DCO1, 2,

N)을 수신한다. DCO 인터럽트는 제7도 및 제8도에 도시한 바와 같이 주 버스(14)에 부착된 DSM으로부터의 주 버스 마스터에 입력된다.

I/O 포트(138)은 주 버스 마스타(12)에 대한 외부 회로 뿐만아니라 회로내의 다른 주변 회로에 제어 및 데이타를 입력 및 출력하도록 프로세서에 대한 수단을 제공한다. I/O 포트(138)은 주 테스트 버스 제어기 주변회로(140)에 명령 및 카운트 (CMD/CNT) 정보를 출력하고 주 버스(16)상에 테스트 리세트(TRSTZ) 및 마스터 상태 입력(MCI)신호는 제7도 및 제8도에 도시되었다. I/O 포트(138)는 주 테스트 버스 제어기로부터 상태 입력을 수신한다. 다른 디바이스에 인터페이스를 제공하기위해 I/O 포트는 RS-232와 같은 표준 통신 포트상에 데이타를 입력 및 출력한다.

주 테스트 버스 제어기(140)은 TCK, TMS, TDI, 및 TDO 신호들을 경유하여 주 버스상의 직렬 데이타 및 제어신호를 전송하고 수신하기위한 회로를 제공한다. 제11도에 있어서, 주테스트 버스 제어기의 구조물이 도시되었다. 주 테스트 버스 제어기(140)은 TDI입력으로부터 유입하는 직렬 데이타를 저장하기 위한 직렬 대 병렬 수신기부(148), TDO 출력상에 직렬 데이타를 출력하기 위한 병렬 대 직렬 전송기부(150), 전송기 및 수신기부를 제어하고, TCK 및 TMS 출력제어 신호들을 발생시키기 위한 제어 논리부(152), 및 제어 논리부를 동작하도록 요구되는 클럭을 발생시키기 위한 클럭 발진기(154)를 포함한다.

직렬-대-병렬 전송기(150)은 선입 선출(FIFO) 메모리(156) 및 병렬 입력 직렬 출력 시프트 레지스터(158)을 포함한다. 프로세서(129)는 데이타, 선택, 및 R/W제어 버스들을 사용하는 데이타에 의해 FIFO 메모리(156)을 로드한다. 프로세서 (129)는 FIFO(156)이 I/O 포트(138)을 경유하여 제어 논리부(152)로부터 출력되는 상태를 판독함으로써 기입에 대한 준비(RTW; Ready to Write)인지 여부를 결정한다.

병렬-대-직렬 전송기(148)은 선입 선출(FIFO) 메모리(160) 및 직렬 입력 병렬 출력 시프트 레지스터(162)를 포함한다. 프로세서(129)는 데이타, 선택, 및 판독/ 기입 제어 버스들을 사용하는 FIFO 메모리(160)으로부터 데이타를 언로드한다. 프로세서는 FIFO(160)이 I/O 포트 주변회로(138)을 경유하여 제어 논리부(152)로부터 출력되는 상태를 출력을 판독함으로써 판독에 대한 준비(RTR ; Ready to Read)인지 여부를 결정한다.

프로세서가 TDO 출력을 경유하여 주 버스상에 시프트아웃될 데이타로 전송기 FIFO(156)을 채웠을때, 명령 및 카운트(CMD/CNT) 패턴은 I/O포트(138) 내에 기입되고 주 버스 제어기의 제어 논리부(152)에 출력된다. 명령은 시프트 동작을 실행하도록 제어 논리부(152)를 전달한다. 카운트 값은 대부분의 비트들이 어떻게 시프트될 수 있는 방법을 명시한다.

CMD/CNT입력에 응답하여, 제어 논리부(152)는 전송기의 시프트 레지스터(158)이 FIFO 메모리(156)으로부터 데이타를 업로드하게 하도록 제어신호를 출력한다. 전송기(150)이 직렬 데이타를 출력하도록 셋업한후, 수신기부(148)은 TDI 입력 으로부터 유입되는 직렬 데이타를 저장하도록 엔에이블된다. 이 절차 이후에는, 제어, 논리부(152)는 주 버스(14)상에 데이타 시프팅을 개시하도록 TCK 및 TMS 출력상에 제어신호를 출력하고, 시프트 동작이 진행시에 존재하는 프로세서(129)에 다시 상태를 송신한다. 시프트 동작의 길이는 CMD/CNT 버스를 경유하여 카운트값 입력에 의해 결정된다. 카운트 값은 제어 논리부(152) 내측의 내부 카운트 다운 카운터 내로 로드된다. 카운터는 직렬 데이타 비트가 주 버스(14)상에 전달될 때마다 감소된다. 카운터가 최소 카운트에 도달할때 제어 논리부(152)는 시프트 동작을 종료하고 시프트 동작이 완료되었다는 상태를 프로세서(129)에 출력한다.

시프트 동작이 개시된 때, 제어 논리부(152)는 시프트 레지스터들이 각각 공백 및 층만인 때를 나타나는 전송 및 수신 시프트 레지스터(158 및 162)으로부터 출력신호들을 모니터한다. 전송 시프트 레지스터가 최종 데이타 비트를 시프트 아웃할때, 이것은 제어 논리부에 시프트 레지스터 공백(SRE) 신호를 출력한다. 제어 논리부(152)가 SRE 입력을 수신할때 이것은 전송 FIFO(156) 메모리내의 다음 워드가 시프트 레지스터(158) 내로 업로드하게하는 제어를 출력한다.

이와 유사하게, 수신기 시프트 레지스터(162)가 보존할 수 있는 최종 데이타 비트를 수용할때, 이것은 제어 논리부(152)에 시프트 레지스터 충만(SRF) 신호를 출력한다. 제어 논리부가 SRF 입력을 수신할 때, 이것은 수신 시프트 레지스터(162)내의 데이타가 FIFO 메모리(160) 내로 다운로드되게 하는 제어를 출력한다. 이 데이타는 시프트 레지스터들 사이에 전달되고 FIFO들은 주 버스(14)상의 시프트 동작이 인터럽트되지 않는 방법으로 수행된다.

전송 FIFO(156)이 시프트 레지스터(158)내로 데이타를 언로드하기 때문에, 공백들은 내부 메모리 어레이내에 나타난다. 메모리 위치가 공백일때, 전송 FIFO(156)은 수용될 수 있는 프로세서에 전달하기 위해 기입에 대한 준비(RTW)신호를 출력한다. 프로세서(129)는 제어 논리부(152)로부터의 상태 출력을 경유하여 RTW 신호를 수신할때 이것은 데이타, 선택, 및 R/W 제어 버스를 경유하여 전송 FIFO(156)내에 데이타를 기입한다.

이와 유사하게, 수신 FIFO(160)이 시프트 레지스터(162)로부터 데이타를 로드하기때문에, 이 메모리 위치들은 채워지기 시작한다. 메모리 위치가 로드될때, 이 수신 FIFO(160)은 데이타를 출력할 수 있는 프로세서(129)에 전달하기 위해 판독에 대한 준비(RTR)신호를 출력한다. 프로세서(129)가 제어 논리부(152)로부터의 상태 출력을 경유하여 RTR 신호를 수신할때, 이것은 데이타, 선택, 및 R/W 제어 버스들을 경유하여 수신 FIFO(160)으로 부터 데이타를 판독한다.

프로세서(129)가 FIFO의 RTW 및 RTR 요구를 서어비스할 수 없는 경우에, 전송 및 수신 메모리(156 및 160)은 결국 개별적으로 공백 및 충만된다. 전송 FIFO(156)이 공백일때, 이것은 FIFO 메모리 공백(FME) 신호를 출력한다. 수신 FIFO(156)이 충만일때, 이것은 FIFO 메모리 충만(FMF) 신호를 출력한다. 이 상태 입력들을 수신하는 제어 논리부(152)는 주 버스(14) 상에 시프트 동작으로 보류하고 시프팅이 정지되었다는 것을 나타내기 위해 프로세서(129)에 상태 정보를 출력한다.

프로세서(129)가 다시한번 FIFO 메모리(156 및 160)을 서비스할때, 이것은 시프트 동작이 재개되게하는 판독 및 기입 동작을 개시한다. 전송 FIFO(156) 내의 메모리 위치가 프로세서 기입 동작에 의해 충만되므로, FME 입력은 비활성화된다. 이와 유사하게, 수신 FIFO(160)내의 메모리 위치가 프로세서 판독 동작에 의해 공백되므로 FMF 입력은 비활성화된다. FME 및 FMF 신호들이 해제될때 제어 논리는 시프트 동작을 재개하고 시프팅이 재개되었다는 것을 나타내기 위해 프로세서에 상태를 출력한다.

제어 논리부(152) 내측의 카운터가 최소 카운트로 카운트 다운될때, 제어 논리부(152)는 시프트 동작을 종료하고 시프트 동작이 완료되었다는 것을 나타내는 프로세서(129)에 상태를 출력한다.

[원격 버스 마스터 구조 및 동작]

원격 버스 마스터 회로(124)의 실행예는 제12도에 도시하였다. 이 구조는 프로세서(164) 및 메모리, 인터럽트 조정기(168), I/O 포트(170) 및 원격 테스트 버스 제어기(172)를 포함하는 주변회로를 갖는 주 버스 마스터와 유사하다. 또한 이구조물은 디바이스 상태 입력 DCI가 I/O포트로부터 또는 외부 DCI 인터럽트 입력으로부터 구동되게 하는 2:1 멀티플렉서 (174)을 포함한다.

인터럽트 조정기(168)은 기술된 바와같이 주 버스 마스터(12)와 관련하여 동작한다. 인터럽트 조정기(168)은 제6도에 도시한 바와같이 테스트 리세트(TRSTZ)입력, 마스터 상태출력(MCO)입력, 및 스캔 경로부터 DCI 입력을 수신한다.

I/O 포트(170)은 기술한 바와같이 주 버스 마스터와 관련하여 동작한다. I/O포트(170)은 원격 테스트 버스 제어기에 명령 및 카운트(CMD/CNT) 정보 및 TDOSEL 신호를 출력한다. 또한 I/O포트(170)은 2:1 멀티플렉서에 DCI 출력(DCISEL) 및 DCI 선택(DCISEL) 신호들을 출력한다. I/O 포트(170)은 원격 테스트 버스 제어기(172)로부터 상태 입력을 수신하고 ID1-8 버스상에 데이타를 수신 또는 구동할 수 있다.

ID-1-8 데이타 버스 및 MCO 및 DCI 신호들은 원격 버스 마스터(124)가 DSM(18)과 함께 기능하게하고 주 버스 마스터(12)가 본 명세서에 기술한 바와같이 통신 프로토콜을 수행 하게 한다. 원격 버스 마스터가 통신 프로토콜을 수행할때, DCISEL 신호가 멀티 플렉서(174)에게 DCI 출력상에 DCOOUT 신호를 출력시키도록 셋트한다. 원격 버스 마스터(124)가 통신 프로토콜을 수행하지 않을 때, 이것은 멀티 플렉서(174) 가 DCI 출력상에 외부 인터럽트 입력(DCI)을 출력하도록 셋트할 수 있다.

원격 테스트 버스 제어기(172)는 TCK, TMS, TDI 및 TDO신호들을 경유하여 보조 버스상에 직렬 데이타 및 제어신호를 전송 및 수신하기 위한 회로를 제공한다. 제13도에 있어서, 주 테스트 버스 제어기의 구조물이 도시되었다. 이 구조물 및 동작은 주 테스트 버스 제어기의 구조 및 동작과 유사하다. 주요 차이점은 원격 테스트 버스 제어기(172)가 외부 소오스로 부터 TCK 및 TRSTZ 입력을 수신한다는 것이다. 또한 이것은 DSM으로부터 DTMS 입력을 수신하고 원격 테스트 버스 제어기가 디스에이블될때 TDI로부터 TDO로 스캔 바이패스 경로를 제공하기 위해 바이패스 클럭 엔에이블 회로, 2:1 멀티플렉서(176) 및 플립플롭(178)을 포함한다.

바이패스 플립플롭(178)과 전송 시프트 레지스터 사이의 TDO 신호의 이 멀티플렉싱은 원격 테스트 버스 제어기가 외부 스캔 경로상에 간단한 시프트 레지스터, 또는 외부 스캔 경로상의 데이타를 시프트시키도록 제어를 허용할 수 있는 버스 마스터로서 동작하게 한다. 원격 버스 제어기는 또한 제11도와 관련하여 기술한 바와같이 [시프트 레지스터(182 및 FIFO(184)를 포함하는]전송기(180), [시프트 레지스터(188) 및 FIFO(190)을 포함하는] 수신기(186) 및 제어 논리(192)을 포함한다.

원격 테스트 버스 제어기가 디스에이블될때, I/O 포트로부터 TDOSEL 입력은 TDO 출력 신호를 구동하기 위해 바이패스 D 플립플롭으로부터 Q 출력을 선택한다. 디스에이블될지라도, 원격 테스트 버스 제어기(124)는 바이패스 플립플롭(178)이 2:1 멀티플렉서(176)을 경유하여 TDI 입력으로 부터 TDO 출력으로 데이타를 시프트시키도록 DSM으로부터 TCK 및 DTMS 1-4 입력을 수신한다. 바이패스 클럭 엔에이블 회로(194)는 TCK 및 DTMS1-4 입력을 수신하여 바이패스 플립플롭(178)에 클럭 신호를 출력한다. 바이패스 클럭 엔에이블 회로(194)는 DTMS1-4 입력들 중 1개의 입력이 스캔 동작에 선택될때, 바이패스 플립플롭(178)에 클럭을 출력하도록 활성화 된다. DTMS1-4 입력이 전혀 선택되지 않거나, 수행되어진 스캔 동작이 일시적으로 정지될때, 바이패스 플립플롭(178)에 출력되는 클럭은 정지되고 이 플립플롭은 현재 상태로 남아있다. 바이패스 플립플롭(178) 클럭 입력이 바이패스 클럭 엔에이블 회로(194)에 의해 게이트 온 및 오프되지 않는 경우, 바이패스 플립플롭(178) 내의 데이타 비트는 스캔동작이 정지되었을때 손실된다. 이 방법으로, 주 버스 마스터에 의해 제어된 스캔 동작은 데이타가 바이패스 플립플롭을 통해 TDI 입력으로부터 플립플롭 및 멀티플렉서를 통해 TDO 출력으로 시프트되게하다. 원격 버스 제어기가 엔에이블될때, I/O 포트로부터의 TDOSEL 버스 제어기가 엔에이블될때, I/O 포트로부터의 TDOOSEL 입력은 2:1 멀티플렉서를 경유하여 TDO출력신호를 구동하도록 전송 시프트 레지스터의 출력을 선택하고 주 테스트 버스 제어기와 관련하여 기술한 바와 같이 직렬 데이타를 전송 및 수신하도록 동작한다.

본 발명이 상세히 기술되었을지라도, 첨부된 특허 청구의 범위에 의해 정해진 바와 같은 본 발명의 범위 및 배경을 벗어나지 않고 여러가지 변경, 및 대체 및 변형이 가능하다는 것을 인지해야 한다.

Claims (18)

1. 각각 다수의 보조 스캔 경로들을 갖는 다수의 미리 정해진 회로 들에 대해 직렬 스캔 데스팅을 실행하기 위한 회로에 있어서, 각각 테스트 모드 선택, 테스트 클럭, 테스트 데이타 출력 및 테스트 데이타 입력으로 이루어진 제어 및 데이타 신호 라인을 포함하는 테스트 버스; 상기 테스트 버스에 대해 상기 미리 정해진 회로들에 신호를 전송하고 상기 미리 정해진 회로들로부터 신호를 수신하기 위한 테스트 버스 제어기; 상기 미리 정해진 회로들중 선택된 회로들의 선택된 보조 스캔 경로들을 결합하여 이루어지는 주 스캔 경로; 상기 각 미리 정해진 회로들에 관련되어 있으며 상기 제어 및 데이터 라인에 응답하여 상기 주 스캔 경로 상에 보조 스캔 경로들을 선택적으로 결합시킴으로써, 원하는 직렬 스캔 테스트 동작을 위해 상기 스캔 경로의 길이가 최적화될 수 있도록 하는 디바이스 선택 모듈들을 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
2. 제1항에 있어서, 상기 테스트 버스 제어기는 상기 주 스캔 경로에 결합되는 원하는 보조 스캔 경로를 선택하기 위해 제어 및 데이타 신호들을 상기 테스트 버스를 통해 전송하는 프로세서 회로를 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
3. 제1항에 있어서, 각각의 상기 디바이스 선택 모듈은 상기 테스트 버스 제어기로부터 제어 및 데이타 신호들을 수신하는 주 테스트 포트를 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
4. 각각 다수의 보조 스캔 경로들을 갖는 다수의 미리 정해진 회로 들에 대해 직렬 스캔 테스팅을 실행하기 위한 회로에 있어서, 상기 회로들에 제어 및 데이타 신호들을 결합시키기 위한 테스트 버스; 상기 버스를 통해 상기 회로들에 신호를 전송하고 이 회로들로부터 신호들을 수신하는 테스트 버스 제어기; 주 스캔 경로에 보조 스캔 경로들을 선택적으로 결합시키기 위해 개개의 회로들에 접속되며 상기 제어 라인들에 응답하는 주 디바이스 선택 모듈; 및 상기 주 디바이스 선택 모듈들에 결합되어 있으며, 상기 주 디바이스 선택 모듈들에 의해 관련된 보조 스캔 경로들을 상기 주 스캔 경로들에 선택적으로 결합시키도록 동작하는 보조 디바이스 선택 모듈들을 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
5. 제4항에 있어서, 상기 제어 신호들은 각각의 주 디바이스 선택 모듈들에 병렬로 루트되는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
6. 제4항에 있어서, 상기 제어 신호들은 전달 지연을 최소화하도록 각각의 보조 디바이스 선택 모듈에 직접 루트되는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
7. 제4항에 있어서, 상기 각각의 주 및 보조 디바이스 선택 모듈들이 상기 테스트 포트로부터 수신되는 제어 신호에 응답하여 상기 테스트 버스로부터 데이트를 수신하기 위한 데이터 레지스터를 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
8. 각각 다수의 보조 스캔 경로들을 갖는 다수의 미리 정해진 회로들에 대해 직렬 스캔 테스팅을 실행하는 방법에 있어서, 테스트 버스를 통해 제어 및 데이타 신호들을 송수신하는 단계; 및 상기 스캔 경로의 길이가 원하는 직렬 스캔 테스트 동작에 대해 최적화될 수 있도록 주 스캔 경로에 보조 스캔 경로들 중 한 경로를 선택적으로 결합하는 단계를 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 방법.
9. 제8항에 있어서, 상기 테스트 버스로부터의 제어 및 데이타 신호들을 상기 미리 정해진 회로들 중 한 회로와 관련된 데이타 레지스터 내에 선택적으로 저장하는 단계를 더 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 방법.
10. 각각 다수의 보조 스캔 경로들을 갖는 다수의 회로들에 대해 직렬 스캔 테스팅을 실행하기 위한 회로에 있어서, 회로들에 제어 및 데이타 신호들을 이송하기 위한 주 버스; 상기 버스에 신호들을 전송하고 상기 버스로부터 신호들을 수신하기 위한 주버스 제어기; 상기 1개의 미리 정해진 회로와 관련된 상기 보조 스캔 경로들 중 1개의 경로를 선택적으로 주 스캔 경로에 결합시키기 위해 상기 미리 정해진 회로들 중 1개의 회로와 관련된 디바이스 선택 모듈; 및 상기 디바이스 선택 모듈과 관련되어 상기 주 버스 제어기와 개별적으로 상기 관련된 미리 정해진 회로에 대해 직렬 스캔 테스팅을 실행하도록 동작 가능한 원격 버스 제어기를 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
11. 제10항에 있어서, 상기 디바이스 선택 모듈에 상기 원격 버스 제어기를 결합하는 병렬 버스를 더 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행회로.
12. 제10항에 있어서, 상기 원격 버스 제어기가 테스트 프로그램들을 실행시키기 위한 프로세서; 상기 테스트 프로그램들을 저장하기 위한 메모리; 상기 병렬 버스로 데이타를 판독 및 기입하기 위한 입력/출력 회로; 및 직렬 데이타를 전송 및 수신하는 테스트 버스 제어기를 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
13. 제11항에 있어서, 상기 원격 버스 제어기 및 상기 디바이스 선택 모듈과 관련되어 상기 원격 버스 제어기 또는 상기 디바이스 선택 모듈을 상기 병렬 버스로부터 선택적으로 분리하는 3상태 디바이스를 더 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
14. 제13항에 있어서, 상기 원격 버스 제어기 또는 상기 디바이스 선택 모듈 어느 것도 상기 병렬 버스로 데이타를 출력하고 있지 않는 기간 동안 식별코드가 상기 병렬 버스상에 배치될 수 있도록 상기 병렬 버스와 개개의 선정된 전압들 사이에 접속된 풀업 및 풀다운 저항기들을 더 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
15. 제10항에 있어서, 상기 디바이스 선택 모듈이 상기 주 버스 제어기로부터 제어 및 데이타 신호들을 수신하기 위한 주 테스트 포트를 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
16. 각각 다수의 보조 스캔 경로들을 포함하는 다수의 미리 정해진 회로에 대해 직렬 스캔 테스팅을 실행하기 위한 회로에 있어서, 제어 및 데이타 신호들을 이송하고 주 스캔 경로를 정하는 주 버스; 스캔 테스트 동작들을 실행하도록 상기 버스로 신호들을 전송하고 상기 버스로부터 신호들을 수신하기 위한 주 버스 제어기; 및 상기 주 버스 제어기로부터의 제어 신호들에 응답하여 관련된 미리 정해진 회로를 선택적으로 제어하기 위한 원격 버스 제어기를 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
17. 제16항에 있어서, 상기 주 버스 제어기 및 상기 원격 버스 제어기들에 결합되며 상기 버스 제어기들간의 통신을 제공하도록 동작 가능한 양방향 버스를 더 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.
18. 제17항에 있어서, 상기 양방향 버스 및 상기 주 제어기에 결합되고, 상기 양방향 버스에 대하여 상기 주 버스 제어기로부터의 직렬 데이타를 병렬 데이타로 변환하며 , 상기 주 버스 제어기에 대하여 상기 양방향 버스로부터의 병렬 데이타를 직렬 데이타로 변환하도록 동작 가능한 디바이스 선택 모듈을 더 포함하는 것을 특징으로 하는 직렬 스캔 테스팅 실행 회로.

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