JP2000242573A

JP2000242573A - Ｉ２ｃバスを含むグローバル・シリアル・バスに製造テスト・インタフェースを接続するための方法および装置

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Publication number: JP2000242573A
Application number: JP2000039822A
Authority: JP
Inventors: Richard Kurie Guy; ガイ・リチャート・クリエ; Scort Haavurando James; ジェームズ・スコート・ハーヴランド; Denos Vincent Sharon; シャロン・デノス・ヴィンセント; Leonard Urutogen Paul; ポール・レオナード・ウルトゲン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1999-02-18
Filing date: 2000-02-17
Publication date: 2000-09-08
Anticipated expiration: 2020-02-17
Also published as: CN1264081A; CN1240005C; KR100337413B1; KR20000071338A; CA2290174A1; US6684362B1; JP4056191B2; TW463094B

Abstract

(57)【要約】【課題】集積回路間（Ｉ²Ｃ）バスなどのグローバル
・シリアル・バスに製造テスト・インタフェースを接続
するための方法および装置を提供すること。【解決手段】入出力バッファ論理回路は、グローバル
・シリアル・バスとの間で転送すべきデータをバッファ
する。入出力バッファ論理回路に接続されたスレーブ・
インタフェース論理回路は、データを受信し、そのデー
タを入出力バッファ論理回路に送信する。入出力バッフ
ァ論理回路およびスレーブ・インタフェース論理回路に
結合されたスレーブ・コントローラは、入出力バッファ
論理回路に合わせてデータ交換のペースを調整する。エ
ラー検出論理回路は、エラー条件を検出するために入出
力バッファとグローバル・シリアル・バスとの間に結合
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にデータ処理
分野に関し、より具体的には集積回路間（Ｉ²Ｃ）バス
などのグローバル・シリアル・バスに製造テスト・イン
タフェースを接続するための方法および装置に関する。

【０００２】

【従来の技術】Ｉ²Ｃバスは、１つまたは複数のマスタ
およびスレーブにより複数の集積回路を相互接続するた
めに通常使用する業界標準のシリアル双方向２線式バス
である。Ｉ²Ｃバスは、２本のバス・ラインと、１本の
シリアル・データ・ライン（ＳＤＡ）と、１本のシリア
ル・クロック・ライン（ＳＣＡ）とを含む。Ｉ²Ｃバス
は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）、相補型
金属酸化膜半導体（ＣＭＯＳ）、バイポーラなど、どの
ような集積回路（ＩＣ）作成プロセスもサポートするも
のである。シリアル・データ（ＳＤＡ）およびシリアル
・クロック（ＳＬＣ）情報は、Ｉ²Ｃバスに接続された
複数のデバイス間の２本のワイヤによって伝達される。

【０００３】集積回路間（Ｉ²Ｃ）バスを含むグローバ
ル・シリアル・バスにジョイント・テスト・アクション
・グループ（ＪＴＡＧ）インタフェースのＩＥＥＥ１１
４９．１仕様などの製造テスト・インタフェースを接続
するための方法および効果的なメカニズムの必要性が存
在する。ＶＰＤ情報を照会し、レジスタ・アクセスを可
能にし、メモリおよびＩＯサブシステムを含み、シリア
ル・バスに接続された複数のデバイスでテストを実行す
るためにＩ²Ｃバスなどのグローバル・シリアル・バス
を使用することは望ましいことである。

【０００４】

【発明が解決しようとする課題】本発明の主な目的は、
集積回路間（Ｉ²Ｃ）バスを含むグローバル・シリアル
・バスに製造テスト・インタフェースを接続するための
方法および装置を提供することにある。他の目的は、実
質的に否定的な影響がなく、従来技術の配置の欠点の多
くを克服するような方法および装置を提供することにあ
る。

【０００５】

【課題を解決するための手段】簡単に言えば、集積回路
間（Ｉ²Ｃ）バスなどのグローバル・シリアル・バスに
製造テスト・インタフェースを接続するための方法およ
び装置が提供される。入出力バッファ論理回路は、グロ
ーバル・シリアル・バスとの間で転送すべきデータをバ
ッファする。入出力バッファ論理回路に接続されたスレ
ーブ・インタフェース論理回路は、データを受信し、そ
のデータを入出力バッファ論理回路に送信する。入出力
バッファ論理回路およびスレーブ・インタフェース論理
回路に結合されたスレーブ・コントローラは、入出力バ
ッファ論理回路に合わせてデータ交換のペースを調整す
る。

【０００６】本発明の特徴によれば、エラーを検出する
ために入出力バッファとグローバル・シリアル・バスと
の間にエラー検出論理回路が結合される。

【０００７】

【発明の実施の形態】次に図面を参照すると、図１は、
参照文字１００によって一般的に示されている本発明に
よる製造テスト・インタフェースおよびグローバル集積
回路間（Ｉ²Ｃ）バス相互接続装置を示している。製造
テスト・インタフェースおよびグローバル集積回路間
（Ｉ²Ｃ）バス相互接続装置１００は、Ｉ²Ｃ物理インタ
フェース１０４を介してＩ²Ｃバス１０６に接続された
スレーブＩ²Ｃ状態マシンおよびトランスレータ１０２
を含む。製造テスト・インタフェースおよびＩ²Ｃバス
相互接続装置１００は単一集積回路チップによって定義
することができる。Ｉ²Ｃ状態マシンおよびトランスレ
ータ１０２は、内部ＪＴＡＧバス１１０を介してマルチ
プレクサ（ＭＵＸ）１０８に接続されている。ＭＵＸ１
０８は外部ＪＴＡＧバス１１２に接続されている。制御
入力１１３は、内部ＪＴＡＧバス１１０と外部ＪＴＡＧ
バス１１２との選択を行うためにＭＵＸ１０８に印加さ
れる。テスト・アクセス・ポートおよび境界走査アーキ
テクチャであるアクセス１１４または他のＪＴＡＧ実施
態様は、ＭＵＸ１０８と、クロック制御、組込み自己試
験（ＢＩＳＴ）およびその他の機能１１８、最高２³³個
のアーキテクチャ・レジスタ１２０、ＪＴＡＧ走査可能
レジスタまたはテスト・データ・レジスタ（ＴＤＲ）１
２２との間に接続される。

【０００８】好ましい実施の形態の特徴によれば、製造
テスト・インタフェースおよびＩ²Ｃバス相互接続装置
１００は、固有のやり方でＩ²Ｃバス１０６とＪＴＡＧ
テスト・アクセス・ポート（ＴＡＰ）アクセス１１４と
の間のギャップを橋絡し、相互接続装置が固有のＩ²Ｃ
レジスタ転送プロトコルと完全なＪＴＡＧの機能性の両
方をサポートできるようにする。製造テスト・インタフ
ェースおよびＩ²Ｃバス相互接続装置１００は、業界標
準のＩ²Ｃバス・プロトコルを固守するが、ＪＴＡＧの
機能性を制限するものではない。製造テスト・インタフ
ェースおよびＩ ²Ｃバス相互接続装置１００は、相互接
続配線を最小限にし、チップレベルのアドレス可能度を
取り入れ、直接メモリ・マップ入出力（ＭＭＩＯ）読取
りおよび書込みレジスタ・アドレス可能度を定義する。

【０００９】好ましい実施の形態の特徴によれば、製造
テスト・インタフェースおよびＩ²Ｃバス相互接続装置
１００は、回路内データ経路、テスト、および研究室／
現場デバッグ機能に製造テスト・ハードウェアを使用で
きるようにする。また、製造テスト・インタフェースお
よびＩ²Ｃバス相互接続装置１００は、新しい走査コン
トローラ命令である走査通信即時読取りを取り入れ、Ｉ
²Ｃバス１０６上のレジスタ読取り応答待ち時間を短縮
する。製造テスト・インタフェースおよびＩ²Ｃバス相
互接続装置１００は、システムレベルの製造テスト用の
接続を簡略化し、削減する。システム・レベルの製造テ
ストでは、テスト・インタフェース用として単一のＩ²
Ｃ接続１０６を使用し、統合テストおよびバーンイン・
テストを実行するために必要なテスト・フックアップ手
順およびソフトウェアを簡略化することができる。

【００１０】Ｉ²Ｃ状態マシンおよびトランスレータ１
０２は、Ｉ²Ｃバス１０６により送信されたデータを固
有のＪＴＡＧコマンドに変換する。Ｉ²Ｃ状態マシンお
よびトランスレータ１０２は、Ｉ²Ｃバス１０６に接続
されたチップ内でレジスタの読取り、書込み、走査を実
行するためにアクセス１１４とのインタフェースをとる
ＴＡＰコントローラとして使用することができる。Ｉ²
Ｃ状態マシンおよびトランスレータ１０２は、論理回路
組込み自己試験（ＬＢＩＳＴ）またはアレイ組込み自己
試験（ＡＢＩＳＴ）を開始し、ＪＴＡＧＴＤＲ１２２
を走査し、チップ・クロックならびにＪＴＡＧバス１１
２を介して開始することができ、アクセス１１４によっ
て実現される他の機能を制御することができる。製造テ
スト・インタフェースおよびＩ²Ｃバス相互接続装置１
００は７ビットのスレーブ・アドレス指定方式を使用
し、２⁷個のスレーブを直接アドレス指定することがで
きる。このプロトコルは、特定のスレーブによって定義
されるメモリ内の場所から始め、連続バイトをシリアル
にアドレス指定することにより、アドレス指定されたス
レーブが読取り／書込みに応答することを暗示する。製
造テスト・インタフェースおよびＩ²Ｃバス相互接続装
置１００は、直接アドレス指定を２²³まで拡張し、８バ
イト整合のレジスタを操作する。さらに、レジスタ読取
り／書込み以外にアクセス１１４によってサポートされ
る動作が用意されている。

【００１１】シリアルＩ²Ｃバス１０６は、バスが休止
している間、１のままになる、シリアル・データ（ＳＤ
Ａ）用とシリアル・クロック（ＳＤＣ）用の２本のワイ
ヤからなる。どのようなバス・マスタも、開始ビット
（ＳＣＬ＝「１」である間、ＳＤＡが１−＞０になる）
によってメッセージ転送を開始することができる。Ｉ²
Ｃバス・プロトコルは、それぞれが１バイト幅で、後に
肯定応答ビット（０＝良好な肯定応答）が続くパケット
を操作する。メッセージが始まると、スレーブは肯定応
答ビット・タイミング中にＳＤＡの駆動を支配し、マス
タはそれ以外の時期にＳＣＬとＳＤＡの駆動を支配す
る。マスタ論理回路は必ずクロックを支配する。スレー
ブは、肯定応答ビットを除き、読取り時にＳＤＡを支配
する。ＳＤＡがＳＣＬの立上り前にセットアップされ、
立下り後に保持され、ＳＣＬがローである間に遷移する
ように、各ＳＤＡデータ／肯定応答ビットは、ＳＣＬが
クロックする（０−＞１−＞０）間に１または０の安定
状態を維持しなければならない。

【００１２】パケット・ビットは、最上位ビット（ビッ
ト１）から先に伝送される。開始バイトのビット１：７
は特定のスレーブ・チップをアドレス指定する。開始バ
イトのビット８は読取り／書込みビットである。書込み
は、マスタのバイト送信およびスレーブの肯定応答とと
もに進行する。マスタが開始バイトを書き込むと読取り
が始まるが、スレーブが開始バイトを肯定応答した後、
データフローは反転する。次にスレーブはパケットを送
信し、マスタは肯定応答する。マスタがＡｃｋ＝１にな
るまで、スレーブは送信し続ける。すべての伝送は停止
ビット（ＳＤＡが０−＞１になる間、ＳＣＬ＝１）で終
了する。バスは、停止ビット後、もう一度休止する。

【００１３】ＩＥＥＥ１１４９．１では、境界走査アー
キテクチャとやりとりするためのテスト・アクセス・ポ
ートと呼ばれる５線インタフェースを定義している。ア
クセス１１４は、ジョイント・テスト・アクション・グ
ループ（ＪＴＡＧ）インタフェースのＩＥＥＥ１１４
９．１仕様の具体的な実施態様である。ＪＴＡＧテスト
・アクセス・ポート（ＴＡＰ）の５本のワイヤは、ＪＴ
ＡＧテスト・クロック入力（ＴＣＫ）と、ＪＴＡＧテス
ト・データ入力（ＴＤＩ）、ＪＴＡＧテスト・データ出
力（ＴＤＯ）と、ＪＴＡＧテスト・モード選択入力（Ｔ
ＭＳ）と、ＪＴＡＧテスト論理リセット入力（ＴＲＳ
Ｔ）とを含む。テスト・クロック入力（ＴＣＫ）の立上
りにより、ＴＭＳおよびＴＤＩはアクセス１１４によっ
てサンプリングされる。

【００１４】ＴＣＫの立上り時のＪＴＡＧテスト・モー
ド選択入力（ＴＭＳ）の値により、アクセス１１４のＴ
ＡＰコントローラにおいて状態遷移が行われる。テスト
・データ入力（ＴＤＩ）は、アクセス１１４へのシリア
ル・データ入力である。テスト・データ出力（ＴＤＯ）
は、アクセス１１４からのシリアル・データ出力であ
る。ＪＴＡＧテスト論理リセット入力（ＴＲＳＴ）によ
り、アクセス１１４を回復するためにテスト論理の非同
期リセットが行われる（ＴＡＰ−＞ＴｅｓｔＬｏｇｉｃ
Ｒｓｔ）。ＳｈｉｆｔＩＲは、アクセス１１４内のＴＤ
ＩとＴＤＯの間で命令がシリアルにシフトされる状態で
ある。ＴＭＳが０に保持されている間、各ＴＣＫクロッ
クにより、もう１つのビットがＴＤＩから命令レジスタ
内にシフトインされ、ＩＲ状況がＴＤＯからシフトアウ
トされる。命令レジスタの内容により、アドレス指定さ
れる具体的なＴＤＲまたは実行すべき非レジスタ動作が
決定される。ＳｈｉｆｔＤＲは、多くのデータ・レジス
タ（ＴＤＲ）の１つがＴＤＩとＴＤＯの間にシリアルに
接続される状態である。ＴＭＳが０に保持されている
間、各ＴＣＫクロックにより、もう１つのビットがＴＤ
Ｉから命令レジスタ内にシフトインされ、（古い）デー
タがＴＤＯからシフトアウトされる。

【００１５】図２は、一般的に２００で示されている好
ましい実施の形態によるＩ²Ｃ状態マシンおよびトラン
スレータ１０２の１次スレーブ・データおよび制御レジ
スタを示している。Ｉ²Ｃスレーブ論理回路２００は、
データ、アドレス、レジスタ読取り／書込み（Ｒ／Ｗ）
バッファのための入出力バッファ・レジスタ（ＩＯＢＵ
Ｆ）２０１と、関連の入出力バイト・カウント・レジス
タ（ＩＯＣＮＴ）２０２とを含む。Ｉ²Ｃスレーブ論理
回路２００は、物理インタフェース１０４とスレーブＪ
ＴＡＧインタフェース２０４の間に結合されたエラー検
出２０３を含む。また、Ｉ²Ｃスレーブ論理回路２００
は、物理インタフェース１０４、入出力バイト・カウン
ト・レジスタ（ＩＯＣＮＴ）２０２、スレーブＪＴＡＧ
インタフェース２０４に結合されたスレーブ・コントロ
ーラ２０６を含む。スレーブＪＴＡＧインタフェース２
０４は、シリアル・シフト・レジスタ（ＳＳＲ）２０８
と、そのシリアル・シフト・レジスタ（ＳＳＲ）２０８
に関連するビット・カウント・レジスタ（ＢＣＲ）２１
０とを含む。また、スレーブＪＴＡＧインタフェース２
０４は、テスト・モード選択（ＴＭＳ）選択レジスタ
（ＴＳＲ）２１２およびＴＭＳ端子選択レジスタ（ＴＴ
ＳＲ）２１４と、テスト・クロック入力（ＴＣＫ）を供
給するクロック・ジェネレータ（ＣＧ）２１６と、ＪＴ
ＡＧテスト・モード選択入力（ＴＭＳ）を供給するＭＵ
Ｘ２１８とを含む。

【００１６】物理インタフェース１０４は、Ｉ²Ｃプロ
トコルおよびタイミングを処理し、関連のハンドシェー
ク信号とともに１バイト幅のデータ・インタフェースを
提供する。ＳＤＡは、Ｉ²Ｃによって定義される双方向
シリアル・データ信号を意味する。また、ＳＣＬは、Ｉ
²Ｃによって定義されるシリアル・クロック信号を意味
する。物理インタフェース１０４の動作は、一般にＩ²
Ｃ規格の従来の実施態様に応じて行われる。

【００１７】ＩＯバッファ（ＩＯＢＵＦ）２０１は、Ｉ
²Ｃ開始バイトによってスレーブ・チップとしてアドレ
ス指定されるチップとの間で転送される連続バイトをバ
ッファする。ＩＯＢＵＦ２０１内のデータは、物理イン
タフェース１０４との間で一度に１バイトずつパラレル
に転送される。開始バイト全体はＩＯＢＵＦ２０１内に
保持されるが、読取り／書込みビットはＩ²Ｃ状態マシ
ン１０２によってさらに使用される。書込み動作中のデ
ータ・フローは、Ｉ²Ｃバス１０６から内部ＪＴＡＧバ
ス１１０のＴＤＩまたはＴＭＳに向かう。読取り動作中
のデータ・フローは、内部ＪＴＡＧバス１１０のＴＤＯ
からＩ²Ｃバス１０６に向かう。シリアル・シフト・レ
ジスタ（ＳＳＲ）２０８は、ＩＯＢＵＦ２０１との間で
最高８バイトをパラレルに受信または供給することがで
きる。次にこのデータは、ＩＥＥＥ１１４９．１プロト
コルに従う内部ＪＴＡＧバス１１０との間でシリアルに
シフトされる。

【００１８】物理インタフェース１０４は、Ｉ²Ｃバス
１０６を監視し、着信／発信バイトを受信する。そのバ
イトが開始バイトである場合、物理インタフェース１０
４は７ビットのスレーブ・アドレスをチップ・アドレス
と比較する。アドレスが一致しない場合、開始バイトと
残りのメッセージは無視される。物理インタフェース１
０４は、スレーブ・コントローラ２０６に対して信号を
アサートし、１バイトが受信されたことを示す。

【００１９】スレーブ・コントローラ２０６は、ＩＯカ
ウント（ＩＯＣＮＴ）２０２を減分してＩＯＢＵＦ２０
１との間のデータ交換のペースを調整し、データをＩＯ
ＢＵＦ２０１内で適切に位置合わせして保持する。メッ
セージの終わりを受信または送信するかあるいはＩＯＢ
ＵＦがオーバフローまたはアンダーフローすると、スレ
ーブ・コントローラ２０６は、ＳＳＲ２０８とＩＯＢＵ
Ｆ２０１の間でデータを転送し、１つまたは複数のＪＴ
ＡＧ基本動作を実行するようにスレーブＪＴＡＧインタ
フェース２０４をトリガする。本明細書および特許請求
の範囲で使用する基本動作とは、内部スレーブＪＴＡＧ
インタフェース２０４との間でテスト・モード選択（Ｔ
ＭＳ）、制御、またはＴＤＩ／ＴＤＯ、命令またはデー
タ／状況を駆動するための１つまたは複数のテスト・ク
ロック入力（ＴＣＫ）パルスからなるシーケンスを意味
するものと定義されている。

【００２０】図３は、ＩＯＢＵＦ２０１およびＩＯＣＮ
Ｔ２０２を実現するスレーブＩＯバッファ論理回路を示
している。スレーブＩＯバッファ論理回路２０１は、Ｉ
Ｏカウント・レジスタ（ＩＯＣＮＴＬ２）３０２と、ア
ップ／ダウン・カウンタ３０４と、比較器（＞「１０１
１」）３０６と、ＡＮＤゲート３０７と、ＩＯバッファ
（ＩＯＢＵＦＬ２）３０８と、１対のマルチプレクサ
（ＭＵＸＩＯＡ、ＭＵＸＩＯＢ）３１０、３１２と
を含む。ＩＯＣＮＴ２０２は、ＩＯカウント・レジスタ
（ＩＯＣＮＴＬ２）３０２およびアップ／ダウン・カウ
ンタ３０４と同等のものである。

【００２１】休止している場合、ＩＯカウント・レジス
タ（ＩＯＣＮＴＬ２）３０２には、ＩＯバッファ２０１
の最下位バイトを指し示す、ｂ「１０１１」というカウ
ント・データ（ＣＮＴＤＡＴＡ）がパラレルロードされ
る。Ｉ²Ｃ状態マシン１０２は、ＩＯＣＮＴＬ２３０２
に印加されたＬＯＡＤＣＮＴをアサートすることによ
り、ＣＮＴＤＡＴＡが有効であることを示す。Ｉ²Ｃバ
ス１０６により複数バイトが転送されるにつれて、カウ
ントは減分され、次の最上位バイトを連続的に指し示
す。Ｉ²Ｃ物理インタフェース１０４はビットの転送
（最上位ビットが先）を処理し、ＩＯＢＵＦ２０１は、
Ｉ²Ｃ物理インタフェース１０４に複数バイトを提示
し、それから複数バイトを受け入れる（最下位バイトが
先）。

【００２２】開始バイトがＩ²Ｃバス１０６上での読取
り動作を示す場合、Ｉ²Ｃ状態マシン１０２は、Ｉ²Ｃバ
ス１０６にデータを返す準備として、ＬＯＡＤＣＮＴを
活動状態としてアサートし、ＣＮＴＤＡＴＡ＝ｂ「０１
１１」としてアサートすることにより、ＩＯバッファ２
０１のデータ部分までＩＯＣＮＴをジャンプする。

【００２３】ＩＯＣＮＴレジスタＩＯＣＮＴＬ２３０２
は、基本動作ステップ・カウンタ３０４としてレジスタ
読取り／書込み動作中に再使用される。このモードで
は、レジスタ読取り／書込みシーケンス内の次の基本コ
マンド・ステップが実行されるたびに、ステップ・カウ
ンタ３０４に印加されるＣｏｕｎｔＵｐがＩ²Ｃ状態マ
シン１０２によって活動化される。ＩＯＣＮＴＬ２と、
ＩＯＢＵＦ２０１のデータ部分のみが変更され、ＩＯＢ
ＵＦアドレスおよび開始バイトはそれぞれの値を保持す
る。

【００２４】１２バイトのＩＯバッファ・レジスタ（Ｉ
ＯＢＵＦＬ２）３０８は、一度に１バイトずつ開始バイ
トから始めて右から左にロードされる。Ｉ²Ｃ物理イン
タフェース１０４からのデータは、信号IS_BYTE_O上で
到着し、Ｉ²Ｃ状態マシン１０２からの信号ＣＯＵＮＴ
ＢＹＴＥによって有効であると示される。ＭＵＸＩＯ
Ａ３１０は、ＩＯＣＮＴによって指し示されるバイトを
除くすべてのバイトにＩＯＢＵＦデータをフィードバッ
クするが、これはIS_BYTE_O上のデータによって置き換
えられる。

【００２５】読取り情報は、信号IS_BYTE_I上で物理イ
ンタフェース１０４に提示される。ＭＵＸＩＯＢ３１
２は、IS_BYTE_I上で駆動すべきＩＯＣＮＴ番目のバイ
トを選択する。ＢＵＦＬＯＡＤ信号がＩ²Ｃ状態マシン
１０２によって活動化されると、ＳＳＲ２０８からのデ
ータがＩＯＢＵＦ２０１のデータ部分にパラレルにロー
ドされる。これは、レジスタ読取り基本シーケンスの終
わりまたはＩ²Ｃコマンドの要求で１ステップのＪＴＡ
Ｇ基本コマンドが実行された後に行われる。

【００２６】データ、コマンド／アドレス、ｒ／ｗビッ
トは、ＩＯＢＵＦＬ２（０：９５）信号によりＩ²Ｃ状
態マシン１０２およびＳＳＲ２０８に提示される。ＡＮ
Ｄゲート３０７によって生成されるＯＶＥＲＲＵＮ信号
は、ＩＯＢＵＦの満杯／空条件を示す。

【００２７】以下の表１は、ｘが無指定を示す場合のマ
ルチプレクサ（ＭＵＸＩＯＡ、ＭＵＸＩＯＢ）３１
０、３１２に関するＭＵＸ定義を示すものである。

【００２８】

【表１】

【００２９】ＭＵＸＩＯＢ３１２はＩＯｃｎｔＬ２の
最上位ビットに関して無指定であり、スレーブ論理回路
はデータのみを返し、アドレス情報は一切返さない。

【００３０】図４は、ＪＴＡＧインタフェース２０４を
実現するスレーブ・テスト・アクセス・ポート（ＴＡ
Ｐ）インタフェース論理回路を示している。スレーブＴ
ＡＰインタフェース論理回路２０４は、ＴＡＰクロック
状態マシン（ＴＡＰＣＭＳＬ２）４０２と、複数のマル
チプレクサ（ＭＵＸＡ、ＭＵＸＢ、ＭＵＸＣ、Ｍ
ＵＸＤ、ＭＵＸＥ）４０４、４０６、４０８、４１
０、４１２と、複数のレジスタ（ＳＳＲＬ２（０：６
３）、ＴＴＳＲＬ２、ＴＳＲＬ２、ＢＣＲＬ２（０：
５））４１４、４１６、４１８、４２０と、ダウン・カ
ウンタ４２１と、比較器（＝「１１１１１１」）４２２
と、複数のラッチ４１３、４２４、４２６と、１対のＡ
ＮＤゲート４２８および４３０とを含む。

【００３１】ロード・コマンド（ＬＯＡＤＣＭＤ）信号
が活動化されると、テスト・アクセス・ポート・コマン
ド（ＴＡＰＣＭＤ）は、内部ＪＴＡＧバス１１０上での
活動を開始するために有効であると見なされる。ＴＡＰ
ＣＭＤ信号上の情報は以下に記載するようにコマンド・
レジスタ内にロードされ、１クロック（ＯＮＥＣＬＫ
２）ラッチ４２６は１つまたは複数のＴＣＫパルスでリ
リースするように１に設定される。以下の表２、表３、
表４に示すＴＡＰクロック状態マシン（ＴＡＰＣＳＭ）
４０２、ＴＡＰ基本コマンド・インタフェース、ＭＵＸ
Ｄ４１０に関する定義を参照されたい。ＭＵＸＢ４
０６は、フィードバックを行い、ＬＯＡＤＣＭＤが活動
状態ではない間、コマンド・レジスタの現在の値を保持
する。同様にＭＵＸＡ４０４はＳＳＲ（データ）値を
保持する。

【００３２】ＴＡＰクロック状態マシン（ＴＡＰＣＭＳ
Ｌ２）４０２は、ＯＮＥＣＬＫＬ２によって活動化され
るまでアイドル状態のままになる。状態マシン４０２
は、ＩＤＬＥに戻る前に、状態ＴＣＫＦ１、ＴＣＫＲ
０、ＴＣＫＲ１間を順次移行する。マシン４０２は、Ｏ
ＮＥＣＬＫＬ２＝１である限り、これらの状態間をルー
プし続ける。ＴＣＫはＴＣＫ立上り（ＴＣＫＲ０、ＴＣ
ＫＲ１）状態のときに１に駆動され、ベース・スレーブ
・クロック周波数を係数４で効果的に分割し、約５０％
のデューティ・サイクルを提供する。ＢＣＲは減分さ
れ、ＳＳＲデータはＴＣＫＲ１状態のときに１ビット右
にシフトされる。ＴＣＫの立上りでＴＤＯをサンプリン
グするというＪＴＡＧの要件は、ＴＣＫＲ０状態のとき
にＴＤＯからＴＤＯＬ２ラッチ４１３にロードすること
によって達成される。以下の表４に示すＭＵＸＥ４１
２の定義を参照されたい。

【００３３】

【表２】

【００３４】状態遷移中のＴＣＫ上のグリッチを防止す
るために状態マシン４０２の状態はグレーコード化され
る。状態テーブルに特に指定がない限り、出力は０にな
る。

【００３５】ＭＵＸＡ４０４、ＭＵＸＢ４０６、Ｂ
ＣＲＬ２４２０に印加されるＴＡＰコマンド（ＴＡＰ
ＣＭＤ）信号は９バイト幅である。第１のバイトはＪＴ
ＡＧ走査論理回路２０４によって実行される基本コマン
ドである。ＴＭＳ選択レジスタ（ＴＳＲＬ２：ＴＡＰＣ
ＭＤビット０）４１８は、ＭＵＸＣ４０８がＴＭＳに
シフトアウトすべきＳＳＲＬ２（０：６３）４１４から
のＳＳＲデータを選択するかまたは一定値を選択するか
を決定する。０は、ＳＳＲＬ２４１４内のデータがＴＭ
Ｓ制御情報のストリームであることを示す。１は、最初
のＮ−１個のＴＣＫクロック・パルスのＴＭＳ上で駆動
される静的０値を選択するようＭＵＸＣに指示するもの
であり、次にＴＴＳＲＬ２４１６の値はＮ番目の（端
子）ＴＣＫパルス中にＴＭＳ上で駆動される。

【００３６】端子ＴＭＳ選択レジスタ（ＴＴＳＲＬ２：
ＴＡＰＣＭＤビット１）４１６は、Ｎ番目の（端子）Ｔ
ＣＫパルス中にＴＭＳ上で値を提供する。ＴＴＳＲＬ２
４１６は、ＳＳＲの６４ビット幅が走査を完了するに
は不十分な場合の長時間走査動作用のものである。ＴＴ
ＳＲＬ２＝０は基本動作を橋絡し、他の基本コマンドで
走査を続行できるようにする。ＴＴＳＲＬ２＝１は、ア
クセス１１４内のＪＴＡＧＴＡＰ状態をシフトＤＲま
たはシフトＩＲ状態から移行させることにより、その動
作を終了する。テスト論理リセット（ＴＲＳＴ）は、本
来は基本コマンドに使用されない組合せでＴＡＰＣＭＤ
ビット０：１をゲートすることによって形成される。Ａ
ＮＤゲート４２８のこの出力はラッチ４２４によってラ
ッチされ、テスト論理リセットＴＲＳＴ信号をデグリッ
チする。ビット・カウント・レジスタ４２０（ＢＣＲＬ
２：ＴＡＰＣＭＤビット２：７）は、ＴＭＳまたはＴＤ
Ｉ上の情報シーケンスとともに送信するＴＣＫパルスの
数を定義する。ｂ「１１１１１０」というＢＣＲ値は、
６４個のＴＣＫパルスを送信することを示す（ＳＳＲレ
ジスタ４１４の全体はＴＤＩまたはＴＭＳから右にシフ
トされ、ＴＤＯを左側のＳＳＲ内にシフトインする）。
ＢＣＲ＝ｂ「１１１１１１」は端子カウントであり、１
つのＴＣＫパルスがリリースされることを示す。

【００３７】ＴＡＰＣＭＤの第１のバイトの定義を以下
の表３に要約して示す。

【００３８】

【表３】

【００３９】ＴＡＰＣＭＤ信号の残りのビットは、ＴＤ
ＩまたはＴＭＳからのシフトアウトの準備としてＳＳＲ
２０８内にロードすべきデータを表している。

【００４０】ＢＣＲがｂ「１１１１１１」に達すると、
そのコマンドは実行される。ＯＮＥＣＬＫＬ２ラッチ４
２６は０に戻り、ＴＡＰＣＭＤ状態マシン４０２はアイ
ドル状態のままになる。内部ＪＴＡＧバス１１０は非活
動状態になる。ＡＮＤゲート４３０のＣＭＤＤＯＮＥ信
号出力は、新しい基本コマンドを開始してもよいという
インジケータとしてＩ²Ｃスレーブ状態マシン１０２に
フィードバックされる。

【００４１】マルチプレクサ（ＭＵＸＡ、ＭＵＸ
Ｂ、ＭＵＸＣ、ＭＵＸＤ、ＭＵＸＥ）４０４、４０
６、４０８、４１０、４１２に関するＭＵＸ定義を示す
以下の表４では、ｘは無指定を示し、／＝は等しくない
ことを意味する。

【００４２】

【表４】

【００４３】図５は、スレーブ・コントローラ２０６を
実現するスレーブ・コントローラ論理回路を示してい
る。スレーブ・コントローラ２０６は、Ｉ²Ｃスレーブ
状態マシン論理回路（Ｉ２ＣＳＳＭＬ２（０：３））５
０２と、比較器（＝）５０４と、ＴＡＰＣＭＤ経路指
定用のＭＵＸＳＭＡ５０６、データ経路指定用のＭＵ
ＸＳＭＢ５０８、制御用のＭＵＸＳＭＤ５１０とい
う複数のマルチプレクサとを含む。また、スレーブ・コ
ントローラ論理回路２０６は、レジスタ読取り／書込み
（ＲＥＧＲＷ）バス同期論理回路５１２を含む。ＲＥＧ
ＲＷバス同期論理回路５１２は、１対のＡＮＤゲート５
１４、５１６と、ＳＣアイドル・ラッチ（ＳＣＩＤＬＥ
Ｌ２）５２０と、ＮＯＴゲート５２２と、マルチプレク
サＭＵＸＳＭＢ５２４とを含む。スレーブ・コントロー
ラ論理回路２０６は複数の基本機能を以下のように実行
する。Ｉ²Ｃスレーブ状態マシン論理回路（Ｉ２ＣＳＳ
ＭＬ２（０：３））５０２は、物理インタフェース１０
６とＩＯバッファ論理回路３００の間のデータ交換のペ
ースを調整し、ＩＯバッファ論理回路３００とＪＴＡＧ
走査論理回路２０４の間のデータ交換のペースを調整す
る。ＴＡＰＣＭＤ経路指定用のＭＵＸＳＭＡ５０６
は、レジスタ読取り／書込み動作用の順序づけた一連の
コマンドを提供する。ＲＥＧＲＷバス同期論理回路５１
２は、ＪＴＡＧ走査論理回路２０４とアクセス１１４の
間のデータ交換のペースを調整する。データ経路指定用
のＭＵＸＳＭＢ５０８は、データ経路指定用のＩ²Ｃ
帯域幅要件を最小限にする。

【００４４】表５、表６、表７、表８は、スレーブ・コ
ントローラ２０６のＭＵＸＳＭＡ５０６、ＭＵＸＳ
ＭＢ５２４、ＭＵＸＳＭＣ５０８、ＭＵＸＳＭＤ５
１０に関するマルチプレクサ定義を示している。

【００４５】ＩＯＢＵＦ２０１およびＳＳＲ２０８デー
タは、必ずバイトごとに転送するわけではない。Ｉ²Ｃ
が基本コマンド・シーケンスを使用してＩＯＢＵＦ／Ｓ
ＳＲレジスタの幅の偶数倍より短いかまたは等しくない
ＴＤＲをアドレス指定する場合、すべての重要データを
受信したときにオーバフローを検出できるように、Ｉ ²
Ｃバス１０６からのデータはＩＯＢＵＦ２０１内で左揃
えされる。ＩＯＢＵＦ２０１データは、ＳＳＲ２０８に
ロードされると右揃えされる。ターゲットになるＴＤＲ
から走査されたデータは、ＳＳＲ２０８内で左揃えさ
れ、同じく適切な時期にＩ²Ｃに返されたデータのアン
ダーフローを検出できるように、ＩＯＢＵＦ２０１に転
送されたときに左揃えされたままになる。

【００４６】ＲＥＧＲＷバス同期論理回路５１２は、レ
ジスタ読取り／書込みバス同期のためにＳＣｉｄｌｅ信
号を使用する。ＣＨＫＡＤＲ状態の場合、ＳＣｉｄｌｅ
Ｌ２ラッチ５２０は１に設定される（アクセス１１４か
らのＳＣＩＤＬＥ信号は活動状態であると想定する）。
レジスタＲ／Ｗ動作が開始されると、ＳＣＩＤＬＥはロ
ーになり、ＳｃｉｄｌｅＬ２５２０をリセットする。レ
ジスタ読取り動作が完了すると、ＳＣｉｄｌｅＬ２では
なくＳＣＩＤＬＥが、レジスタ読取りデータがアクセス
１１４内で使用可能であることを示す。この論理回路を
使用してレジスタ読取りバスと同期をとるために、第３
のステップの完了後にＴＡＢＬＥ内のレジスタ読取りシ
ーケンスが休止される。

【００４７】図６は、ＩＯＢＵＦ２０１と物理インタフ
ェース１０４の間のデータ転送のペースを調整するため
に必要な信号を示している。信号定義については、状態
マシンの説明を参照すると最もよく理解できるだろう。

【００４８】図７は、ＩＯバッファ２０１とＪＴＡＧ走
査論理回路２０４とのデータ・ペーシングを示してい
る。図７は、ＩＯＢＵＦ２０１とＪＴＡＧ走査論理回路
２０４の間のデータ転送のペースを調整するために使用
する信号を示している。信号定義については、状態マシ
ンの説明を参照すると最もよく理解できるだろう。

【００４９】

【表５】

【表６】

【００５０】

【表７】

【００５１】

【表８】

【００５２】

【表９】

【００５３】次に図８を参照すると、エラー検出２０３
を実現するエラー処理論理回路が示されている。エラー
処理論理回路２０３は、Ｉ²Ｃバス１０６との間で転送
されたデータのＣＲＣ検査を行うための巡回冗長検査
（ＣＲＣ）論理回路８０２を含む。また、エラー処理論
理回路２０３は、CRC_Good、アテンション、ＩＯＣＮＴ
Ｌ２、read_or_write、比較器８０８からの基本コマン
ドという入力を受け取るＡＣＫＴＹＰＥＭＵＸ８０
４を含む。

【００５４】Ｉ²Ｃ状態マシン１０２とエラー処理論理
回路２０３は、ＪＴＡＧＴＡＰコントローラ・アクセ
ス１１４からアテンション入力を受け取る。アクセス１
１４からのこのアテンション入力は、レジスタ読取り／
書込みバス・エラーの結果としてまたはいくつかの他の
エラー・シナリオにより活動化される場合がある。read
_or_writeは、物理インタフェース１０４からバッファ
されたＩ²Ｃ状態マシンからの入力である。ＩＯＢＵＦ
Ｌ２は、ＩＯバッファ論理回路２０１から比較器８０８
への入力である。比較器８０８に印加されるＴａｐＣｍ
ｄＡｄｒは、内部定数としてまたはチップＩＯピンを介
して構成可能な定数である。ＩＯＣＮＴＬ２は、ＩＯバ
ッファ論理回路２０１からＭＵＸ８０４への入力であ
る。CRC_Goodは、ＣＲＣバイトが正しく転送されたこと
を示す、ＣＲＣ論理回路８０２からの信号である。is_s
lave_ack_typeは、エラー処理論理回路８００のＭＵＸ
８０４から物理インタフェース１０４への出力である。

【００５５】Ｉ²Ｃスレーブは肯定応答パルスによって
エラーを処理する。Ｉ²Ｃでは、Ａｃｋまたは９番目の
クロック・サイクルならびにスレーブ・アドレスの９番
目のビット上のデータのすべてのバイトについて肯定応
答が必要である。スレーブがエラーを検出すると、スレ
ーブは、読取りシーケンスを実行しようと試みるときに
もはやそのアドレスおよびデータを肯定応答しなくな
る。このようにして、ソフトウェアは、エラー条件が存
在すると判定し、Ｉ²Ｃバス１０６を使用して、そのエ
ラー条件からの回復を行えるように何がそのエラーを引
き起こしたかを判定することができる。

【００５６】読取りまたは書込みシーケンス時にスレー
ブが肯定応答しなくなる状況はいくつか考えられる。た
とえば、ＣＲＣ検査が使用可能になっている場合、ソフ
トウェアがデータを上書きするのを防止するために、ス
レーブは１３番目のバイトを肯定応答しなくなる。この
ような１３バイトとしては、スレーブ・アドレスと、３
バイトのレジスタ読取りアドレスと、８つのデータ・バ
イトと、１つのＣＲＣバイトとを含む。ＣＲＣが正しく
計算され、伝送された場合のみ、書込みが行われる。Ｃ
ＲＣ検査を行わない場合、８バイトを上回る量のデータ
をソフトウェアが書き込むと、データは上書きされる。
アクセス１１４内でアテンション信号が立ち上がり、そ
のアテンションが内部でブロックされていない場合、状
態マシンは、レジスタ読取り直接シーケンスを実行しよ
うと試みるときにＮｏ−Ａｃｋを引き起こすことにな
る。書込みシーケンスを実行し、送信された３バイト・
アドレスが基本アドレスではなかった場合、スレーブ
は、Ｉ²Ｃバス１０６により送信されるデータ・バイト
を肯定応答しなくなる。ＣＲＣ検査が使用可能になって
おり、Ｉ²Ｃバス１０６上で送信されたＣＲＣが正しく
なかった場合、スレーブは次の読取り試行時に肯定応答
しなくなる。

【００５７】

【表１０】

【００５８】次に図９、図１０、図１１、図１２、図１
３、図１４、図１５を参照すると、図９には状態マシン
１０２の順次状態が示されている。図１０および図１１
は、Ｉ²Ｃスレーブ状態マシン１０２の基本書込み制御
フローおよび基本読取り制御フローをそれぞれ示してい
る。図１２および図１３は、Ｉ²Ｃスレーブ状態マシン
１０２のレジスタ書込み制御フローおよびレジスタ読取
り制御フローをそれぞれ示している。図１４および図１
５は、Ｉ²Ｃスレーブ状態マシン１０２の制御書込み制
御フローおよび制御読取り制御フローをそれぞれ示して
いる。

【００５９】Ｉ²Ｃスレーブ状態マシン１０２のＩＤＬ
Ｅ状態９０２ではＩ²Ｃ活動が一切行われない。ＩＯｃ
ｎｔＬ２にはｂ「１０１１」がロードされ、開始バイト
の受信準備としてＩＯＢＵＦＬ２のＬＳＢｙｔｅを指し
示す。複数の状態としてはＡＭＡＴＣＨ状態９０４と、
ＷＢＹＴＥ状態９０６と、ＣＨＫＯＶＲＦＬＷ状態９０
８と、ＷＲＴＡＣＫ状態９１０とを含むＩ²Ｃ書込み状
態がある。書込みＩ²Ｃ状態では、Ｉ²Ｃマスタがスレー
ブに複数バイトを書き込んでいるときに、第１のバイト
は必ず、スレーブをアドレス指定する開始バイトにな
る。開始バイトの８番目のビットは読取り／書込みビッ
トである。次の３バイトは、レジスタ・アドレス、基本
ＴＡＰコマンド、またはスレーブ制御コマンドのいずれ
かとして解釈される。残りのバイトはデータである。

【００６０】ＡＭＡＴＣＨ状態９０４（アドレス一致）
では、物理インタフェース１０４は開始ビットを認識済
みであり、（次の）メッセージ・バイトをアセンブルし
ている。ＡＭＡＴＣＨ状態９０４は、反復開始であるか
または開始バイト・アドレスが不一致であるときにＩＤ
ＬＥ状態９０２に戻り、スレーブをＩＤＬＥに送り返
す。最初の４バイト（開始＋アドレス・バイト）を受信
する前にメッセージが終了した場合、スレーブはＩＤＬ
Ｅに戻る。ＣＲＣが使用可能になり、ＣＲＣエラーが検
出された場合、ＡＭＡＴＣＨ状態９０４はＩＤＬＥ状態
９０２に戻る。ＡＭＡＴＣＨ状態９０４は、物理インタ
フェース１０４が８ビット以上を受信したときに、ＷＢ
ＹＴＥ状態９０６に移行する。物理インタフェース１０
４のある特定の実施態様は、開始バイト中にＩｓＳｔａ
ｒｔＤｅｔｅｃｔｅｄの前にＩｓ８ｔｉｍｅｓを示し、
それを紛失しないようにＩｓ８ｔｉｍｅｓをラッチする
ことを要求する（Ｉｓ８ｔｉｍｅｓＬ２）。ＡＭＡＴＣ
Ｈ状態９０４は、１バイト以上のデータを受信したあと
で物理インタフェース１０４が停止ビットを検出したと
きに、ＣＨＫＡＤＲ状態９１２に移行する。

【００６１】ＷＢＹＴＥ状態９０６（バイト書込み）で
は、物理インタフェースからのIs_Byte_OがＩＯＢＵＦ
Ｌ２に書き込まれ（ＩＯｃｎｔＬ２^thｂｙｔｅ）、次に
ＩＯｃｎｔＬ２が減分される。ＷＢＹＴＥ状態９０６
は、これがＩ²Ｃ書込み動作である場合に、ＣＨＫＯＶ
ＲＦＬＷ状態９０８に移行する。データフローはマスタ
／イニシエータからスレーブへと継続する。ＷＢＹＴＥ
状態９０６は、これがＩ ²Ｃ読取り動作であるときに、
ＣＨＫＡＤＲ状態９１２に移行する。データフローは開
始バイト後に反転する。次にマスタはスレーブからデー
タを受信することになる。

【００６２】ＣＨＫＯＶＲＦＬＷ状態９０８（ＩＯバッ
ファ内のオーバ（アンダー）フローの検査）では、いか
なるアクションも行われない。ＣＨＫＯＶＲＦＬＷ状態
９０８は、これが書込み動作であり、ＩＯＣｎｔＬ２が
ｂ「００００」からｂ「１１１１」に折り返しておら
ず、ＩＯＢＵＦＬ２内に追加バイト用のスペースがある
ときに、ＷＲＴＡＣＫ状態９１０に移行する。ＣＨＫＯ
ＶＲＦＬＷ状態９０８は、レジスタ読取りまたは基本コ
マンドがすでにＩＯＢＵＦＬ２を充填し、Ｉ²Ｃ読取り
状態のうちのＲＢＹＴＥ状態９３２からＣＨＫＯＶＲＦ
ＬＷ状態９０８に入った場合に、ＷＡＩＴＲＥＡＤ状態
９１０に移行する。１つまたはそれ以上のバイトはすで
に読み取られているが、ＩＯＢＵＦＬ２はまだアンダー
フローしていない。ＣＨＫＡＤＲに移行し、ＩＯＢＵＦ
Ｌ２は満杯／空であり、レジスタ書込み／読取りまたは
基本動作をトリガする。

【００６３】ＷＲＴＡＣＫ状態９１０（スレーブに書き
込まれたばかりのＩ²Ｃバイトの肯定応答）は、最初の
４バイト分のメッセージ（開始＋３つのアドレス・バイ
ト）内である場合に良好肯定応答アクションを提供す
る。ＷＲＴＡＣＫ状態９１０は、レジスタ読取りアドレ
スおよびアテンションがアクセス１１４から活動状態に
なっている場合に肯定応答失敗を提供する。ＩｓＤｏＲ
ｅａｄ（Ｉ²Ｃマスタによって書き込まれたバイトのＩ
ＯＢＵＦ読取り）は物理インタフェース１０４に対して
活動化され、ＩＯＢＵＦ用に１バイトが用意されている
ことを示す。ＮｅｅｄＡｃｋＬ２はリセットされる。こ
れが４番目のバイト（ＩＯＢＵＦに書き込まれたばかり
の最後のアドレス・バイト：この時点でＩＯｃｎｔＬ
２＝７）であり、アドレスが基本コマンドを示す場合、
データ・バッファ内でＩＯｃｎｔＬ２をジャンプするた
めに基本のＢＣＲフィールドからデコードされるＶａｌ
ｉｄＢｙｔｅｓを調べる。たとえば、ＢＣＲ＝ｂ「００
００００」である場合、２ビットだけがアクセス１１４
に伝送されるので、１バイト分のデータだけが必要にな
る。第１のバイトのデータの直後にオーバフローが発生
するように、ＩＯｃｎｔＬ２はｂ「００００」まで進
む。それ以外の場合は、Ｉ²Ｃは、さらに７バイト分の
重要ではないデータを伝送して時間を浪費しなければな
らないだろう。

【００６４】ＷＲＴＡＣＫ状態９１０はＮｅｅｄＡｃｋ
Ｌ２によってＡＭＡＴＣＨ状態９０４に移行する。物理
インタフェース１０４は、ａｃｋが送信／受信された後
の１サイクルの間、ＩｓＡｃｋＳｅｎｔを活動化する。
Ａｃｋが送信されるまでスレーブ状態マシンが待機して
いた場合、ＮｅｅｄＡｃｋＬ２は記憶している。

【００６５】ＣＨＫＡＤＲ状態９１２（アドレス検査）
では、ＩＯＢＵＦＬ２アドレス・フィールドを調べて、
これがＩ²Ｃスレーブ・コマンド・フォーマットを使用
するレジスタ読取り／書込み、基本、または制御コマン
ドのいずれであるかを判定する。基本信号は、基本動作
と制御動作の両方について活動状態になる。ＳＣｉｄｌ
ｅＬ２は、これがレジスタ読取り／書込み動作である場
合に設定される。ＲＥＧＲＷバス同期論理回路５１２は
レジスタ読取り／書込み（アーキテクチャ・レジスタｒ
／ｗ）バスを監視して、ＪＴＡＧコマンド・ステップが
レジスタ読取り／書込み動作をオーバランしないように
する。ＩＯｃｎｔＬ２レジスタは、これがレジスタ読取
り／書込み動作である場合にｂ「０００１」に設定され
る。この場合、ＩＯＣＮＴは、レジスタ読取り／書込み
動作を遂行するために基本ＴＡＰコマンドの定義済みシ
ーケンスを進行する。

【００６６】ＣＨＫＡＤＲ状態９１２はＩＤＬＥ状態９
０２に移行し、アテンションが活動状態であるかまたは
ＣＲＣが使用可能になっていて比較が一致しない場合、
レジスタ読取りは肯定応答に失敗することになる。ＣＨ
ＫＡＤＲ状態９１２は、ＩＯＢＵＦＬ２アドレスが基本
ベース・アドレスと一致しないときに、レジスタ読取り
／書込みコマンド状態、ＲＥＧＲＷＧＯ状態９１８のい
ずれか一方に移行する。また、ＣＨＫＡＤＲ状態９１２
は、ＩＯＢＵＦＬ２アドレスが基本ｒ／ｗコマンド・ア
ドレスと一致したときに、基本コマンド状態、ＬＤＴＡ
ＰＣＭＤ状態９１４のいずれか一方に移行する。ＣＨＫ
ＡＤＲ状態９１２は、ＩＯＢＵＦＬ２アドレスが制御コ
マンド・アドレスの１つと一致したときに、ＣＨＫＳＴ
ＯＰ状態９２４に移行する。これらのコマンドはＪＴＡ
Ｇバス活動がなくても遂行される。

【００６７】基本コマンド状態としては、ＬＤＴＡＰＣ
ＭＤ状態９１４と、ＷＡＩＴＴＡＰＤＯＮＥ状態９１６
とを含む。ＩＯＢＵＦＬ２アドレス・バイトは、オンチ
ップＪＴＡＧインタフェースに直接通信するために予約
されたアドレスと一致する。ＴＭＳまたはＴＤＩ／ＴＤ
Ｏ活動のいずれか一方が行われるが、両方が行われるわ
けではない。ＩＯＢＵＦＬ２のバイト１０にロードされ
た基本ＴＡＰコマンドに応じて、ＳＳＲＬ２レジスタの
幅までの任意の数のビットが転送される。

【００６８】ＬＤＴＡＰＣＭＤ状態９１４（ＴＡＰコマ
ンドのロード）では、ＴＡＰコマンドがＩＯＢＵＦＬ２
（バイト１０）からＪＴＡＧインタフェース２０４にロ
ードされる。ＬｏａｄＣｍｄ信号とＶａｌｉｄＢｙｔｅ
ｓ信号は一緒に機能して、ＳＳＲＬ２の右端バイト内に
重要なバイト整列データをロードする。これは、データ
・フィールド内で右揃えされたデータをＩ²Ｃが送信し
なければならないことを暗示する。たとえば、ＢＣＲ−
ｂ「０００１１１」である場合、９ビットがアクセス１
１４に伝送され、Ｉ²Ｃ物理インタフェース１０４から
のデータのＬＳＢｙｔｅは８つの有効ビットを含まなけ
ればならず、Ｉ²Ｃ物理インタフェース１０４からの次
のバイトは１つの有効ビットを含み、そのビットはその
バイト内の右端のビットとして送信しなければならな
い。

【００６９】ＷＡＩＴＴＡＰＤＯＮＥ状態９１６（ＴＡ
Ｐ完了の待機）では、いかなるアクションも行われな
い。ＪＴＡＧインタフェース２０４は活発に基本ＴＡＰ
コマンドを実行している。ＷＡＩＴＴＡＰＤＯＮＥ状態
９１６は、ＪＴＡＧインタフェース２０４からのＣｍｄ
ＤｏｎｅによってＣＨＫＳＴＯＰ状態９２４に移行し、
ハードウェアが終了した時期を通知する。

【００７０】ＣＨＫＳＴＯＰ状態９２４（Ｉ²Ｃ停止条
件の検査）では、レジスタ読取り／書込み動作は必ず８
バイトを転送するが、基本コマンドはデータの一部分の
みがＳＳＲＬ２で有効になって終了する可能性がある。
ＩＯｃｎｔＬ２３０２には、いくつの左揃えバイトが
有効データを含むかを示すＶａｌｉｄＢｙｔｅｓがロー
ドされる。たとえば、ＢＣＲ２１０はｂ「０００１１
１」から開始した（９ビット転送）。ＳＳＲＬ２は初め
に右揃えした９ビットを保持したので、バイト６、７の
みが有効であった。基本コマンドが完了した後、ＴＤＯ
データはＳＳＲＬ２４１４内に左揃えで取り込まれた
ので、バイト０、１のみが有効である。

【００７１】ＣＨＫＳＴＯＰ状態９２４は、Ｉ²Ｃ停止
ビットが検出されたときにＩＤＬＥ状態９０２に移行
し、追加のアクションは一切不要である。これは、レジ
スタ読取り／書込み動作が長いタイムアウトで遅延しな
い限り、ありそうもない経路である。また、ＣＨＫＳＴ
ＯＰ状態９２４は、Ｉ²Ｃ物理インタフェース１０４に
返す必要がある読取りデータがＳＳＲ２０８内に存在す
るときに、ＬＯＡＤＲＥＳＵＬＴＳ状態９２６に移行す
る。さらに、ＣＨＫＳＴＯＰ状態９２４は、Ｉ²Ｃ物理
インタフェース１０４によって要求された書込みが完了
し、スレーブが転送された最新バイトを肯定応答（ＡＣ
Ｋ）するのをＩ²Ｃ物理インタフェース１０４が期待し
ているときに、ＷＲＴＡＣＫ状態９１０に移行する。

【００７２】Ｉ²Ｃ読取り状態としては、ＬＯＡＤＲＥ
ＳＵＬＴＳ状態９２６と、ＲＥＡＤＡＣＫ状態９２８
と、ＷＡＩＴＲＥＡＤ状態９３０と、ＲＢＹＴＥ状態９
３２とを含む。

【００７３】Ｉ²Ｃ読取り状態では、Ｉ²Ｃ物理インタフ
ェース１０４がスレーブから複数バイトを読み取ってい
る。レジスタ読取り、基本、またはＬＯＡＤＲＥＳＵＬ
ＴＳ状態９２６およびＲＥＡＤＡＣＫ状態９２８が続く
制御読取りは、ＩＯバッファ２０１がデータを使い果た
すたびに実行される。マスタは、スレーブから戻るすべ
てのタイミングを支配する。マスタは、１つまたは複数
のバイトを読み取り、Ａｃｋ＝１であるときにＩ²Ｃ転
送を終了することができる。ＷＡＩＴＲＥＡＤ状態９３
０と、ＲＢＹＴＥ状態９３２と、ＣＨＫＯＶＲＦＬＷ状
態９０８によって形成されるループは、転送されるすべ
てのバイトごとに１回実行される。

【００７４】ＬＯＡＤＲＥＳＵＬＴＳ状態９２６（ＳＳ
ＲからＩＯＢＵＦへのデータのロード）では、実行され
たばかりのＪＴＡＧ動作が基本である場合、データは依
然としてＳＳＲＬ２４１４内にあり、ＩＯＢＵＦＬ２
３０８にコピーしなければならない。それ以外の場
合、これは後述するレジスタ読取り／書込み動作のステ
ップ６ですでに実行されており、ＳＳＲは不要情報であ
る。

【００７５】ＲＥＡＤＡＣＫ状態９２８（スレーブから
読み取ったばかりのＩ²Ｃバイトの肯定応答の待機）で
は、物理インタフェース１０４は、Ａｃｋビットの待機
を含む、読取りタイミングを管理する。図６も参照する
と、物理インタフェース１０４がＡｃｋを受信した後、
物理インタフェース１０４は、ＮｅｅｄＡｃｋＬ２ラッ
チを設定するＩＡｃｋＲｅａｄｙを活動化することによ
り、それがＩＯＢＵＦ２０１からさらに１バイトを必要
とすることを示す。ＩｓＷｒｔＲｅａｄｙは、物理イン
タフェース１０４に戻って活動化され、次のバイトがＩ
ＯＢＵＦ２０１からIs_Byte_Iに書き込む用意ができて
いることを示す。同時に、ＮｅｅｄＡｃｋＬ２はリセッ
トされる。

【００７６】ＲＥＡＤＡＣＫ状態９２８は、物理インタ
フェース１０４が活発に他のデータ・バイトをマスタに
返送しているか、またはＡｃｋ＝１の場合に停止ビット
を待っており、それが読取りの終了時にＩ²Ｃプロトコ
ルによって許される唯一可能な条件である場合に、ＷＡ
ＩＴＲＥＡＤ状態９３０に移行する。

【００７７】ＷＡＩＴＲＥＡＤ状態９３０（Ｉ²Ｃによ
るスレーブからのバイト読取りの待機）では、いかなる
アクションも行われない。物理インタフェース１０４
は、活発に他のデータ・バイトをマスタに返送している
か、またはＡｃｋ＝１の場合に停止ビットを待ってい
る。

【００７８】ＷＡＩＴＲＥＡＤ状態９３０は、マスタに
よって読み取られた最初のデータ・バイトが「１」で肯
定応答され、物理インタフェース１０４によって停止ビ
ットが検出されると直ちにＩＤＬＥへの退出が行われる
ときに、ＩＤＬＥ状態９０２に移行する。それ以外の場
合、ＮｅｅｄＡｃｋＬ２は、物理インタフェース１０４
がマスタへの他のバイトの送信を完了し、Ａｃｋ＝１を
受信し、その際にＩＤＬＥ状態９０２への退出が行われ
る時期を示す。ＩＤＬＥ状態９０２はＩｓＷｒｔＲｅａ
ｄｙを活動化し、物理インタフェース１０４が停止ビッ
トの検出を開始し、ＮｅｅｄＡｃｋＬ２をリセットし、
停止ビットを消費できるようにする。ＷＡＩＴＲＥＡＤ
状態９３０は、物理インタフェース１０４がＡｃｋ＝０
を受信し、他のデータ・バイトが必要であることを示し
たときに、ＲＢＹＴＥ状態９３２に移行する。

【００７９】ＲＢＹＴＥ状態９３２（他のデータ・バイ
トを読み取るためのセットアップ）では、ＩＯｃｎｔＬ
２３０２が減分され、ＩＯＢＵＦＬ２３０８内の次
のデータ・バイトを指し示す。

【００８０】レジスタ読取り／書込み（ＲＥＧＲＷ）コ
マンド状態としては、ＲＥＧＲＷＧＯ状態９１８と、Ｗ
ＡＩＴＣＭＤＤＯＮＥ状態９２０と、ＣＭＤＳＴＥＰ状
態９２２とを含む。ＩＯＢＵＦＬ２アドレス・バイト
は、基本または制御コマンド用に予約されたどのアドレ
スとも一致しない。そのアドレスはレジスタ読取り／書
込みアドレスとして直接解釈される。ＴＭＳとＴＤＩ／
ＴＤＯの両方の活動は、レジスタ読取り／書込み動作を
遂行するために一連の定義済みステップで行われる。正
確に６４ビットであるＳＳＲＬ２レジスタ４１４の幅が
転送されることになる。

【００８１】ＲＥＧＲＷＧＯ状態９１８（レジスタ・コ
マンド・シーケンスの（次の）ステップの開始）では、
レジスタ・シーケンスの（次の）ステップがＴａｐＣｍ
ｄバス上に置かれ、ＬｏａｄＣｍｄが活動化されてＪＴ
ＡＧインタフェース２０４を開始する。ＩＯｃｎｔＬ２
＝ステップ６である場合、レジスタ読取りによって読み
取られたデータはＳＳＲＬ２４１４内にあるので、ア
クセス１１４のＴＡＰコントローラをＲｕｎＴｅｓｔＩ
ｄｌｅに戻すクリーンアップ・ステップの前にＩＯＢＵ
ＦＬ２３０８に保管する必要があり、最終コマンド・
ステップは本来はＳＳＲ内のデータを破壊する恐れがあ
る。これは、ＢｕｆＬｏａｄを活動化することによって
遂行される。

【００８２】ＷＡＩＴＣＭＤＤＯＮＥ状態９２０（ＴＡ
Ｐおよび／またはレジスタ読取り完了の待機）では、い
かなるアクションも行われない。ＪＴＡＧ走査論理回路
が活発に基本ＴＡＰコマンドを実行しているかまたはレ
ジスタ読取り動作が開始されたがまだ完了していない。

【００８３】ＷＡＩＴＣＭＤＤＯＮＥ状態９２０は、最
新コマンド・ステップが完了したことをＪＴＡＧ走査論
理回路からのＣｍｄＤｏｎｅ信号が示し、アクセスから
のＳＣＩＤＬＥ信号が非活動状態になり、続いて活動状
態への復帰が行われた後でＲｅｇｉｓｔｅｒＲＷｄｏｎ
ｅ信号が活動状態になったときに、ＣＭＤＳＴＥＰ状態
９２２に移行する。ＲｅｇｉｓｔｅｒＲＷｄｏｎｅ信号
はレジスタ読取りのステップ３の間のみ重要であり、そ
の直後にレジスタ読取り動作が行われるはずである。

【００８４】ＣＭＤＳＴＥＰ状態９２２（次のコマンド
・ステップへの前進）では、ＩＯｃｎｔＬ２が増分さ
れ、ＩＯｃｎｔＬ２はレジスタ読取り／書込みコマンド
・ステップ全体にインデックスを付けるためにＣｍｄＭ
ｕｘＳｅｌで使用される。

【００８５】ＣＭＤＳＴＥＰ状態９２２はＳＣＯＭＧＯ
に移行し、レジスタ読取りおよび書込みコマンド・シー
ケンスはどちらも正確に７ステップの長さである。ステ
ップ７がまだ完了していない場合、次のステップを開始
するためのループバックが設けられている。ＣＭＤＳＴ
ＥＰ状態９２２は、７番目のステップが完了したとき
に、ＣＨＫＳＴＯＰ状態９２４に移行する。

【００８６】図１６は、製造テスト・インタフェースお
よびグローバル集積回路間（Ｉ²Ｃ）バス相互接続装置
１００のテスト・アクセス・ポート（ＴＡＰ）および境
界走査アーキテクチャであるアクセス１１４の主要機能
を示している。アクセスは、ＪＴＡＧ走査機能１１０２
と走査通信機能１１０４を提供する。ＪＴＡＧ走査機能
１１０２により、Ｉ²Ｃスレーブ状態マシン１０２は線
ＴＡＰ／ＳＰに示すテスト・アクセス・ポート（ＴＡ
Ｐ）インタフェース（ＩＥＥＥ１１４９．１）によりチ
ップ・リングを走査することができる。アテンション出
力とパワーオンリセット（ＰＯＲ）出力も線ＴＡＰ／Ｓ
Ｐに示す位置に供給される。アテンション出力は、観測
または介入／回復を必要とする条件に応じてＩ²Ｃスレ
ーブ状態マシン１０２に警告するために供給される。

【００８７】走査通信機能１１０４は、チップの機能論
理回路と走査機能との間のパラレル・データ経路を提供
する。アクセス動作は、チップ・クロックが動作し、シ
ステムが動作している間に実行することができ、走査通
信機能１１０４はこれを利用して、動作中のチップまた
はシステムとの通信を可能にする。

【００８８】クロック・ツリー１１１４は、アクセス１
１４からＴＣＫＳＣＡＮＣＬＯＣＫＳ入力を受信す
る。クロック・ツリー１１１４はチップ・クロックも出
力する。任意選択でセミカスタムのＬＢＩＳＴ／ＳＣＡ
Ｎインタフェース１１１６を使用して、チップ走査リン
グをレベル依存形走査設計（ＬＳＳＤ）リングおよびＢ
ＩＳＴチャネルなどの機能グループに編成する。インタ
フェース１１１６は、アクセス１１４のＪＴＡＧ走査１
１０２と機能チップ論理回路１１１８との間に結合され
る。

【００８９】好ましい実施の形態の新しい命令である走
査通信即時読取りは、アクセス１１４のＪＴＡＧ走査コ
ントローラの設計に追加されたものであり、Ｉ²ＣとＪ
ＴＡＧの間の新しいインタフェース機能の設計を容易に
するものである。

【００９０】新しい命令である走査通信即時読取りの設
計以前は、チップ・レジスタの読取りは２つのステップ
を必要とした。すなわち、ステップ１は、アクセス走査
コントローラ・コマンドである「走査通信読取り」（１
６進コード「１７」）を実行して、ターゲット・チップ
・レジスタの内容を取り出し、アクセス走査通信データ
・レジスタ１１０４内に内容をロードすることである。
ステップ２は、アクセス走査コントローラ・コマンドで
ある「スキャンアウト」（１６進コード「１２」）を実
行して、アクセス走査通信データ・レジスタ１１０４の
内容を読み出すことである。この２ステップ・プロセス
は、既存のソフトウェアおよびハードウェアに対応する
ために設計されたものである。

【００９１】この新しい走査通信即時読取りコマンドに
より、ステップ１および２は単一ステップに結合され
る。すなわち、アクセス走査コントローラ・コマンドで
ある「走査通信即時読取り」（１６進コード「１４」）
を実行して、ターゲット・チップ・レジスタ１１２０の
内容を取り出し、アクセス走査通信データ・レジスタ１
１０４内に内容をロードし、アクセス走査通信データ・
レジスタ１１０４の内容を直ちに読み出すことである。

【００９２】Ｉ²ＣとＪＴＡＧの間の新しいインタフェ
ース機能が元の２ステップ・プロセスを使用しなければ
ならない場合、１クロック・サイクル（それ自体のＩ²
Ｃクロック・サイクルのうちの１つ）で２つのステップ
を実行しようと試みる必要があるだろう。Ｉ²Ｃクロッ
ク・サイクルは他のシステム・クロックに関して変動す
る可能性があるので、両方のステップが正常に完了する
と保証することはできない。プロセスを１つのステップ
に削減することにより、１クロック・サイクルで動作が
完了すると保証することができる。

【００９３】相互接続装置１００およびＩ²Ｃ状態マシ
ン１０２の動作については、以下の例により理解できる
だろう。

【００９４】６４ビット・レジスタ読取り／書込み動作
は開始バイト・アドレス（Ｉ²Ｃスレーブ・ベース・ア
ドレス）から始まり、任意選択で最高３バイトのレジス
タ読取り／書込みアドレス（ＬＳＢｙｔｅ、上位ビット
が先）が続く。一実施の形態では、８バイト整列のレジ
スタ読取り／書込みアドレスを定義する。書込みはすべ
て３バイトのレジスタ読取り／書込みアドレスから始め
なければならず、読取りは前に書き込まれたアドレスを
使用するかまたは再始動／読取りバイトの前にそのアド
レスのうちの１バイト、２バイト、または３バイトすべ
て（ＣＲＣ検査が使用可能になっていない場合）を変更
することができる。Ｉ²Ｃスレーブは、２４ビット・レ
ジスタ読取り／書込みアドレス（２３から０まで、０＝
ＬＳＢ）を実現する。アクセス／ＪＴＡＧは、ＬＳＢを
パリティ・ビットとして定義する。残りの２３ビット
（２３から１まで）はバイト整列アドレスを表す。レジ
スタ読取り／書込み転送は必ず８バイト幅で行われる
が、各チップは通常、必ず８バイト境界上に整列するこ
とができない可変幅のレジスタを構築する。Ｉ²Ｃレジ
スタ読取り／書込みデータ・フィールド内のデータの具
体的な位置合わせは、チップの実施態様に依存する。停
止ビットをこの時点で受信した場合は、書き込まれたア
ドレスの一部分のみが変更されることになり、他の活動
は一切開始されない。

【００９５】書込み動作の場合、４番目のバイト（ＬＳ
Ｂｙｔｅ、上位ビットが先）から開始し、書込み動作用
のデータが続く。停止またはオーバフロー条件が１つま
たは複数のデータ・バイトに続くと、レジスタ読取り／
書込み動作がキックオフされ、レジスタ読取り／書込み
アドレスは自動増分式ではない。８バイトを上回るデー
タが書き込まれる／読み取られると、オーバフロー／ア
ンダーフローが発生する。この設計のオプションとし
て、８バイトを上回る書込み／読取り用の連続レジスタ
読取り／書込みアドレスを書き込む／読み取るためにレ
ジスタ読取り／書込みアドレスを自動増分式にすること
ができる。８バイトを上回るデータを書き込むと、同じ
レジスタ読取り／書込みアドレスにデータが上書きされ
ることになる。８バイト未満のデータを書き込むと、完
全な８バイトでレジスタ読取り／書込みアドレスが書き
込まれることになり、データの最上位バイトは前の動作
からレジスタ読取り／書込みデータＩＯバッファ内に残
っているものとともに書き込まれることになる。ＣＲＣ
検査が使用可能になっている場合、良好なデータ転送に
上書きするのを防止するために、スレーブは書込み中に
９番目（ＣＲＣ）のバイトを肯定応答しなくなる。

【００９６】読取り動作の場合、Ｉ²Ｃインタフェース
上で再始動（停止後に開始が続く）が出され、Ｒ／Ｗビ
ット＝「１」になる。これは、Ｉ²Ｃハードウェア内で
キックオフすべきレジスタ読取りをトリガするものであ
る。次にデータフローは反転し、スレーブは各肯定応答
ごとに１つのデータ・バイトを返す（ＬＳＢｙｔｅが
先）。レジスタ読取り／書込みアドレスは自動増分式で
はない。８バイトを上回る量が読み取られた場合、その
データはＬＳＢｙｔｅから繰り返されることになる。

【００９７】非レジスタＴＡＰコマンド・フォーマット
は予約されたレジスタ読取り／書込みアドレス（２３：
１２）＝ｘ「５２４」（このアドレスは再配置可能であ
る）によって識別される。ＴａｐＣｍｄビット１０：
８の値によって選択される８通りの動作モードが存在す
る。ビット１１は今後の使用のために予約されている。
基本ＴＡＰコマンド（ＴａｐＣｍｄアドレス（１１：
８）＝「００００」）フォーマットでは、レジスタ読取
り／書込みアドレスのＬＳＢｙｔｅは、ＴＭＳまたはＴ
ＤＩ上のＴＡＰポートにビットをシフトアウトさせ、Ｔ
ＤＯを取り込むＴＡＰコマンドとして解釈される。これ
により、Ｉ²Ｃインタフェース１０４はＪＴＡＧ論理回
路によってサポートされるどのアクションでも実行する
ことができる。停止またはオーバフロー条件は、書込み
動作およびオーバフロー条件に関するその現行値により
ＢＣＲをキックオフする。Ｒ／Ｗアドレス・ビットが１
に設定された停止または開始は、読取り動作に関するそ
の現行値によりＢＣＲをキックオフする。「BCR_value
mod 8」（残りが非ゼロの場合は＋１）バイトを上回る
データを書き込むかまたは読み取ると、ＢＣＲ再ロード
がデータ・ストリームを続行する（すなわち、走査リン
グ内の連続バイトを書き込む／読み取る）。ＣＲＣ検査
が使用可能になっている場合、ＣＲＣバイトが正しく伝
送されない限り、すべての読取り／書込み基本およびレ
ジスタ読取り／書込みは抑制される。

【００９８】Ｔａｐコマンド例：６４ビット＋ビット
・リング・レジスタ読取り／書込み：（ＣＲＣ使用不
能）内部走査リングの基本６４ビット・スキャンアウトに続
いて１ビット・スキャンアウトを実行するために必要な
Ｉ²Ｃコマンドのシーケンスについて以下に詳述する。

【００９９】１．基本コマンドのロード：Ｔａｐ状態
マシンをまずテスト論理リセットにし、次にシフトＩＲ
にして、命令をスキャンインするようスレーブに命令す
る。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝５バイ
ト、ＳＴＯＰバイト１：０８ｘ：１０個のＴＣＫパルス（アドレス／
コマンド・バイト後のデータがＴＭＳシーケンスにな
る）バイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：ＤＦｘ：値のＴＭＳシーケンス（右端のＬＳ
ＢからＭＳＢへ）バイト５：００ｘ：連続した値のＴＭＳシーケンス（Ｔ
ａｐＳＭをシフトＩＲにする）

【０１００】２．基本コマンドおよび命令データのロー
ド：Ｔａｐコントローラ命令レジスタに０Ｆ８０
００４１をスキャンインするようスレーブに命令す
る。これは内部リングのスキャンアウトであり、次にＴ
ａｐＳ／ＭをＥｘｉｔ１−ＩＲにする。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝７バイ
ト、ＳＴＯＰバイト１：ＤＥｘ：３２個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：４１ｘ：命令のＬＳＢバイト５：００ｘ：命令の次のバイトバイト６：８０ｘ：命令の次のバイトバイト７：０Ｆｘ：命令のＭＳＢ（内部走査リングのス
キャンアウト）

【０１０１】３．基本コマンドのロード：Ｔａｐ状態
マシンを（Ｅｘｉｔ１−ＩＲから）シフトＤＲに順序づ
けるようスレーブに命令する。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４バイ
ト、ＳＴＯＰバイト１：０２ｘ：４個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：０３ｘ：値のＴＭＳシーケンス（右端のＬＳ
ＢからＭＳＢへ、ＴａｐＳ／ＭをシフトＤＲにする）

【０１０２】４．基本コマンドのロード：すべてにつ
いてＴＭＳ＝０の６４個のＴＣＫパルスを開始し、Ｔａ
ｐＳ／ＭをシフトＤＲに保持するようスレーブに命令
する。Ｉ²Ｃ書込み開始コマンド：すべてについてＴＭＳ＝
０の６４個のＴＣＫパルスを開始し、ＴａｐＳ／Ｍを
シフトＤＲに保持するようスレーブに命令する。バイト１：ＢＥｘ：６４個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢ

【０１０３】５．スキャンアウト・コマンド用の戻りデ
ータの獲得：ＴＭＳが０であり、ＴａｐＳ／Ｍをシ
フトＤＲに残す。Ｉ²Ｃ読取り再始動ｗ／Ｒ／Ｗビット＝１、長さ＝８バ
イト、ＳＴＯＰバイト１：ＦＥｘ：データのＬＳＢバイト２：０Ｆｘ：データの次のバイトバイト３：ＤＣｘ：データの次のバイトバイト４：ＢＡｘ：データの次のバイトバイト５：ＥＦｘ：データの次のバイトバイト６：ＢＥｘ：データの次のバイトバイト７：ＡＤｘ：データの次のバイトバイト８：ＤＥｘ：データのＭＳＢバイト

【０１０４】６．次の基本コマンドのロード：ＴＭＳ
＝１の１個のＴＣＫパルスを開始し、１ビットＳＣＡＮ
後にＴａｐＳ／ＭをＥｘｉｔ１−ＤＲにキックするよ
うスレーブに命令する。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝３バイ
ト、ＳＴＯＰバイト１：ＦＦｘ：１個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢ

【０１０５】７．スキャンアウト・コマンド用の戻りデ
ータの獲得（１ビット）：ＴａｐＳ／ＭをＥｘｉｔ１
−ＤＲにキックする。Ｉ²Ｃ読取り再始動ｗ／Ｒ／Ｗビット＝１、長さ＝１バ
イト、ＳＴＯＰバイト１：ＦＥｘ：データのＬＳＢ（右端のビットのみ
有効である）

【０１０６】８．次の基本コマンドのロード：Ｔａｐ
状態マシンをテスト論理リセット状態にするようスレー
ブに命令する。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４バイ
ト、ＳＴＯＰバイト１：０３ｘ：５個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：１Ｆｘ：右端のビットから左端までのＴＭＳ
値のシーケンス（Ｔａｐ状態マシンをリセットに戻すた
めに５ビットのみ使用する）

【０１０７】Ｔａｐコマンド例：２．５バイト・レジ
スタ書込み：内部走査リングに２．５バイト（２０ビッ
ト）のデータをスキャンインするために必要なＩ²Ｃコ
マンドのシーケンスについて以下に詳述する（注：結果
として得られるスキャンイン・データは１６進のＥＦ
ＢＡになる）。

【０１０８】１．基本コマンドのロード：Ｔａｐ状態
マシンをまずテスト論理リセットにし、次にシフトＩＲ
にして、命令をスキャンインするようスレーブに命令す
る。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝５バイ
ト、ＳＴＯＰバイト１：０８ｘ：１０個のＴＣＫパルス（アドレス／
コマンド・バイト後のデータがＴＭＳシーケンスにな
る）バイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：Ｄｆｘ：値のＴＭＳシーケンス（右端のＬＳ
ＢからＭＳＢへ）バイト５：００ｘ：連続した値のＴＭＳシーケンス（Ｔ
ａｐＳＭをシフトＩＲにする）

【０１０９】２．基本コマンドおよび命令データのロー
ド：Ｔａｐコントローラ命令レジスタに０Ｆ８０
００４１をスキャンインするようスレーブに命令す
る。これは内部リングのスキャンアウトであり、次にＴ
ａｐＳ／ＭをＥｘｉｔ１−ＩＲにする。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝７バイ
ト、ＳＴＯＰバイト１：Ｄｅｘ：３２個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：４１ｘ：命令のＬＳＢバイト５：００ｘ：命令の次のバイトバイト６：８０ｘ：命令の次のバイトバイト７：０Ｆｘ：命令のＭＳＢ（内部走査リングのス
キャンアウト）

【０１１０】３．基本コマンドのロード：Ｔａｐ状態
マシンを（Ｅｘｉｔ１−ＩＲから）シフトＤＲに順序づ
けるようスレーブに命令する。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４バイ
ト、ＳＴＯＰバイト１：０２ｘ：４個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：０３ｘ：値のＴＭＳシーケンス（右端のＬＳ
ＢからＭＳＢへ、ＴａｐＳ／ＭをシフトＤＲにする）

【０１１１】４．基本コマンドのロード：すべてにつ
いてＴＭＳ＝０の８個のＴＣＫパルスの２シリーズから
なる２バイト・スキャンインを開始し、Ｓ／Ｍをシフト
ＤＲに残すようスレーブに命令する。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝５バイ
ト、ＳＴＯＰバイト１：０６ｘ：ＴＣＫパルス（すべての場合にＴＭ
Ｓ＝０、注：２バイトのデータがあるので、内部スレー
ブ論理回路が２通りの別個の８ビットＳＣＡＮをキック
オフするように、１６個のＴＣＫパルスが必要であ
る。）バイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：ＢＡｘ：データの第１のバイト（ＬＳＢ）バイト５：ＥＦｘ：データの次のバイト

【０１１２】５．基本コマンドのロード：最後の４ビ
ットをスキャンインすることにより、２．５バイト・ス
キャンインを終了する。これは、最後のＴＣＫを除くす
べてについてＴＭＳ＝０の４個のＴＣＫパルスになる。
ＴＭＳ＝１の最後のＴＣＫはＴＡＰＳ／ＭをＥｘｉｔ
１−ＤＲにキックする。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４バイ
ト、ＳＴＯＰバイト１：Ｃ２ｘ：４個のＴＣＫパルス（最後のＴＣＫ
を除くすべての場合にＴＭＳ＝０）バイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：ＢＡｘ：スキャンイン・データの上位４ビッ
ト（右端のビット）

【０１１３】６．次の基本コマンドのロード：Ｔａｐ
状態マシンをテスト論理リセット状態にするようスレー
ブに命令する。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４バイ
ト、ＳＴＯＰバイト１：０３ｘ：５個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：１Ｆｘ：右端のビットから左端までのＴＭＳ
値のシーケンス（Ｔａｐ状態マシンをリセットに戻すた
めに５ビットのみ使用する）

【０１１４】ヌルＴＡＰコマンド（ＴａｐＣｍｄアドレ
ス（１１：８）＝「０００１」）ＴＣＫ／ＴＭＳ／ＴＤＩ上でのＪＴＡＧ活動は抑制され
る。このモードは、たとえば、新しいコマンドをＩＲに
スキャンインするＴａｐＣｍｄシーケンスの直後のＩ
Ｒ状況情報を読み戻すためのものである。

【０１１５】ＳＳＲデータ（ＩＯバッファ）へのＩ²Ｃ
書込みは何の効果もない。ＳＳＲデータのＩ²Ｃ読取り
は、スキャンアウトした最新のＪＴＡＧ／ＴＤＯデータ
を返すことになる。

【０１１６】Ｔａｐコマンド例：命令のスキャンイン
直後のＩＲ状況の読取り１．基本コマンドのロード：Ｔａｐ状態マシンをまず
テスト論理リセットにし、次にシフトＩＲにして、命令
をスキャンインするようスレーブに命令する。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝５バイ
ト、ＳＴＯＰバイト１：０８ｘ：１０個のＴＣＫパルス（アドレス／
コマンド・バイト後のデータがＴＭＳシーケンスにな
る）バイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：Ｄｆｘ：値のＴＭＳシーケンス（右端のＬＳ
ＢからＭＳＢへ）バイト５：００ｘ：連続した値のＴＭＳシーケンス（Ｔ
ａｐＳＭをシフトＩＲにする）

【０１１７】２．基本コマンドおよび命令データのロー
ド：Ｔａｐコントローラ命令レジスタに０Ｆ８０
００４１をスキャンインするようスレーブに命令す
る。これは内部リングのスキャンアウトであり、次にＴ
ａｐＳ／ＭをＥｘｉｔ１−ＩＲにする。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝７バイ
ト、ＳＴＯＰバイト１：Ｄｅｘ：３２個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：４１ｘ：命令のＬＳＢバイト５：００ｘ：命令の次のバイトバイト６：８０ｘ：命令の次のバイトバイト７：０Ｆｘ：命令のＭＳＢ（内部走査リングのス
キャンアウト）

【０１１８】３．基本コマンドのロード：走査コント
ローラから最後にスキャンアウトされたものを読み取る
ようスレーブに命令する（命令レジスタ走査が最後の動
作だったので、これはＩＲ−ＳＴＡＴＵＳになる）。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝３バイ
ト、ＳＴＯＰバイト１：−−ｘ：このバイトは、このコマンドでは無
指定になるバイト２：４１ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢ

【０１１９】４．基本読取りコマンド用の戻りデータの
獲得：スキャンアウトされたデータ（以下のダッシュ
で表されるもの）を返す。Ｉ²Ｃ読取り再始動ｗ／Ｒ／Ｗビット＝１、長さ＝４バ
イト、ＳＴＯＰバイト１：−−ｘ：ＩＲ状況のＬＳＢバイト２：−−ｘ：ＩＲ状況の次のバイトバイト３：−−ｘ：ＩＲ状況の次のバイトバイト４：−−ｘ：ＩＲ状況のＭＳＢ

【０１２０】５．次の基本コマンドのロード：Ｔａｐ
状況マシンをテスト論理リセット状態にするようスレー
ブに命令する。Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４バイ
ト、ＳＴＯＰバイト１：０３ｘ：５個のＴＣＫパルスバイト２：４０ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢバイト４：１Ｆｘ：右端のビットから左端までのＴＭＳ
値のシーケンス（Ｔａｐ状態マシンをリセットに戻すた
めに５ビットのみ使用する）

【０１２１】Ｉ²Ｃ停止シーケンスの発行

【０１２２】アテンション使用可能コマンド（ＴａｐＣ
ｍｄアドレス（１１：８）＝「００１０」）。アクセス
から提起されたアテンションを使用可能にするＩ²Ｃ方
法。

【０１２３】ＳＳＲデータ（ＩＯバッファ）へのＩ²Ｃ
書込みにより、Ｉ²Ｃスレーブによるアテンション検査
が使用可能になる。ＪＴＡＧ活動は抑制される。

【０１２４】ただし、このシーケンスが書き込まれる
と、スレーブは、アテンションが活動状態ではない場合
のみ、レジスタ読取り／書込み動作を肯定応答すること
になることに留意されたい。アテンションが活動状態で
ある場合、標準のＩ²Ｃａｃｋパルスにより基本Ｔａ
ｐコマンドのみ肯定応答される。

【０１２５】Ｔａｐコマンド例：内部でのアテンショ
ン検査の再使用可能化１．Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４
バイト、ＳＴＯＰ２．バイト１：−−ｘ：バイト２：４２ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢ３．Ｉ²Ｃ停止シーケンスの発行

【０１２６】アテンション使用不能コマンド（ＴａｐＣ
ｍｄアドレス（１１：８）＝「００１１」）。アクセス
から提起されたアテンションを使用不能にするＩ²Ｃ方
法。

【０１２７】ＳＳＲデータ（ＩＯバッファ）へのＩ²Ｃ
書込みにより、Ｉ²Ｃスレーブによるアテンション検査
が使用不能になる。

【０１２８】ただし、このシーケンスが書き込まれる
と、スレーブは、アテンションが活動状態である場合で
も、基本コマンドならびにレジスタ読取り／書込みシー
ケンスを肯定応答することになることに留意されたい。
この方法は、次にアテンションを提起させることになる
活動状態のマシン検査などの発行を無効にするために使
用する。これはレジスタ読取り／書込みエラーから提起
されるアテンションを矯正するものではなく、レジスタ
読取り／書込みエラー後に受信したデータは無視しなけ
ればならない。デフォルトでは、アテンションはマスキ
ングされる。

【０１２９】Ｔａｐコマンド例：内部でのアテンショ
ンのマスキング１．Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４
バイト、ＳＴＯＰ２．バイト１：−−ｘ：バイト２：４３ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢ３．Ｉ²Ｃ停止シーケンスの発行

【０１３０】基本コマンド例：内部でのＣＲＣ検査の
使用可能化。このバイト・シーケンスによりＣＲＣ検査
がオンになる。１．Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝３
バイト、ＳＴＯＰ２．バイト１：−−ｘ：バイト２：４５ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢ３．Ｉ²Ｃ停止シーケンスの発行

【０１３１】注：バイト２：４５ｘおよびバイト３：
５２ｘがスレーブに送信されるまで、ＣＲＣ検査は使用
可能になる。

【０１３２】例：ＣＲＣを使用するレジスタ読取りの
実行この例の場合、ＣＲＣの一実施態様では、８ビットのＣ
ＲＣアキュムレータ用としてｘ⁸＋ｘ⁴＋ｘ³＋ｘ²＋１を
使用する。

【０１３３】ＣＲＣ検査をオンにするための書込み基本
デコード１．Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝３
バイト、ＳＴＯＰ２．バイト１：−−ｘ：バイト２：４５ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢ３．Ｉ²Ｃ停止シーケンスの発行

【０１３４】（CRC_CHECKINGが使用可能になる。）

【０１３５】読み取るべきアドレスならびにスレーブ・
アドレスおよび３バイト・アドレス用のＣＲＣバイト
（この例では５９ｘ）の送出１．Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４
バイト、ＳＴＯＰ２．バイト１：０３ｘ：レジスタ読取り／書込みアドレ
スのＬＳＢバイト２：００ｘ：レジスタ読取り／書込みアドレスの
中間バイトバイト３：８０ｘ：レジスタ読取り／書込みアドレスの
ＭＳＢバイト４：５９ｘ：８個の０のシフトイン後のＣＲＣバ
イト３．Ｉ²Ｃ停止シーケンスの発行

【０１３６】（レジスタ読取り／書込みアドレス８００
００３がスレーブに記憶される。）

【０１３７】完了まで必要なバイト数を読み取る。ＣＲ
ＣバイトはＩ²Ｃバス上で返送されるデータについての
み計算される。１．Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝１、長さ＝８
バイト、ＳＴＯＰこの例ではバイト１〜８を読み取る（可変長）２．Ｉ²Ｃ停止シーケンスの発行

【０１３８】最後の読取り動作時に計算されたＣＲＣバ
イトを入手するためには、ＣＲＣバイトとしての「１
１」ｘとともに基本デコード「５２４７」ｘを伝送する
必要がある（コマンドの無指定部分で「０３」ｘが送信
される場合）。１．Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝４
バイト、ＳＴＯＰ２．バイト１：−−ｘ：ＣＲＣ読取りの場合の無指定
（この場合には０３ｘを使用する）バイト２：４７ｘ：読取りＣＲＣデコード・アドレスバイト３：５２ｘ：基本アドレスのＭＳＢバイト４：１１ｘ：８個の０のシフトイン後のＣＲＣバ
イト３．Ｉ²Ｃ停止シーケンスの発行

【０１３９】（レジスタ読取り／書込みアドレス８００
００３がスレーブに記憶される。）

【０１４０】ＣＲＣ読取り用の基本デコードを送出した
後、実行されたレジスタ読取りに関するＣＲＣを入手す
るために読取りシーケンスを実行することができる。１
バイトのみ有効なので、１バイトだけを読み取るかまた
は残りを無視しなければならない。マスタはこのバイト
に対してｎｏ−ａｃｋ（「１」ｂ）でなければならない
ので、バス・エラーを引き起こさずにこの動作を実行す
ることが可能である。１．Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝１、長さ＝１
バイト、ＳＴＯＰこの例ではバイト＃１を読み取る（１バイトのみ有効で
ある）２．Ｉ²Ｃ停止シーケンスの発行

【０１４１】ただし、レジスタをゼロにするために、前
に計算したバイトによりＣＲＣバイトを送信しなければ
ならないことに留意されたい。

【０１４２】このバイト・シーケンスにより、ＣＲＣ検
査がオフになる。１．Ｉ²Ｃ書込み開始ｗ／Ｒ／Ｗビット＝０、長さ＝３
バイト、ＳＴＯＰ２．バイト１：−−ｘ：ＴＣＫパルスバイト２：４６ｘ：基本コマンド・アドレスのＬＳＢバイト３：５２ｘ：基本コマンド・アドレスのＭＳＢ３．Ｉ²Ｃ停止シーケンスの発行

【０１４３】次のプログラマのためにＣＲＣ検査が使用
不能になる。

【０１４４】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１４５】（１）グローバル・シリアル・バスに製造
テスト・インタフェースを接続するための装置であっ
て、前記グローバル・シリアル・バスとの間で転送すべ
きデータをバッファする入出力バッファ論理回路と、前
記入出力バッファ論理回路に接続され、データを受信
し、そのデータを前記入出力バッファ論理回路に送信す
るスレーブ・インタフェース論理回路と、前記入出力バ
ッファ論理回路および前記スレーブ・インタフェース論
理回路に結合され、前記入出力バッファ論理回路に合わ
せてデータ交換のペースを調整するスレーブ・コントロ
ーラとを含む装置。（２）前記入出力バッファと前記グローバル・シリアル
・バスとの間に結合され、エラー条件を処理するエラー
処理論理回路をさらに含む、上記（１）に記載のグロー
バル・シリアル・バスに製造テスト・インタフェースを
接続するための装置。（３）前記エラー処理論理回路が巡回冗長検査（ＣＲ
Ｃ）計算論理回路を含む、上記（２）に記載のグローバ
ル・シリアル・バスに製造テスト・インタフェースを接
続するための装置。（４）前記グローバル・シリアル・バスが集積回路間
（Ｉ²Ｃ）バスを含む、上記（１）に記載のグローバル
・シリアル・バスに製造テスト・インタフェースを接続
するための装置。（５）前記製造テスト・インタフェースがジョイント・
テスト・アクション・グループ（ＪＴＡＧ）インタフェ
ースを含み、前記スレーブ・インタフェース論理回路が
前記ＪＴＡＧインタフェースとの間で送受信されるＪＴ
ＡＧフォーマット・コマンドを処理する、上記（１）に
記載のグローバル・シリアル・バスに製造テスト・イン
タフェースを接続するための装置。（６）前記入出力バッファと前記グローバル・シリアル
・バスとの間に結合され、エラー条件を処理するエラー
処理論理回路をさらに含み、前記ＪＴＡＧインタフェー
スが前記エラー処理論理回路にアテンション信号を供給
し、前記アテンション信号がエラーを示す、上記（５）
に記載のグローバル・シリアル・バスに製造テスト・イ
ンタフェースを接続するための装置。（７）前記エラー処理論理回路が巡回冗長検査（ＣＲ
Ｃ）計算論理回路を含み、前記ＣＲＣ計算論理回路がＣ
ＲＣ計算を実現するために使用可能になる、上記（６）
に記載のグローバル・シリアル・バスに製造テスト・イ
ンタフェースを接続するための装置。（８）前記スレーブ・インタフェース論理回路が、前記
アテンション信号に応答してエラー検査を使用可能およ
び使用不能にするように構成される、上記（６）に記載
のグローバル・シリアル・バスに製造テスト・インタフ
ェースを接続するための装置。（９）前記スレーブ・コントローラが、前記スレーブ・
インタフェース論理回路と前記ＪＴＡＧインタフェース
の間のデータ交換のペースを調整する、上記（５）に記
載のグローバル・シリアル・バスに製造テスト・インタ
フェースを接続するための装置。（１０）前記スレーブ・コントローラが、前記スレーブ
・インタフェース論理回路と前記ＪＴＡＧインタフェー
スの間のデータ交換のためにデータ・ステアリングおよ
び経路指定を行う、上記（５）に記載のグローバル・シ
リアル・バスに製造テスト・インタフェースを接続する
ための装置。（１１）前記スレーブ・コントローラが、レジスタ読取
り／書込み動作のために順序づけた一連のコマンドを前
記スレーブ・インタフェース論理回路に供給する、上記
（５）に記載のグローバル・シリアル・バスに製造テス
ト・インタフェースを接続するための装置。（１２）前記スレーブ・インタフェース論理回路が同時
に発生したＪＴＡＧ読取り／書込み動作を処理し、前記
スレーブ・コントローラが書込み動作に続いてＪＴＡＧ
命令レジスタ（ＩＲ）状況読取り動作のための読取り動
作を行う、上記（５）に記載のグローバル・シリアル・
バスに製造テスト・インタフェースを接続するための装
置。（１３）前記スレーブ・コントローラが、開始バイト・
アドレスに続いてレジスタ読取り／書込み動作のための
レジスタ読取り／書込みアドレスを供給する、上記
（５）に記載のグローバル・シリアル・バスに製造テス
ト・インタフェースを接続するための装置。（１４）前記スレーブ・コントローラが、走査通信レジ
スタ読取り／書込み動作のために順序づけた一連のコマ
ンドを前記スレーブ・インタフェース論理回路に供給す
る、上記（５）に記載のグローバル・シリアル・バスに
製造テスト・インタフェースを接続するための装置。（１５）前記グローバル・シリアル・バスが、集積回路
間（Ｉ²Ｃ）バスと、前記Ｉ²Ｃバスと前記入出力バッフ
ァ論理回路の間に結合された物理インタフェースとを含
み、前記スレーブ・コントローラが、前記物理インタフ
ェースと前記入出力バッファ論理回路の間のデータ交換
のペースを調整する、上記（５）に記載のグローバル・
シリアル・バスに製造テスト・インタフェースを接続す
るための装置。（１６）前記スレーブ・コントローラが、前記物理イン
タフェースと前記入出力バッファ論理回路の間のデータ
交換のためにデータ・ステアリングを行う、上記（１
５）に記載のグローバル・シリアル・バスに製造テスト
・インタフェースを接続するための装置。（１７）前記スレーブ・コントローラが、レジスタ読取
り動作のために前記スレーブ・インタフェース論理回路
にコマンドを供給する、上記（５）に記載のグローバル
・シリアル・バスに製造テスト・インタフェースを接続
するための装置。（１８）前記スレーブ・コントローラが、レジスタ書込
み動作のために前記スレーブ・インタフェース論理回路
にコマンドを供給する、上記（５）に記載のグローバル
・シリアル・バスに製造テスト・インタフェースを接続
するための装置。（１９）前記スレーブ・インタフェース論理回路がテス
ト・クロック（ＴＣＫ）生成論理回路を含む、上記
（５）に記載のグローバル・シリアル・バスに製造テス
ト・インタフェースを接続するための装置。（２０）前記スレーブ・インタフェース論理回路が前記
ＪＴＡＧインタフェースからロード・コマンド信号を受
信する、上記（５）に記載のグローバル・シリアル・バ
スに製造テスト・インタフェースを接続するための装
置。（２１）前記ＪＴＡＧインタフェースと前記スレーブ・
インタフェース論理回路が内部ＪＴＡＧバスによって接
続され、前記内部ＪＴＡＧバス上の活動を開始するため
に前記ロード・コマンド信号が活動化される、上記（２
０）に記載のグローバル・シリアル・バスに製造テスト
・インタフェースを接続するための装置。（２２）前記グローバル・シリアル・バスが集積回路間
（Ｉ²Ｃ）バスを含み、エラー処理のために肯定応答信
号が使用される、上記（５）に記載のグローバル・シリ
アル・バスに製造テスト・インタフェースを接続するた
めの装置。（２３）前記スレーブ・コントローラが、１つまたは複
数の基本動作を実行するために前記スレーブ・インタフ
ェース論理回路にコマンドを供給する、上記（５）に記
載のグローバル・シリアル・バスに製造テスト・インタ
フェースを接続するための装置。（２４）前記基本動作が、前記ＪＴＡＧインタフェース
への制御、命令、データ、状況交換のうちの少なくとも
１つを選択する、上記（５）に記載のグローバル・シリ
アル・バスに製造テスト・インタフェースを接続するた
めの装置。（２５）前記ＪＴＡＧインタフェースが走査通信即時読
取り論理回路を含む、上記（５）に記載のグローバル・
シリアル・バスに製造テスト・インタフェースを接続す
るための装置。（２６）前記走査通信即時読取り論理回路が、ターゲッ
ト・レジスタ内容を取り出して走査通信データ・レジス
タにロードし、前記走査通信データ・レジスタの前記内
容を直ちに読み出すために１つのステップを実行する、
上記（５）に記載のグローバル・シリアル・バスに製造
テスト・インタフェースを接続するための装置。（２７）前記スレーブ・コントローラが、前記入出力バ
ッファ論理回路とのデータ交換のためにデータ・ステア
リングおよび経路指定を行う、上記（１）に記載のグロ
ーバル・シリアル・バスに製造テスト・インタフェース
を接続するための装置。（２８）グローバル・シリアル・バスに製造テスト・イ
ンタフェースを接続するための方法であって、物理イン
タフェースと内部バスの間にスレーブ状態マシンを設
け、前記物理インタフェースが前記グローバル・シリア
ル・バスに接続され、前記内部バスが前記製造テスト・
インタフェースに接続されるステップと、前記スレーブ
状態マシンを使用するステップであって、前記グローバ
ル・シリアル・バスとの間で転送すべきデータをバッフ
ァするステップと、前記製造テスト・インタフェースと
前記グローバル・シリアル・バスの間のデータ交換のペ
ースを調整するステップとを実行するためのステップと
を含む方法。（２９）前記スレーブ状態マシンが、エラー条件を処理
するステップをさらに実行する、上記（２８）に記載の
グローバル・シリアル・バスに製造テスト・インタフェ
ースを接続するための方法。（３０）前記スレーブ状態マシンが、走査通信読取り動
作のためのコマンドを供給するステップをさらに実行す
る、上記（２８）に記載のグローバル・シリアル・バス
に製造テスト・インタフェースを接続するための方法。（３１）前記スレーブ状態マシンが、走査通信書込み動
作のためのコマンドを供給するステップをさらに実行す
る、上記（２８）に記載のグローバル・シリアル・バス
に製造テスト・インタフェースを接続するための方法。（３２）前記スレーブ状態マシンが、制御読取り動作の
ためのコマンドを供給するステップをさらに実行する、
上記（２８）に記載のグローバル・シリアル・バスに製
造テスト・インタフェースを接続するための方法。（３３）前記スレーブ状態マシンが、制御書込み動作の
ためのコマンドを供給するステップをさらに実行する、
上記（２８）に記載のグローバル・シリアル・バスに製
造テスト・インタフェースを接続するための方法。（３４）前記スレーブ状態マシンが、基本書込み動作の
ためのコマンドを供給するステップをさらに実行する、
上記（２８）に記載のグローバル・シリアル・バスに製
造テスト・インタフェースを接続するための方法。（３５）前記スレーブ状態マシンが、基本読取り動作の
ためのコマンドを供給するステップをさらに実行する、
上記（２８）に記載のグローバル・シリアル・バスに製
造テスト・インタフェースを接続するための方法。（３６）グローバル・シリアル・バスに製造テスト・イ
ンタフェースを接続するための集積回路デバイスであっ
て、前記集積回路デバイスが、前記グローバル・シリア
ル・バスとの間で転送すべきデータをバッファする入出
力バッファ論理回路と、前記入出力バッファ論理回路に
接続され、データを受信し、そのデータを前記入出力バ
ッファ論理回路に送信するスレーブ・インタフェース論
理回路と、前記入出力バッファ論理回路および前記スレ
ーブ・インタフェース論理回路に結合され、前記入出力
バッファ論理回路に合わせてデータ交換のペースを調整
するスレーブ・コントローラとを含む集積回路デバイ
ス。（３７）前記入出力バッファ論理回路と前記スレーブ・
インタフェース論理回路の間に結合されたエラー処理論
理回路をさらに含む、上記（３６）に記載の集積回路デ
バイス。

【図面の簡単な説明】

【図１】好ましい実施の形態による製造テスト・インタ
フェースおよびグローバル集積回路間（Ｉ²Ｃ）バス相
互接続装置のブロック図表現である。

【図２】好ましい実施の形態による図１の製造テスト・
インタフェースおよびグローバル集積回路間（Ｉ²Ｃ）
バス相互接続装置のＩ²Ｃスレーブ状態マシンのスレー
ブ・データおよび制御レジスタを示すブロック図表現で
ある。

【図３】好ましい実施の形態による図１の製造テスト・
インタフェースおよびグローバル集積回路間（Ｉ²Ｃ）
バス相互接続装置のＩ²Ｃスレーブ状態マシンのスレー
ブＩＯバッファ論理回路を示すブロック図表現である。

【図４】好ましい実施の形態による図１の製造テスト・
インタフェースおよびグローバル集積回路間（Ｉ²Ｃ）
バス相互接続装置のＩ²Ｃスレーブ状態マシンのスレー
ブ・テスト・アクセス・ポート（ＴＡＰ）インタフェー
スを示すブロック図表現である。

【図５】好ましい実施の形態による図１の製造テスト・
インタフェースおよびグローバル集積回路間（Ｉ²Ｃ）
バス相互接続装置のＩ²Ｃスレーブ状態マシンのスレー
ブ・コントローラを示すブロック図表現である。

【図６】好ましい実施の形態による図１の製造テスト・
インタフェースおよびグローバル集積回路間（Ｉ²Ｃ）
バス相互接続装置の物理インタフェースとＩ²Ｃスレー
ブ状態マシンのＩＯバッファ論理回路とのデータ・ペー
シングを示すブロック図表現である。

【図７】好ましい実施の形態による図１の製造テスト・
インタフェースおよびグローバル集積回路間（Ｉ²Ｃ）
バス相互接続装置のＩ²Ｃスレーブ状態マシンのスレー
ブ・テスト・アクセス・ポート（ＴＡＰ）インタフェー
スとＩ²Ｃスレーブ状態マシンのＩＯバッファ論理回路
とのデータ・ペーシングを示すブロック図表現である。

【図８】好ましい実施の形態による図１の製造テスト・
インタフェースおよびグローバル集積回路間（Ｉ²Ｃ）
バス相互接続装置のＩ²Ｃスレーブ状態マシンのスレー
ブ・エラー処理論理回路を示すブロック図表現である。

【図９】好ましい実施の形態による図１の製造テスト・
インタフェースおよびグローバル集積回路間（Ｉ²Ｃ）
バス相互接続装置のＩ²Ｃスレーブ状態マシンの複数の
状態を示すブロック図表現である。

【図１０】好ましい実施の形態による図１の製造テスト
・インタフェースおよびグローバル集積回路間（Ｉ
²Ｃ）バス相互接続装置のＩ²Ｃスレーブ状態マシンの基
本書込み制御フローを示す図である。

【図１１】好ましい実施の形態による図１の製造テスト
・インタフェースおよびグローバル集積回路間（Ｉ
²Ｃ）バス相互接続装置のＩ²Ｃスレーブ状態マシンの基
本読取り制御フローを示す図である。

【図１２】好ましい実施の形態による図１の製造テスト
・インタフェースおよびグローバル集積回路間（Ｉ
²Ｃ）バス相互接続装置のＩ²Ｃスレーブ状態マシンのレ
ジスタ書込み制御フローを示す図である。

【図１３】好ましい実施の形態による図１の製造テスト
・インタフェースおよびグローバル集積回路間（Ｉ
²Ｃ）バス相互接続装置のＩ²Ｃスレーブ状態マシンのレ
ジスタ読取り制御フローを示す図である。

【図１４】好ましい実施の形態による図１の製造テスト
・インタフェースおよびグローバル集積回路間（Ｉ
²Ｃ）バス相互接続装置のＩ²Ｃスレーブ状態マシンの制
御書込み制御フローを示す図である。

【図１５】好ましい実施の形態による図１の製造テスト
・インタフェースおよびグローバル集積回路間（Ｉ
²Ｃ）バス相互接続装置のＩ²Ｃスレーブ状態マシンの制
御読取り制御フローを示す図である。

【図１６】好ましい実施の形態による図１の製造テスト
・インタフェースおよびグローバル集積回路間（Ｉ
²Ｃ）バス相互接続装置のテスト・アクセス・ポート
（ＴＡＰ）および境界走査アーキテクチャであるアクセ
スを示すブロック図表現である。

【符号の説明】

１００製造テスト・インタフェースおよびグローバル
集積回路間（Ｉ²Ｃ）バス相互接続装置１０２Ｉ²Ｃ状態マシンおよびトランスレータ１０４Ｉ²Ｃ物理インタフェース１０６Ｉ²Ｃバス１０８マルチプレクサ（ＭＵＸ）１１０内部ＪＴＡＧバス１１２外部ＪＴＡＧバス１１３制御入力１１４テスト・アクセス・ポートおよび境界走査アー
キテクチャであるアクセス（または他のＪＴＡＧ実施態
様）１１８クロック制御、組込み自己試験（ＢＩＳＴ）お
よびその他の機能１２０アーキテクチャ・レジスタ１２２ＪＴＡＧ走査可能レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ガイ・リチャート・クリエアメリカ合衆国55906 ミネソタ州ロチェスターテラス・レーンノースイースト 1711 (72)発明者ジェームズ・スコート・ハーヴランドアメリカ合衆国55901 ミネソタ州ロチェスターフォーティーンス・ストリート・ノース・ウェスト620 (72)発明者シャロン・デノス・ヴィンセントアメリカ合衆国55906 ミネソタ州ロチェスターブリストル・レーンノースイースト801 (72)発明者ポール・レオナード・ウルトゲンアメリカ合衆国55944 ミネソタ州カッソンフィフス・ストリートノースウェスト1202

Claims

【特許請求の範囲】

【請求項１】グローバル・シリアル・バスに製造テスト
・インタフェースを接続するための装置であって、前記グローバル・シリアル・バスとの間で転送すべきデ
ータをバッファする入出力バッファ論理回路と、前記入出力バッファ論理回路に接続され、データを受信
し、そのデータを前記入出力バッファ論理回路に送信す
るスレーブ・インタフェース論理回路と、前記入出力バッファ論理回路および前記スレーブ・イン
タフェース論理回路に結合され、前記入出力バッファ論
理回路に合わせてデータ交換のペースを調整するスレー
ブ・コントローラとを含む装置。
【請求項２】前記入出力バッファと前記グローバル・シ
リアル・バスとの間に結合され、エラー条件を処理する
エラー処理論理回路をさらに含む、請求項１に記載のグ
ローバル・シリアル・バスに製造テスト・インタフェー
スを接続するための装置。
【請求項３】前記エラー処理論理回路が巡回冗長検査
（ＣＲＣ）計算論理回路を含む、請求項２に記載のグロ
ーバル・シリアル・バスに製造テスト・インタフェース
を接続するための装置。
【請求項４】前記グローバル・シリアル・バスが集積回
路間（Ｉ²Ｃ）バスを含む、請求項１に記載のグローバ
ル・シリアル・バスに製造テスト・インタフェースを接
続するための装置。
【請求項５】前記製造テスト・インタフェースがジョイ
ント・テスト・アクション・グループ（ＪＴＡＧ）イン
タフェースを含み、前記スレーブ・インタフェース論理
回路が前記ＪＴＡＧインタフェースとの間で送受信され
るＪＴＡＧフォーマット・コマンドを処理する、請求項
１に記載のグローバル・シリアル・バスに製造テスト・
インタフェースを接続するための装置。
【請求項６】前記入出力バッファと前記グローバル・シ
リアル・バスとの間に結合され、エラー条件を処理する
エラー処理論理回路をさらに含み、前記ＪＴＡＧインタ
フェースが前記エラー処理論理回路にアテンション信号
を供給し、前記アテンション信号がエラーを示す、請求
項５に記載のグローバル・シリアル・バスに製造テスト
・インタフェースを接続するための装置。
【請求項７】前記エラー処理論理回路が巡回冗長検査
（ＣＲＣ）計算論理回路を含み、前記ＣＲＣ計算論理回
路がＣＲＣ計算を実現するために使用可能になる、請求
項６に記載のグローバル・シリアル・バスに製造テスト
・インタフェースを接続するための装置。
【請求項８】前記スレーブ・インタフェース論理回路
が、前記アテンション信号に応答してエラー検査を使用
可能および使用不能にするように構成される、請求項６
に記載のグローバル・シリアル・バスに製造テスト・イ
ンタフェースを接続するための装置。
【請求項９】前記スレーブ・コントローラが、前記スレ
ーブ・インタフェース論理回路と前記ＪＴＡＧインタフ
ェースの間のデータ交換のペースを調整する、請求項５
に記載のグローバル・シリアル・バスに製造テスト・イ
ンタフェースを接続するための装置。
【請求項１０】前記スレーブ・コントローラが、前記ス
レーブ・インタフェース論理回路と前記ＪＴＡＧインタ
フェースの間のデータ交換のためにデータ・ステアリン
グおよび経路指定を行う、請求項５に記載のグローバル
・シリアル・バスに製造テスト・インタフェースを接続
するための装置。
【請求項１１】前記スレーブ・コントローラが、レジス
タ読取り／書込み動作のために順序づけた一連のコマン
ドを前記スレーブ・インタフェース論理回路に供給す
る、請求項５に記載のグローバル・シリアル・バスに製
造テスト・インタフェースを接続するための装置。
【請求項１２】前記スレーブ・インタフェース論理回路
が同時に発生したＪＴＡＧ読取り／書込み動作を処理
し、前記スレーブ・コントローラが書込み動作に続いて
ＪＴＡＧ命令レジスタ（ＩＲ）状況読取り動作のための
読取り動作を行う、請求項５に記載のグローバル・シリ
アル・バスに製造テスト・インタフェースを接続するた
めの装置。
【請求項１３】前記スレーブ・コントローラが、開始バ
イト・アドレスに続いてレジスタ読取り／書込み動作の
ためのレジスタ読取り／書込みアドレスを供給する、請
求項５に記載のグローバル・シリアル・バスに製造テス
ト・インタフェースを接続するための装置。
【請求項１４】前記スレーブ・コントローラが、走査通
信レジスタ読取り／書込み動作のために順序づけた一連
のコマンドを前記スレーブ・インタフェース論理回路に
供給する、請求項５に記載のグローバル・シリアル・バ
スに製造テスト・インタフェースを接続するための装
置。
【請求項１５】前記グローバル・シリアル・バスが、集
積回路間（Ｉ²Ｃ）バスと、前記Ｉ²Ｃバスと前記入出力
バッファ論理回路の間に結合された物理インタフェース
とを含み、前記スレーブ・コントローラが、前記物理イ
ンタフェースと前記入出力バッファ論理回路の間のデー
タ交換のペースを調整する、請求項５に記載のグローバ
ル・シリアル・バスに製造テスト・インタフェースを接
続するための装置。
【請求項１６】前記スレーブ・コントローラが、前記物
理インタフェースと前記入出力バッファ論理回路の間の
データ交換のためにデータ・ステアリングを行う、請求
項１５に記載のグローバル・シリアル・バスに製造テス
ト・インタフェースを接続するための装置。
【請求項１７】前記スレーブ・コントローラが、レジス
タ読取り動作のために前記スレーブ・インタフェース論
理回路にコマンドを供給する、請求項５に記載のグロー
バル・シリアル・バスに製造テスト・インタフェースを
接続するための装置。
【請求項１８】前記スレーブ・コントローラが、レジス
タ書込み動作のために前記スレーブ・インタフェース論
理回路にコマンドを供給する、請求項５に記載のグロー
バル・シリアル・バスに製造テスト・インタフェースを
接続するための装置。
【請求項１９】前記スレーブ・インタフェース論理回路
がテスト・クロック（ＴＣＫ）生成論理回路を含む、請
求項５に記載のグローバル・シリアル・バスに製造テス
ト・インタフェースを接続するための装置。
【請求項２０】前記スレーブ・インタフェース論理回路
が前記ＪＴＡＧインタフェースからロード・コマンド信
号を受信する、請求項５に記載のグローバル・シリアル
・バスに製造テスト・インタフェースを接続するための
装置。
【請求項２１】前記ＪＴＡＧインタフェースと前記スレ
ーブ・インタフェース論理回路が内部ＪＴＡＧバスによ
って接続され、前記内部ＪＴＡＧバス上の活動を開始す
るために前記ロード・コマンド信号が活動化される、請
求項２０に記載のグローバル・シリアル・バスに製造テ
スト・インタフェースを接続するための装置。
【請求項２２】前記グローバル・シリアル・バスが集積
回路間（Ｉ²Ｃ）バスを含み、エラー処理のために肯定
応答信号が使用される、請求項５に記載のグローバル・
シリアル・バスに製造テスト・インタフェースを接続す
るための装置。
【請求項２３】前記スレーブ・コントローラが、１つま
たは複数の基本動作を実行するために前記スレーブ・イ
ンタフェース論理回路にコマンドを供給する、請求項５
に記載のグローバル・シリアル・バスに製造テスト・イ
ンタフェースを接続するための装置。
【請求項２４】前記基本動作が、前記ＪＴＡＧインタフ
ェースへの制御、命令、データ、状況交換のうちの少な
くとも１つを選択する、請求項５に記載のグローバル・
シリアル・バスに製造テスト・インタフェースを接続す
るための装置。
【請求項２５】前記ＪＴＡＧインタフェースが走査通信
即時読取り論理回路を含む、請求項５に記載のグローバ
ル・シリアル・バスに製造テスト・インタフェースを接
続するための装置。
【請求項２６】前記走査通信即時読取り論理回路が、タ
ーゲット・レジスタ内容を取り出して走査通信データ・
レジスタにロードし、前記走査通信データ・レジスタの
前記内容を直ちに読み出すために１つのステップを実行
する、請求項５に記載のグローバル・シリアル・バスに
製造テスト・インタフェースを接続するための装置。
【請求項２７】前記スレーブ・コントローラが、前記入
出力バッファ論理回路とのデータ交換のためにデータ・
ステアリングおよび経路指定を行う、請求項１に記載の
グローバル・シリアル・バスに製造テスト・インタフェ
ースを接続するための装置。
【請求項２８】グローバル・シリアル・バスに製造テス
ト・インタフェースを接続するための方法であって、物理インタフェースと内部バスの間にスレーブ状態マシ
ンを設け、前記物理インタフェースが前記グローバル・
シリアル・バスに接続され、前記内部バスが前記製造テ
スト・インタフェースに接続されるステップと、前記スレーブ状態マシンを使用するステップであって、前記グローバル・シリアル・バスとの間で転送すべきデ
ータをバッファするステップと、前記製造テスト・インタフェースと前記グローバル・シ
リアル・バスの間のデータ交換のペースを調整するステ
ップとを実行するためのステップとを含む方法。
【請求項２９】前記スレーブ状態マシンが、エラー条件
を処理するステップをさらに実行する、請求項２８に記
載のグローバル・シリアル・バスに製造テスト・インタ
フェースを接続するための方法。
【請求項３０】前記スレーブ状態マシンが、走査通信読
取り動作のためのコマンドを供給するステップをさらに
実行する、請求項２８に記載のグローバル・シリアル・
バスに製造テスト・インタフェースを接続するための方
法。
【請求項３１】前記スレーブ状態マシンが、走査通信書
込み動作のためのコマンドを供給するステップをさらに
実行する、請求項２８に記載のグローバル・シリアル・
バスに製造テスト・インタフェースを接続するための方
法。
【請求項３２】前記スレーブ状態マシンが、制御読取り
動作のためのコマンドを供給するステップをさらに実行
する、請求項２８に記載のグローバル・シリアル・バス
に製造テスト・インタフェースを接続するための方法。
【請求項３３】前記スレーブ状態マシンが、制御書込み
動作のためのコマンドを供給するステップをさらに実行
する、請求項２８に記載のグローバル・シリアル・バス
に製造テスト・インタフェースを接続するための方法。
【請求項３４】前記スレーブ状態マシンが、基本書込み
動作のためのコマンドを供給するステップをさらに実行
する、請求項２８に記載のグローバル・シリアル・バス
に製造テスト・インタフェースを接続するための方法。
【請求項３５】前記スレーブ状態マシンが、基本読取り
動作のためのコマンドを供給するステップをさらに実行
する、請求項２８に記載のグローバル・シリアル・バス
に製造テスト・インタフェースを接続するための方法。
【請求項３６】グローバル・シリアル・バスに製造テス
ト・インタフェースを接続するための集積回路デバイス
であって、前記集積回路デバイスが、前記グローバル・シリアル・バスとの間で転送すべきデ
ータをバッファする入出力バッファ論理回路と、前記入出力バッファ論理回路に接続され、データを受信
し、そのデータを前記入出力バッファ論理回路に送信す
るスレーブ・インタフェース論理回路と、前記入出力バッファ論理回路および前記スレーブ・イン
タフェース論理回路に結合され、前記入出力バッファ論
理回路に合わせてデータ交換のペースを調整するスレー
ブ・コントローラとを含む集積回路デバイス。
【請求項３７】前記入出力バッファ論理回路と前記スレ
ーブ・インタフェース論理回路の間に結合されたエラー
処理論理回路をさらに含む、請求項３６に記載の集積回
路デバイス。