JPH10253719A - Ｔａｐコントローラを有する集積回路 - Google Patents
Ｔａｐコントローラを有する集積回路Info
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- JPH10253719A JPH10253719A JP9300959A JP30095997A JPH10253719A JP H10253719 A JPH10253719 A JP H10253719A JP 9300959 A JP9300959 A JP 9300959A JP 30095997 A JP30095997 A JP 30095997A JP H10253719 A JPH10253719 A JP H10253719A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
Abstract
(57)【要約】
第１の作動モード及び第２の作動モードを有するテスト
アクセスポートコントローラを含んで構成した集積回路
が開示される。第１の作動モードでは、テストアクセス
ポートコントローラがテストロジックに接続されて、直
列テストデータの通信及び入力するクロック信号の制御
を実行し、第２の作動モードでは、データアダプタがテ
ストアクセスポートコントローラを介して入力ピン及び
出力ピンに接続される。このデータアダプタは、オン−
チップ機能回路からの並列データ及び制御信号の供給を
受けて、この並列データ及び制御信号をフロー制御ビッ
トを有する一連の直列ビットに変換する。
アクセスポートコントローラを含んで構成した集積回路
が開示される。第１の作動モードでは、テストアクセス
ポートコントローラがテストロジックに接続されて、直
列テストデータの通信及び入力するクロック信号の制御
を実行し、第２の作動モードでは、データアダプタがテ
ストアクセスポートコントローラを介して入力ピン及び
出力ピンに接続される。このデータアダプタは、オン−
チップ機能回路からの並列データ及び制御信号の供給を
受けて、この並列データ及び制御信号をフロー制御ビッ
トを有する一連の直列ビットに変換する。
Description
【発明の属する技術分野】本発明は集積回路に関し、特
に、チップ境界を越えての直列データ通信を実行する、
テストアクセスポートコントローラ（ＴＡＰコントロー
ラ）を有する集積回路に関する。
に、チップ境界を越えての直列データ通信を実行する、
テストアクセスポートコントローラ（ＴＡＰコントロー
ラ）を有する集積回路に関する。
【従来の技術及び発明が解決しようとする課題】テスト
アクセスポートコントローラは従来公知である。ＴＡＰ
コントローラは、ＪＴＡＧポートとして知られるポート
を介して、オン−チップ及びオフ−チップでテストデー
タ通信を実行するのに使用される。公知のＴＡＰコント
ローラの機能は、ＩＥＥＥ基準１１４９．１−１９９０
で定義されている。この基準は、テストロジックを定義
し、そのテストロジックは、集積回路内に含まれること
ができて、集積回路間の相互の接続をテストし、集積回
路自体をテストし、また、集積回路が「通常」または
「ユーザーモード」で作動する間の回路動作を監視する
かまたは修正するための基準化された方法を提供する。
ＩＥＥＥ基準によれば、ＴＡＰコントローラは種々の異
なるテストモードを実行できる。これらのテストモード
のそれぞれにおいて、テストデータはＴＡＰコントロー
ラの入力ピンを介してチップに供給され、テスト後の結
果として生じるデータがＴＡＰコントローラの出力ピン
を介してオフ−チップに供給される。結果として生じる
データは、テストデータに依存し、予測データと比較さ
れてテストの有効性を検査する。入力ピン及び出力ピン
は、それぞれＴＤＩ及びＴＤＯとして参照される。現存
する多くの集積回路は、既に入力ピンＴＤＩ及び出力ピ
ンＴＤＯを有するこのタイプのＴＡＰコントローラを備
えている。本発明は、これらのピンとＴＡＰコントロー
ラを使用して、ピンの数を増やすことなく、また、基準
を超えることなく集積回路の通信機能を増大させること
を目的とする。このことは、診断目的のために特に有用
である。即ち、集積回路がプロセッサ等の埋め込まれた
機能回路を有する場合、従来の診断技術を使用して機能
回路のリアルタイム非割り込み監視を提供することは非
常に困難である。機能回路はプロセッサである必要はな
く、ＤＭＡ（Direct Memory Access；直接メモリアクセ
ス）エンジンを含む他の機能回路またはオン−チップキ
ャッシュでもよい。従来、プロセッサ（ＣＰＵ）は単一
チップとして製造されており、メモリ等の全ての補助回
路へのオフ−チップアクセスを必要とする。結果とし
て、これらは複数のアクセスピンを有して、ＣＰＵに関
する情報、特に、メモリアドレス情報がこれらのアクセ
スピンからいずれにしても外部的に入手できる。メモリ
アドレス情報に加えて、プロセッサの内部状態に関する
状態情報を入手して、例えば、割り込み、命令ストリー
ムにおける変化、ＣＰＵの種々の状態レジスタにおける
フラグの設定等の事象を確認するのに使用できる。現今
では、チップは複雑であり、オン−チップのプロセッサ
だけではなくその関連メモリや他の補助回路も含む。チ
ップ上に複数のプロセッサを備えたり、或いは、少なく
とも１つのプロセッサとＤＭＡ（直接メモリアクセス）
エンジン、またはオン−チッププロセッサに関連するメ
モリにアクセスするためのＥＭＩ（External Memory In
terface ；外部メモリインタフェース）を備える場合が
ある。このように、通常はオフ−チップ入手が可能な信
号がもはやＣＰＵの内部作動に関する直接表示を提供し
ないので、プロセッサ作動を監視するのはもはや単純な
ことではない。集積回路ＣＰＵ上で実行するように設計
されたソフトウエアの複雑さが増大するにつれて、ソフ
トウエアを適切にテストすることの重要性も増大する。
これには、ＣＰＵがソフトウエアを実行するのと同時に
ＣＰＵの作動を監視する技術を必要とする。ソフトウエ
アがリアルタイムで作動しながら非割り込みでモニタさ
れることは特に煩わしい要件である。いわゆる診断又は
デバッギング技術がこれを達成するために開発された。
従来の１つの技術（ＩＣＥ；回路内エミュレータ）は、
オン−チップハードウエアにマッチし、このハードウエ
アに接続されるエミュレータボードの製造を必要とす
る。このように、オン−チップ接続がエミュレータにマ
ップされるので、エミュレータ上でアクセスできる。し
かしながら、エミュレータは構成が複雑かつ高価であ
り、いずれにしてもオン−チップ通信の速度または状態
に十分にマッチできない。このため、優先するオン−チ
ップ状態を正確にエミュレートすることは非常に困難で
ある。他の従来技術では、論理状態アナライザ（ＬＳ
Ａ）を使用している。これは、全てのオフ−チップ通信
状態を継続的に監視する集積回路のピンに接続される装
置である。連続して発生する状態の各セットは記憶され
た後に分析できる。エミュレータよりは安いが、ＬＳＡ
は高価であるばかりではなく、記憶される莫大な数の連
続して発生する状態セットから何らかの有用な情報を引
き出すための多大な演繹と分析が必要である。オフ−チ
ップで通信される状態信号を分析できるだけなので、オ
ン−チップ状態に関する何らかの演繹または仮定を行う
ことが当然必要となる。更に近年では、埋め込まれたＣ
ＰＵの作動を監視する試みにおいて更なる開発がすすめ
られた。ある集積回路では、スキャンラッチチェインが
オン−チップで提供されて、オン−チップＴＡＰコント
ローラを使用してＣＰＵのレジスタからデータを転送す
る。プロセスは破壊的なので、ＣＰＵが作動を継続する
前にデータをＣＰＵレジスタ内に戻して読み込ませる必
要がある。このように、これを実行するには、ＣＰＵを
停止させてそのレジスタから状態情報を抽出する必要が
ある。このため、これはソフトウエアがリアルタイムで
監視されなければならないという要求を満足させるもの
ではない。いくつかのケースでは、ＣＰＵの停止がソフ
トウエアの作動する方法を変化させるので、リアルタイ
ムで目に見えるバグが、ＣＰＵがそのポイントで停止す
ると表れない。更に、テストスキャンが完了するのを待
ってＣＰＵレジスタからのすべてのスキャンデータをオ
フ−チップに送信する必要があるので、監視プロセスが
ゆっくりである。また、本発明の別の目的は、オフ−チ
ップ外部通信性を増大させることによって改良された診
断手順を実行できるようにすることを目的とする。
アクセスポートコントローラは従来公知である。ＴＡＰ
コントローラは、ＪＴＡＧポートとして知られるポート
を介して、オン−チップ及びオフ−チップでテストデー
タ通信を実行するのに使用される。公知のＴＡＰコント
ローラの機能は、ＩＥＥＥ基準１１４９．１−１９９０
で定義されている。この基準は、テストロジックを定義
し、そのテストロジックは、集積回路内に含まれること
ができて、集積回路間の相互の接続をテストし、集積回
路自体をテストし、また、集積回路が「通常」または
「ユーザーモード」で作動する間の回路動作を監視する
かまたは修正するための基準化された方法を提供する。
ＩＥＥＥ基準によれば、ＴＡＰコントローラは種々の異
なるテストモードを実行できる。これらのテストモード
のそれぞれにおいて、テストデータはＴＡＰコントロー
ラの入力ピンを介してチップに供給され、テスト後の結
果として生じるデータがＴＡＰコントローラの出力ピン
を介してオフ−チップに供給される。結果として生じる
データは、テストデータに依存し、予測データと比較さ
れてテストの有効性を検査する。入力ピン及び出力ピン
は、それぞれＴＤＩ及びＴＤＯとして参照される。現存
する多くの集積回路は、既に入力ピンＴＤＩ及び出力ピ
ンＴＤＯを有するこのタイプのＴＡＰコントローラを備
えている。本発明は、これらのピンとＴＡＰコントロー
ラを使用して、ピンの数を増やすことなく、また、基準
を超えることなく集積回路の通信機能を増大させること
を目的とする。このことは、診断目的のために特に有用
である。即ち、集積回路がプロセッサ等の埋め込まれた
機能回路を有する場合、従来の診断技術を使用して機能
回路のリアルタイム非割り込み監視を提供することは非
常に困難である。機能回路はプロセッサである必要はな
く、ＤＭＡ（Direct Memory Access；直接メモリアクセ
ス）エンジンを含む他の機能回路またはオン−チップキ
ャッシュでもよい。従来、プロセッサ（ＣＰＵ）は単一
チップとして製造されており、メモリ等の全ての補助回
路へのオフ−チップアクセスを必要とする。結果とし
て、これらは複数のアクセスピンを有して、ＣＰＵに関
する情報、特に、メモリアドレス情報がこれらのアクセ
スピンからいずれにしても外部的に入手できる。メモリ
アドレス情報に加えて、プロセッサの内部状態に関する
状態情報を入手して、例えば、割り込み、命令ストリー
ムにおける変化、ＣＰＵの種々の状態レジスタにおける
フラグの設定等の事象を確認するのに使用できる。現今
では、チップは複雑であり、オン−チップのプロセッサ
だけではなくその関連メモリや他の補助回路も含む。チ
ップ上に複数のプロセッサを備えたり、或いは、少なく
とも１つのプロセッサとＤＭＡ（直接メモリアクセス）
エンジン、またはオン−チッププロセッサに関連するメ
モリにアクセスするためのＥＭＩ（External Memory In
terface ；外部メモリインタフェース）を備える場合が
ある。このように、通常はオフ−チップ入手が可能な信
号がもはやＣＰＵの内部作動に関する直接表示を提供し
ないので、プロセッサ作動を監視するのはもはや単純な
ことではない。集積回路ＣＰＵ上で実行するように設計
されたソフトウエアの複雑さが増大するにつれて、ソフ
トウエアを適切にテストすることの重要性も増大する。
これには、ＣＰＵがソフトウエアを実行するのと同時に
ＣＰＵの作動を監視する技術を必要とする。ソフトウエ
アがリアルタイムで作動しながら非割り込みでモニタさ
れることは特に煩わしい要件である。いわゆる診断又は
デバッギング技術がこれを達成するために開発された。
従来の１つの技術（ＩＣＥ；回路内エミュレータ）は、
オン−チップハードウエアにマッチし、このハードウエ
アに接続されるエミュレータボードの製造を必要とす
る。このように、オン−チップ接続がエミュレータにマ
ップされるので、エミュレータ上でアクセスできる。し
かしながら、エミュレータは構成が複雑かつ高価であ
り、いずれにしてもオン−チップ通信の速度または状態
に十分にマッチできない。このため、優先するオン−チ
ップ状態を正確にエミュレートすることは非常に困難で
ある。他の従来技術では、論理状態アナライザ（ＬＳ
Ａ）を使用している。これは、全てのオフ−チップ通信
状態を継続的に監視する集積回路のピンに接続される装
置である。連続して発生する状態の各セットは記憶され
た後に分析できる。エミュレータよりは安いが、ＬＳＡ
は高価であるばかりではなく、記憶される莫大な数の連
続して発生する状態セットから何らかの有用な情報を引
き出すための多大な演繹と分析が必要である。オフ−チ
ップで通信される状態信号を分析できるだけなので、オ
ン−チップ状態に関する何らかの演繹または仮定を行う
ことが当然必要となる。更に近年では、埋め込まれたＣ
ＰＵの作動を監視する試みにおいて更なる開発がすすめ
られた。ある集積回路では、スキャンラッチチェインが
オン−チップで提供されて、オン−チップＴＡＰコント
ローラを使用してＣＰＵのレジスタからデータを転送す
る。プロセスは破壊的なので、ＣＰＵが作動を継続する
前にデータをＣＰＵレジスタ内に戻して読み込ませる必
要がある。このように、これを実行するには、ＣＰＵを
停止させてそのレジスタから状態情報を抽出する必要が
ある。このため、これはソフトウエアがリアルタイムで
監視されなければならないという要求を満足させるもの
ではない。いくつかのケースでは、ＣＰＵの停止がソフ
トウエアの作動する方法を変化させるので、リアルタイ
ムで目に見えるバグが、ＣＰＵがそのポイントで停止す
ると表れない。更に、テストスキャンが完了するのを待
ってＣＰＵレジスタからのすべてのスキャンデータをオ
フ−チップに送信する必要があるので、監視プロセスが
ゆっくりである。また、本発明の別の目的は、オフ−チ
ップ外部通信性を増大させることによって改良された診
断手順を実行できるようにすることを目的とする。
【課題を解決するための手段】本発明の１態様によれ
ば、 ａ) 直列データ入力ピン及び直列データ出力ピンと、 ｂ) オン−チップ機能回路及びテストロジックと、 ｃ) 前記入力ピン及び出力ピンを介してチップ境界を越
えた直列データ通信を実行するために接続され、第１の
作動モードでテストロジックに接続されて、入力される
クロック信号の制御下で直列テストデータ通信を実行で
きるテストアクセスポートコントローラと、 ｄ) 第２の作動モードで前記テストアクセスポートコン
トローラを介して前記入力ピン及び出力ピンに接続でき
るデータアダプタと、を含んで構成され、前記データア
ダプタは、前記第２の作動モードにおいて、前記オン−
チップ機能回路から並列データ及び制御信号を供給さ
れ、前記並列データ及び制御信号を、前記入力されるク
ロック信号の制御下で前記テストアクセスポートコント
ローラを介してオフ−チップ通信するためのフロー制御
ビットとデータビットとを有する一連の直列ビットに変
換し、フロー制御ビットとデータビットとを有する一連
の直列ビットを、オフ−チップから前記直列データ入力
ピンを介して受信して、前記オン−チップ機能回路用の
並列データ及び制御信号に変換させることを特徴とする
集積回路が提供される。好ましい実施例における前記デ
ータアダプタは、該データアダプタと機能回路との間
で、それぞれ並列データと制御信号を受信及び送信する
ための第１及び第２のポートを有する。前記データアダ
プタは、前記機能回路とデータアダプタとの間を転送さ
れるフロー制御ビット及びデータからフロー制御情報を
発生する回路を有するのが好ましい。前記フロー制御情
報は、以下のタイプの１つとすることができる。 １）入力する一連の直列ビット内のフロー制御ビットか
ら生成され、前記第１のポートの少なくとも１つのピン
によって出力される順方向のフロー制御情報 ２）前記第１のポートに供給される並列データ信号に関
連して、前記オン−チップ機能回路によって生成される
順方向のデータ制御情報 ３）前記データアダプタによって受信される一連の直列
ビット内のデータビットから生成される逆方向のデータ
制御情報 ４）前記オン−チップ機能回路によって受信される並列
データに応答して、前記オン−チップ機能回路によって
生成される逆方向のフロー制御情報 また、前記順方向のフロー制御情報は、データ及び制御
信号を直列ビットに変換する間それらデータ及び制御信
号を一時的に保持する、データアダプタ内の記憶回路の
状態に応じて生成されてもよい。本実施例においては、
前記データアダプタによって受信及び送信される並列デ
ータ信号は、８ビット幅である。前記集積回路は、オン
−チップの種々のソース／宛先ロジックを有する。１つ
の実施例において、前記集積回路は、前記バスシステム
から受信した要求を前記データアダプタに供給するため
の並列データに変換し、前記データアダプタから受信し
た並列データを前記バスシステムを介して供給するため
の要求に変換するメッセージコンバータが接続されたオ
ン−チップバスシステムを有する。前記オン−チップ機
能回路は、前記バスシステムに接続される少なくとも１
つのプロセッサを含んで構成される。前記バスシステム
は、少なくとも１つのメモリバスを有し、このメモリバ
スは、該メモリバスと接続する或いは接続可能なオン−
チップまたはオフ−チップメモリとの通信を実行する。
また、本発明は、 ａ）オン−チップバスシステムに接続されるターゲット
プロセッサと、前記オン−チップバスシステムに接続さ
れる付加機能回路と、直列データ入力ピンと直列データ
出力ピンに接続されるテストアクセスポートコントロー
ラと、前記テストアクセスポートコントローラ並びにそ
の直列データ入力ピン及び直列データ出力ピンを介し
て、チップ境界を越えた通信を実行するオン−チップデ
ータアダプタと、を含み、該オン−チップデータアダプ
タは、前記オン−チップバスシステムから並列データ及
び制御信号を供給され、前記並列データ及び制御信号
を、前記直列データ出力ピンを介してオフ−チップ通信
するためのフロー制御ビット及びデータビットを有する
一連の直列ビットに変換し、オフ−チップから前記直列
データ入力ピンを介して、フロー制御ビット及びデータ
ビットを有する一連の直列ビットを受信し、該直列ビッ
トを前記オン−チップバスシステム用の並列データ及び
制御信号に変換する構成とした単一チップ集積回路と、 ｂ）並列データ及び制御信号を発生するとともに受信す
るように作動可能なオフ−チップホストプロセッサと、 ｃ）前記ホストプロセッサに接続されて、該ホストプロ
セッサからの前記並列データ及び制御信号を受信し、こ
れらを前記直列データ入力ピンを介してチップ上に送信
するためのフロー制御ビット及びデータビットを有する
一連の直列ビットに変換し、前記直列データ出力ピンか
ら一連の直列ビットを受信し、前記一連の直列ビットを
前記オフ−チップホストプロセッサ用の並列データ及び
制御信号に変換するオフ−チップデータアダプタと、を
含んで構成され、前記ホストプロセッサは、前記ターゲ
ットプロセッサを必要とせずに、前記オン−チップバス
システムを介して前記付加機能回路と通信できることを
特徴とするコンピュータシステムを提供する。このよう
に、集積回路の境界を越えた通信は、好ましくはオン−
チップのターゲットプロセッサを必要とせずに、オフ−
チップホストプロセッサとオン−チップの機能回路との
間で選択的に実行できる。このことは、診断環境におい
て特に有用である。ホストプロセッサとのオン−チップ
及びオフ−チップ通信は、ターゲットプロセッサのリア
ルタイム作動に割り込まずに実行できるので、特に、タ
ーゲットプロセッサ上で実行するソフトウエアをリアル
タイムで監視できる。また、ＴＡＰコントローラ並びに
その直列データ入力ピン及び直列データ出力ピンの使用
により、オン−チップ通信を実行する際のチップ領域及
びオーバーヘッドを節約できる。データアダプタは、オ
ン−チップのデータ及び制御信号の並列フォーマット
を、ＴＡＰコントローラの入力ピン及び出力ピンを介し
て通信可能な直列フォーマットに修正するのに役立つ。
ば、 ａ) 直列データ入力ピン及び直列データ出力ピンと、 ｂ) オン−チップ機能回路及びテストロジックと、 ｃ) 前記入力ピン及び出力ピンを介してチップ境界を越
えた直列データ通信を実行するために接続され、第１の
作動モードでテストロジックに接続されて、入力される
クロック信号の制御下で直列テストデータ通信を実行で
きるテストアクセスポートコントローラと、 ｄ) 第２の作動モードで前記テストアクセスポートコン
トローラを介して前記入力ピン及び出力ピンに接続でき
るデータアダプタと、を含んで構成され、前記データア
ダプタは、前記第２の作動モードにおいて、前記オン−
チップ機能回路から並列データ及び制御信号を供給さ
れ、前記並列データ及び制御信号を、前記入力されるク
ロック信号の制御下で前記テストアクセスポートコント
ローラを介してオフ−チップ通信するためのフロー制御
ビットとデータビットとを有する一連の直列ビットに変
換し、フロー制御ビットとデータビットとを有する一連
の直列ビットを、オフ−チップから前記直列データ入力
ピンを介して受信して、前記オン−チップ機能回路用の
並列データ及び制御信号に変換させることを特徴とする
集積回路が提供される。好ましい実施例における前記デ
ータアダプタは、該データアダプタと機能回路との間
で、それぞれ並列データと制御信号を受信及び送信する
ための第１及び第２のポートを有する。前記データアダ
プタは、前記機能回路とデータアダプタとの間を転送さ
れるフロー制御ビット及びデータからフロー制御情報を
発生する回路を有するのが好ましい。前記フロー制御情
報は、以下のタイプの１つとすることができる。 １）入力する一連の直列ビット内のフロー制御ビットか
ら生成され、前記第１のポートの少なくとも１つのピン
によって出力される順方向のフロー制御情報 ２）前記第１のポートに供給される並列データ信号に関
連して、前記オン−チップ機能回路によって生成される
順方向のデータ制御情報 ３）前記データアダプタによって受信される一連の直列
ビット内のデータビットから生成される逆方向のデータ
制御情報 ４）前記オン−チップ機能回路によって受信される並列
データに応答して、前記オン−チップ機能回路によって
生成される逆方向のフロー制御情報 また、前記順方向のフロー制御情報は、データ及び制御
信号を直列ビットに変換する間それらデータ及び制御信
号を一時的に保持する、データアダプタ内の記憶回路の
状態に応じて生成されてもよい。本実施例においては、
前記データアダプタによって受信及び送信される並列デ
ータ信号は、８ビット幅である。前記集積回路は、オン
−チップの種々のソース／宛先ロジックを有する。１つ
の実施例において、前記集積回路は、前記バスシステム
から受信した要求を前記データアダプタに供給するため
の並列データに変換し、前記データアダプタから受信し
た並列データを前記バスシステムを介して供給するため
の要求に変換するメッセージコンバータが接続されたオ
ン−チップバスシステムを有する。前記オン−チップ機
能回路は、前記バスシステムに接続される少なくとも１
つのプロセッサを含んで構成される。前記バスシステム
は、少なくとも１つのメモリバスを有し、このメモリバ
スは、該メモリバスと接続する或いは接続可能なオン−
チップまたはオフ−チップメモリとの通信を実行する。
また、本発明は、 ａ）オン−チップバスシステムに接続されるターゲット
プロセッサと、前記オン−チップバスシステムに接続さ
れる付加機能回路と、直列データ入力ピンと直列データ
出力ピンに接続されるテストアクセスポートコントロー
ラと、前記テストアクセスポートコントローラ並びにそ
の直列データ入力ピン及び直列データ出力ピンを介し
て、チップ境界を越えた通信を実行するオン−チップデ
ータアダプタと、を含み、該オン−チップデータアダプ
タは、前記オン−チップバスシステムから並列データ及
び制御信号を供給され、前記並列データ及び制御信号
を、前記直列データ出力ピンを介してオフ−チップ通信
するためのフロー制御ビット及びデータビットを有する
一連の直列ビットに変換し、オフ−チップから前記直列
データ入力ピンを介して、フロー制御ビット及びデータ
ビットを有する一連の直列ビットを受信し、該直列ビッ
トを前記オン−チップバスシステム用の並列データ及び
制御信号に変換する構成とした単一チップ集積回路と、 ｂ）並列データ及び制御信号を発生するとともに受信す
るように作動可能なオフ−チップホストプロセッサと、 ｃ）前記ホストプロセッサに接続されて、該ホストプロ
セッサからの前記並列データ及び制御信号を受信し、こ
れらを前記直列データ入力ピンを介してチップ上に送信
するためのフロー制御ビット及びデータビットを有する
一連の直列ビットに変換し、前記直列データ出力ピンか
ら一連の直列ビットを受信し、前記一連の直列ビットを
前記オフ−チップホストプロセッサ用の並列データ及び
制御信号に変換するオフ−チップデータアダプタと、を
含んで構成され、前記ホストプロセッサは、前記ターゲ
ットプロセッサを必要とせずに、前記オン−チップバス
システムを介して前記付加機能回路と通信できることを
特徴とするコンピュータシステムを提供する。このよう
に、集積回路の境界を越えた通信は、好ましくはオン−
チップのターゲットプロセッサを必要とせずに、オフ−
チップホストプロセッサとオン−チップの機能回路との
間で選択的に実行できる。このことは、診断環境におい
て特に有用である。ホストプロセッサとのオン−チップ
及びオフ−チップ通信は、ターゲットプロセッサのリア
ルタイム作動に割り込まずに実行できるので、特に、タ
ーゲットプロセッサ上で実行するソフトウエアをリアル
タイムで監視できる。また、ＴＡＰコントローラ並びに
その直列データ入力ピン及び直列データ出力ピンの使用
により、オン−チップ通信を実行する際のチップ領域及
びオーバーヘッドを節約できる。データアダプタは、オ
ン−チップのデータ及び制御信号の並列フォーマット
を、ＴＡＰコントローラの入力ピン及び出力ピンを介し
て通信可能な直列フォーマットに修正するのに役立つ。
【発明の実施の形態】本発明を更に理解し、どのように
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。以下に詳細に説明す
る図５は、ソース／宛先ロジックを構成する構成要素を
示す。ソース／宛先ロジックは、少なくともオン−チッ
プバスシステムに接続されるプロセッサであり、オン−
チップバスシステムはこれに接続されたオン−チップメ
モリを有する。オフ−チップメモリもまたこのようなバ
スシステムに直接接続できる。オン−チップソース／宛
先ロジックはまた、ＤＭＡエンジン又はＥＭＩインタフ
ェースを備えた他の機能回路を持つ。ＴＡＰコントロー
ラ４は、標準演算に必要であり且つ本発明で要求される
回路ブロックを備えて図２に概略的に示される。図２を
参照すると、ＴＡＰコントローラ４はその基本形式にお
いて、ステートマシン５０と、ＩＤレジスタ４２と、命
令レジスタ４４と、命令デコーダ４６と、バイパスラッ
チ４８と、データマルチプレクサ５２と、命令／データ
マルチプレクサ５４と、ラッチ５６と、インバータ６０
と、を含んで構成される。命令レジスタ４４は、ライン
１８上のテストデータ入力信号ＴＤＩを受信し、バス６
２への並列命令とライン７６上への直列出力とを発生
し、また、ライン８２上の命令制御入力信号を受信す
る。命令デコーダ４６は、バス６２上の並列命令とライ
ン８４上のデコーダ制御入力信号とを受信して、信号Ｓ
ＣＡＮＭＯＤＥ及び信号ＤＩＡＧＭＯＤＥをライン２４
及び２６それぞれに、また、ライン７０上に並列データ
マルチプレクサ選択信号を発生する。バイパスラッチ４
８は、ライン１８上のテストデータ入力信号ＴＤＩを受
信し、ライン７２上に出力信号を発生する。ＩＤレジス
タ４２は、ライン１２上の並列の信号ＤＥＶＩＣＥＩＤ
を受信し、ライン６８上に直列の装置識別子出力信号を
発生する。データマルチプレクサ５２は、ライン６８上
のＩＤレジスタ４２の出力信号と、ライン７２上のバイ
パスラッチ４８の出力信号と、ライン３４上の信号ＳＣ
ＡＮＯＵＴと、ライン３６上の信号ＤＩＡＧＳＣＡＮＯ
ＵＴと、ライン７０上のデータマルチプレクサ選択信号
と、を受信する。データマルチプレクサ５２は、ライン
７４上に出力を発生する。命令／データマルチプレクサ
５４は、ライン７６上の直列出力と、ライン７４上のデ
ータマルチプレクサの出力と、ライン７８上の命令／デ
ータマルチプレクサ選択信号と、を受信する。命令／デ
ータマルチプレクサ５４は、ライン８０上に出力を発生
する。ラッチ５６は、ライン８０上の命令／データマル
チプレクサ５４の出力を受信し、ライン２０上にテスト
データ出力信号ＴＤＯを発生する。ステートマシン５０
は、ライン１６上の信号ＴＭＳと、ライン２２上の信号
ＴＲＳＴ＊と、を受信する。ステートマシン５０は、ラ
イン７８への命令／データマルチプレクサ選択信号と、
ライン８２への命令制御入力信号と、ライン８４へのデ
コーダ制御入力信号と、を発生する。ＩＤレジスタ４
２、命令レジスタ４４、命令デコーダ４６、バイパスラ
ッチ４８、ステートマシン５０、及びデータコンバータ
５７は、それぞれライン１４上のテストクロック信号Ｔ
ＣＫを受信する。ラッチ５６は、ライン６４上のインバ
ータ６０を介して反転されたテストクロック信号ＴＣＫ
を受信する。テストクロック信号ＴＣＫとテストデータ
入力信号ＴＤＩは、ライン３８の出力ＴＥＳＴＣＬＫ及
びライン２８の出力ＳＣＡＮＩＮとしてそれぞれ直接接
続される。集積回路２のテストを実行する際のＴＡＰコ
ントローラ４の作動は、ＩＥＥＥ１１４９．１−１９９
０に詳細に説明されている。本質的に、有限長さのスキ
ャンチェインは、チップ境界スキャンチェイン１０によ
って形成されるチェインのように集積回路上で形成され
る。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４９．
１−１９９０によって定義される同期有限ステートマシ
ンである。ＩＥＥＥ基準１１４９．１−１９９０は、集
積回路に含むことのできるテストロジックを定義して、
集積回路間の相互接続のテスト、集積回路自体のテス
ト、集積回路の通常作動中における回路動作の監視又は
修正の標準的な方法を提供する。集積回路２の通常作動
中、ＴＡＰコントローラ４は、リセット状態にあり、そ
の入力と出力は全て非作動である。ＩＥＥＥ基準１１４
９．１−１９９０によるテストアクセスポートを使用し
たテストを実行する場合、ＴＡＰコントローラは前記基
準の定義に従って作動する。このようなテストモードで
は、ＴＡＰコントローラ４は少なくとも１つの作動のテ
ストモードを選択できる。１つの可能なテストモードは
スキャンテストモードであり、これはライン２４上の信
号ＳＣＡＮＭＯＤＥを設定することにより選択される。
スキャンテストモードでは、集積回路２上のスキャンチ
ェインがテストのために選択される。本実施形態におい
て、チップ境界スキャンチェイン１０が信号ＳＣＡＮＭ
ＯＤＥによって選択される。このようなスキャンテスト
は、単にスキャンチェインの一端にデータを入力し、同
一データがスキャンチェインの他端で出力されることを
確認するためにチェックをすることを含む。或いは、オ
ン−チップの機能ロジックに入力されるデータをスキャ
ンし、１以上のクロックサイクルでチップを機能的にク
ロックして、機能ロジックの出力をスキャンするよう
な、より複雑なスキャン操作を実行できる。オン−チッ
プの任意の接続点または回路をテスト用に接続してスキ
ャンチェインを形成できる。チップ境界スキャンチェイ
ン１０は、テストモードで制御されて集積回路２の全て
の入力／出力ポートを接続する一連のフリップフロップ
である。このようなスキャンテスティングの完全な理解
はＩＥＥＥ基準１１４９．１−１９９０を参照すること
から求められる。スキャンテスティングをどのように実
行するかの特定の例として、ヨーロッパ特許出願公開第
０６９８８９０号、第０７０２２３９号、第０７０２２
４０号、第０７０２２４１号、第０７０２２４２号、第
０７０２２４３号、第０７０９６８８号が挙げられる。
ＩＥＥＥ基準１１４９．１−１９９０のテストアクセス
ポートを使用する公知のテストモードの特徴は、スキャ
ンチェインが有限の長さか又は閉ループであること、ま
た、テストデータ出力信号ＴＤＯがテストデータ入力信
号ＴＤＩに依存するとともに、テストデータ入力信号と
の時間関係を持つことである。本実施形態では、作動の
診断モードは、ＩＥＥＥ基準１１４９．１−１９９０と
一致するオン−チップのソース／宛先ロジックの診断手
順を実行するために提供される。このような診断テスト
モードでは、テストデータ出力信号ＴＤＯはテストデー
タ入力信号ＴＤＩに依存しないので、このテストデータ
入力信号との時間関係を持たない。テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間のチェイ
ンは、無限の長さまたは開ループであると考えられる。
診断モードでは、ＴＡＰコントローラ４は、全ての正常
な機能を提供しながら、付加的に全二重の、フロー制御
された、束縛されない直列データを、これがデータの形
式であるとは気づかずに伝える転送エージェントとして
作動する。逆に、ＴＡＰコントローラ４は、通常はどん
なフロー制御もせずに選択されたテストチェインを通過
する単一のデータストリームを処理する。テストモード
におけるＴＡＰコントローラ４の作動の大要を、図１及
び図２を参照して説明する。図２においては、信号ＳＣ
ＡＮＩＮはテストデータ入力信号ＴＤＩに直接接続して
いるが、一定の状況では、信号ＳＣＡＮＩＮは信号ＴＤ
Ｉの修正バージョンであってもよい。同様に、テストク
ロック信号ＴＥＳＴＣＬＫはテストクロック信号ＴＣＫ
に直接接続しているが、一定の状況では、信号ＴＣＫの
修正バージョンであることが要求される。作動のテスト
モードでは、テストデータ入力信号ＴＤＩとテストモー
ド選択信号ＴＭＳは、テストクロック信号ＴＣＫの制御
下でＴＡＰコントローラ４に直列形式で供給される。ス
テートマシン５０は、テストクロック信号ＴＣＫの各動
作エッジでテストモード選択信号ＴＭＳの値に作用し
て、ＩＥＥＥ基準１１４９．１−１９９０によって定義
されるようにその状態を反復させる。テストリセット信
号ＴＲＳＴ＊は、ＩＥＥＥ基準１１４９．１−１９９０
に応じた低ロジック状態にある時、ＴＡＰコントローラ
４の非同期初期化を提供する。命令レジスタ４４は、テ
ストクロック信号ＴＣＫによってクロックされて、ステ
ートマシン５０からのライン８２上の命令制御入力信号
の制御下でテストデータ入力信号ＴＤＩから直列形式で
命令をロードする。命令が、命令レジスタ４４内に直列
にロードされると、この命令は、ステートマシン５０か
らのライン８４上のデコーダ制御入力信号の制御下で、
命令バス６２を経由して命令デコーダ４６に並列に転送
される。ここで記憶された命令に従って、命令デコーダ
４６は、実行されるのがスキャンテストか或いは診断テ
ストかに応じて信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡ
ＧＭＯＤＥのいずれか一方を設定する。命令レジスタ４
４及び命令デコーダ４６のローディングは、ＩＥＥＥ基
準１１４９．１−１９９０に従ってステートマシン５０
により制御される。命令デコーダ４６によってデコード
された命令に応じて、また、以下に更に説明するよう
に、命令デコーダ４６のライン７０上の並列出力は、デ
ータマルチプレクサ５２を制御して、その入力の１つを
出力ライン７４に接続する。同様に、ステートマシン５
０のライン７８上の出力は、命令／データマルチプレク
サ５２を制御して、その入力の１つをライン８０上の出
力に接続する。ＩＤレジスタ４２は、ライン１２上の並
列の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４
２は、チップ識別子を記憶し、そのチップ識別子は、Ｉ
Ｄレジスタ４２からライン６８を介してテストデータ出
力信号ＴＤＯにスキャンされる。チップ識別子は集積回
路２を識別する。一つの作動モードにおいて、命令デコ
ーダ４６によってデコードされた命令は、マルチプレク
サ５２が制御されてライン６８上のその入力をライン７
４上のその出力に接続し、また、命令／データマルチプ
レクサ５４が制御されてライン７４上のその入力をライ
ン８０上のその出力に接続する場合に、装置の一致を単
に出力するものでよい。そして、装置の一致は信号ＴＤ
Ｏとして直列に出力される。作動の別のモードでは、ラ
イン７６上の直列出力が命令／データマルチプレクサ５
４によりライン８０に接続される場合に、テストデータ
出力信号ＴＤＯに現行命令を出力することが要求され
る。テスト作動の一つのモードでは、特定の集積回路２
のＴＡＰコントローラ４がテストデータ入力信号ＴＤＩ
をテストデータ出力信号ＴＤＯに接続することだけが要
求される。この作動モードでは、データマルチプレクサ
５２が制御されてライン７２上のバイパスラッチ４８の
出力をライン７４上の出力に接続し、命令／データマル
チプレクサ５４が制御されてライン７４をライン８０上
の出力に接続する。このように、テストデータ入力信号
ＴＤＩは、ラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに接続される。ラッチ５６は単に、テストデータ出
力信号ＴＤＯの時間制御をして、この信号がテストクロ
ック信号ＴＣＫの立ち下がりエッジに同期できるように
するためにだけ設けられたフリップフロップである。実
行されるテストモードがスキャンテストモードの場合、
命令デコーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。
データマルチプレクサ５２が命令デコーダ４６により制
御されて、信号ＳＣＡＮＯＵＴを出力ライン７４に接続
する。命令／データマルチプレクサ５４もまた制御され
てライン７４をライン８０に接続して、信号ＳＣＡＮＯ
ＵＴをテストデータ出力信号ＴＤＯとして出力する。こ
のようなスキャンテストモード中では、テストデータ
は、テストデータ入力信号ＴＤＩと直接接続する信号Ｓ
ＣＡＮＩＮ上の選択されたスキャンチェイン内にスキャ
ンされる。スキャンテスティング、特に境界スキャンテ
スティングは、ＩＥＥＥ基準１１４９．１−１９９０に
十分に説明されている。実行されるテストに応じた付加
制御信号が選択スキャンチェインに供給されて必要なテ
スト作動を実行する必要がある。本実施形態では、命令
デコーダ４６がライン２６上の信号ＤＩＡＧＭＯＤＥを
設定する場合に診断モードに入る。更に、データマルチ
プレクサ５２が制御されてライン３６上の信号ＤＩＡＧ
ＳＣＡＮＯＵＴをライン７４上の出力に接続する。これ
は、命令／データマルチプレクサ５４を介してライン８
０に、またラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに順次接続される。診断モードにおいて、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯとの
間の直列データフローは、スキャンテストモードに対抗
するものとしての無限の長さのシフトレジスタを通ると
考えられる。このモードにおいて直列データフローは有
限の長さのシフトレジスタ（シフトレジスタチェイン）
を通る。診断モードでは、テストデータ入力信号ＴＤＩ
としてテストアクセスポート内にシフトされた一連のビ
ットパターンは、テストデータ出力信号としてテストア
クセスポートの外にシフトされた一連のビットパターン
に反映されない。診断データの通信は、ホストからター
ゲットへ及びターゲットからホストへ（読み出し及び書
き込み）のメモリアクセス要求、ＣＰＵレジスタの状態
情報、メモリアクセス要求に応答してホストメモリまた
はターゲットメモリから読み出されたデータ、ＣＰＵレ
ジスタ内にロードするための状態データ、及びターゲッ
トＣＰＵによってアクセスされるメモリアドレスに関す
る情報を含む。このように、診断モードは、データの非
割り込みモニタリングまたはデータの割り込みローディ
ングを含む。診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。本実施形態において、通
常テストモードに加えて作動の診断モードが提供される
と、集積回路２には、図３に示すように、ＴＡＰコント
ローラ４とオン−チップソース／宛先ロジックとの間を
インタフェースするデータアダプタ９０が備えられる。
データアダプタ９０は、ＴＡＰコントローラ４からの入
力として、ライン２８上のスキャンデータ入力信号ＳＣ
ＡＮＩＮと、ライン３８上のテストクロック信号ＴＥＳ
ＴＣＬＫと、ライン２６上の診断モードＤＩＡＧＭＯＤ
Ｅの選択を示す信号と、を受信する。データアダプタ９
０は、ＴＡＰコントローラ４にライン３６上の信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。データアダプタ９０
は、ライン９２上の送信データバスＴＸＤＡＴＡのオン
−チップソース／宛先ロジックからデータを受信し、ラ
イン９４上の受信データバスＲＸＤＡＴＡのオン−チッ
プソース／宛先ロジックにデータを出力する。データア
ダプタ９０は、ライン９６上の送信有効信号ＴＸＶＡＬ
ＩＤを入力し、ライン９８上の送信肯定応答信号ＴＸＡ
ＣＫを出力する。両信号は、送信データバスＴＸＤＡＴ
Ａに関連する制御信号である。データアダプタ９０は、
ライン１００上の受信有効信号ＲＸＶＡＬＩＤを出力
し、ライン１０２上の受信肯定応答信号ＲＸＡＣＫを入
力する。両信号は、受信データバスＲＸＤＡＴＡに関連
する制御信号である。データアダプタ９０は、受信シフ
トレジスタ１１４と、受信バッファ１１６と、受信制御
ロジック１１０と、受信フロー制御状態フリップフロッ
プ１２０と、送信フロー制御状態フリップフロップ１２
４と、送信シフトレジスタ１１８と、送信制御ロジック
１１２と、を含んで構成される。受信シフトレジスタ１
１４は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロ
ジック１１０からのライン１２６上の制御信号とを受信
し、バス１３０上に並列データを出力して受信バッファ
１１６への入力を形成する。受信バッファ１１６は、更
に受信制御ロジック１１０からのライン１２８上の制御
信号を受信し、ライン９４上に受信データバス信号ＲＸ
ＤＡＴＡを発生する。受信制御ロジック１１０は、更に
ライン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン
１０２上の信号ＲＸＡＣＫを受信し、ライン２６上の信
号ＤＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２
上に信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ
発生する。受信フロー制御状態フリップフロップ１２０
は、信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号Ｔ
ＸＳＥＮＤＡＣＫとを受信し、送信制御ロジック１１２
への信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力す
る。送信フロー制御状態フリップフロップ１２４は、信
号ＡＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹ
ＴＥとを受信し、送信制御ロジック１１２への信号ＴＸ
ＷＡＩＴＡＣＫをライン１４０上に出力する。送信制御
ロジック１１２は、更にライン２６上の信号ＤＩＡＧＭ
ＯＤＥとライン９６上の信号ＴＸＶＡＬＩＤとを受信
し、信号ＴＸＡＣＫをライン９８上に、送信シフトレジ
スタ１１８への制御信号をライン１４４上に、並列信号
ＳＥＲＣＯＮＴを送信シフトレジスタ１１８に出力す
る。送信シフトレジスタ１１８は、更にライン９２上の
並列データバスＴＸＤＡＴＡを受信し、ライン３６上に
信号ＤＩＡＧＳＣＡＮＯＵＴを出力する。図にはその接
続は示されてはいないが、データアダプタ９０には任意
にオン−チップシステムクロックからの入力が供給され
る。データアダプタとオン−チップソース／宛先ロジッ
クとの間のデータ及び制御信号が、オン−チップソース
／宛先ロジックのクロックと同期する必要がある場合に
は、システムクロックは同期実行のために使用できる。
データアダプタ９０は、信号ＴＥＳＴＣＬＫ（信号ＴＣ
Ｋから引き出された）によってクロックされたＴＡＰコ
ントローラからソース／宛先ロジックの内部機能のクロ
ック環境まで、また、ソース／宛先ロジックのクロック
環境から信号ＴＥＳＴＣＬＫによってクロックされたＴ
ＡＰコントローラまでの直列データの同期を実行する。
図には示されていないが、ＴＡＰコントローラ４は任意
にスキャンイネーブル信号をデータアダプタ９０に供給
してもよい。このようなスキャンイネーブル信号は、Ｔ
ＡＰコントローラがテストデータ出力信号ＴＤＯへのデ
ータ出力用スキャンパスを選択したことを示す。データ
アダプタ９０は、ＴＡＰコントローラ４を介したオフ−
チップからの１方向直列データをオン−チップソース／
宛先ロジックで使用するのにより適したフォーマットに
変換する。逆に、データアダプタ９０は、オン−チップ
ソース／宛先ロジックにより供給されるデータフォーマ
ットを１方向直列データに変換する。好ましい実施形態
においては、並列８ビット又はバイトの形式でデータを
オン−チップソース／宛先ロジックに供給するのが望ま
しい。しかしながら、特に受信データバスＲＸＤＡＴＡ
及び送信データバスＴＸＢＵＳは、１バイト幅よりも１
ビット幅のみでもよい。また、受信及び送信データバス
ＲＸＢＵＳとＴＸＢＵＳは、複数バイト幅のバスであっ
てもよい。データアダプタ９０は、受信及び送信の両デ
ータの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。このように、このフロー制御は２つの境界、Ｔ
ＡＰコントローラ４とデータアダプタ９０との間の境
界、及びデータアダプタ９０とこのデータアダプタ９０
がインタフェースするオン−チップソース／宛先ロジッ
クとの間の境界、を越えて実行される。ＴＡＰコントロ
ーラ４とデータアダプタ９０との間のフロー制御を提供
するには、テストデータ入力信号ＴＤＩライン及びテス
トデータ出力信号ライン上の１方向データが、図４(a)
に示されるような開始及び停止ビットでエンコードされ
る。ビットフロー制御プロトコルは、２つの開始ビット
Ｓ１及びＳ２、１つの停止ビットＥ１で信号を送るゼロ
復帰方式（ＲＴＺ）である。開始ビットと停止ビットと
の間にはデータのバイトが含まれる。このフォーマット
の直列データは、ＴＡＰコントローラ４のテストデータ
入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩＮま
で通過してデータアダプタ９０に入力される。データア
ダプタ９０の受信制御ロジック１１０は、直列データ信
号ＳＣＡＮＩＮを受信する。受信制御信号が２つの連続
した直列ビットを開始ビットＳ１及びＳ２として認識す
ると、受信シフトレジスタ１１４がライン１２６上で制
御されて、データバイトを内部で形成する次の連続した
８ビットを直列にロードする。２つの連続した開始ビッ
トＳ１及びＳ２に応答して、受信制御ロジック１１０は
また、受信フロー制御状態フリップフロップ１２０を設
定するライン１３４上の信号ＳＴＡＲＴＤＡＴＡを設定
する。設定されると、受信フロー制御状態フリップフロ
ップ１２０は、順次、ライン１４２上の信号ＲＸＳＥＮ
ＤＡＣＫを設定し、この信号により、送信制御ロジック
１１２は、図４(b) に示される形式でテストデータ出力
信号ＴＤＯに肯定応答信号を送る。この肯定応答信号
は、開始肯定応答ビットＡＣＫと停止ビットＥ１のみを
含んで構成される。これらのビットは、ライン１４４上
の信号の制御下でライン１５０上の信号ＳＥＲＣＯＮＴ
として送信シフトレジスタ１１８に並列に直接ロードさ
れ、信号ＤＩＡＧＳＣＡＮＯＵＴとして、図４(b) の直
列形式で送信シフトレジスタ１１８から出力される。肯
定応答信号が送られると、送信制御ロジック１１２は、
ライン１３６上に信号ＴＸＳＥＮＤＡＣＫを設定して、
受信フロー制御状態フリップフロップをリセットし、信
号ＲＸＳＥＮＤＡＣＫをリセットする。本実施形態で使
用されるフロー制御プロトコルによれば、信号ＳＥＲＣ
ＯＮＴは、開始ビットＳ１とＳ２及び停止ビットＥ１と
を送信シフトレジスタ１１８内に直接ロードするのを許
可する３ビット信号である。ＴＡＰコントローラ４を介
して出力され、オン−チップソース／宛先ロジックによ
って示されるデータバイトが送信データバスＴＸＤＡＴ
Ａ上に現れると、このデータバイトは送信制御ロジック
１１２の制御下で送信シフトレジスタ１１８内に並列に
ロードされ、送信制御ロジック１１２は、図４(a) に示
されるフォーマットの信号を直列にシフトする前に、信
号ＳＥＲＣＯＮＴを形成する開始ビットＳ１、Ｓ２及び
停止ビットＥ１を送信シフトレジスタ内の適宜なビット
位置に直接ロードする。肯定応答信号を送ると、送信制
御ロジック１１２は単一の開始ビットと停止ビットを送
信シフトレジスタ１１８内に直接ロードしてから、それ
らを全て直列にシフトする。受信制御ロジック１１０が
信号ＳＣＡＮＩＮの停止ビットＥ１を受信すると、デー
タバイトは受信シフトレジスタ１１４内にロードされ、
受信制御ロジック１１０の制御下でデータバイトはバス
１３０上を受信シフトレジスタ１１４から受信バッファ
１１６まで転送される。データバイトが受信バッファ１
１６内にロードされると、このデータバイトは、ライン
１００上の信号ＲＸＶＡＬＩＤも設定する受信制御ロジ
ック１１０の制御下でバスＲＸＤＡＴＡ上に出力され
る。信号ＲＸＶＡＬＩＤに応答して、オン−チップソー
ス／宛先ロジックはＲＸＢＵＳ上のデータバイトを受け
入れ、この受信をライン１０２上の信号ＲＸＡＣＫを設
定することによって示す。信号ＲＸＡＣＫに応答して、
受信制御ロジック１１０は、信号ＲＸＶＡＬＩＤをリセ
ットし、受信シフトレジスタ１１４内に別のデータバイ
トがある場合は、信号ＲＡＶＡＬＩＤを再度設定する前
にこれを受信バッファ１１６に転送する。受信バッファ
１１６が好ましい実施形態において提供される。これ
は、データの受信をオーバーラップする公知のトークン
を２つの開始ビットが受信されるとすぐに送信させ、ま
た、連続したバイトを、各バイトの間にどんな隙間もな
しに転送させることによって、効果的なデータ転送速度
を維持する。データバッファリングもまた送信側に設け
ることができる。オン−チップソース／宛先ロジック
は、データバイトをＴＸＤＡＴＡバス９２上のデータア
ダプタ９０に並列に転送する。オン−チップソース／宛
先ロジックが、転送されるデータバイトを有している時
は、ライン９６上の信号ＴＸＶＡＬＩＤが設定される。
信号ＴＸＶＡＬＩＤが設定されるのに応答して、送信制
御ロジック１１２が、ライン１４４を介して送信シフト
レジスタ１１８を制御してＴＸＤＡＴＡバス上のデータ
バイトを並列にロードする。更に、ライン１５０を使用
して、送信制御ロジック１１２は、適宜な開始ビットＳ
１とＳ２及び停止ビットＥ１を送信シフトレジスタ１１
８内にロードする。そして、再びライン１４４を介した
送信制御ロジック１１２の制御下で、２つの開始ビット
と１つの停止ビットを含むデータバイトが信号ＤＩＡＧ
ＳＣＡＮＯＵＴとして送信シフトレジスタ１１８から外
に直列にシフトされ、これはＴＡＰコントローラ４を介
して信号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデ
ータバイトがシフトレジスタ内にロードされると、送信
制御ロジック１１２は、ライン９８上に信号ＴＸＡＣＫ
を設定してオン−チップソース／宛先ロジックへのデー
タバイトの受信の肯定応答をする。そして、オン−チッ
プソース／宛先ロジックは別のデータバイトを送信でき
る。データバッファリングが、必要に応じて送信シフト
レジスタ１１８と関連して提供される。送信シフトレジ
スタ１１８が送信制御ロジック１１２に制御されて、図
４(a)に示される形式の直列データを出力すると、送信
制御ロジック１１２はまた、ライン１３８上に信号ＴＸ
ＳＥＮＤＢＹＴＥを設定し、この信号は送信フロー制御
状態フリップフロップ１２４を設定する。この信号に応
答して、送信フロー制御状態フリップフロップ１２４は
ライン１４０上に信号ＴＸＷＡＩＴＡＣＫを設定する。
信号ＴＸＷＡＩＴＡＣＫが設定されると、データバイト
が受信されたことをオン−チップソース／宛先ロジック
が肯定応答するのを送信制御ロジック１１２は待つ。オ
ン−チップソース／宛先ロジックは送信データバイトを
うまく受信すると、図４(b) に示されるタイプの肯定応
答信号をテストデータ入力信号ＴＤＩに送る。ライン２
８上の信号ＳＣＡＮＩＮのような肯定応答信号を受信す
ると、受信制御ロジック１１０は、ライン１３２上に信
号ＡＣＫＲＸを設定して、送信フロー制御状態フリップ
フロップ１２４をリセットさせ、結果として信号ＴＸＷ
ＡＩＴＡＣＫをリセットさせる。そして、送信制御ロジ
ック１１２は、オン−チップソース／宛先ロジックから
の次の並列データバイトの受信及び送信のための準備を
する。図５は、ホストメモリとターゲットメモリとの間
の接続を確立するのにどのようにデータアダプタ９０を
使用するかを系統図形式で示す。集積回路２は、相互の
間をオフ−チップで通信し、また、上記信号を使用して
オン−チップで回路と通信する、ＴＡＰコントローラ４
とデータアダプタ９０とを含んで構成される。図５にお
いて、上述の信号に相当する信号には同様の参照符号を
使用する。図５から明らかなように、集積回路２はま
た、メモリバスアダプタ１６０と、ターゲットＣＰＵ１
６２と、オン−チップメモリ１６４と、を含んで構成さ
れる。集積回路２には、ターゲットＣＰＵ１６２及びオ
ン−チップメモリ１６４とインタフェースするメモリバ
ス１６６が備えられる。メモリバス１６６はまた、オフ
−チップメモリ１７４に接続する。オフ−チップのテス
トアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ
及びＴＲＳＴ＊が、ＴＡＰコントローライニシャライザ
１７６に接続しており、このＴＡＰコントローライニシ
ャライザ１７６は、それ自体別のデータアダプタ１８０
からライン１７８上の直列データ入力信号ＳＥＲＩＮを
受信し、データアダプタ１８０へライン１７９上の直列
データ出力信号ＳＥＲＯＵＴを出力する。この別のデー
タアダプタ１８０は、ライン１９０、１８８及び１８６
上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩＤ及
びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１９４
に出力し、ライン１８４、１８２及び１９２上の信号Ｅ
ＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸＴＲ
ＸＡＣＫをメモリバスアダプタ１９４から受信する。メ
モリバスアダプタ１９４は外部メモリバス１９８に接続
される。ホストＣＰＵ２００は、外部メモリバス１９８
に接続され、別のオフ−チップメモリ２０２も外部メモ
リバス１９８に接続される。ＴＡＰコントローライニシ
ャライザ１７６は、テストモードか診断モードのいずれ
かの作動用のＴＡＰコントローラ４を構成する。メモリ
バスアダプタ１６０，１９４は、バスＲＸＤＡＴＡ上の
並列データをオン−チップソース／宛先ロジックと通信
するのにより適宜なメッセージフォーマットに調整す
る。このため、メモリバスアダプタはメッセージコンバ
ータであって、英国特許出願第９６２２６８５．７号に
開示されるタイプのメッセージコンバータである。メモ
リバスアダプタはまた、オン−チップソース／宛先ソー
スのメッセージフォーマットをバスＴＸＤＡＴＡの送信
用の並列データバイトに変換する。図５の構成は種々の
診断手順に使用できる。オン−チップ及びオフ−チップ
直列リンクが集積回路２とホストＣＰＵ２００との間の
種々の異なるタイプの診断データの通信を可能にする。
ホストＣＰＵ２００は、オン−チップバスシステム１６
６を使用してオン−チップメモリ１６４またはオフ−チ
ップメモリ１７４にアクセスできるが、これにはターゲ
ットＣＰＵ１６２を必要としない。このためには、ホス
トＣＰＵによりなされたメモリアクセス要求が、オフ−
チップメモリバスアダプタ１９４と、データアダプタ１
８０と、ＴＡＰコントローライニシャライザ１７６と、
オン−チップＴＡＰコントローラ４と、データアダプタ
９０と、メモリバスアダプタ１６０と、を含んで構成さ
れるインタフェース回路を介して、ここに述べられる種
々の変換を行って送信できる。同様に、オン−チップメ
モリ１６４またはオフ−チップメモリ１７４から読み出
されたデータは、オン−チップバスシステム１６６とイ
ンタフェース回路とを介してホストＣＰＵに戻ることが
できる。逆に、ターゲットＣＰＵが、ホストＣＰＵに関
連したオフ−チップメモリ２０２とアクセスできる。ホ
ストＣＰＵ２００に関連したオフ−チップメモリ２０２
から読み出されたデータも、同様にインタフェース回路
を介して戻ることができる。また、ターゲットＣＰＵが
診断目的のために監視される。例えば、それ自体のメモ
リへのそのアクセスがオン−チップ回路によって監視さ
れ、アクセスされたメモリアドレスに関する情報がイン
タフェース回路を使用してホストＣＰＵに送信される。
更に、ターゲットＣＰＵは、その状態を示す構成レジス
タを含むか又はアクセスできる。これらのレジスタの内
容に関する情報はオフ−チップでインタフェース回路を
使用してホストＣＰＵに送信される。逆に、特定状態情
報がこれらのレジスタ内にロードされてホストＣＰＵの
命令下でターゲットＣＰＵの状況に影響を与える。この
ように、ここで述べられるインタフェース回路は、ホス
トからターゲットへのまたターゲットからホストへの
（読み出し及び書き込み）メモリアクセス要求、ＣＰＵ
レジスタの状態情報、メモリアクセス要求に応答したホ
ストメモリまたはターゲットメモリからの読み出しデー
タ、ＣＰＵレジスタ内へロードするための状況データ及
びターゲットＣＰＵによりアクセスされるメモリアドレ
スに関する情報を含む診断データの通信を可能にする。
このように、インタフェース回路は、以下の診断上の機
能を回路内に提供できる。リアルタイムの診断手順の実
行機能、即ち、ターゲットＣＰＵがリアルタイムで作動
すると同時に、その作動に割り込まずに診断手順を行
う。特に、メモリバスの監視とターゲットメモリへのア
クセスが、ターゲットＣＰＵを必要とせずにホストＣＰ
Ｕにより行える。ホストＣＰＵからターゲットメモリ及
び構成レジスタへのアクセス。ターゲットＣＰＵからホ
ストメモリへのアクセス。ホストプロセッサからＣＰＵ
のブーティング操作を実行する機能を含む、ターゲット
ＣＰＵ及びサブシステムの制御。
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。以下に詳細に説明す
る図５は、ソース／宛先ロジックを構成する構成要素を
示す。ソース／宛先ロジックは、少なくともオン−チッ
プバスシステムに接続されるプロセッサであり、オン−
チップバスシステムはこれに接続されたオン−チップメ
モリを有する。オフ−チップメモリもまたこのようなバ
スシステムに直接接続できる。オン−チップソース／宛
先ロジックはまた、ＤＭＡエンジン又はＥＭＩインタフ
ェースを備えた他の機能回路を持つ。ＴＡＰコントロー
ラ４は、標準演算に必要であり且つ本発明で要求される
回路ブロックを備えて図２に概略的に示される。図２を
参照すると、ＴＡＰコントローラ４はその基本形式にお
いて、ステートマシン５０と、ＩＤレジスタ４２と、命
令レジスタ４４と、命令デコーダ４６と、バイパスラッ
チ４８と、データマルチプレクサ５２と、命令／データ
マルチプレクサ５４と、ラッチ５６と、インバータ６０
と、を含んで構成される。命令レジスタ４４は、ライン
１８上のテストデータ入力信号ＴＤＩを受信し、バス６
２への並列命令とライン７６上への直列出力とを発生
し、また、ライン８２上の命令制御入力信号を受信す
る。命令デコーダ４６は、バス６２上の並列命令とライ
ン８４上のデコーダ制御入力信号とを受信して、信号Ｓ
ＣＡＮＭＯＤＥ及び信号ＤＩＡＧＭＯＤＥをライン２４
及び２６それぞれに、また、ライン７０上に並列データ
マルチプレクサ選択信号を発生する。バイパスラッチ４
８は、ライン１８上のテストデータ入力信号ＴＤＩを受
信し、ライン７２上に出力信号を発生する。ＩＤレジス
タ４２は、ライン１２上の並列の信号ＤＥＶＩＣＥＩＤ
を受信し、ライン６８上に直列の装置識別子出力信号を
発生する。データマルチプレクサ５２は、ライン６８上
のＩＤレジスタ４２の出力信号と、ライン７２上のバイ
パスラッチ４８の出力信号と、ライン３４上の信号ＳＣ
ＡＮＯＵＴと、ライン３６上の信号ＤＩＡＧＳＣＡＮＯ
ＵＴと、ライン７０上のデータマルチプレクサ選択信号
と、を受信する。データマルチプレクサ５２は、ライン
７４上に出力を発生する。命令／データマルチプレクサ
５４は、ライン７６上の直列出力と、ライン７４上のデ
ータマルチプレクサの出力と、ライン７８上の命令／デ
ータマルチプレクサ選択信号と、を受信する。命令／デ
ータマルチプレクサ５４は、ライン８０上に出力を発生
する。ラッチ５６は、ライン８０上の命令／データマル
チプレクサ５４の出力を受信し、ライン２０上にテスト
データ出力信号ＴＤＯを発生する。ステートマシン５０
は、ライン１６上の信号ＴＭＳと、ライン２２上の信号
ＴＲＳＴ＊と、を受信する。ステートマシン５０は、ラ
イン７８への命令／データマルチプレクサ選択信号と、
ライン８２への命令制御入力信号と、ライン８４へのデ
コーダ制御入力信号と、を発生する。ＩＤレジスタ４
２、命令レジスタ４４、命令デコーダ４６、バイパスラ
ッチ４８、ステートマシン５０、及びデータコンバータ
５７は、それぞれライン１４上のテストクロック信号Ｔ
ＣＫを受信する。ラッチ５６は、ライン６４上のインバ
ータ６０を介して反転されたテストクロック信号ＴＣＫ
を受信する。テストクロック信号ＴＣＫとテストデータ
入力信号ＴＤＩは、ライン３８の出力ＴＥＳＴＣＬＫ及
びライン２８の出力ＳＣＡＮＩＮとしてそれぞれ直接接
続される。集積回路２のテストを実行する際のＴＡＰコ
ントローラ４の作動は、ＩＥＥＥ１１４９．１−１９９
０に詳細に説明されている。本質的に、有限長さのスキ
ャンチェインは、チップ境界スキャンチェイン１０によ
って形成されるチェインのように集積回路上で形成され
る。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４９．
１−１９９０によって定義される同期有限ステートマシ
ンである。ＩＥＥＥ基準１１４９．１−１９９０は、集
積回路に含むことのできるテストロジックを定義して、
集積回路間の相互接続のテスト、集積回路自体のテス
ト、集積回路の通常作動中における回路動作の監視又は
修正の標準的な方法を提供する。集積回路２の通常作動
中、ＴＡＰコントローラ４は、リセット状態にあり、そ
の入力と出力は全て非作動である。ＩＥＥＥ基準１１４
９．１−１９９０によるテストアクセスポートを使用し
たテストを実行する場合、ＴＡＰコントローラは前記基
準の定義に従って作動する。このようなテストモードで
は、ＴＡＰコントローラ４は少なくとも１つの作動のテ
ストモードを選択できる。１つの可能なテストモードは
スキャンテストモードであり、これはライン２４上の信
号ＳＣＡＮＭＯＤＥを設定することにより選択される。
スキャンテストモードでは、集積回路２上のスキャンチ
ェインがテストのために選択される。本実施形態におい
て、チップ境界スキャンチェイン１０が信号ＳＣＡＮＭ
ＯＤＥによって選択される。このようなスキャンテスト
は、単にスキャンチェインの一端にデータを入力し、同
一データがスキャンチェインの他端で出力されることを
確認するためにチェックをすることを含む。或いは、オ
ン−チップの機能ロジックに入力されるデータをスキャ
ンし、１以上のクロックサイクルでチップを機能的にク
ロックして、機能ロジックの出力をスキャンするよう
な、より複雑なスキャン操作を実行できる。オン−チッ
プの任意の接続点または回路をテスト用に接続してスキ
ャンチェインを形成できる。チップ境界スキャンチェイ
ン１０は、テストモードで制御されて集積回路２の全て
の入力／出力ポートを接続する一連のフリップフロップ
である。このようなスキャンテスティングの完全な理解
はＩＥＥＥ基準１１４９．１−１９９０を参照すること
から求められる。スキャンテスティングをどのように実
行するかの特定の例として、ヨーロッパ特許出願公開第
０６９８８９０号、第０７０２２３９号、第０７０２２
４０号、第０７０２２４１号、第０７０２２４２号、第
０７０２２４３号、第０７０９６８８号が挙げられる。
ＩＥＥＥ基準１１４９．１−１９９０のテストアクセス
ポートを使用する公知のテストモードの特徴は、スキャ
ンチェインが有限の長さか又は閉ループであること、ま
た、テストデータ出力信号ＴＤＯがテストデータ入力信
号ＴＤＩに依存するとともに、テストデータ入力信号と
の時間関係を持つことである。本実施形態では、作動の
診断モードは、ＩＥＥＥ基準１１４９．１−１９９０と
一致するオン−チップのソース／宛先ロジックの診断手
順を実行するために提供される。このような診断テスト
モードでは、テストデータ出力信号ＴＤＯはテストデー
タ入力信号ＴＤＩに依存しないので、このテストデータ
入力信号との時間関係を持たない。テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間のチェイ
ンは、無限の長さまたは開ループであると考えられる。
診断モードでは、ＴＡＰコントローラ４は、全ての正常
な機能を提供しながら、付加的に全二重の、フロー制御
された、束縛されない直列データを、これがデータの形
式であるとは気づかずに伝える転送エージェントとして
作動する。逆に、ＴＡＰコントローラ４は、通常はどん
なフロー制御もせずに選択されたテストチェインを通過
する単一のデータストリームを処理する。テストモード
におけるＴＡＰコントローラ４の作動の大要を、図１及
び図２を参照して説明する。図２においては、信号ＳＣ
ＡＮＩＮはテストデータ入力信号ＴＤＩに直接接続して
いるが、一定の状況では、信号ＳＣＡＮＩＮは信号ＴＤ
Ｉの修正バージョンであってもよい。同様に、テストク
ロック信号ＴＥＳＴＣＬＫはテストクロック信号ＴＣＫ
に直接接続しているが、一定の状況では、信号ＴＣＫの
修正バージョンであることが要求される。作動のテスト
モードでは、テストデータ入力信号ＴＤＩとテストモー
ド選択信号ＴＭＳは、テストクロック信号ＴＣＫの制御
下でＴＡＰコントローラ４に直列形式で供給される。ス
テートマシン５０は、テストクロック信号ＴＣＫの各動
作エッジでテストモード選択信号ＴＭＳの値に作用し
て、ＩＥＥＥ基準１１４９．１−１９９０によって定義
されるようにその状態を反復させる。テストリセット信
号ＴＲＳＴ＊は、ＩＥＥＥ基準１１４９．１−１９９０
に応じた低ロジック状態にある時、ＴＡＰコントローラ
４の非同期初期化を提供する。命令レジスタ４４は、テ
ストクロック信号ＴＣＫによってクロックされて、ステ
ートマシン５０からのライン８２上の命令制御入力信号
の制御下でテストデータ入力信号ＴＤＩから直列形式で
命令をロードする。命令が、命令レジスタ４４内に直列
にロードされると、この命令は、ステートマシン５０か
らのライン８４上のデコーダ制御入力信号の制御下で、
命令バス６２を経由して命令デコーダ４６に並列に転送
される。ここで記憶された命令に従って、命令デコーダ
４６は、実行されるのがスキャンテストか或いは診断テ
ストかに応じて信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡ
ＧＭＯＤＥのいずれか一方を設定する。命令レジスタ４
４及び命令デコーダ４６のローディングは、ＩＥＥＥ基
準１１４９．１−１９９０に従ってステートマシン５０
により制御される。命令デコーダ４６によってデコード
された命令に応じて、また、以下に更に説明するよう
に、命令デコーダ４６のライン７０上の並列出力は、デ
ータマルチプレクサ５２を制御して、その入力の１つを
出力ライン７４に接続する。同様に、ステートマシン５
０のライン７８上の出力は、命令／データマルチプレク
サ５２を制御して、その入力の１つをライン８０上の出
力に接続する。ＩＤレジスタ４２は、ライン１２上の並
列の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４
２は、チップ識別子を記憶し、そのチップ識別子は、Ｉ
Ｄレジスタ４２からライン６８を介してテストデータ出
力信号ＴＤＯにスキャンされる。チップ識別子は集積回
路２を識別する。一つの作動モードにおいて、命令デコ
ーダ４６によってデコードされた命令は、マルチプレク
サ５２が制御されてライン６８上のその入力をライン７
４上のその出力に接続し、また、命令／データマルチプ
レクサ５４が制御されてライン７４上のその入力をライ
ン８０上のその出力に接続する場合に、装置の一致を単
に出力するものでよい。そして、装置の一致は信号ＴＤ
Ｏとして直列に出力される。作動の別のモードでは、ラ
イン７６上の直列出力が命令／データマルチプレクサ５
４によりライン８０に接続される場合に、テストデータ
出力信号ＴＤＯに現行命令を出力することが要求され
る。テスト作動の一つのモードでは、特定の集積回路２
のＴＡＰコントローラ４がテストデータ入力信号ＴＤＩ
をテストデータ出力信号ＴＤＯに接続することだけが要
求される。この作動モードでは、データマルチプレクサ
５２が制御されてライン７２上のバイパスラッチ４８の
出力をライン７４上の出力に接続し、命令／データマル
チプレクサ５４が制御されてライン７４をライン８０上
の出力に接続する。このように、テストデータ入力信号
ＴＤＩは、ラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに接続される。ラッチ５６は単に、テストデータ出
力信号ＴＤＯの時間制御をして、この信号がテストクロ
ック信号ＴＣＫの立ち下がりエッジに同期できるように
するためにだけ設けられたフリップフロップである。実
行されるテストモードがスキャンテストモードの場合、
命令デコーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。
データマルチプレクサ５２が命令デコーダ４６により制
御されて、信号ＳＣＡＮＯＵＴを出力ライン７４に接続
する。命令／データマルチプレクサ５４もまた制御され
てライン７４をライン８０に接続して、信号ＳＣＡＮＯ
ＵＴをテストデータ出力信号ＴＤＯとして出力する。こ
のようなスキャンテストモード中では、テストデータ
は、テストデータ入力信号ＴＤＩと直接接続する信号Ｓ
ＣＡＮＩＮ上の選択されたスキャンチェイン内にスキャ
ンされる。スキャンテスティング、特に境界スキャンテ
スティングは、ＩＥＥＥ基準１１４９．１−１９９０に
十分に説明されている。実行されるテストに応じた付加
制御信号が選択スキャンチェインに供給されて必要なテ
スト作動を実行する必要がある。本実施形態では、命令
デコーダ４６がライン２６上の信号ＤＩＡＧＭＯＤＥを
設定する場合に診断モードに入る。更に、データマルチ
プレクサ５２が制御されてライン３６上の信号ＤＩＡＧ
ＳＣＡＮＯＵＴをライン７４上の出力に接続する。これ
は、命令／データマルチプレクサ５４を介してライン８
０に、またラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに順次接続される。診断モードにおいて、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯとの
間の直列データフローは、スキャンテストモードに対抗
するものとしての無限の長さのシフトレジスタを通ると
考えられる。このモードにおいて直列データフローは有
限の長さのシフトレジスタ（シフトレジスタチェイン）
を通る。診断モードでは、テストデータ入力信号ＴＤＩ
としてテストアクセスポート内にシフトされた一連のビ
ットパターンは、テストデータ出力信号としてテストア
クセスポートの外にシフトされた一連のビットパターン
に反映されない。診断データの通信は、ホストからター
ゲットへ及びターゲットからホストへ（読み出し及び書
き込み）のメモリアクセス要求、ＣＰＵレジスタの状態
情報、メモリアクセス要求に応答してホストメモリまた
はターゲットメモリから読み出されたデータ、ＣＰＵレ
ジスタ内にロードするための状態データ、及びターゲッ
トＣＰＵによってアクセスされるメモリアドレスに関す
る情報を含む。このように、診断モードは、データの非
割り込みモニタリングまたはデータの割り込みローディ
ングを含む。診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。本実施形態において、通
常テストモードに加えて作動の診断モードが提供される
と、集積回路２には、図３に示すように、ＴＡＰコント
ローラ４とオン−チップソース／宛先ロジックとの間を
インタフェースするデータアダプタ９０が備えられる。
データアダプタ９０は、ＴＡＰコントローラ４からの入
力として、ライン２８上のスキャンデータ入力信号ＳＣ
ＡＮＩＮと、ライン３８上のテストクロック信号ＴＥＳ
ＴＣＬＫと、ライン２６上の診断モードＤＩＡＧＭＯＤ
Ｅの選択を示す信号と、を受信する。データアダプタ９
０は、ＴＡＰコントローラ４にライン３６上の信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。データアダプタ９０
は、ライン９２上の送信データバスＴＸＤＡＴＡのオン
−チップソース／宛先ロジックからデータを受信し、ラ
イン９４上の受信データバスＲＸＤＡＴＡのオン−チッ
プソース／宛先ロジックにデータを出力する。データア
ダプタ９０は、ライン９６上の送信有効信号ＴＸＶＡＬ
ＩＤを入力し、ライン９８上の送信肯定応答信号ＴＸＡ
ＣＫを出力する。両信号は、送信データバスＴＸＤＡＴ
Ａに関連する制御信号である。データアダプタ９０は、
ライン１００上の受信有効信号ＲＸＶＡＬＩＤを出力
し、ライン１０２上の受信肯定応答信号ＲＸＡＣＫを入
力する。両信号は、受信データバスＲＸＤＡＴＡに関連
する制御信号である。データアダプタ９０は、受信シフ
トレジスタ１１４と、受信バッファ１１６と、受信制御
ロジック１１０と、受信フロー制御状態フリップフロッ
プ１２０と、送信フロー制御状態フリップフロップ１２
４と、送信シフトレジスタ１１８と、送信制御ロジック
１１２と、を含んで構成される。受信シフトレジスタ１
１４は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロ
ジック１１０からのライン１２６上の制御信号とを受信
し、バス１３０上に並列データを出力して受信バッファ
１１６への入力を形成する。受信バッファ１１６は、更
に受信制御ロジック１１０からのライン１２８上の制御
信号を受信し、ライン９４上に受信データバス信号ＲＸ
ＤＡＴＡを発生する。受信制御ロジック１１０は、更に
ライン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン
１０２上の信号ＲＸＡＣＫを受信し、ライン２６上の信
号ＤＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２
上に信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ
発生する。受信フロー制御状態フリップフロップ１２０
は、信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号Ｔ
ＸＳＥＮＤＡＣＫとを受信し、送信制御ロジック１１２
への信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力す
る。送信フロー制御状態フリップフロップ１２４は、信
号ＡＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹ
ＴＥとを受信し、送信制御ロジック１１２への信号ＴＸ
ＷＡＩＴＡＣＫをライン１４０上に出力する。送信制御
ロジック１１２は、更にライン２６上の信号ＤＩＡＧＭ
ＯＤＥとライン９６上の信号ＴＸＶＡＬＩＤとを受信
し、信号ＴＸＡＣＫをライン９８上に、送信シフトレジ
スタ１１８への制御信号をライン１４４上に、並列信号
ＳＥＲＣＯＮＴを送信シフトレジスタ１１８に出力す
る。送信シフトレジスタ１１８は、更にライン９２上の
並列データバスＴＸＤＡＴＡを受信し、ライン３６上に
信号ＤＩＡＧＳＣＡＮＯＵＴを出力する。図にはその接
続は示されてはいないが、データアダプタ９０には任意
にオン−チップシステムクロックからの入力が供給され
る。データアダプタとオン−チップソース／宛先ロジッ
クとの間のデータ及び制御信号が、オン−チップソース
／宛先ロジックのクロックと同期する必要がある場合に
は、システムクロックは同期実行のために使用できる。
データアダプタ９０は、信号ＴＥＳＴＣＬＫ（信号ＴＣ
Ｋから引き出された）によってクロックされたＴＡＰコ
ントローラからソース／宛先ロジックの内部機能のクロ
ック環境まで、また、ソース／宛先ロジックのクロック
環境から信号ＴＥＳＴＣＬＫによってクロックされたＴ
ＡＰコントローラまでの直列データの同期を実行する。
図には示されていないが、ＴＡＰコントローラ４は任意
にスキャンイネーブル信号をデータアダプタ９０に供給
してもよい。このようなスキャンイネーブル信号は、Ｔ
ＡＰコントローラがテストデータ出力信号ＴＤＯへのデ
ータ出力用スキャンパスを選択したことを示す。データ
アダプタ９０は、ＴＡＰコントローラ４を介したオフ−
チップからの１方向直列データをオン−チップソース／
宛先ロジックで使用するのにより適したフォーマットに
変換する。逆に、データアダプタ９０は、オン−チップ
ソース／宛先ロジックにより供給されるデータフォーマ
ットを１方向直列データに変換する。好ましい実施形態
においては、並列８ビット又はバイトの形式でデータを
オン−チップソース／宛先ロジックに供給するのが望ま
しい。しかしながら、特に受信データバスＲＸＤＡＴＡ
及び送信データバスＴＸＢＵＳは、１バイト幅よりも１
ビット幅のみでもよい。また、受信及び送信データバス
ＲＸＢＵＳとＴＸＢＵＳは、複数バイト幅のバスであっ
てもよい。データアダプタ９０は、受信及び送信の両デ
ータの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。このように、このフロー制御は２つの境界、Ｔ
ＡＰコントローラ４とデータアダプタ９０との間の境
界、及びデータアダプタ９０とこのデータアダプタ９０
がインタフェースするオン−チップソース／宛先ロジッ
クとの間の境界、を越えて実行される。ＴＡＰコントロ
ーラ４とデータアダプタ９０との間のフロー制御を提供
するには、テストデータ入力信号ＴＤＩライン及びテス
トデータ出力信号ライン上の１方向データが、図４(a)
に示されるような開始及び停止ビットでエンコードされ
る。ビットフロー制御プロトコルは、２つの開始ビット
Ｓ１及びＳ２、１つの停止ビットＥ１で信号を送るゼロ
復帰方式（ＲＴＺ）である。開始ビットと停止ビットと
の間にはデータのバイトが含まれる。このフォーマット
の直列データは、ＴＡＰコントローラ４のテストデータ
入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩＮま
で通過してデータアダプタ９０に入力される。データア
ダプタ９０の受信制御ロジック１１０は、直列データ信
号ＳＣＡＮＩＮを受信する。受信制御信号が２つの連続
した直列ビットを開始ビットＳ１及びＳ２として認識す
ると、受信シフトレジスタ１１４がライン１２６上で制
御されて、データバイトを内部で形成する次の連続した
８ビットを直列にロードする。２つの連続した開始ビッ
トＳ１及びＳ２に応答して、受信制御ロジック１１０は
また、受信フロー制御状態フリップフロップ１２０を設
定するライン１３４上の信号ＳＴＡＲＴＤＡＴＡを設定
する。設定されると、受信フロー制御状態フリップフロ
ップ１２０は、順次、ライン１４２上の信号ＲＸＳＥＮ
ＤＡＣＫを設定し、この信号により、送信制御ロジック
１１２は、図４(b) に示される形式でテストデータ出力
信号ＴＤＯに肯定応答信号を送る。この肯定応答信号
は、開始肯定応答ビットＡＣＫと停止ビットＥ１のみを
含んで構成される。これらのビットは、ライン１４４上
の信号の制御下でライン１５０上の信号ＳＥＲＣＯＮＴ
として送信シフトレジスタ１１８に並列に直接ロードさ
れ、信号ＤＩＡＧＳＣＡＮＯＵＴとして、図４(b) の直
列形式で送信シフトレジスタ１１８から出力される。肯
定応答信号が送られると、送信制御ロジック１１２は、
ライン１３６上に信号ＴＸＳＥＮＤＡＣＫを設定して、
受信フロー制御状態フリップフロップをリセットし、信
号ＲＸＳＥＮＤＡＣＫをリセットする。本実施形態で使
用されるフロー制御プロトコルによれば、信号ＳＥＲＣ
ＯＮＴは、開始ビットＳ１とＳ２及び停止ビットＥ１と
を送信シフトレジスタ１１８内に直接ロードするのを許
可する３ビット信号である。ＴＡＰコントローラ４を介
して出力され、オン−チップソース／宛先ロジックによ
って示されるデータバイトが送信データバスＴＸＤＡＴ
Ａ上に現れると、このデータバイトは送信制御ロジック
１１２の制御下で送信シフトレジスタ１１８内に並列に
ロードされ、送信制御ロジック１１２は、図４(a) に示
されるフォーマットの信号を直列にシフトする前に、信
号ＳＥＲＣＯＮＴを形成する開始ビットＳ１、Ｓ２及び
停止ビットＥ１を送信シフトレジスタ内の適宜なビット
位置に直接ロードする。肯定応答信号を送ると、送信制
御ロジック１１２は単一の開始ビットと停止ビットを送
信シフトレジスタ１１８内に直接ロードしてから、それ
らを全て直列にシフトする。受信制御ロジック１１０が
信号ＳＣＡＮＩＮの停止ビットＥ１を受信すると、デー
タバイトは受信シフトレジスタ１１４内にロードされ、
受信制御ロジック１１０の制御下でデータバイトはバス
１３０上を受信シフトレジスタ１１４から受信バッファ
１１６まで転送される。データバイトが受信バッファ１
１６内にロードされると、このデータバイトは、ライン
１００上の信号ＲＸＶＡＬＩＤも設定する受信制御ロジ
ック１１０の制御下でバスＲＸＤＡＴＡ上に出力され
る。信号ＲＸＶＡＬＩＤに応答して、オン−チップソー
ス／宛先ロジックはＲＸＢＵＳ上のデータバイトを受け
入れ、この受信をライン１０２上の信号ＲＸＡＣＫを設
定することによって示す。信号ＲＸＡＣＫに応答して、
受信制御ロジック１１０は、信号ＲＸＶＡＬＩＤをリセ
ットし、受信シフトレジスタ１１４内に別のデータバイ
トがある場合は、信号ＲＡＶＡＬＩＤを再度設定する前
にこれを受信バッファ１１６に転送する。受信バッファ
１１６が好ましい実施形態において提供される。これ
は、データの受信をオーバーラップする公知のトークン
を２つの開始ビットが受信されるとすぐに送信させ、ま
た、連続したバイトを、各バイトの間にどんな隙間もな
しに転送させることによって、効果的なデータ転送速度
を維持する。データバッファリングもまた送信側に設け
ることができる。オン−チップソース／宛先ロジック
は、データバイトをＴＸＤＡＴＡバス９２上のデータア
ダプタ９０に並列に転送する。オン−チップソース／宛
先ロジックが、転送されるデータバイトを有している時
は、ライン９６上の信号ＴＸＶＡＬＩＤが設定される。
信号ＴＸＶＡＬＩＤが設定されるのに応答して、送信制
御ロジック１１２が、ライン１４４を介して送信シフト
レジスタ１１８を制御してＴＸＤＡＴＡバス上のデータ
バイトを並列にロードする。更に、ライン１５０を使用
して、送信制御ロジック１１２は、適宜な開始ビットＳ
１とＳ２及び停止ビットＥ１を送信シフトレジスタ１１
８内にロードする。そして、再びライン１４４を介した
送信制御ロジック１１２の制御下で、２つの開始ビット
と１つの停止ビットを含むデータバイトが信号ＤＩＡＧ
ＳＣＡＮＯＵＴとして送信シフトレジスタ１１８から外
に直列にシフトされ、これはＴＡＰコントローラ４を介
して信号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデ
ータバイトがシフトレジスタ内にロードされると、送信
制御ロジック１１２は、ライン９８上に信号ＴＸＡＣＫ
を設定してオン−チップソース／宛先ロジックへのデー
タバイトの受信の肯定応答をする。そして、オン−チッ
プソース／宛先ロジックは別のデータバイトを送信でき
る。データバッファリングが、必要に応じて送信シフト
レジスタ１１８と関連して提供される。送信シフトレジ
スタ１１８が送信制御ロジック１１２に制御されて、図
４(a)に示される形式の直列データを出力すると、送信
制御ロジック１１２はまた、ライン１３８上に信号ＴＸ
ＳＥＮＤＢＹＴＥを設定し、この信号は送信フロー制御
状態フリップフロップ１２４を設定する。この信号に応
答して、送信フロー制御状態フリップフロップ１２４は
ライン１４０上に信号ＴＸＷＡＩＴＡＣＫを設定する。
信号ＴＸＷＡＩＴＡＣＫが設定されると、データバイト
が受信されたことをオン−チップソース／宛先ロジック
が肯定応答するのを送信制御ロジック１１２は待つ。オ
ン−チップソース／宛先ロジックは送信データバイトを
うまく受信すると、図４(b) に示されるタイプの肯定応
答信号をテストデータ入力信号ＴＤＩに送る。ライン２
８上の信号ＳＣＡＮＩＮのような肯定応答信号を受信す
ると、受信制御ロジック１１０は、ライン１３２上に信
号ＡＣＫＲＸを設定して、送信フロー制御状態フリップ
フロップ１２４をリセットさせ、結果として信号ＴＸＷ
ＡＩＴＡＣＫをリセットさせる。そして、送信制御ロジ
ック１１２は、オン−チップソース／宛先ロジックから
の次の並列データバイトの受信及び送信のための準備を
する。図５は、ホストメモリとターゲットメモリとの間
の接続を確立するのにどのようにデータアダプタ９０を
使用するかを系統図形式で示す。集積回路２は、相互の
間をオフ−チップで通信し、また、上記信号を使用して
オン−チップで回路と通信する、ＴＡＰコントローラ４
とデータアダプタ９０とを含んで構成される。図５にお
いて、上述の信号に相当する信号には同様の参照符号を
使用する。図５から明らかなように、集積回路２はま
た、メモリバスアダプタ１６０と、ターゲットＣＰＵ１
６２と、オン−チップメモリ１６４と、を含んで構成さ
れる。集積回路２には、ターゲットＣＰＵ１６２及びオ
ン−チップメモリ１６４とインタフェースするメモリバ
ス１６６が備えられる。メモリバス１６６はまた、オフ
−チップメモリ１７４に接続する。オフ−チップのテス
トアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ
及びＴＲＳＴ＊が、ＴＡＰコントローライニシャライザ
１７６に接続しており、このＴＡＰコントローライニシ
ャライザ１７６は、それ自体別のデータアダプタ１８０
からライン１７８上の直列データ入力信号ＳＥＲＩＮを
受信し、データアダプタ１８０へライン１７９上の直列
データ出力信号ＳＥＲＯＵＴを出力する。この別のデー
タアダプタ１８０は、ライン１９０、１８８及び１８６
上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩＤ及
びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１９４
に出力し、ライン１８４、１８２及び１９２上の信号Ｅ
ＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸＴＲ
ＸＡＣＫをメモリバスアダプタ１９４から受信する。メ
モリバスアダプタ１９４は外部メモリバス１９８に接続
される。ホストＣＰＵ２００は、外部メモリバス１９８
に接続され、別のオフ−チップメモリ２０２も外部メモ
リバス１９８に接続される。ＴＡＰコントローライニシ
ャライザ１７６は、テストモードか診断モードのいずれ
かの作動用のＴＡＰコントローラ４を構成する。メモリ
バスアダプタ１６０，１９４は、バスＲＸＤＡＴＡ上の
並列データをオン−チップソース／宛先ロジックと通信
するのにより適宜なメッセージフォーマットに調整す
る。このため、メモリバスアダプタはメッセージコンバ
ータであって、英国特許出願第９６２２６８５．７号に
開示されるタイプのメッセージコンバータである。メモ
リバスアダプタはまた、オン−チップソース／宛先ソー
スのメッセージフォーマットをバスＴＸＤＡＴＡの送信
用の並列データバイトに変換する。図５の構成は種々の
診断手順に使用できる。オン−チップ及びオフ−チップ
直列リンクが集積回路２とホストＣＰＵ２００との間の
種々の異なるタイプの診断データの通信を可能にする。
ホストＣＰＵ２００は、オン−チップバスシステム１６
６を使用してオン−チップメモリ１６４またはオフ−チ
ップメモリ１７４にアクセスできるが、これにはターゲ
ットＣＰＵ１６２を必要としない。このためには、ホス
トＣＰＵによりなされたメモリアクセス要求が、オフ−
チップメモリバスアダプタ１９４と、データアダプタ１
８０と、ＴＡＰコントローライニシャライザ１７６と、
オン−チップＴＡＰコントローラ４と、データアダプタ
９０と、メモリバスアダプタ１６０と、を含んで構成さ
れるインタフェース回路を介して、ここに述べられる種
々の変換を行って送信できる。同様に、オン−チップメ
モリ１６４またはオフ−チップメモリ１７４から読み出
されたデータは、オン−チップバスシステム１６６とイ
ンタフェース回路とを介してホストＣＰＵに戻ることが
できる。逆に、ターゲットＣＰＵが、ホストＣＰＵに関
連したオフ−チップメモリ２０２とアクセスできる。ホ
ストＣＰＵ２００に関連したオフ−チップメモリ２０２
から読み出されたデータも、同様にインタフェース回路
を介して戻ることができる。また、ターゲットＣＰＵが
診断目的のために監視される。例えば、それ自体のメモ
リへのそのアクセスがオン−チップ回路によって監視さ
れ、アクセスされたメモリアドレスに関する情報がイン
タフェース回路を使用してホストＣＰＵに送信される。
更に、ターゲットＣＰＵは、その状態を示す構成レジス
タを含むか又はアクセスできる。これらのレジスタの内
容に関する情報はオフ−チップでインタフェース回路を
使用してホストＣＰＵに送信される。逆に、特定状態情
報がこれらのレジスタ内にロードされてホストＣＰＵの
命令下でターゲットＣＰＵの状況に影響を与える。この
ように、ここで述べられるインタフェース回路は、ホス
トからターゲットへのまたターゲットからホストへの
（読み出し及び書き込み）メモリアクセス要求、ＣＰＵ
レジスタの状態情報、メモリアクセス要求に応答したホ
ストメモリまたはターゲットメモリからの読み出しデー
タ、ＣＰＵレジスタ内へロードするための状況データ及
びターゲットＣＰＵによりアクセスされるメモリアドレ
スに関する情報を含む診断データの通信を可能にする。
このように、インタフェース回路は、以下の診断上の機
能を回路内に提供できる。リアルタイムの診断手順の実
行機能、即ち、ターゲットＣＰＵがリアルタイムで作動
すると同時に、その作動に割り込まずに診断手順を行
う。特に、メモリバスの監視とターゲットメモリへのア
クセスが、ターゲットＣＰＵを必要とせずにホストＣＰ
Ｕにより行える。ホストＣＰＵからターゲットメモリ及
び構成レジスタへのアクセス。ターゲットＣＰＵからホ
ストメモリへのアクセス。ホストプロセッサからＣＰＵ
のブーティング操作を実行する機能を含む、ターゲット
ＣＰＵ及びサブシステムの制御。
【図１】本実施形態による接続点を有するテストアクセ
スポートコントローラを備えた集積回路を示す。
スポートコントローラを備えた集積回路を示す。
【図２】図１のテストアクセスポートコントローラを示
す。
す。
【図３】図２のテストアクセスポートコントローラに接
続するための本実施形態によるデータアダプタを示す。
続するための本実施形態によるデータアダプタを示す。
【図４】診断モードにおける図２のテストアクセスポー
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
【図５】図３のデータアダプタの実行を階層形状ブロッ
ク図で示す。
ク図で示す。
【手続補正書】
【提出日】平成１０年２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 ＴＡＰコントローラを有する集積回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、特
に、チップ境界を越えての直列データ通信を実行する、
テストアクセスポートコントローラ（ＴＡＰコントロー
ラ）を有する集積回路に関する。
に、チップ境界を越えての直列データ通信を実行する、
テストアクセスポートコントローラ（ＴＡＰコントロー
ラ）を有する集積回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】テスト
アクセスポートコントローラは従来公知である。ＴＡＰ
コントローラは、ＪＴＡＧポートとして知られるポート
を介して、オン−チップ及びオフ−チップでテストデー
タ通信を実行するのに使用される。公知のＴＡＰコント
ローラの機能は、ＩＥＥＥ基準１１４９．１−１９９０
で定義されている。この基準は、テストロジックを定義
し、そのテストロジックは、集積回路内に含まれること
ができて、集積回路間の相互の接続をテストし、集積回
路自体をテストし、また、集積回路が「通常」または
「ユーザーモード」で作動する間の回路動作を監視する
かまたは修正するための基準化された方法を提供する。
アクセスポートコントローラは従来公知である。ＴＡＰ
コントローラは、ＪＴＡＧポートとして知られるポート
を介して、オン−チップ及びオフ−チップでテストデー
タ通信を実行するのに使用される。公知のＴＡＰコント
ローラの機能は、ＩＥＥＥ基準１１４９．１−１９９０
で定義されている。この基準は、テストロジックを定義
し、そのテストロジックは、集積回路内に含まれること
ができて、集積回路間の相互の接続をテストし、集積回
路自体をテストし、また、集積回路が「通常」または
「ユーザーモード」で作動する間の回路動作を監視する
かまたは修正するための基準化された方法を提供する。
【０００３】ＩＥＥＥ基準によれば、ＴＡＰコントロー
ラは種々の異なるテストモードを実行できる。これらの
テストモードのそれぞれにおいて、テストデータはＴＡ
Ｐコントローラの入力ピンを介してチップに供給され、
テスト後の結果として生じるデータがＴＡＰコントロー
ラの出力ピンを介してオフ−チップに供給される。結果
として生じるデータは、テストデータに依存し、予測デ
ータと比較されてテストの有効性を検査する。入力ピン
及び出力ピンは、それぞれＴＤＩ及びＴＤＯとして参照
される。現存する多くの集積回路は、既に入力ピンＴＤ
Ｉ及び出力ピンＴＤＯを有するこのタイプのＴＡＰコン
トローラを備えている。
ラは種々の異なるテストモードを実行できる。これらの
テストモードのそれぞれにおいて、テストデータはＴＡ
Ｐコントローラの入力ピンを介してチップに供給され、
テスト後の結果として生じるデータがＴＡＰコントロー
ラの出力ピンを介してオフ−チップに供給される。結果
として生じるデータは、テストデータに依存し、予測デ
ータと比較されてテストの有効性を検査する。入力ピン
及び出力ピンは、それぞれＴＤＩ及びＴＤＯとして参照
される。現存する多くの集積回路は、既に入力ピンＴＤ
Ｉ及び出力ピンＴＤＯを有するこのタイプのＴＡＰコン
トローラを備えている。
【０００４】本発明は、これらのピンとＴＡＰコントロ
ーラを使用して、ピンの数を増やすことなく、また、基
準を超えることなく集積回路の通信機能を増大させるこ
とを目的とする。このことは、診断目的のために特に有
用である。即ち、集積回路がプロセッサ等の埋め込まれ
た機能回路を有する場合、従来の診断技術を使用して機
能回路のリアルタイム非割り込み監視を提供することは
非常に困難である。機能回路はプロセッサである必要は
なく、ＤＭＡ（Direct Memory Access；直接メモリアク
セス）エンジンを含む他の機能回路またはオン−チップ
キャッシュでもよい。
ーラを使用して、ピンの数を増やすことなく、また、基
準を超えることなく集積回路の通信機能を増大させるこ
とを目的とする。このことは、診断目的のために特に有
用である。即ち、集積回路がプロセッサ等の埋め込まれ
た機能回路を有する場合、従来の診断技術を使用して機
能回路のリアルタイム非割り込み監視を提供することは
非常に困難である。機能回路はプロセッサである必要は
なく、ＤＭＡ（Direct Memory Access；直接メモリアク
セス）エンジンを含む他の機能回路またはオン−チップ
キャッシュでもよい。
【０００５】従来、プロセッサ（ＣＰＵ）は単一チップ
として製造されており、メモリ等の全ての補助回路への
オフ−チップアクセスを必要とする。結果として、これ
らは複数のアクセスピンを有して、ＣＰＵに関する情
報、特に、メモリアドレス情報がこれらのアクセスピン
からいずれにしても外部的に入手できる。メモリアドレ
ス情報に加えて、プロセッサの内部状態に関する状態情
報を入手して、例えば、割り込み、命令ストリームにお
ける変化、ＣＰＵの種々の状態レジスタにおけるフラグ
の設定等の事象を確認するのに使用できる。
として製造されており、メモリ等の全ての補助回路への
オフ−チップアクセスを必要とする。結果として、これ
らは複数のアクセスピンを有して、ＣＰＵに関する情
報、特に、メモリアドレス情報がこれらのアクセスピン
からいずれにしても外部的に入手できる。メモリアドレ
ス情報に加えて、プロセッサの内部状態に関する状態情
報を入手して、例えば、割り込み、命令ストリームにお
ける変化、ＣＰＵの種々の状態レジスタにおけるフラグ
の設定等の事象を確認するのに使用できる。
【０００６】現今では、チップは複雑であり、オン−チ
ップのプロセッサだけではなくその関連メモリや他の補
助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。
ップのプロセッサだけではなくその関連メモリや他の補
助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。
【０００７】集積回路ＣＰＵ上で実行するように設計さ
れたソフトウエアの複雑さが増大するにつれて、ソフト
ウエアを適切にテストすることの重要性も増大する。こ
れには、ＣＰＵがソフトウエアを実行するのと同時にＣ
ＰＵの作動を監視する技術を必要とする。ソフトウエア
がリアルタイムで作動しながら非割り込みでモニタされ
ることは特に煩わしい要件である。
れたソフトウエアの複雑さが増大するにつれて、ソフト
ウエアを適切にテストすることの重要性も増大する。こ
れには、ＣＰＵがソフトウエアを実行するのと同時にＣ
ＰＵの作動を監視する技術を必要とする。ソフトウエア
がリアルタイムで作動しながら非割り込みでモニタされ
ることは特に煩わしい要件である。
【０００８】いわゆる診断又はデバッギング技術がこれ
を達成するために開発された。従来の１つの技術（ＩＣ
Ｅ；回路内エミュレータ）は、オン−チップハードウエ
アにマッチし、このハードウエアに接続されるエミュレ
ータボードの製造を必要とする。このように、オン−チ
ップ接続がエミュレータにマップされるので、エミュレ
ータ上でアクセスできる。しかしながら、エミュレータ
は構成が複雑かつ高価であり、いずれにしてもオン−チ
ップ通信の速度または状態に十分にマッチできない。こ
のため、優先するオン−チップ状態を正確にエミュレー
トすることは非常に困難である。
を達成するために開発された。従来の１つの技術（ＩＣ
Ｅ；回路内エミュレータ）は、オン−チップハードウエ
アにマッチし、このハードウエアに接続されるエミュレ
ータボードの製造を必要とする。このように、オン−チ
ップ接続がエミュレータにマップされるので、エミュレ
ータ上でアクセスできる。しかしながら、エミュレータ
は構成が複雑かつ高価であり、いずれにしてもオン−チ
ップ通信の速度または状態に十分にマッチできない。こ
のため、優先するオン−チップ状態を正確にエミュレー
トすることは非常に困難である。
【０００９】他の従来技術では、論理状態アナライザ
（ＬＳＡ）を使用している。これは、全てのオフ−チッ
プ通信状態を継続的に監視する集積回路のピンに接続さ
れる装置である。連続して発生する状態の各セットは記
憶された後に分析できる。エミュレータよりは安いが、
ＬＳＡは高価であるばかりではなく、記憶される莫大な
数の連続して発生する状態セットから何らかの有用な情
報を引き出すための多大な演繹と分析が必要である。オ
フ−チップで通信される状態信号を分析できるだけなの
で、オン−チップ状態に関する何らかの演繹または仮定
を行うことが当然必要となる。
（ＬＳＡ）を使用している。これは、全てのオフ−チッ
プ通信状態を継続的に監視する集積回路のピンに接続さ
れる装置である。連続して発生する状態の各セットは記
憶された後に分析できる。エミュレータよりは安いが、
ＬＳＡは高価であるばかりではなく、記憶される莫大な
数の連続して発生する状態セットから何らかの有用な情
報を引き出すための多大な演繹と分析が必要である。オ
フ−チップで通信される状態信号を分析できるだけなの
で、オン−チップ状態に関する何らかの演繹または仮定
を行うことが当然必要となる。
【００１０】更に近年では、埋め込まれたＣＰＵの作動
を監視する試みにおいて更なる開発がすすめられた。あ
る集積回路では、スキャンラッチチェインがオン−チッ
プで提供されて、オン−チップＴＡＰコントローラを使
用してＣＰＵのレジスタからデータを転送する。プロセ
スは破壊的なので、ＣＰＵが作動を継続する前にデータ
をＣＰＵレジスタ内に戻して読み込ませる必要がある。
このように、これを実行するには、ＣＰＵを停止させて
そのレジスタから状態情報を抽出する必要がある。この
ため、これはソフトウエアがリアルタイムで監視されな
ければならないという要求を満足させるものではない。
いくつかのケースでは、ＣＰＵの停止がソフトウエアの
作動する方法を変化させるので、リアルタイムで目に見
えるバグが、ＣＰＵがそのポイントで停止すると表れな
い。
を監視する試みにおいて更なる開発がすすめられた。あ
る集積回路では、スキャンラッチチェインがオン−チッ
プで提供されて、オン−チップＴＡＰコントローラを使
用してＣＰＵのレジスタからデータを転送する。プロセ
スは破壊的なので、ＣＰＵが作動を継続する前にデータ
をＣＰＵレジスタ内に戻して読み込ませる必要がある。
このように、これを実行するには、ＣＰＵを停止させて
そのレジスタから状態情報を抽出する必要がある。この
ため、これはソフトウエアがリアルタイムで監視されな
ければならないという要求を満足させるものではない。
いくつかのケースでは、ＣＰＵの停止がソフトウエアの
作動する方法を変化させるので、リアルタイムで目に見
えるバグが、ＣＰＵがそのポイントで停止すると表れな
い。
【００１１】更に、テストスキャンが完了するのを待っ
てＣＰＵレジスタからのすべてのスキャンデータをオフ
−チップに送信する必要があるので、監視プロセスがゆ
っくりである。また、本発明の別の目的は、オフ−チッ
プ外部通信性を増大させることによって改良された診断
手順を実行できるようにすることを目的とする。
てＣＰＵレジスタからのすべてのスキャンデータをオフ
−チップに送信する必要があるので、監視プロセスがゆ
っくりである。また、本発明の別の目的は、オフ−チッ
プ外部通信性を増大させることによって改良された診断
手順を実行できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】本発明の１態様によれ
ば、 ａ) 直列データ入力ピン及び直列データ出力ピンと、 ｂ) オン−チップ機能回路及びテストロジックと、 ｃ) 前記入力ピン及び出力ピンを介してチップ境界を越
えた直列データ通信を実行するために接続され、第１の
作動モードでテストロジックに接続されて、入力される
クロック信号の制御下で直列テストデータ通信を実行で
きるテストアクセスポートコントローラと、 ｄ) 第２の作動モードで前記テストアクセスポートコン
トローラを介して前記入力ピン及び出力ピンに接続でき
るデータアダプタと、を含んで構成され、前記データア
ダプタは、前記第２の作動モードにおいて、前記オン−
チップ機能回路から並列データ及び制御信号を供給さ
れ、前記並列データ及び制御信号を、前記入力されるク
ロック信号の制御下で前記テストアクセスポートコント
ローラを介してオフ−チップ通信するためのフロー制御
ビットとデータビットとを有する一連の直列ビットに変
換し、フロー制御ビットとデータビットとを有する一連
の直列ビットを、オフ−チップから前記直列データ入力
ピンを介して受信して、前記オン−チップ機能回路用の
並列データ及び制御信号に変換させることを特徴とする
集積回路が提供される。
ば、 ａ) 直列データ入力ピン及び直列データ出力ピンと、 ｂ) オン−チップ機能回路及びテストロジックと、 ｃ) 前記入力ピン及び出力ピンを介してチップ境界を越
えた直列データ通信を実行するために接続され、第１の
作動モードでテストロジックに接続されて、入力される
クロック信号の制御下で直列テストデータ通信を実行で
きるテストアクセスポートコントローラと、 ｄ) 第２の作動モードで前記テストアクセスポートコン
トローラを介して前記入力ピン及び出力ピンに接続でき
るデータアダプタと、を含んで構成され、前記データア
ダプタは、前記第２の作動モードにおいて、前記オン−
チップ機能回路から並列データ及び制御信号を供給さ
れ、前記並列データ及び制御信号を、前記入力されるク
ロック信号の制御下で前記テストアクセスポートコント
ローラを介してオフ−チップ通信するためのフロー制御
ビットとデータビットとを有する一連の直列ビットに変
換し、フロー制御ビットとデータビットとを有する一連
の直列ビットを、オフ−チップから前記直列データ入力
ピンを介して受信して、前記オン−チップ機能回路用の
並列データ及び制御信号に変換させることを特徴とする
集積回路が提供される。
【００１３】好ましい実施例における前記データアダプ
タは、該データアダプタと機能回路との間で、それぞれ
並列データと制御信号を受信及び送信するための第１及
び第２のポートを有する。前記データアダプタは、前記
機能回路とデータアダプタとの間を転送されるフロー制
御ビット及びデータからフロー制御情報を発生する回路
を有するのが好ましい。前記フロー制御情報は、以下の
タイプの１つとすることができる。
タは、該データアダプタと機能回路との間で、それぞれ
並列データと制御信号を受信及び送信するための第１及
び第２のポートを有する。前記データアダプタは、前記
機能回路とデータアダプタとの間を転送されるフロー制
御ビット及びデータからフロー制御情報を発生する回路
を有するのが好ましい。前記フロー制御情報は、以下の
タイプの１つとすることができる。
【００１４】１）入力する一連の直列ビット内のフロー
制御ビットから生成され、前記第１のポートの少なくと
も１つのピンによって出力される順方向のフロー制御情
報 ２）前記第１のポートに供給される並列データ信号に関
連して、前記オン−チップ機能回路によって生成される
順方向のデータ制御情報 ３）前記データアダプタによって受信される一連の直列
ビット内のデータビットから生成される逆方向のデータ
制御情報 ４）前記オン−チップ機能回路によって受信される並列
データに応答して、前記オン−チップ機能回路によって
生成される逆方向のフロー制御情報 また、前記順方向のフロー制御情報は、データ及び制御
信号を直列ビットに変換する間それらデータ及び制御信
号を一時的に保持する、データアダプタ内の記憶回路の
状態に応じて生成されてもよい。
制御ビットから生成され、前記第１のポートの少なくと
も１つのピンによって出力される順方向のフロー制御情
報 ２）前記第１のポートに供給される並列データ信号に関
連して、前記オン−チップ機能回路によって生成される
順方向のデータ制御情報 ３）前記データアダプタによって受信される一連の直列
ビット内のデータビットから生成される逆方向のデータ
制御情報 ４）前記オン−チップ機能回路によって受信される並列
データに応答して、前記オン−チップ機能回路によって
生成される逆方向のフロー制御情報 また、前記順方向のフロー制御情報は、データ及び制御
信号を直列ビットに変換する間それらデータ及び制御信
号を一時的に保持する、データアダプタ内の記憶回路の
状態に応じて生成されてもよい。
【００１５】本実施例においては、前記データアダプタ
によって受信及び送信される並列データ信号は、８ビッ
ト幅である。前記集積回路は、オン−チップの種々のソ
ース／宛先ロジックを有する。１つの実施例において、
前記集積回路は、前記バスシステムから受信した要求を
前記データアダプタに供給するための並列データに変換
し、前記データアダプタから受信した並列データを前記
バスシステムを介して供給するための要求に変換するメ
ッセージコンバータが接続されたオン−チップバスシス
テムを有する。前記オン−チップ機能回路は、前記バス
システムに接続される少なくとも１つのプロセッサを含
んで構成される。前記バスシステムは、少なくとも１つ
のメモリバスを有し、このメモリバスは、該メモリバス
と接続する或いは接続可能なオン−チップまたはオフ−
チップメモリとの通信を実行する。
によって受信及び送信される並列データ信号は、８ビッ
ト幅である。前記集積回路は、オン−チップの種々のソ
ース／宛先ロジックを有する。１つの実施例において、
前記集積回路は、前記バスシステムから受信した要求を
前記データアダプタに供給するための並列データに変換
し、前記データアダプタから受信した並列データを前記
バスシステムを介して供給するための要求に変換するメ
ッセージコンバータが接続されたオン−チップバスシス
テムを有する。前記オン−チップ機能回路は、前記バス
システムに接続される少なくとも１つのプロセッサを含
んで構成される。前記バスシステムは、少なくとも１つ
のメモリバスを有し、このメモリバスは、該メモリバス
と接続する或いは接続可能なオン−チップまたはオフ−
チップメモリとの通信を実行する。
【００１６】また、本発明は、 ａ）オン−チップバスシステムに接続されるターゲット
プロセッサと、前記オン−チップバスシステムに接続さ
れる付加機能回路と、直列データ入力ピンと直列データ
出力ピンに接続されるテストアクセスポートコントロー
ラと、前記テストアクセスポートコントローラ並びにそ
の直列データ入力ピン及び直列データ出力ピンを介し
て、チップ境界を越えた通信を実行するオン−チップデ
ータアダプタと、を含み、該オン−チップデータアダプ
タは、前記オン−チップバスシステムから並列データ及
び制御信号を供給され、前記並列データ及び制御信号
を、前記直列データ出力ピンを介してオフ−チップ通信
するためのフロー制御ビット及びデータビットを有する
一連の直列ビットに変換し、オフ−チップから前記直列
データ入力ピンを介して、フロー制御ビット及びデータ
ビットを有する一連の直列ビットを受信し、該直列ビッ
トを前記オン−チップバスシステム用の並列データ及び
制御信号に変換する構成とした単一チップ集積回路と、 ｂ）並列データ及び制御信号を発生するとともに受信す
るように作動可能なオフ−チップホストプロセッサと、 ｃ）前記ホストプロセッサに接続されて、該ホストプロ
セッサからの前記並列データ及び制御信号を受信し、こ
れらを前記直列データ入力ピンを介してチップ上に送信
するためのフロー制御ビット及びデータビットを有する
一連の直列ビットに変換し、前記直列データ出力ピンか
ら一連の直列ビットを受信し、前記一連の直列ビットを
前記オフ−チップホストプロセッサ用の並列データ及び
制御信号に変換するオフ−チップデータアダプタと、を
含んで構成され、前記ホストプロセッサは、前記ターゲ
ットプロセッサを必要とせずに、前記オン−チップバス
システムを介して前記付加機能回路と通信できることを
特徴とするコンピュータシステムを提供する。
プロセッサと、前記オン−チップバスシステムに接続さ
れる付加機能回路と、直列データ入力ピンと直列データ
出力ピンに接続されるテストアクセスポートコントロー
ラと、前記テストアクセスポートコントローラ並びにそ
の直列データ入力ピン及び直列データ出力ピンを介し
て、チップ境界を越えた通信を実行するオン−チップデ
ータアダプタと、を含み、該オン−チップデータアダプ
タは、前記オン−チップバスシステムから並列データ及
び制御信号を供給され、前記並列データ及び制御信号
を、前記直列データ出力ピンを介してオフ−チップ通信
するためのフロー制御ビット及びデータビットを有する
一連の直列ビットに変換し、オフ−チップから前記直列
データ入力ピンを介して、フロー制御ビット及びデータ
ビットを有する一連の直列ビットを受信し、該直列ビッ
トを前記オン−チップバスシステム用の並列データ及び
制御信号に変換する構成とした単一チップ集積回路と、 ｂ）並列データ及び制御信号を発生するとともに受信す
るように作動可能なオフ−チップホストプロセッサと、 ｃ）前記ホストプロセッサに接続されて、該ホストプロ
セッサからの前記並列データ及び制御信号を受信し、こ
れらを前記直列データ入力ピンを介してチップ上に送信
するためのフロー制御ビット及びデータビットを有する
一連の直列ビットに変換し、前記直列データ出力ピンか
ら一連の直列ビットを受信し、前記一連の直列ビットを
前記オフ−チップホストプロセッサ用の並列データ及び
制御信号に変換するオフ−チップデータアダプタと、を
含んで構成され、前記ホストプロセッサは、前記ターゲ
ットプロセッサを必要とせずに、前記オン−チップバス
システムを介して前記付加機能回路と通信できることを
特徴とするコンピュータシステムを提供する。
【００１７】このように、集積回路の境界を越えた通信
は、好ましくはオン−チップのターゲットプロセッサを
必要とせずに、オフ−チップホストプロセッサとオン−
チップの機能回路との間で選択的に実行できる。このこ
とは、診断環境において特に有用である。ホストプロセ
ッサとのオン−チップ及びオフ−チップ通信は、ターゲ
ットプロセッサのリアルタイム作動に割り込まずに実行
できるので、特に、ターゲットプロセッサ上で実行する
ソフトウエアをリアルタイムで監視できる。また、ＴＡ
Ｐコントローラ並びにその直列データ入力ピン及び直列
データ出力ピンの使用により、オン−チップ通信を実行
する際のチップ領域及びオーバーヘッドを節約できる。
データアダプタは、オン−チップのデータ及び制御信号
の並列フォーマットを、ＴＡＰコントローラの入力ピン
及び出力ピンを介して通信可能な直列フォーマットに修
正するのに役立つ。
は、好ましくはオン−チップのターゲットプロセッサを
必要とせずに、オフ−チップホストプロセッサとオン−
チップの機能回路との間で選択的に実行できる。このこ
とは、診断環境において特に有用である。ホストプロセ
ッサとのオン−チップ及びオフ−チップ通信は、ターゲ
ットプロセッサのリアルタイム作動に割り込まずに実行
できるので、特に、ターゲットプロセッサ上で実行する
ソフトウエアをリアルタイムで監視できる。また、ＴＡ
Ｐコントローラ並びにその直列データ入力ピン及び直列
データ出力ピンの使用により、オン−チップ通信を実行
する際のチップ領域及びオーバーヘッドを節約できる。
データアダプタは、オン−チップのデータ及び制御信号
の並列フォーマットを、ＴＡＰコントローラの入力ピン
及び出力ピンを介して通信可能な直列フォーマットに修
正するのに役立つ。
【００１８】
【発明の実施の形態】本発明を更に理解し、どのように
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。
【００１９】以下に詳細に説明する図５は、ソース／宛
先ロジックを構成する構成要素を示す。ソース／宛先ロ
ジックは、少なくともオン−チップバスシステムに接続
されるプロセッサであり、オン−チップバスシステムは
これに接続されたオン−チップメモリを有する。オフ−
チップメモリもまたこのようなバスシステムに直接接続
できる。オン−チップソース／宛先ロジックはまた、Ｄ
ＭＡエンジン又はＥＭＩインタフェースを備えた他の機
能回路を持つ。
先ロジックを構成する構成要素を示す。ソース／宛先ロ
ジックは、少なくともオン−チップバスシステムに接続
されるプロセッサであり、オン−チップバスシステムは
これに接続されたオン−チップメモリを有する。オフ−
チップメモリもまたこのようなバスシステムに直接接続
できる。オン−チップソース／宛先ロジックはまた、Ｄ
ＭＡエンジン又はＥＭＩインタフェースを備えた他の機
能回路を持つ。
【００２０】ＴＡＰコントローラ４は、標準演算に必要
であり且つ本発明で要求される回路ブロックを備えて図
２に概略的に示される。図２を参照すると、ＴＡＰコン
トローラ４はその基本形式において、ステートマシン５
０と、ＩＤレジスタ４２と、命令レジスタ４４と、命令
デコーダ４６と、バイパスラッチ４８と、データマルチ
プレクサ５２と、命令／データマルチプレクサ５４と、
ラッチ５６と、インバータ６０と、を含んで構成され
る。命令レジスタ４４は、ライン１８上のテストデータ
入力信号ＴＤＩを受信し、バス６２への並列命令とライ
ン７６上への直列出力とを発生し、また、ライン８２上
の命令制御入力信号を受信する。命令デコーダ４６は、
バス６２上の並列命令とライン８４上のデコーダ制御入
力信号とを受信して、信号ＳＣＡＮＭＯＤＥ及び信号Ｄ
ＩＡＧＭＯＤＥをライン２４及び２６それぞれに、ま
た、ライン７０上に並列データマルチプレクサ選択信号
を発生する。バイパスラッチ４８は、ライン１８上のテ
ストデータ入力信号ＴＤＩを受信し、ライン７２上に出
力信号を発生する。ＩＤレジスタ４２は、ライン１２上
の並列の信号ＤＥＶＩＣＥＩＤを受信し、ライン６８上
に直列の装置識別子出力信号を発生する。データマルチ
プレクサ５２は、ライン６８上のＩＤレジスタ４２の出
力信号と、ライン７２上のバイパスラッチ４８の出力信
号と、ライン３４上の信号ＳＣＡＮＯＵＴと、ライン３
６上の信号ＤＩＡＧＳＣＡＮＯＵＴと、ライン７０上の
データマルチプレクサ選択信号と、を受信する。データ
マルチプレクサ５２は、ライン７４上に出力を発生す
る。命令／データマルチプレクサ５４は、ライン７６上
の直列出力と、ライン７４上のデータマルチプレクサの
出力と、ライン７８上の命令／データマルチプレクサ選
択信号と、を受信する。命令／データマルチプレクサ５
４は、ライン８０上に出力を発生する。ラッチ５６は、
ライン８０上の命令／データマルチプレクサ５４の出力
を受信し、ライン２０上にテストデータ出力信号ＴＤＯ
を発生する。ステートマシン５０は、ライン１６上の信
号ＴＭＳと、ライン２２上の信号ＴＲＳＴ＊と、を受信
する。ステートマシン５０は、ライン７８への命令／デ
ータマルチプレクサ選択信号と、ライン８２への命令制
御入力信号と、ライン８４へのデコーダ制御入力信号
と、を発生する。ＩＤレジスタ４２、命令レジスタ４
４、命令デコーダ４６、バイパスラッチ４８、ステート
マシン５０、及びデータコンバータ５７は、それぞれラ
イン１４上のテストクロック信号ＴＣＫを受信する。ラ
ッチ５６は、ライン６４上のインバータ６０を介して反
転されたテストクロック信号ＴＣＫを受信する。テスト
クロック信号ＴＣＫとテストデータ入力信号ＴＤＩは、
ライン３８の出力ＴＥＳＴＣＬＫ及びライン２８の出力
ＳＣＡＮＩＮとしてそれぞれ直接接続される。
であり且つ本発明で要求される回路ブロックを備えて図
２に概略的に示される。図２を参照すると、ＴＡＰコン
トローラ４はその基本形式において、ステートマシン５
０と、ＩＤレジスタ４２と、命令レジスタ４４と、命令
デコーダ４６と、バイパスラッチ４８と、データマルチ
プレクサ５２と、命令／データマルチプレクサ５４と、
ラッチ５６と、インバータ６０と、を含んで構成され
る。命令レジスタ４４は、ライン１８上のテストデータ
入力信号ＴＤＩを受信し、バス６２への並列命令とライ
ン７６上への直列出力とを発生し、また、ライン８２上
の命令制御入力信号を受信する。命令デコーダ４６は、
バス６２上の並列命令とライン８４上のデコーダ制御入
力信号とを受信して、信号ＳＣＡＮＭＯＤＥ及び信号Ｄ
ＩＡＧＭＯＤＥをライン２４及び２６それぞれに、ま
た、ライン７０上に並列データマルチプレクサ選択信号
を発生する。バイパスラッチ４８は、ライン１８上のテ
ストデータ入力信号ＴＤＩを受信し、ライン７２上に出
力信号を発生する。ＩＤレジスタ４２は、ライン１２上
の並列の信号ＤＥＶＩＣＥＩＤを受信し、ライン６８上
に直列の装置識別子出力信号を発生する。データマルチ
プレクサ５２は、ライン６８上のＩＤレジスタ４２の出
力信号と、ライン７２上のバイパスラッチ４８の出力信
号と、ライン３４上の信号ＳＣＡＮＯＵＴと、ライン３
６上の信号ＤＩＡＧＳＣＡＮＯＵＴと、ライン７０上の
データマルチプレクサ選択信号と、を受信する。データ
マルチプレクサ５２は、ライン７４上に出力を発生す
る。命令／データマルチプレクサ５４は、ライン７６上
の直列出力と、ライン７４上のデータマルチプレクサの
出力と、ライン７８上の命令／データマルチプレクサ選
択信号と、を受信する。命令／データマルチプレクサ５
４は、ライン８０上に出力を発生する。ラッチ５６は、
ライン８０上の命令／データマルチプレクサ５４の出力
を受信し、ライン２０上にテストデータ出力信号ＴＤＯ
を発生する。ステートマシン５０は、ライン１６上の信
号ＴＭＳと、ライン２２上の信号ＴＲＳＴ＊と、を受信
する。ステートマシン５０は、ライン７８への命令／デ
ータマルチプレクサ選択信号と、ライン８２への命令制
御入力信号と、ライン８４へのデコーダ制御入力信号
と、を発生する。ＩＤレジスタ４２、命令レジスタ４
４、命令デコーダ４６、バイパスラッチ４８、ステート
マシン５０、及びデータコンバータ５７は、それぞれラ
イン１４上のテストクロック信号ＴＣＫを受信する。ラ
ッチ５６は、ライン６４上のインバータ６０を介して反
転されたテストクロック信号ＴＣＫを受信する。テスト
クロック信号ＴＣＫとテストデータ入力信号ＴＤＩは、
ライン３８の出力ＴＥＳＴＣＬＫ及びライン２８の出力
ＳＣＡＮＩＮとしてそれぞれ直接接続される。
【００２１】集積回路２のテストを実行する際のＴＡＰ
コントローラ４の作動は、ＩＥＥＥ１１４９．１−１９
９０に詳細に説明されている。本質的に、有限長さのス
キャンチェインは、チップ境界スキャンチェイン１０に
よって形成されるチェインのように集積回路上で形成さ
れる。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４
９．１−１９９０によって定義される同期有限ステート
マシンである。ＩＥＥＥ基準１１４９．１−１９９０
は、集積回路に含むことのできるテストロジックを定義
して、集積回路間の相互接続のテスト、集積回路自体の
テスト、集積回路の通常作動中における回路動作の監視
又は修正の標準的な方法を提供する。
コントローラ４の作動は、ＩＥＥＥ１１４９．１−１９
９０に詳細に説明されている。本質的に、有限長さのス
キャンチェインは、チップ境界スキャンチェイン１０に
よって形成されるチェインのように集積回路上で形成さ
れる。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４
９．１−１９９０によって定義される同期有限ステート
マシンである。ＩＥＥＥ基準１１４９．１−１９９０
は、集積回路に含むことのできるテストロジックを定義
して、集積回路間の相互接続のテスト、集積回路自体の
テスト、集積回路の通常作動中における回路動作の監視
又は修正の標準的な方法を提供する。
【００２２】集積回路２の通常作動中、ＴＡＰコントロ
ーラ４は、リセット状態にあり、その入力と出力は全て
非作動である。ＩＥＥＥ基準１１４９．１−１９９０に
よるテストアクセスポートを使用したテストを実行する
場合、ＴＡＰコントローラは前記基準の定義に従って作
動する。このようなテストモードでは、ＴＡＰコントロ
ーラ４は少なくとも１つの作動のテストモードを選択で
きる。１つの可能なテストモードはスキャンテストモー
ドであり、これはライン２４上の信号ＳＣＡＮＭＯＤＥ
を設定することにより選択される。スキャンテストモー
ドでは、集積回路２上のスキャンチェインがテストのた
めに選択される。本実施形態において、チップ境界スキ
ャンチェイン１０が信号ＳＣＡＮＭＯＤＥによって選択
される。このようなスキャンテストは、単にスキャンチ
ェインの一端にデータを入力し、同一データがスキャン
チェインの他端で出力されることを確認するためにチェ
ックをすることを含む。或いは、オン−チップの機能ロ
ジックに入力されるデータをスキャンし、１以上のクロ
ックサイクルでチップを機能的にクロックして、機能ロ
ジックの出力をスキャンするような、より複雑なスキャ
ン操作を実行できる。オン−チップの任意の接続点また
は回路をテスト用に接続してスキャンチェインを形成で
きる。チップ境界スキャンチェイン１０は、テストモー
ドで制御されて集積回路２の全ての入力／出力ポートを
接続する一連のフリップフロップである。このようなス
キャンテスティングの完全な理解はＩＥＥＥ基準１１４
９．１−１９９０を参照することから求められる。スキ
ャンテスティングをどのように実行するかの特定の例と
して、ヨーロッパ特許出願公開第０６９８８９０号、第
０７０２２３９号、第０７０２２４０号、第０７０２２
４１号、第０７０２２４２号、第０７０２２４３号、第
０７０９６８８号が挙げられる。
ーラ４は、リセット状態にあり、その入力と出力は全て
非作動である。ＩＥＥＥ基準１１４９．１−１９９０に
よるテストアクセスポートを使用したテストを実行する
場合、ＴＡＰコントローラは前記基準の定義に従って作
動する。このようなテストモードでは、ＴＡＰコントロ
ーラ４は少なくとも１つの作動のテストモードを選択で
きる。１つの可能なテストモードはスキャンテストモー
ドであり、これはライン２４上の信号ＳＣＡＮＭＯＤＥ
を設定することにより選択される。スキャンテストモー
ドでは、集積回路２上のスキャンチェインがテストのた
めに選択される。本実施形態において、チップ境界スキ
ャンチェイン１０が信号ＳＣＡＮＭＯＤＥによって選択
される。このようなスキャンテストは、単にスキャンチ
ェインの一端にデータを入力し、同一データがスキャン
チェインの他端で出力されることを確認するためにチェ
ックをすることを含む。或いは、オン−チップの機能ロ
ジックに入力されるデータをスキャンし、１以上のクロ
ックサイクルでチップを機能的にクロックして、機能ロ
ジックの出力をスキャンするような、より複雑なスキャ
ン操作を実行できる。オン−チップの任意の接続点また
は回路をテスト用に接続してスキャンチェインを形成で
きる。チップ境界スキャンチェイン１０は、テストモー
ドで制御されて集積回路２の全ての入力／出力ポートを
接続する一連のフリップフロップである。このようなス
キャンテスティングの完全な理解はＩＥＥＥ基準１１４
９．１−１９９０を参照することから求められる。スキ
ャンテスティングをどのように実行するかの特定の例と
して、ヨーロッパ特許出願公開第０６９８８９０号、第
０７０２２３９号、第０７０２２４０号、第０７０２２
４１号、第０７０２２４２号、第０７０２２４３号、第
０７０９６８８号が挙げられる。
【００２３】ＩＥＥＥ基準１１４９．１−１９９０のテ
ストアクセスポートを使用する公知のテストモードの特
徴は、スキャンチェインが有限の長さか又は閉ループで
あること、また、テストデータ出力信号ＴＤＯがテスト
データ入力信号ＴＤＩに依存するとともに、テストデー
タ入力信号との時間関係を持つことである。本実施形態
では、作動の診断モードは、ＩＥＥＥ基準１１４９．１
−１９９０と一致するオン−チップのソース／宛先ロジ
ックの診断手順を実行するために提供される。このよう
な診断テストモードでは、テストデータ出力信号ＴＤＯ
はテストデータ入力信号ＴＤＩに依存しないので、この
テストデータ入力信号との時間関係を持たない。テスト
データ入力信号ＴＤＩとテストデータ出力信号ＴＤＯと
の間のチェインは、無限の長さまたは開ループであると
考えられる。診断モードでは、ＴＡＰコントローラ４
は、全ての正常な機能を提供しながら、付加的に全二重
の、フロー制御された、束縛されない直列データを、こ
れがデータの形式であるとは気づかずに伝える転送エー
ジェントとして作動する。逆に、ＴＡＰコントローラ４
は、通常はどんなフロー制御もせずに選択されたテスト
チェインを通過する単一のデータストリームを処理す
る。
ストアクセスポートを使用する公知のテストモードの特
徴は、スキャンチェインが有限の長さか又は閉ループで
あること、また、テストデータ出力信号ＴＤＯがテスト
データ入力信号ＴＤＩに依存するとともに、テストデー
タ入力信号との時間関係を持つことである。本実施形態
では、作動の診断モードは、ＩＥＥＥ基準１１４９．１
−１９９０と一致するオン−チップのソース／宛先ロジ
ックの診断手順を実行するために提供される。このよう
な診断テストモードでは、テストデータ出力信号ＴＤＯ
はテストデータ入力信号ＴＤＩに依存しないので、この
テストデータ入力信号との時間関係を持たない。テスト
データ入力信号ＴＤＩとテストデータ出力信号ＴＤＯと
の間のチェインは、無限の長さまたは開ループであると
考えられる。診断モードでは、ＴＡＰコントローラ４
は、全ての正常な機能を提供しながら、付加的に全二重
の、フロー制御された、束縛されない直列データを、こ
れがデータの形式であるとは気づかずに伝える転送エー
ジェントとして作動する。逆に、ＴＡＰコントローラ４
は、通常はどんなフロー制御もせずに選択されたテスト
チェインを通過する単一のデータストリームを処理す
る。
【００２４】テストモードにおけるＴＡＰコントローラ
４の作動の大要を、図１及び図２を参照して説明する。
図２においては、信号ＳＣＡＮＩＮはテストデータ入力
信号ＴＤＩに直接接続しているが、一定の状況では、信
号ＳＣＡＮＩＮは信号ＴＤＩの修正バージョンであって
もよい。同様に、テストクロック信号ＴＥＳＴＣＬＫは
テストクロック信号ＴＣＫに直接接続しているが、一定
の状況では、信号ＴＣＫの修正バージョンであることが
要求される。
４の作動の大要を、図１及び図２を参照して説明する。
図２においては、信号ＳＣＡＮＩＮはテストデータ入力
信号ＴＤＩに直接接続しているが、一定の状況では、信
号ＳＣＡＮＩＮは信号ＴＤＩの修正バージョンであって
もよい。同様に、テストクロック信号ＴＥＳＴＣＬＫは
テストクロック信号ＴＣＫに直接接続しているが、一定
の状況では、信号ＴＣＫの修正バージョンであることが
要求される。
【００２５】作動のテストモードでは、テストデータ入
力信号ＴＤＩとテストモード選択信号ＴＭＳは、テスト
クロック信号ＴＣＫの制御下でＴＡＰコントローラ４に
直列形式で供給される。ステートマシン５０は、テスト
クロック信号ＴＣＫの各動作エッジでテストモード選択
信号ＴＭＳの値に作用して、ＩＥＥＥ基準１１４９．１
−１９９０によって定義されるようにその状態を反復さ
せる。テストリセット信号ＴＲＳＴ＊は、ＩＥＥＥ基準
１１４９．１−１９９０に応じた低ロジック状態にある
時、ＴＡＰコントローラ４の非同期初期化を提供する。
力信号ＴＤＩとテストモード選択信号ＴＭＳは、テスト
クロック信号ＴＣＫの制御下でＴＡＰコントローラ４に
直列形式で供給される。ステートマシン５０は、テスト
クロック信号ＴＣＫの各動作エッジでテストモード選択
信号ＴＭＳの値に作用して、ＩＥＥＥ基準１１４９．１
−１９９０によって定義されるようにその状態を反復さ
せる。テストリセット信号ＴＲＳＴ＊は、ＩＥＥＥ基準
１１４９．１−１９９０に応じた低ロジック状態にある
時、ＴＡＰコントローラ４の非同期初期化を提供する。
【００２６】命令レジスタ４４は、テストクロック信号
ＴＣＫによってクロックされて、ステートマシン５０か
らのライン８２上の命令制御入力信号の制御下でテスト
データ入力信号ＴＤＩから直列形式で命令をロードす
る。命令が、命令レジスタ４４内に直列にロードされる
と、この命令は、ステートマシン５０からのライン８４
上のデコーダ制御入力信号の制御下で、命令バス６２を
経由して命令デコーダ４６に並列に転送される。ここで
記憶された命令に従って、命令デコーダ４６は、実行さ
れるのがスキャンテストか或いは診断テストかに応じて
信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡＧＭＯＤＥのい
ずれか一方を設定する。命令レジスタ４４及び命令デコ
ーダ４６のローディングは、ＩＥＥＥ基準１１４９．１
−１９９０に従ってステートマシン５０により制御され
る。命令デコーダ４６によってデコードされた命令に応
じて、また、以下に更に説明するように、命令デコーダ
４６のライン７０上の並列出力は、データマルチプレク
サ５２を制御して、その入力の１つを出力ライン７４に
接続する。同様に、ステートマシン５０のライン７８上
の出力は、命令／データマルチプレクサ５２を制御し
て、その入力の１つをライン８０上の出力に接続する。
ＴＣＫによってクロックされて、ステートマシン５０か
らのライン８２上の命令制御入力信号の制御下でテスト
データ入力信号ＴＤＩから直列形式で命令をロードす
る。命令が、命令レジスタ４４内に直列にロードされる
と、この命令は、ステートマシン５０からのライン８４
上のデコーダ制御入力信号の制御下で、命令バス６２を
経由して命令デコーダ４６に並列に転送される。ここで
記憶された命令に従って、命令デコーダ４６は、実行さ
れるのがスキャンテストか或いは診断テストかに応じて
信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡＧＭＯＤＥのい
ずれか一方を設定する。命令レジスタ４４及び命令デコ
ーダ４６のローディングは、ＩＥＥＥ基準１１４９．１
−１９９０に従ってステートマシン５０により制御され
る。命令デコーダ４６によってデコードされた命令に応
じて、また、以下に更に説明するように、命令デコーダ
４６のライン７０上の並列出力は、データマルチプレク
サ５２を制御して、その入力の１つを出力ライン７４に
接続する。同様に、ステートマシン５０のライン７８上
の出力は、命令／データマルチプレクサ５２を制御し
て、その入力の１つをライン８０上の出力に接続する。
【００２７】ＩＤレジスタ４２は、ライン１２上の並列
の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４２
は、チップ識別子を記憶し、そのチップ識別子は、ＩＤ
レジスタ４２からライン６８を介してテストデータ出力
信号ＴＤＯにスキャンされる。チップ識別子は集積回路
２を識別する。一つの作動モードにおいて、命令デコー
ダ４６によってデコードされた命令は、マルチプレクサ
５２が制御されてライン６８上のその入力をライン７４
上のその出力に接続し、また、命令／データマルチプレ
クサ５４が制御されてライン７４上のその入力をライン
８０上のその出力に接続する場合に、装置の一致を単に
出力するものでよい。そして、装置の一致は信号ＴＤＯ
として直列に出力される。
の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４２
は、チップ識別子を記憶し、そのチップ識別子は、ＩＤ
レジスタ４２からライン６８を介してテストデータ出力
信号ＴＤＯにスキャンされる。チップ識別子は集積回路
２を識別する。一つの作動モードにおいて、命令デコー
ダ４６によってデコードされた命令は、マルチプレクサ
５２が制御されてライン６８上のその入力をライン７４
上のその出力に接続し、また、命令／データマルチプレ
クサ５４が制御されてライン７４上のその入力をライン
８０上のその出力に接続する場合に、装置の一致を単に
出力するものでよい。そして、装置の一致は信号ＴＤＯ
として直列に出力される。
【００２８】作動の別のモードでは、ライン７６上の直
列出力が命令／データマルチプレクサ５４によりライン
８０に接続される場合に、テストデータ出力信号ＴＤＯ
に現行命令を出力することが要求される。テスト作動の
一つのモードでは、特定の集積回路２のＴＡＰコントロ
ーラ４がテストデータ入力信号ＴＤＩをテストデータ出
力信号ＴＤＯに接続することだけが要求される。この作
動モードでは、データマルチプレクサ５２が制御されて
ライン７２上のバイパスラッチ４８の出力をライン７４
上の出力に接続し、命令／データマルチプレクサ５４が
制御されてライン７４をライン８０上の出力に接続す
る。このように、テストデータ入力信号ＴＤＩは、ラッ
チ５６を介してテストデータ出力信号ＴＤＯに接続され
る。
列出力が命令／データマルチプレクサ５４によりライン
８０に接続される場合に、テストデータ出力信号ＴＤＯ
に現行命令を出力することが要求される。テスト作動の
一つのモードでは、特定の集積回路２のＴＡＰコントロ
ーラ４がテストデータ入力信号ＴＤＩをテストデータ出
力信号ＴＤＯに接続することだけが要求される。この作
動モードでは、データマルチプレクサ５２が制御されて
ライン７２上のバイパスラッチ４８の出力をライン７４
上の出力に接続し、命令／データマルチプレクサ５４が
制御されてライン７４をライン８０上の出力に接続す
る。このように、テストデータ入力信号ＴＤＩは、ラッ
チ５６を介してテストデータ出力信号ＴＤＯに接続され
る。
【００２９】ラッチ５６は単に、テストデータ出力信号
ＴＤＯの時間制御をして、この信号がテストクロック信
号ＴＣＫの立ち下がりエッジに同期できるようにするた
めにだけ設けられたフリップフロップである。実行され
るテストモードがスキャンテストモードの場合、命令デ
コーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。データ
マルチプレクサ５２が命令デコーダ４６により制御され
て、信号ＳＣＡＮＯＵＴを出力ライン７４に接続する。
命令／データマルチプレクサ５４もまた制御されてライ
ン７４をライン８０に接続して、信号ＳＣＡＮＯＵＴを
テストデータ出力信号ＴＤＯとして出力する。このよう
なスキャンテストモード中では、テストデータは、テス
トデータ入力信号ＴＤＩと直接接続する信号ＳＣＡＮＩ
Ｎ上の選択されたスキャンチェイン内にスキャンされ
る。スキャンテスティング、特に境界スキャンテスティ
ングは、ＩＥＥＥ基準１１４９．１−１９９０に十分に
説明されている。実行されるテストに応じた付加制御信
号が選択スキャンチェインに供給されて必要なテスト作
動を実行する必要がある。
ＴＤＯの時間制御をして、この信号がテストクロック信
号ＴＣＫの立ち下がりエッジに同期できるようにするた
めにだけ設けられたフリップフロップである。実行され
るテストモードがスキャンテストモードの場合、命令デ
コーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。データ
マルチプレクサ５２が命令デコーダ４６により制御され
て、信号ＳＣＡＮＯＵＴを出力ライン７４に接続する。
命令／データマルチプレクサ５４もまた制御されてライ
ン７４をライン８０に接続して、信号ＳＣＡＮＯＵＴを
テストデータ出力信号ＴＤＯとして出力する。このよう
なスキャンテストモード中では、テストデータは、テス
トデータ入力信号ＴＤＩと直接接続する信号ＳＣＡＮＩ
Ｎ上の選択されたスキャンチェイン内にスキャンされ
る。スキャンテスティング、特に境界スキャンテスティ
ングは、ＩＥＥＥ基準１１４９．１−１９９０に十分に
説明されている。実行されるテストに応じた付加制御信
号が選択スキャンチェインに供給されて必要なテスト作
動を実行する必要がある。
【００３０】本実施形態では、命令デコーダ４６がライ
ン２６上の信号ＤＩＡＧＭＯＤＥを設定する場合に診断
モードに入る。更に、データマルチプレクサ５２が制御
されてライン３６上の信号ＤＩＡＧＳＣＡＮＯＵＴをラ
イン７４上の出力に接続する。これは、命令／データマ
ルチプレクサ５４を介してライン８０に、またラッチ５
６を介してテストデータ出力信号ＴＤＯに順次接続され
る。
ン２６上の信号ＤＩＡＧＭＯＤＥを設定する場合に診断
モードに入る。更に、データマルチプレクサ５２が制御
されてライン３６上の信号ＤＩＡＧＳＣＡＮＯＵＴをラ
イン７４上の出力に接続する。これは、命令／データマ
ルチプレクサ５４を介してライン８０に、またラッチ５
６を介してテストデータ出力信号ＴＤＯに順次接続され
る。
【００３１】診断モードにおいて、テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間の直列デ
ータフローは、スキャンテストモードに対抗するものと
しての無限の長さのシフトレジスタを通ると考えられ
る。このモードにおいて直列データフローは有限の長さ
のシフトレジスタ（シフトレジスタチェイン）を通る。
診断モードでは、テストデータ入力信号ＴＤＩとしてテ
ストアクセスポート内にシフトされた一連のビットパタ
ーンは、テストデータ出力信号としてテストアクセスポ
ートの外にシフトされた一連のビットパターンに反映さ
れない。診断データの通信は、ホストからターゲットへ
及びターゲットからホストへ（読み出し及び書き込み）
のメモリアクセス要求、ＣＰＵレジスタの状態情報、メ
モリアクセス要求に応答してホストメモリまたはターゲ
ットメモリから読み出されたデータ、ＣＰＵレジスタ内
にロードするための状態データ、及びターゲットＣＰＵ
によってアクセスされるメモリアドレスに関する情報を
含む。このように、診断モードは、データの非割り込み
モニタリングまたはデータの割り込みローディングを含
む。
号ＴＤＩとテストデータ出力信号ＴＤＯとの間の直列デ
ータフローは、スキャンテストモードに対抗するものと
しての無限の長さのシフトレジスタを通ると考えられ
る。このモードにおいて直列データフローは有限の長さ
のシフトレジスタ（シフトレジスタチェイン）を通る。
診断モードでは、テストデータ入力信号ＴＤＩとしてテ
ストアクセスポート内にシフトされた一連のビットパタ
ーンは、テストデータ出力信号としてテストアクセスポ
ートの外にシフトされた一連のビットパターンに反映さ
れない。診断データの通信は、ホストからターゲットへ
及びターゲットからホストへ（読み出し及び書き込み）
のメモリアクセス要求、ＣＰＵレジスタの状態情報、メ
モリアクセス要求に応答してホストメモリまたはターゲ
ットメモリから読み出されたデータ、ＣＰＵレジスタ内
にロードするための状態データ、及びターゲットＣＰＵ
によってアクセスされるメモリアドレスに関する情報を
含む。このように、診断モードは、データの非割り込み
モニタリングまたはデータの割り込みローディングを含
む。
【００３２】診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。
【００３３】本実施形態において、通常テストモードに
加えて作動の診断モードが提供されると、集積回路２に
は、図３に示すように、ＴＡＰコントローラ４とオン−
チップソース／宛先ロジックとの間をインタフェースす
るデータアダプタ９０が備えられる。データアダプタ９
０は、ＴＡＰコントローラ４からの入力として、ライン
２８上のスキャンデータ入力信号ＳＣＡＮＩＮと、ライ
ン３８上のテストクロック信号ＴＥＳＴＣＬＫと、ライ
ン２６上の診断モードＤＩＡＧＭＯＤＥの選択を示す信
号と、を受信する。データアダプタ９０は、ＴＡＰコン
トローラ４にライン３６上の信号ＤＩＡＧＳＣＡＮＯＵ
Ｔを出力する。データアダプタ９０は、ライン９２上の
送信データバスＴＸＤＡＴＡのオン−チップソース／宛
先ロジックからデータを受信し、ライン９４上の受信デ
ータバスＲＸＤＡＴＡのオン−チップソース／宛先ロジ
ックにデータを出力する。データアダプタ９０は、ライ
ン９６上の送信有効信号ＴＸＶＡＬＩＤを入力し、ライ
ン９８上の送信肯定応答信号ＴＸＡＣＫを出力する。両
信号は、送信データバスＴＸＤＡＴＡに関連する制御信
号である。データアダプタ９０は、ライン１００上の受
信有効信号ＲＸＶＡＬＩＤを出力し、ライン１０２上の
受信肯定応答信号ＲＸＡＣＫを入力する。両信号は、受
信データバスＲＸＤＡＴＡに関連する制御信号である。
データアダプタ９０は、受信シフトレジスタ１１４と、
受信バッファ１１６と、受信制御ロジック１１０と、受
信フロー制御状態フリップフロップ１２０と、送信フロ
ー制御状態フリップフロップ１２４と、送信シフトレジ
スタ１１８と、送信制御ロジック１１２と、を含んで構
成される。受信シフトレジスタ１１４は、ライン２８上
の信号ＳＣＡＮＩＮと受信制御ロジック１１０からのラ
イン１２６上の制御信号とを受信し、バス１３０上に並
列データを出力して受信バッファ１１６への入力を形成
する。受信バッファ１１６は、更に受信制御ロジック１
１０からのライン１２８上の制御信号を受信し、ライン
９４上に受信データバス信号ＲＸＤＡＴＡを発生する。
受信制御ロジック１１０は、更にライン１００上に信号
ＲＸＶＡＬＩＤを発生し、ライン１０２上の信号ＲＸＡ
ＣＫを受信し、ライン２６上の信号ＤＩＡＧＭＯＤＥを
受信し、ライン１３４及び１３２上に信号ＳＴＡＲＴＤ
ＡＴＡ及びＡＣＫＲＸをそれぞれ発生する。受信フロー
制御状態フリップフロップ１２０は、信号ＳＴＡＲＴＤ
ＡＴＡとライン１３６上の信号ＴＸＳＥＮＤＡＣＫとを
受信し、送信制御ロジック１１２への信号ＲＸＳＥＮＤ
ＡＣＫをライン１４２上に出力する。送信フロー制御状
態フリップフロップ１２４は、信号ＡＣＫＲＸとライン
１３８上の信号ＴＸＳＥＮＤＢＹＴＥとを受信し、送信
制御ロジック１１２への信号ＴＸＷＡＩＴＡＣＫをライ
ン１４０上に出力する。送信制御ロジック１１２は、更
にライン２６上の信号ＤＩＡＧＭＯＤＥとライン９６上
の信号ＴＸＶＡＬＩＤとを受信し、信号ＴＸＡＣＫをラ
イン９８上に、送信シフトレジスタ１１８への制御信号
をライン１４４上に、並列信号ＳＥＲＣＯＮＴを送信シ
フトレジスタ１１８に出力する。送信シフトレジスタ１
１８は、更にライン９２上の並列データバスＴＸＤＡＴ
Ａを受信し、ライン３６上に信号ＤＩＡＧＳＣＡＮＯＵ
Ｔを出力する。
加えて作動の診断モードが提供されると、集積回路２に
は、図３に示すように、ＴＡＰコントローラ４とオン−
チップソース／宛先ロジックとの間をインタフェースす
るデータアダプタ９０が備えられる。データアダプタ９
０は、ＴＡＰコントローラ４からの入力として、ライン
２８上のスキャンデータ入力信号ＳＣＡＮＩＮと、ライ
ン３８上のテストクロック信号ＴＥＳＴＣＬＫと、ライ
ン２６上の診断モードＤＩＡＧＭＯＤＥの選択を示す信
号と、を受信する。データアダプタ９０は、ＴＡＰコン
トローラ４にライン３６上の信号ＤＩＡＧＳＣＡＮＯＵ
Ｔを出力する。データアダプタ９０は、ライン９２上の
送信データバスＴＸＤＡＴＡのオン−チップソース／宛
先ロジックからデータを受信し、ライン９４上の受信デ
ータバスＲＸＤＡＴＡのオン−チップソース／宛先ロジ
ックにデータを出力する。データアダプタ９０は、ライ
ン９６上の送信有効信号ＴＸＶＡＬＩＤを入力し、ライ
ン９８上の送信肯定応答信号ＴＸＡＣＫを出力する。両
信号は、送信データバスＴＸＤＡＴＡに関連する制御信
号である。データアダプタ９０は、ライン１００上の受
信有効信号ＲＸＶＡＬＩＤを出力し、ライン１０２上の
受信肯定応答信号ＲＸＡＣＫを入力する。両信号は、受
信データバスＲＸＤＡＴＡに関連する制御信号である。
データアダプタ９０は、受信シフトレジスタ１１４と、
受信バッファ１１６と、受信制御ロジック１１０と、受
信フロー制御状態フリップフロップ１２０と、送信フロ
ー制御状態フリップフロップ１２４と、送信シフトレジ
スタ１１８と、送信制御ロジック１１２と、を含んで構
成される。受信シフトレジスタ１１４は、ライン２８上
の信号ＳＣＡＮＩＮと受信制御ロジック１１０からのラ
イン１２６上の制御信号とを受信し、バス１３０上に並
列データを出力して受信バッファ１１６への入力を形成
する。受信バッファ１１６は、更に受信制御ロジック１
１０からのライン１２８上の制御信号を受信し、ライン
９４上に受信データバス信号ＲＸＤＡＴＡを発生する。
受信制御ロジック１１０は、更にライン１００上に信号
ＲＸＶＡＬＩＤを発生し、ライン１０２上の信号ＲＸＡ
ＣＫを受信し、ライン２６上の信号ＤＩＡＧＭＯＤＥを
受信し、ライン１３４及び１３２上に信号ＳＴＡＲＴＤ
ＡＴＡ及びＡＣＫＲＸをそれぞれ発生する。受信フロー
制御状態フリップフロップ１２０は、信号ＳＴＡＲＴＤ
ＡＴＡとライン１３６上の信号ＴＸＳＥＮＤＡＣＫとを
受信し、送信制御ロジック１１２への信号ＲＸＳＥＮＤ
ＡＣＫをライン１４２上に出力する。送信フロー制御状
態フリップフロップ１２４は、信号ＡＣＫＲＸとライン
１３８上の信号ＴＸＳＥＮＤＢＹＴＥとを受信し、送信
制御ロジック１１２への信号ＴＸＷＡＩＴＡＣＫをライ
ン１４０上に出力する。送信制御ロジック１１２は、更
にライン２６上の信号ＤＩＡＧＭＯＤＥとライン９６上
の信号ＴＸＶＡＬＩＤとを受信し、信号ＴＸＡＣＫをラ
イン９８上に、送信シフトレジスタ１１８への制御信号
をライン１４４上に、並列信号ＳＥＲＣＯＮＴを送信シ
フトレジスタ１１８に出力する。送信シフトレジスタ１
１８は、更にライン９２上の並列データバスＴＸＤＡＴ
Ａを受信し、ライン３６上に信号ＤＩＡＧＳＣＡＮＯＵ
Ｔを出力する。
【００３４】図にはその接続は示されてはいないが、デ
ータアダプタ９０には任意にオン−チップシステムクロ
ックからの入力が供給される。データアダプタとオン−
チップソース／宛先ロジックとの間のデータ及び制御信
号が、オン−チップソース／宛先ロジックのクロックと
同期する必要がある場合には、システムクロックは同期
実行のために使用できる。データアダプタ９０は、信号
ＴＥＳＴＣＬＫ（信号ＴＣＫから引き出された）によっ
てクロックされたＴＡＰコントローラからソース／宛先
ロジックの内部機能のクロック環境まで、また、ソース
／宛先ロジックのクロック環境から信号ＴＥＳＴＣＬＫ
によってクロックされたＴＡＰコントローラまでの直列
データの同期を実行する。図には示されていないが、Ｔ
ＡＰコントローラ４は任意にスキャンイネーブル信号を
データアダプタ９０に供給してもよい。このようなスキ
ャンイネーブル信号は、ＴＡＰコントローラがテストデ
ータ出力信号ＴＤＯへのデータ出力用スキャンパスを選
択したことを示す。
ータアダプタ９０には任意にオン−チップシステムクロ
ックからの入力が供給される。データアダプタとオン−
チップソース／宛先ロジックとの間のデータ及び制御信
号が、オン−チップソース／宛先ロジックのクロックと
同期する必要がある場合には、システムクロックは同期
実行のために使用できる。データアダプタ９０は、信号
ＴＥＳＴＣＬＫ（信号ＴＣＫから引き出された）によっ
てクロックされたＴＡＰコントローラからソース／宛先
ロジックの内部機能のクロック環境まで、また、ソース
／宛先ロジックのクロック環境から信号ＴＥＳＴＣＬＫ
によってクロックされたＴＡＰコントローラまでの直列
データの同期を実行する。図には示されていないが、Ｔ
ＡＰコントローラ４は任意にスキャンイネーブル信号を
データアダプタ９０に供給してもよい。このようなスキ
ャンイネーブル信号は、ＴＡＰコントローラがテストデ
ータ出力信号ＴＤＯへのデータ出力用スキャンパスを選
択したことを示す。
【００３５】データアダプタ９０は、ＴＡＰコントロー
ラ４を介したオフ−チップからの１方向直列データをオ
ン−チップソース／宛先ロジックで使用するのにより適
したフォーマットに変換する。逆に、データアダプタ９
０は、オン−チップソース／宛先ロジックにより供給さ
れるデータフォーマットを１方向直列データに変換す
る。好ましい実施形態においては、並列８ビット又はバ
イトの形式でデータをオン−チップソース／宛先ロジッ
クに供給するのが望ましい。しかしながら、特に受信デ
ータバスＲＸＤＡＴＡ及び送信データバスＴＸＢＵＳ
は、１バイト幅よりも１ビット幅のみでもよい。また、
受信及び送信データバスＲＸＢＵＳとＴＸＢＵＳは、複
数バイト幅のバスであってもよい。
ラ４を介したオフ−チップからの１方向直列データをオ
ン−チップソース／宛先ロジックで使用するのにより適
したフォーマットに変換する。逆に、データアダプタ９
０は、オン−チップソース／宛先ロジックにより供給さ
れるデータフォーマットを１方向直列データに変換す
る。好ましい実施形態においては、並列８ビット又はバ
イトの形式でデータをオン−チップソース／宛先ロジッ
クに供給するのが望ましい。しかしながら、特に受信デ
ータバスＲＸＤＡＴＡ及び送信データバスＴＸＢＵＳ
は、１バイト幅よりも１ビット幅のみでもよい。また、
受信及び送信データバスＲＸＢＵＳとＴＸＢＵＳは、複
数バイト幅のバスであってもよい。
【００３６】データアダプタ９０は、受信及び送信の両
データの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。
データの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。
【００３７】このように、このフロー制御は２つの境
界、ＴＡＰコントローラ４とデータアダプタ９０との間
の境界、及びデータアダプタ９０とこのデータアダプタ
９０がインタフェースするオン−チップソース／宛先ロ
ジックとの間の境界、を越えて実行される。ＴＡＰコン
トローラ４とデータアダプタ９０との間のフロー制御を
提供するには、テストデータ入力信号ＴＤＩライン及び
テストデータ出力信号ライン上の１方向データが、図４
(a) に示されるような開始及び停止ビットでエンコード
される。ビットフロー制御プロトコルは、２つの開始ビ
ットＳ１及びＳ２、１つの停止ビットＥ１で信号を送る
ゼロ復帰方式（ＲＴＺ）である。開始ビットと停止ビッ
トとの間にはデータのバイトが含まれる。このフォーマ
ットの直列データは、ＴＡＰコントローラ４のテストデ
ータ入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩ
Ｎまで通過してデータアダプタ９０に入力される。デー
タアダプタ９０の受信制御ロジック１１０は、直列デー
タ信号ＳＣＡＮＩＮを受信する。受信制御信号が２つの
連続した直列ビットを開始ビットＳ１及びＳ２として認
識すると、受信シフトレジスタ１１４がライン１２６上
で制御されて、データバイトを内部で形成する次の連続
した８ビットを直列にロードする。
界、ＴＡＰコントローラ４とデータアダプタ９０との間
の境界、及びデータアダプタ９０とこのデータアダプタ
９０がインタフェースするオン−チップソース／宛先ロ
ジックとの間の境界、を越えて実行される。ＴＡＰコン
トローラ４とデータアダプタ９０との間のフロー制御を
提供するには、テストデータ入力信号ＴＤＩライン及び
テストデータ出力信号ライン上の１方向データが、図４
(a) に示されるような開始及び停止ビットでエンコード
される。ビットフロー制御プロトコルは、２つの開始ビ
ットＳ１及びＳ２、１つの停止ビットＥ１で信号を送る
ゼロ復帰方式（ＲＴＺ）である。開始ビットと停止ビッ
トとの間にはデータのバイトが含まれる。このフォーマ
ットの直列データは、ＴＡＰコントローラ４のテストデ
ータ入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩ
Ｎまで通過してデータアダプタ９０に入力される。デー
タアダプタ９０の受信制御ロジック１１０は、直列デー
タ信号ＳＣＡＮＩＮを受信する。受信制御信号が２つの
連続した直列ビットを開始ビットＳ１及びＳ２として認
識すると、受信シフトレジスタ１１４がライン１２６上
で制御されて、データバイトを内部で形成する次の連続
した８ビットを直列にロードする。
【００３８】２つの連続した開始ビットＳ１及びＳ２に
応答して、受信制御ロジック１１０はまた、受信フロー
制御状態フリップフロップ１２０を設定するライン１３
４上の信号ＳＴＡＲＴＤＡＴＡを設定する。設定される
と、受信フロー制御状態フリップフロップ１２０は、順
次、ライン１４２上の信号ＲＸＳＥＮＤＡＣＫを設定
し、この信号により、送信制御ロジック１１２は、図４
(b) に示される形式でテストデータ出力信号ＴＤＯに肯
定応答信号を送る。この肯定応答信号は、開始肯定応答
ビットＡＣＫと停止ビットＥ１のみを含んで構成され
る。これらのビットは、ライン１４４上の信号の制御下
でライン１５０上の信号ＳＥＲＣＯＮＴとして送信シフ
トレジスタ１１８に並列に直接ロードされ、信号ＤＩＡ
ＧＳＣＡＮＯＵＴとして、図４(b) の直列形式で送信シ
フトレジスタ１１８から出力される。肯定応答信号が送
られると、送信制御ロジック１１２は、ライン１３６上
に信号ＴＸＳＥＮＤＡＣＫを設定して、受信フロー制御
状態フリップフロップをリセットし、信号ＲＸＳＥＮＤ
ＡＣＫをリセットする。
応答して、受信制御ロジック１１０はまた、受信フロー
制御状態フリップフロップ１２０を設定するライン１３
４上の信号ＳＴＡＲＴＤＡＴＡを設定する。設定される
と、受信フロー制御状態フリップフロップ１２０は、順
次、ライン１４２上の信号ＲＸＳＥＮＤＡＣＫを設定
し、この信号により、送信制御ロジック１１２は、図４
(b) に示される形式でテストデータ出力信号ＴＤＯに肯
定応答信号を送る。この肯定応答信号は、開始肯定応答
ビットＡＣＫと停止ビットＥ１のみを含んで構成され
る。これらのビットは、ライン１４４上の信号の制御下
でライン１５０上の信号ＳＥＲＣＯＮＴとして送信シフ
トレジスタ１１８に並列に直接ロードされ、信号ＤＩＡ
ＧＳＣＡＮＯＵＴとして、図４(b) の直列形式で送信シ
フトレジスタ１１８から出力される。肯定応答信号が送
られると、送信制御ロジック１１２は、ライン１３６上
に信号ＴＸＳＥＮＤＡＣＫを設定して、受信フロー制御
状態フリップフロップをリセットし、信号ＲＸＳＥＮＤ
ＡＣＫをリセットする。
【００３９】本実施形態で使用されるフロー制御プロト
コルによれば、信号ＳＥＲＣＯＮＴは、開始ビットＳ１
とＳ２及び停止ビットＥ１とを送信シフトレジスタ１１
８内に直接ロードするのを許可する３ビット信号であ
る。ＴＡＰコントローラ４を介して出力され、オン−チ
ップソース／宛先ロジックによって示されるデータバイ
トが送信データバスＴＸＤＡＴＡ上に現れると、このデ
ータバイトは送信制御ロジック１１２の制御下で送信シ
フトレジスタ１１８内に並列にロードされ、送信制御ロ
ジック１１２は、図４(a) に示されるフォーマットの信
号を直列にシフトする前に、信号ＳＥＲＣＯＮＴを形成
する開始ビットＳ１、Ｓ２及び停止ビットＥ１を送信シ
フトレジスタ内の適宜なビット位置に直接ロードする。
肯定応答信号を送ると、送信制御ロジック１１２は単一
の開始ビットと停止ビットを送信シフトレジスタ１１８
内に直接ロードしてから、それらを全て直列にシフトす
る。
コルによれば、信号ＳＥＲＣＯＮＴは、開始ビットＳ１
とＳ２及び停止ビットＥ１とを送信シフトレジスタ１１
８内に直接ロードするのを許可する３ビット信号であ
る。ＴＡＰコントローラ４を介して出力され、オン−チ
ップソース／宛先ロジックによって示されるデータバイ
トが送信データバスＴＸＤＡＴＡ上に現れると、このデ
ータバイトは送信制御ロジック１１２の制御下で送信シ
フトレジスタ１１８内に並列にロードされ、送信制御ロ
ジック１１２は、図４(a) に示されるフォーマットの信
号を直列にシフトする前に、信号ＳＥＲＣＯＮＴを形成
する開始ビットＳ１、Ｓ２及び停止ビットＥ１を送信シ
フトレジスタ内の適宜なビット位置に直接ロードする。
肯定応答信号を送ると、送信制御ロジック１１２は単一
の開始ビットと停止ビットを送信シフトレジスタ１１８
内に直接ロードしてから、それらを全て直列にシフトす
る。
【００４０】受信制御ロジック１１０が信号ＳＣＡＮＩ
Ｎの停止ビットＥ１を受信すると、データバイトは受信
シフトレジスタ１１４内にロードされ、受信制御ロジッ
ク１１０の制御下でデータバイトはバス１３０上を受信
シフトレジスタ１１４から受信バッファ１１６まで転送
される。データバイトが受信バッファ１１６内にロード
されると、このデータバイトは、ライン１００上の信号
ＲＸＶＡＬＩＤも設定する受信制御ロジック１１０の制
御下でバスＲＸＤＡＴＡ上に出力される。信号ＲＸＶＡ
ＬＩＤに応答して、オン−チップソース／宛先ロジック
はＲＸＢＵＳ上のデータバイトを受け入れ、この受信を
ライン１０２上の信号ＲＸＡＣＫを設定することによっ
て示す。信号ＲＸＡＣＫに応答して、受信制御ロジック
１１０は、信号ＲＸＶＡＬＩＤをリセットし、受信シフ
トレジスタ１１４内に別のデータバイトがある場合は、
信号ＲＡＶＡＬＩＤを再度設定する前にこれを受信バッ
ファ１１６に転送する。
Ｎの停止ビットＥ１を受信すると、データバイトは受信
シフトレジスタ１１４内にロードされ、受信制御ロジッ
ク１１０の制御下でデータバイトはバス１３０上を受信
シフトレジスタ１１４から受信バッファ１１６まで転送
される。データバイトが受信バッファ１１６内にロード
されると、このデータバイトは、ライン１００上の信号
ＲＸＶＡＬＩＤも設定する受信制御ロジック１１０の制
御下でバスＲＸＤＡＴＡ上に出力される。信号ＲＸＶＡ
ＬＩＤに応答して、オン−チップソース／宛先ロジック
はＲＸＢＵＳ上のデータバイトを受け入れ、この受信を
ライン１０２上の信号ＲＸＡＣＫを設定することによっ
て示す。信号ＲＸＡＣＫに応答して、受信制御ロジック
１１０は、信号ＲＸＶＡＬＩＤをリセットし、受信シフ
トレジスタ１１４内に別のデータバイトがある場合は、
信号ＲＡＶＡＬＩＤを再度設定する前にこれを受信バッ
ファ１１６に転送する。
【００４１】受信バッファ１１６が好ましい実施形態に
おいて提供される。これは、データの受信をオーバーラ
ップする公知のトークンを２つの開始ビットが受信され
るとすぐに送信させ、また、連続したバイトを、各バイ
トの間にどんな隙間もなしに転送させることによって、
効果的なデータ転送速度を維持する。データバッファリ
ングもまた送信側に設けることができる。
おいて提供される。これは、データの受信をオーバーラ
ップする公知のトークンを２つの開始ビットが受信され
るとすぐに送信させ、また、連続したバイトを、各バイ
トの間にどんな隙間もなしに転送させることによって、
効果的なデータ転送速度を維持する。データバッファリ
ングもまた送信側に設けることができる。
【００４２】オン−チップソース／宛先ロジックは、デ
ータバイトをＴＸＤＡＴＡバス９２上のデータアダプタ
９０に並列に転送する。オン−チップソース／宛先ロジ
ックが、転送されるデータバイトを有している時は、ラ
イン９６上の信号ＴＸＶＡＬＩＤが設定される。信号Ｔ
ＸＶＡＬＩＤが設定されるのに応答して、送信制御ロジ
ック１１２が、ライン１４４を介して送信シフトレジス
タ１１８を制御してＴＸＤＡＴＡバス上のデータバイト
を並列にロードする。更に、ライン１５０を使用して、
送信制御ロジック１１２は、適宜な開始ビットＳ１とＳ
２及び停止ビットＥ１を送信シフトレジスタ１１８内に
ロードする。そして、再びライン１４４を介した送信制
御ロジック１１２の制御下で、２つの開始ビットと１つ
の停止ビットを含むデータバイトが信号ＤＩＡＧＳＣＡ
ＮＯＵＴとして送信シフトレジスタ１１８から外に直列
にシフトされ、これはＴＡＰコントローラ４を介して信
号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデータバ
イトがシフトレジスタ内にロードされると、送信制御ロ
ジック１１２は、ライン９８上に信号ＴＸＡＣＫを設定
してオン−チップソース／宛先ロジックへのデータバイ
トの受信の肯定応答をする。そして、オン−チップソー
ス／宛先ロジックは別のデータバイトを送信できる。デ
ータバッファリングが、必要に応じて送信シフトレジス
タ１１８と関連して提供される。
ータバイトをＴＸＤＡＴＡバス９２上のデータアダプタ
９０に並列に転送する。オン−チップソース／宛先ロジ
ックが、転送されるデータバイトを有している時は、ラ
イン９６上の信号ＴＸＶＡＬＩＤが設定される。信号Ｔ
ＸＶＡＬＩＤが設定されるのに応答して、送信制御ロジ
ック１１２が、ライン１４４を介して送信シフトレジス
タ１１８を制御してＴＸＤＡＴＡバス上のデータバイト
を並列にロードする。更に、ライン１５０を使用して、
送信制御ロジック１１２は、適宜な開始ビットＳ１とＳ
２及び停止ビットＥ１を送信シフトレジスタ１１８内に
ロードする。そして、再びライン１４４を介した送信制
御ロジック１１２の制御下で、２つの開始ビットと１つ
の停止ビットを含むデータバイトが信号ＤＩＡＧＳＣＡ
ＮＯＵＴとして送信シフトレジスタ１１８から外に直列
にシフトされ、これはＴＡＰコントローラ４を介して信
号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデータバ
イトがシフトレジスタ内にロードされると、送信制御ロ
ジック１１２は、ライン９８上に信号ＴＸＡＣＫを設定
してオン−チップソース／宛先ロジックへのデータバイ
トの受信の肯定応答をする。そして、オン−チップソー
ス／宛先ロジックは別のデータバイトを送信できる。デ
ータバッファリングが、必要に応じて送信シフトレジス
タ１１８と関連して提供される。
【００４３】送信シフトレジスタ１１８が送信制御ロジ
ック１１２に制御されて、図４(a)に示される形式の直
列データを出力すると、送信制御ロジック１１２はま
た、ライン１３８上に信号ＴＸＳＥＮＤＢＹＴＥを設定
し、この信号は送信フロー制御状態フリップフロップ１
２４を設定する。この信号に応答して、送信フロー制御
状態フリップフロップ１２４はライン１４０上に信号Ｔ
ＸＷＡＩＴＡＣＫを設定する。信号ＴＸＷＡＩＴＡＣＫ
が設定されると、データバイトが受信されたことをオン
−チップソース／宛先ロジックが肯定応答するのを送信
制御ロジック１１２は待つ。オン−チップソース／宛先
ロジックは送信データバイトをうまく受信すると、図４
(b) に示されるタイプの肯定応答信号をテストデータ入
力信号ＴＤＩに送る。ライン２８上の信号ＳＣＡＮＩＮ
のような肯定応答信号を受信すると、受信制御ロジック
１１０は、ライン１３２上に信号ＡＣＫＲＸを設定し
て、送信フロー制御状態フリップフロップ１２４をリセ
ットさせ、結果として信号ＴＸＷＡＩＴＡＣＫをリセッ
トさせる。そして、送信制御ロジック１１２は、オン−
チップソース／宛先ロジックからの次の並列データバイ
トの受信及び送信のための準備をする。
ック１１２に制御されて、図４(a)に示される形式の直
列データを出力すると、送信制御ロジック１１２はま
た、ライン１３８上に信号ＴＸＳＥＮＤＢＹＴＥを設定
し、この信号は送信フロー制御状態フリップフロップ１
２４を設定する。この信号に応答して、送信フロー制御
状態フリップフロップ１２４はライン１４０上に信号Ｔ
ＸＷＡＩＴＡＣＫを設定する。信号ＴＸＷＡＩＴＡＣＫ
が設定されると、データバイトが受信されたことをオン
−チップソース／宛先ロジックが肯定応答するのを送信
制御ロジック１１２は待つ。オン−チップソース／宛先
ロジックは送信データバイトをうまく受信すると、図４
(b) に示されるタイプの肯定応答信号をテストデータ入
力信号ＴＤＩに送る。ライン２８上の信号ＳＣＡＮＩＮ
のような肯定応答信号を受信すると、受信制御ロジック
１１０は、ライン１３２上に信号ＡＣＫＲＸを設定し
て、送信フロー制御状態フリップフロップ１２４をリセ
ットさせ、結果として信号ＴＸＷＡＩＴＡＣＫをリセッ
トさせる。そして、送信制御ロジック１１２は、オン−
チップソース／宛先ロジックからの次の並列データバイ
トの受信及び送信のための準備をする。
【００４４】図５は、ホストメモリとターゲットメモリ
との間の接続を確立するのにどのようにデータアダプタ
９０を使用するかを系統図形式で示す。集積回路２は、
相互の間をオフ−チップで通信し、また、上記信号を使
用してオン−チップで回路と通信する、ＴＡＰコントロ
ーラ４とデータアダプタ９０とを含んで構成される。図
５において、上述の信号に相当する信号には同様の参照
符号を使用する。図５から明らかなように、集積回路２
はまた、メモリバスアダプタ１６０と、ターゲットＣＰ
Ｕ１６２と、オン−チップメモリ１６４と、を含んで構
成される。集積回路２には、ターゲットＣＰＵ１６２及
びオン−チップメモリ１６４とインタフェースするメモ
リバス１６６が備えられる。メモリバス１６６はまた、
オフ−チップメモリ１７４に接続する。オフ−チップの
テストアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、Ｔ
ＤＯ及びＴＲＳＴ＊が、ＴＡＰコントローライニシャラ
イザ１７６に接続しており、このＴＡＰコントローライ
ニシャライザ１７６は、それ自体別のデータアダプタ１
８０からライン１７８上の直列データ入力信号ＳＥＲＩ
Ｎを受信し、データアダプタ１８０へライン１７９上の
直列データ出力信号ＳＥＲＯＵＴを出力する。この別の
データアダプタ１８０は、ライン１９０、１８８及び１
８６上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩ
Ｄ及びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１
９４に出力し、ライン１８４、１８２及び１９２上の信
号ＥＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸ
ＴＲＸＡＣＫをメモリバスアダプタ１９４から受信す
る。メモリバスアダプタ１９４は外部メモリバス１９８
に接続される。ホストＣＰＵ２００は、外部メモリバス
１９８に接続され、別のオフ−チップメモリ２０２も外
部メモリバス１９８に接続される。
との間の接続を確立するのにどのようにデータアダプタ
９０を使用するかを系統図形式で示す。集積回路２は、
相互の間をオフ−チップで通信し、また、上記信号を使
用してオン−チップで回路と通信する、ＴＡＰコントロ
ーラ４とデータアダプタ９０とを含んで構成される。図
５において、上述の信号に相当する信号には同様の参照
符号を使用する。図５から明らかなように、集積回路２
はまた、メモリバスアダプタ１６０と、ターゲットＣＰ
Ｕ１６２と、オン−チップメモリ１６４と、を含んで構
成される。集積回路２には、ターゲットＣＰＵ１６２及
びオン−チップメモリ１６４とインタフェースするメモ
リバス１６６が備えられる。メモリバス１６６はまた、
オフ−チップメモリ１７４に接続する。オフ−チップの
テストアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、Ｔ
ＤＯ及びＴＲＳＴ＊が、ＴＡＰコントローライニシャラ
イザ１７６に接続しており、このＴＡＰコントローライ
ニシャライザ１７６は、それ自体別のデータアダプタ１
８０からライン１７８上の直列データ入力信号ＳＥＲＩ
Ｎを受信し、データアダプタ１８０へライン１７９上の
直列データ出力信号ＳＥＲＯＵＴを出力する。この別の
データアダプタ１８０は、ライン１９０、１８８及び１
８６上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩ
Ｄ及びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１
９４に出力し、ライン１８４、１８２及び１９２上の信
号ＥＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸ
ＴＲＸＡＣＫをメモリバスアダプタ１９４から受信す
る。メモリバスアダプタ１９４は外部メモリバス１９８
に接続される。ホストＣＰＵ２００は、外部メモリバス
１９８に接続され、別のオフ−チップメモリ２０２も外
部メモリバス１９８に接続される。
【００４５】ＴＡＰコントローライニシャライザ１７６
は、テストモードか診断モードのいずれかの作動用のＴ
ＡＰコントローラ４を構成する。メモリバスアダプタ１
６０，１９４は、バスＲＸＤＡＴＡ上の並列データをオ
ン−チップソース／宛先ロジックと通信するのにより適
宜なメッセージフォーマットに調整する。このため、メ
モリバスアダプタはメッセージコンバータであって、英
国特許出願第９６２２６８５．７号に開示されるタイプ
のメッセージコンバータである。メモリバスアダプタは
また、オン−チップソース／宛先ソースのメッセージフ
ォーマットをバスＴＸＤＡＴＡの送信用の並列データバ
イトに変換する。
は、テストモードか診断モードのいずれかの作動用のＴ
ＡＰコントローラ４を構成する。メモリバスアダプタ１
６０，１９４は、バスＲＸＤＡＴＡ上の並列データをオ
ン−チップソース／宛先ロジックと通信するのにより適
宜なメッセージフォーマットに調整する。このため、メ
モリバスアダプタはメッセージコンバータであって、英
国特許出願第９６２２６８５．７号に開示されるタイプ
のメッセージコンバータである。メモリバスアダプタは
また、オン−チップソース／宛先ソースのメッセージフ
ォーマットをバスＴＸＤＡＴＡの送信用の並列データバ
イトに変換する。
【００４６】図５の構成は種々の診断手順に使用でき
る。オン−チップ及びオフ−チップ直列リンクが集積回
路２とホストＣＰＵ２００との間の種々の異なるタイプ
の診断データの通信を可能にする。ホストＣＰＵ２００
は、オン−チップバスシステム１６６を使用してオン−
チップメモリ１６４またはオフ−チップメモリ１７４に
アクセスできるが、これにはターゲットＣＰＵ１６２を
必要としない。このためには、ホストＣＰＵによりなさ
れたメモリアクセス要求が、オフ−チップメモリバスア
ダプタ１９４と、データアダプタ１８０と、ＴＡＰコン
トローライニシャライザ１７６と、オン−チップＴＡＰ
コントローラ４と、データアダプタ９０と、メモリバス
アダプタ１６０と、を含んで構成されるインタフェース
回路を介して、ここに述べられる種々の変換を行って送
信できる。同様に、オン−チップメモリ１６４またはオ
フ−チップメモリ１７４から読み出されたデータは、オ
ン−チップバスシステム１６６とインタフェース回路と
を介してホストＣＰＵに戻ることができる。逆に、ター
ゲットＣＰＵが、ホストＣＰＵに関連したオフ−チップ
メモリ２０２とアクセスできる。ホストＣＰＵ２００に
関連したオフ−チップメモリ２０２から読み出されたデ
ータも、同様にインタフェース回路を介して戻ることが
できる。
る。オン−チップ及びオフ−チップ直列リンクが集積回
路２とホストＣＰＵ２００との間の種々の異なるタイプ
の診断データの通信を可能にする。ホストＣＰＵ２００
は、オン−チップバスシステム１６６を使用してオン−
チップメモリ１６４またはオフ−チップメモリ１７４に
アクセスできるが、これにはターゲットＣＰＵ１６２を
必要としない。このためには、ホストＣＰＵによりなさ
れたメモリアクセス要求が、オフ−チップメモリバスア
ダプタ１９４と、データアダプタ１８０と、ＴＡＰコン
トローライニシャライザ１７６と、オン−チップＴＡＰ
コントローラ４と、データアダプタ９０と、メモリバス
アダプタ１６０と、を含んで構成されるインタフェース
回路を介して、ここに述べられる種々の変換を行って送
信できる。同様に、オン−チップメモリ１６４またはオ
フ−チップメモリ１７４から読み出されたデータは、オ
ン−チップバスシステム１６６とインタフェース回路と
を介してホストＣＰＵに戻ることができる。逆に、ター
ゲットＣＰＵが、ホストＣＰＵに関連したオフ−チップ
メモリ２０２とアクセスできる。ホストＣＰＵ２００に
関連したオフ−チップメモリ２０２から読み出されたデ
ータも、同様にインタフェース回路を介して戻ることが
できる。
【００４７】また、ターゲットＣＰＵが診断目的のため
に監視される。例えば、それ自体のメモリへのそのアク
セスがオン−チップ回路によって監視され、アクセスさ
れたメモリアドレスに関する情報がインタフェース回路
を使用してホストＣＰＵに送信される。更に、ターゲッ
トＣＰＵは、その状態を示す構成レジスタを含むか又は
アクセスできる。これらのレジスタの内容に関する情報
はオフ−チップでインタフェース回路を使用してホスト
ＣＰＵに送信される。逆に、特定状態情報がこれらのレ
ジスタ内にロードされてホストＣＰＵの命令下でターゲ
ットＣＰＵの状況に影響を与える。
に監視される。例えば、それ自体のメモリへのそのアク
セスがオン−チップ回路によって監視され、アクセスさ
れたメモリアドレスに関する情報がインタフェース回路
を使用してホストＣＰＵに送信される。更に、ターゲッ
トＣＰＵは、その状態を示す構成レジスタを含むか又は
アクセスできる。これらのレジスタの内容に関する情報
はオフ−チップでインタフェース回路を使用してホスト
ＣＰＵに送信される。逆に、特定状態情報がこれらのレ
ジスタ内にロードされてホストＣＰＵの命令下でターゲ
ットＣＰＵの状況に影響を与える。
【００４８】このように、ここで述べられるインタフェ
ース回路は、ホストからターゲットへのまたターゲット
からホストへの（読み出し及び書き込み）メモリアクセ
ス要求、ＣＰＵレジスタの状態情報、メモリアクセス要
求に応答したホストメモリまたはターゲットメモリから
の読み出しデータ、ＣＰＵレジスタ内へロードするため
の状況データ及びターゲットＣＰＵによりアクセスされ
るメモリアドレスに関する情報を含む診断データの通信
を可能にする。
ース回路は、ホストからターゲットへのまたターゲット
からホストへの（読み出し及び書き込み）メモリアクセ
ス要求、ＣＰＵレジスタの状態情報、メモリアクセス要
求に応答したホストメモリまたはターゲットメモリから
の読み出しデータ、ＣＰＵレジスタ内へロードするため
の状況データ及びターゲットＣＰＵによりアクセスされ
るメモリアドレスに関する情報を含む診断データの通信
を可能にする。
【００４９】このように、インタフェース回路は、以下
の診断上の機能を回路内に提供できる。リアルタイムの
診断手順の実行機能、即ち、ターゲットＣＰＵがリアル
タイムで作動すると同時に、その作動に割り込まずに診
断手順を行う。特に、メモリバスの監視とターゲットメ
モリへのアクセスが、ターゲットＣＰＵを必要とせずに
ホストＣＰＵにより行える。
の診断上の機能を回路内に提供できる。リアルタイムの
診断手順の実行機能、即ち、ターゲットＣＰＵがリアル
タイムで作動すると同時に、その作動に割り込まずに診
断手順を行う。特に、メモリバスの監視とターゲットメ
モリへのアクセスが、ターゲットＣＰＵを必要とせずに
ホストＣＰＵにより行える。
【００５０】ホストＣＰＵからターゲットメモリ及び構
成レジスタへのアクセス。ターゲットＣＰＵからホスト
メモリへのアクセス。ホストプロセッサからＣＰＵのブ
ーティング操作を実行する機能を含む、ターゲットＣＰ
Ｕ及びサブシステムの制御。
成レジスタへのアクセス。ターゲットＣＰＵからホスト
メモリへのアクセス。ホストプロセッサからＣＰＵのブ
ーティング操作を実行する機能を含む、ターゲットＣＰ
Ｕ及びサブシステムの制御。
【図面の簡単な説明】
【図１】本実施形態による接続点を有するテストアクセ
スポートコントローラを備えた集積回路を示す。
スポートコントローラを備えた集積回路を示す。
【図２】図１のテストアクセスポートコントローラを示
す。
す。
【図３】図２のテストアクセスポートコントローラに接
続するための本実施形態によるデータアダプタを示す。
続するための本実施形態によるデータアダプタを示す。
【図４】診断モードにおける図２のテストアクセスポー
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
【図５】図３のデータアダプタの実行を階層形状ブロッ
ク図で示す。
ク図で示す。
Claims (15)
- 【請求項１】 ａ) 直列データ入力ピン及び直列データ
出力ピンと、 ｂ) オン−チップ機能回路及びテストロジックと、 ｃ) 前記入力ピン及び出力ピンを介してチップ境界を越
えた直列データ通信を実行するために接続され、第１の
作動モードで前記テストロジックに接続されて、入力さ
れるクロック信号の制御下で直列テストデータ通信を実
行できるテストアクセスポートコントローラと、 ｄ) 第２の作動モードで前記テストアクセスポートコン
トローラを介して前記入力ピン及び出力ピンに接続でき
るデータアダプタと、を含んで構成され、 前記データアダプタは、前記第２の作動モードにおい
て、前記オン−チップ機能回路から並列データ及び制御
信号を供給され、前記並列データ及び制御信号を、前記
入力されるクロック信号の制御下で前記テストアクセス
ポートコントローラを介してオフ−チップ通信するため
のフロー制御ビットとデータビットとを有する一連の直
列ビットに変換し、フロー制御ビットとデータビットと
を有する一連の直列ビットを、オフ−チップから前記直
列データ入力ピンを介して受信して、前記オン−チップ
機能回路用の並列データ及び制御信号に変換させること
を特徴とする集積回路。 - 【請求項２】 前記データアダプタは、前記オン−チッ
プ機能回路からの並列データ及び制御信号を受信する第
１のポートと、前記オン−チップ機能回路に並列データ
及び制御信号を送信する第２のポートと、を有すること
を特徴とする請求項１記載の集積回路。 - 【請求項３】 前記データアダプタは、前記オン−チッ
プ機能回路からのデータ及び制御信号をオフ−チップ送
信用の直列ビットに変換する間、これらデータ及び制御
信号を一時的に保持する記憶回路を含んで構成されるこ
とを特徴とする請求項１又は２記載の集積回路。 - 【請求項４】 前記データアダプタは、入力する一連の
直列ビット内のフロー制御ビットから順方向のフロー制
御情報を発生する回路を有し、前記第１のポートは、前
記順方向のフロー制御情報を前記オン−チップ機能回路
に送信する少なくとも１つのピンを有することを特徴と
する請求項２記載の集積回路。 - 【請求項５】 前記順方向のフロー制御情報が、前記デ
ータアダプタ内の記憶回路の内容の状態から付加的に得
られることを特徴とする請求項３または４記載の集積回
路。 - 【請求項６】 前記第の１のポートが、前記オン−チッ
プ機能回路からの順方向のデータ制御情報を受信する少
なくとも１つのピンを有し、前記順方向のデータ制御情
報が、前記第１のポートに供給される前記並列データ信
号に関連して、オン−チップ機能回路によって発生する
ことを特徴とする請求項２〜５のいずれか１つに記載の
集積回路。 - 【請求項７】 前記データアダプタが、該データアダプ
タによって受信される一連の直列ビット内のデータビッ
トから、及び前記オン−チップ機能回路に供給されるた
めに生成された並列データ信号に関連して、逆方向のデ
ータ制御情報を発生する回路を含んで構成され、前記第
２のポートが、前記逆方向のデータ制御情報を前記オン
−チップ機能回路に送信する少なくとも１つのピンを有
することを特徴とする請求項２〜６のいずれか１つに記
載の集積回路。 - 【請求項８】 前記第２のポートが、前記オン−チップ
機能回路によって受信される並列データに応答して、前
記オン−チップ機能回路によって発生する逆方向のフロ
ー制御情報を受信する少なくとも１つのピンを有するこ
とを特徴とする請求項２〜７のいずれか１つに記載の集
積回路。 - 【請求項９】 前記データアダプタによって受信及び送
信される前記並列データが、８ビット幅であることを特
徴とする請求項１〜８のいずれか１つに記載の集積回
路。 - 【請求項１０】 オン−チップバスシステムを含んで構
成されることを特徴とする請求項１〜９のいずれか１つ
に記載の集積回路。 - 【請求項１１】 前記オン−チップ機能回路は、前記オ
ン−チップバスシステムに接続され、該バスシステムか
ら受信した要求を前記データアダプタに供給するための
並列データに変換するとともに、前記データアダプタか
ら受信した並列データを前記バスシステムを介して供給
するための要求に変換するメッセージコンバータを有す
ることを特徴とする請求項１０記載の集積回路。 - 【請求項１２】 前記オン−チップ機能回路は、前記バ
スシステムに接続されるプロセッサを含んで構成される
ことを特徴とする請求項１０又は１１記載の集積回路。 - 【請求項１３】 前記バスシステムは、オン−チップ又
はオフ−チップのメモリとの通信を実行する少なくとも
１つのメモリバスを有することを特徴とする請求項１０
〜１２のいずれか１つに記載の集積回路。 - 【請求項１４】 請求項１０〜１４のいずれか１つに記
載の集積回路と、オフ−チップホストプロセッサと、該
オフ−チップホストプロセッサと前記オン−チップバス
システムに接続する機能回路との間で選択的に集積回路
の境界を越えた通信を行なうホストプロセッサに接続さ
れたオフ−チップデータアダプタと、を含んで構成され
るコンピュータシステム。 - 【請求項１５】 ａ）オン−チップバスシステムに接続
されるターゲットプロセッサと、前記オン−チップバス
システムに接続される付加機能回路と、直列データ入力
ピンと直列データ出力ピンに接続されるテストアクセス
ポートコントローラと、前記テストアクセスポートコン
トローラ並びにその直列データ入力ピン及び直列データ
出力ピンを介して、チップ境界を越えた通信を実行する
オン−チップデータアダプタと、を含み、該オン−チッ
プデータアダプタは、前記オン−チップバスシステムか
ら並列データ及び制御信号を供給され、前記並列データ
及び制御信号を、前記直列データ出力ピンを介してオフ
−チップ通信するためのフロー制御ビット及びデータビ
ットを有する一連の直列ビットに変換し、オフ−チップ
から前記直列データ入力ピンを介して、フロー制御ビッ
ト及びデータビットを有する一連の直列ビットを受信
し、該直列ビットを前記オン−チップバスシステム用の
並列データ及び制御信号に変換する構成とした単一チッ
プ集積回路と、 ｂ）並列データ及び制御信号を発生するとともに受信す
るように作動可能なオフ−チップホストプロセッサと、 ｃ）前記ホストプロセッサに接続されて、該ホストプロ
セッサからの前記並列データ及び制御信号を受信し、こ
れらを前記直列データ入力ピンを介してチップ上に送信
するためのフロー制御ビット及びデータビットを有する
一連の直列ビットに変換し、前記直列データ出力ピンか
ら一連の直列ビットを受信し、前記一連の直列ビットを
前記オフ−チップホストプロセッサ用の並列データ及び
制御信号に変換するオフ−チップデータアダプタと、 を含んで構成され、 前記ホストプロセッサは、前記ターゲットプロセッサを
必要とせずに、前記オン−チップバスシステムを介して
前記付加機能回路と通信できることを特徴とするコンピ
ュータシステム。
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