JP2015111139A - システムオンチップのスキャンパスの部分を分離するための装置及び方法 - Google Patents

Abstract

【課題】システムオンチップのスキャンパスの一部を動的に分離する装置及び方法を提供すること。
【解決手段】装置はスキャンパス及び制御論理を含む。スキャンパスは少なくとも第１の階層レベルを含み、第１の階層レベルは複数のコンポーネントを含み、第２の階層レベルは少なくとも１つのコンポーネントを有する。第２の階層レベルは、第２の階層レベルがアクティブ又は非アクティブであるように、選択及び選択解除されるように適合される。制御論理は、第１の階層レベル内のデータの伝搬とは無関係に第２の階層レベル内のデータの伝搬を制御する方法で第２の階層レベルの少なくとも１つのコンポーネントへの少なくとも１つの制御信号の印加をフィルタリングするように適合される。第２の階層レベルが選択解除されているとき、制御論理は、データが第１の階層レベル内で伝搬される間、第２の階層レベル内でデータが伝搬されないよう防ぐ。
【選択図】図３

Description

本発明は電子工学の分野に関し、さらに詳細には、プリント基板、システムオンチップ、及びシステムのテストに関する。

Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ（ＪＴＡＧ）は、バウンダリスキャンを使用してプリント基板をテストするためのテストアクセスポートのＩＥＥＥ１１４９標準を参照する。ＪＴＡＧはＡｕｔｏｍａｔｅｄ Ｔｅｓｔ Ｇｅｎｅｒａｔｉｏｎ（ＡＴＧ：自動テスト生成）ツールによって使用され、プリント基板をテストする。基板レベルのＪＴＡＧからチップレベルのＪＴＡＧへの移行に関連する既存のＪＴＡＧの制約を克服するため、Ｉｎｓｔｒｕｍｅｎｔ ＪＴＡＧ（ＩＪＴＡＧ）が（ＩＥＥＥ Ｐ１６８７標準として）現在標準化されつつある。ＩＪＴＡＧは、Ｓｅｌｅｃｔ Ｉｎｓｔｒｕｍｅｎｔ Ｂｉｔ（ＳＩＢ）セルと呼ばれるセルのような、動的階層セルを使用したデータレジスタ内の動的階層パスの包含を提案する。動的階層パスを使用することで、スキャンパスの一部が必要に応じてオン及びオフに切り替えられるようにすることができる。テスト時間の決定においてスキャンパスの要素の数は重要であるため、注意深い階層の使用がテスト時間を短縮するために用いられることがあるので、ＳＩＢのようなセルを使用することで可能になる動的階層パスは貴重なテストリソースである。

提案されるＩＥＥＥ Ｐ１６８７標準で記述されているように、スキャンチェーンは線形スキャンチェーンであり、スキャンチェーンに挿入される各ＳＩＢセルは階層をスキャンチェーンに導入するために挿入される。そのように、スキャンチェーンは線形チェーンであり、線形スキャンチェーンに含まれる各ＳＩＢセルは、スキャンチェーンの階層をアクティブ化するためにスキャンチェーンを介して線形にアクセスされる必要があるので、スキャンチェーンの長さはアクティブな階層を変更して行使するために必要なアクセス時間の長さを直接的に決定する。この制約は、スキャンチェーンがわずかなセルしか含まないような例において重要ではないと見なされることもあるが、これはスキャンチェーンが数百あるいは数千ものセルを含む場合もある現実のシステムにおいては重大な制約となり得る。この問題の影響はテスト手順の精密なスケジューリングを使用することで軽減され得るが、この問題はテスト手順のスケジューリングを使用することだけでは完全には回避することはできない。

従来技術における様々不備は、システムオンチップのスキャンパスの一部を動的に分離する装置及び関連する方法を通じて対処される。

一実施形態において、装置はスキャンパス及び制御論理を含む。スキャンパスは少なくとも第１の階層レベルを含み、第１の階層レベルは複数のコンポーネントを含み、第２の階層レベルは少なくとも１つのコンポーネントを有する。第２の階層レベルは、第２の階層レベルがアクティブ又は非アクティブであるように、選択及び選択解除されるように適合される。制御論理は、第１の階層レベル内のデータの伝搬とは無関係に第２の階層レベル内のデータの伝搬を制御する方法で、第２の階層レベルの少なくとも１つのコンポーネントへの少なくとも１つの制御信号の印加をフィルタリングするように適合される。一実施形態において、第２の階層レベルが選択解除されているとき、制御論理は、データが第１の階層レベル内で伝搬される間、第２の階層レベル内でデータが伝搬されないよう防ぐ。一実施形態において、データが引き続き第１の階層レベルを通じて伝搬される間、第２の階層レベルは独立した並行のテストに使用されてもよい。

一実施形態において、第１の階層レベル及び第２の階層レベルを備えるスキャンパスを有するシステムオンチップをテストするための方法は、第２の階層レベルをスキャンパスに追加するようにスキャンパスの第２の階層レベルを選択するステップ、入力ビットストリームの少なくとも１つの入力値を第１の階層レベルの少なくとも一部を介して第２の階層レベルに伝搬するステップ、第２の階層レベルをスキャンパスから分離するためにスキャンパスの第２の階層レベルを選択解除するステップ、少なくとも１つの出力値を生成するために少なくとも１つの入力値を使用して第２の階層レベルを介してテストを実行するステップであって、テストは第１の階層レベル経由の追加の入力値の伝搬とは無関係に実行されるステップ、第２の階層レベルをスキャンパスに追加するために、スキャンパスの第２の階層レベルを再選択するステップ、及び第１の階層レベルの少なくとも一部を介して第２の階層レベルから少なくとも１つの出力値を伝搬するステップを含む。

本発明の教示は、添付の図面と併せて以下の詳細な説明を検討することにより容易に理解されるであろう。

テスト環境を示す高レベルブロック図である。 図１のテスト環境において使用するよう適合された例示的なシステムオンチップを示す高レベルブロック図である。 階層使用可能コンポーネントにより制御される２つの階層レベルを含む階層スキャンパスを備える例示的なシステムオンチップを示す高レベルブロック図である。 階層使用可能コンポーネント及びフィルタリング制御論理により制御される２つの階層レベルを含む階層スキャンパスを備える例示的なシステムオンチップを示す高レベルブロック図である。 図４のシステムオンチップにおいて制御信号をフィルタリングするためにフィルタリング制御論理を使用する例を示す図である。 図４のシステムオンチップにおいて制御信号をフィルタリングするためにフィルタリング制御論理を使用する例を示す図である。 図４のシステムオンチップにおいて制御信号をフィルタリングするためにフィルタリング制御論理を使用する例を示す図である。 図４のシステムオンチップにおいて制御信号をフィルタリングするためにフィルタリング制御論理を使用する例を示す図である。 図４のシステムオンチップにおいて制御信号をフィルタリングするためにフィルタリング制御論理を使用する例を示す図である。 テストシステム、ならびに階層スキャンパス及び階層スキャンパスを通じてテストされるように適合された計器コアを含むシステムオンチップを含むテストシステムを示す図である。 テストシステムが、第１の階層レベル及び第２の階層レベルを含むスキャンパスを有するシステムオンチップをテストする例示的な方法を示す図である。 本明細書において説明される機能を実行する際の使用に適した汎用コンピュータを示す高レベルブロック図である。

理解を容易にするため、可能な場合、図面に共通する同じ要素を指定するために同一の参照番号が使用されている。

制御論理を使用してスキャンパスの様々な階層レイヤの分離を可能にする装置及び方法が提供される。第１の階層レベル及び第２の階層レベルを含むスキャンパスを有するシステムオンチップであって、第２の階層レベルは（アクティブなスキャンパスに動的に追加及びアクティブなスキャンパスから動的に除去され得るように第２の階層レベルをアクティブ化／非アクティブ化するために）動的に選択及び選択解除されてもよいスキャンパスにおいて、フィルタリング制御論理は、第１の階層レベル内のデータの伝搬とは無関係に第２の階層レベル内でデータの伝搬を制御する形で制御信号のフィルタリングを可能にする。

フィルタリング制御論理は、（第１の階層レベルのコンポーネントへの制御信号の印加を変更することなく）第２の階層レベルのコンポーネントへの制御信号の印加が変更されるように、スキャンパスのすべてのコンポーネントに通常印加される制御信号をフィルタリングする。このように、第２の階層レベルが選択解除されるとき、ビットストリーム値が引き続き第１の階層レベルを通じて伝搬される間、ビットストリーム値は第２の階層レベル内で伝搬されない。従って、第２の階層レベルが選択解除されている間、第２の階層レベルは、スキャンパスから効果的に分離される（つまり、第２の階層レベル内でデータを全く伝搬しないように完全に非アクティブ化される）。

本明細書において２つの階層レベルを有するスキャンパスに関して主に示され説明されるが、本明細書において説明される様々なデータ伝搬制御機能は、（例えば、ネスティング、並列配置など、及びその様々な組み合わせを使用する）任意の構成で配置され得る任意の数の階層レベルを有するスキャンパスに適用されてもよい。

図１はテスト環境の高レベルブロック図を示す。具体的には、テスト環境１００はシステムオンチップ（Ｓ−ｏ−Ｃ）１１０及びテストシステム（ＴＳ）１２０を含む。ＴＳ１２０は、Ｓ−ｏ−Ｃ１１０をテストする（例えば、（コンポーネントの機能を含む）Ｓ−ｏ−Ｃ１１０の個々のコンポーネント、Ｓ−ｏ−Ｃ１１０上のデバイス間の相互接続、Ｓ−ｏ−Ｃ１１０のシステムレベル機能など、及びその様々な組み合わせをテストする）。ＴＳ１２０は、複数の階層レベルを含むシステムスキャンパスを使用してＳ−ｏ−Ｃ１１０をテストする。図１に示されるように、ＴＳ１２０は、入力ポート１１５_Ｉ（ＴＤＩ）及び出力ポート１１５_Ｏ（ＴＤＯ）を含むテストアクセスインターフェイス１１５を使用してＳ−ｏ−Ｃ１１０とインターフェイスを取る。

一実施形態において、提案されるＩＥＥＥ Ｐ１６８７標準に従う環境では、インターフェイス１１５はＩＥＥＥ１１４９．１標準によって定義されたテストアクセスポート（ＴＡＰ：Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）として実施されてもよい。１つのそのような実施形態において、ＴＤＩ／ＴＤＯポートを使用して本明細書において主に示され説明されているが、インターフェイス１１５は、ＴＣＫポート、ＴＭＳポート、ＴＲＳＴポートなどの他の制御ポート、及び必要とされ得るその他の新しい制御インターフェイス（明確にするために省略されている）を含むこともできる。ＩＥＥＥ１１４９．１標準によって定義されたＴＡＰの変更バージョンとして実施されるインターフェイスに関して本明細書において主に示され説明されているが、インターフェイス１１５は様々な他の方法で実施されてもよい。

ＴＳ１２０はテスト手順を使用してＳ−ｏ−Ｃ１１０のテストを実行する。ＴＳ１２０は、１つ以上のテスト手順を使用して１つ以上のテストを実行することができる。テスト手順は、コンポーネントの一部（例えば、コンポーネントの機能、コンポーネントの機能のセット、依存性など）、コンポーネント、コンポーネントのグループ（例えば、コンポーネント間の相互接続、コンポーネント間の依存性など）、１つ以上のシステムレベル機能など、及びその様々な組み合わせをテストするために使用されてもよい。テスト手順は、システムオンチップで実行され得る任意の他の種類のテストを実行するために使用されてもよい。

ＴＳ１２０はＳ−ｏ−Ｃ１１０をテストするためのテスト手順を生成する。テスト手順はＳ−ｏ−Ｃ１１０をテストするために必要な情報を指定する。Ｓ−ｏ−Ｃ１１０のテスト手順は（Ｓ−ｏ−Ｃ１１０の個々のコンポーネントの各々の記述、及びＳ−ｏ−Ｃ１１０のシステムレベルの記述を含む）Ｓ−ｏ−Ｃ１１０の記述を指定することができる。テスト手順は、（スキャンパスに印加される）入力テストベクトル、及び（テストスキャンパスから受信されると期待される）期待される出力テストベクトルを指定することができる。テスト手順はまた、（システムオンチップに印加される）１つの制御信号又は複数の制御信号を指定することができる。テスト手順は、テストに関連付けられている任意の他の情報（例えば、テストに必要とされる推定時間、テストの出力データ処理など、及びその様々な組み合わせ）を含むことができる。

ＴＳ１２０は、Ｓ−ｏ−Ｃ１１０で１つ以上のテスト手順を実行することにより、Ｓ−ｏ−Ｃ１１０をテストする。ＴＳ１２０は、実行される各テストについて、入力テストビットストリーム及び期待されるテスト結果（例えば、期待される出力ビット値又はビットストリーム）を生成する。ＴＳはまた、制御信号も生成する。ＴＳ１２０は、入力テストビットストリーム（つまり、入力テストベクトル）をＴＤＩ入力ポート１１５_Ｉに印加する。ＴＳ１２０は、対応する出力テストビットストリーム（出力テストベクトルと呼ばれる）をＴＤＯ出力ポート１１５_Ｏから受信する。ＴＳ１２０は、テストの結果を決定するために、出力テストビットストリームを期待されるテスト結果と比較する。

ＴＳ１２０は任意の方法で実行されたテスト手順のテスト結果を処理することができる。様々な実施形態において、例えば、ＴＳ１２０は、表示インターフェイスを介してテスト結果を提示すること、テスト結果をメモリに格納すること、テスト結果を１つ以上の他のシステムに伝搬することなど、及びその各種の組み合わせを行うことができる。ＴＳ１２０は任意の他の方法で実行されたテスト手順のテスト結果を処理することができる。ＴＳ１２０はまた、同様の方法でテストへの入力の一部又は全部を処理することができる（例えば、提示すること、格納すること、伝搬することなど、及びその様々な組み合わせ）。

ＴＳ１２０はＳ−ｏ−Ｃ１１０をテストするための１つ以上のテスト手順を実行することができる。ＴＳ１２０は、（様々なスケジューリングの決定が、テスト手順の同一セットについて様々なテスト完了時間をもたらすので）テストを実行するために必要な合計テスト時間の最小化につながる方法で複数のテスト手順の実行を編成することができる。ＴＳ１２０は、テストスケジュール（つまり、様々なテスト手順が準じて実行されるべき順序を指定するスケジュール）を指定することができる。ＴＳ１２０は、システムオンチップのテストに関連付けられている様々なその他の機能を実行することができる。

図２は、図１のテスト環境において使用するよう適合された例示的なシステムオンチップを示す高レベルブロック図である。図１のＳ−ｏ−Ｃ２００は図１のＳ−ｏ−Ｃ１１０の例である。図２に示されるように、Ｓ−ｏ−Ｃ２００は、複数のコンポーネント相互接続２２０（集合的に、コンポーネント相互接続２２０）によって相互接続される複数のコンポーネント２１０_Ａ〜２１０_Ｅ（集合的に、コンポーネント２１０）を含む。図２に関して示され説明されるＳ−ｏ−Ｃ２００が、システムオンチップの一例にすぎないことが理解されよう（つまり、Ｓ−ｏ−Ｃ２００は様々な他の方法で構成され得る様々な他のコンポーネントを含むことができる）。

図２に示されるように、各コンポーネント２１０は複数の内部レジスタを含む。具体的には、コンポーネント２１０_Ａは３つのレジスタ（Ａ_０、Ａ_１、Ａ_２）を含み、コンポーネント２１０_Ｂは６つのレジスタ（Ｂ_０、Ｂ_１、Ｂ_２、Ｂ_３、Ｂ_４、Ｂ_５）を含み、コンポーネント２１０_Ｃは５つのレジスタ（Ｃ_０、Ｃ_１、Ｃ_２、Ｃ_３、Ｃ_４）を含み、コンポーネント２１０_Ｄは３つのレジスタ（Ｄ_０、Ｄ_１、Ｄ_２）を含み、コンポーネント２１０_Ｅは４つのレジスタ（Ｅ_０、Ｅ_１、Ｅ_２、Ｅ_３）を含む。各コンポーネント２１０のレジスタは、そのコンポーネント２１０の内部スキャンパスを形成する。

図２に示されるように、各コンポーネント２１０は少なくとも１つの機能をサポートする。具体的には、コンポーネント２１０_Ａは３つの機能をサポートし、コンポーネント２１０_Ｂは４つの機能をサポートし、コンポーネント２１０_Ｃは３つの機能をサポートし、コンポーネント２１０_Ｄは２つの機能をサポートし、コンポーネント２１０_Ｅは１つの機能をサポートする。コンポーネント２１０の各々によってサポートされる機能はそれぞれ、各コンポーネント２１０のレジスタ（つまり内部スキャンパス）を利用する。

図２に示されるように、Ｓ−ｏ−Ｃ２００のコンポーネント２１０はＳ−ｏ−Ｃ２００のコンポーネント相互接続２２０を介して接続される。コンポーネント２１０（つまり、コンポーネント２１０の内部スキャンパス）及びコンポーネント２１０間のコンポーネント相互接続２２０はＳ−ｏ−Ｃ２００の入力テストポート（ＴＤＩ）からＳ−ｏ−Ｃ２００の出力テストポート（ＴＤＯ）へのテストスキャンパスを形成する。

コンポーネント２１０は、システムオンチップシステムに含まれ得る任意のコンポーネントを含む。一実施形態において、提案されるＩＥＥＥ Ｐ１６８７標準に従って実施されるシステムでは、コンポーネント２１０はＩＰデバイス及び／又は計器を含むことができる。ＩＰ／計器が非常に類似することがあるので、本明細書において２つの用語は同義的に使用されてもよい。さらに、ＩＰ及び計器は、システムオンチップのコンポーネントとして使用され得るので、本明細書においてＩＰ及び計器は、さらに広くコンポーネントと呼ばれてもよい。その他の実施形態において、その他の標準に従うシステムでは、コンポーネント２１０は他の種類のコンポーネントを含むことができる。

ＩＰデバイスはテストを必要とするデバイスである。計器は、テストを必要とするだけではなく、テストを補助するように適合された機能を提供する（例えば、値の読み取り、値の監視など、及びその様々な組み合わせ）。例えば、計器は、存続期間−加速テストをパラメータ化するために使用される温度センサーの出力であってもよい。例えば、計器は、ソフトウェア定義の無線の取得段階に調整可能フィルタを較正するために使用されるセンサーの基準値であってもよい。従って、計器は、初期システムテスト中、及びシステムの存続期間全体にわたりテストを補助することができる。

コンポーネント２１０は１つ以上の階層使用可能コンポーネントを含むことができる。階層使用可能コンポーネントは、（例えば、システムオンチップのテストスキャンパスの追加のコンポーネントの１つ以上の階層レベルを動的にアクティブ化／非アクティブ化することにより）システムオンチップのスキャンパスの動的な変更をサポートするコンポーネントである。一般に、階層はシステムオンチップのコンポーネントのテストを向上させる。例えば、階層により、アクティブなシステムスキャンパスの最小化及びテスト中のコンポーネントの分離が可能になり、それによりシステムオンチップのコンポーネントへのアクセス時間を短縮することができる。階層使用可能コンポーネントの使用は、図３を参照してさらに深く理解することができる。

図３は、階層使用可能コンポーネントにより制御される２つの階層レベルを含む階層スキャンパスを備える例示的なシステムオンチップを示す高レベルブロック図である。具体的には、図３のシステムオンチップ３００は、第３のテストコンポーネント３１０_３（コンポーネントＢ０と示される）及び第４のコンポーネント３１０_４（コンポーネントＢ１と示される）へのアクセスを動的に制御する階層使用可能コンポーネント３２０を介して相互接続される第１のテストコンポーネント３１０_１（コンポーネントＡ０と示される）及び第２のテストコンポーネント３１０_２（コンポーネントＡ１と示される）を含む。第１のテストコンポーネント３１０_１及び第２のテストコンポーネント３１０_２、ならびに階層使用可能コンポーネント３２０は、テストスキャンパスの第１の階層レベルを形成する。第３のテストコンポーネント３１０_３及び第４のテストコンポーネント３１０_４はテストスキャンパスの第２の階層レベルを形成する。

階層使用可能コンポーネント３２０は、スキャンパスの第２の階層レベルをアクティブ化するように（つまり、第２の階層レベルをアクティブなスキャンパスに追加するように）選択されてもよく、スキャンパスの第２の階層レベルを非アクティブ化するように（つまり、第２の階層レベルをアクティブなスキャンパスから除去するように）選択解除されてもよい。例えば、階層使用可能コンポーネント３２０が選択解除されるとき、階層使用可能コンポーネント３２０は、スキャンパスがＴＤＩ−＞Ａ０−＞ＨＣ−＞Ａ１−＞ＴＤＯを含むように、パススルーコンポーネントとして動作する。例えば、階層使用可能コンポーネント３２０が選択されているとき、階層使用可能コンポーネント３２０は、スキャンパスがＴＤＩ、Ａ０、ＨＣ、Ｂ０、Ｂ１、ＨＣ、Ａ１、ＴＤＯのシーケンスを含むように、スキャンパスの第２の階層レベルをアクティブ化する。階層使用可能コンポーネント３２０は、システムオンチップのスキャンパスを動的に変更するように適合された任意の方法で実施されてもよい。

階層使用可能コンポーネント３２０は、スキャンパスの動的な変更をサポートする（つまり、スキャンパスの階層レベルをアクティブ化及び非アクティブ化する）ように適合された任意のコンポーネントであってもよい。一実施形態において、例えば、階層使用可能コンポーネント３２０は、提案されるＩＥＥＥ Ｐ１６８７標準で定義されているｓｅｌｅｃｔ ｉｎｓｔｒｕｍｅｎｔ ｂｉｔ（ＳＩＢ：選択計器ビット）（又は、スキャンパスの第２の階層レベルが選択解除されている間、スキャンパスの第１の階層レベルを通じて伝搬されるビットストリーム値がスキャンパスの第２の階層レベルを通じて伝搬されないよう防ぐために制御信号をフィルタリングする制御論理の実施に応じて、提案されるＩＥＥＥ Ｐ１６８７標準で定義されたＳＩＢの変更バージョン）を含むことができる。

階層使用可能コンポーネント３２０は、スキャンパスの動的な変更をサポートするさらに複雑な階層使用可能コンポーネント（本明細書においてクロスロードデバイスと呼ばれる）であってもよい。スキャンパスの第１の階層レベルを通じて伝搬されるビットストリーム値を、スキャンパスの第２の階層レベルを通じて伝搬されないようにフィルタリングするための制御論理の使用を説明する際に明確を期すため、フィルタリング制御論理は、システムオンチップの動的階層がＩＥＥＥ Ｐ１６８７標準で定義されたＳＩＢセル（又は、制御論理の実施に応じて、ＳＩＢの変更バージョン）を使用して提供される実施形態のコンテキストの範囲内で本明細書において主に示され説明される。

図４は、階層使用可能コンポーネント及びフィルタリング制御論理により制御される２つの階層レベルを含む階層スキャンパスを備える例示的なシステムオンチップを示す高レベルブロック図である。システムオンチップ４００は、図３のシステムオンチップ３００の実施態様を含む。図４に示されるように、非階層使用可能コンポーネント３１０_１〜３１０_４は、バウンダリスキャンセル４１０_１〜４１０_４（集合的に、バウンダリスキャンセル４１０）として実施され、階層使用可能コンポーネント３２０は、提案されるＩＥＥＥ Ｐ１６８７標準で定義されているＳＩＢセル４２０として実施され、さらに、追加の論理（例示的に、フィルタリング制御論理４３０）は、（第２の階層レベルが選択解除されている間）スキャンパスの第１の階層レベルを通じてビットストリーム値が引き続き伝搬される間、スキャンパスの第２の階層レベルを通じてビットストリーム値が伝搬されないよう防ぐ方法で制御信号をフィルタリングするために提供される。

システムオンチップ４００のコンポーネント経由のビットストリームの伝搬を示す際に明確を期すため、複数の入力ポートをサポートする各マルチプレクサは、「０」がマルチプレクサの制御ポートに印加されるときにマルチプレクサのどの入力ポートが選択されるか、及び「１」がマルチプレクサの制御ポートに印加されるときにマルチプレクサのどの入力ポートが選択されるかを区別する方法でマーク付けされている。具体的には、図４において陰影付きのマルチプレクサへの各入力ポートは、「１」がマルチプレクサの制御ポートに印加されるときにマルチプレクサ出力に渡すように選択される入力ポートを示す（そして、陰影のない入力ポートは、「０」がマルチプレクサの制御ポートに印加されるときにマルチプレクサの出力に渡すように選択される入力ポートを示す）。

図４に示されるように、各バウンダリスキャンセル４１０は、ＴＤＩ入力からＴＤＯ出力へのスキャンパス、及び第２の入力から第２の出力への追加のデータパスをサポートする標準ＩＥＥＥ１１４９．１バウンダリスキャンセルである。バウンダリスキャンセル４１０_１〜４１０_４は、それぞれ複数の入力ＭＵＸ４１１_１〜４１１_４（集合的に、入力ＭＵＸ４１１）、それぞれ複数のキャプチャレジスタ４１２_１〜４１２_４（集合的に、キャプチャレジスタ４１２）、それぞれ複数の更新レジスタ４１３_１〜４１３_４（集合的に、更新レジスタ４１３）、及びそれぞれ複数の出力ＭＵＸ４１４_１〜４１４_４（集合的に、出力ＭＵＸ４１４）を含む。

各バウンダリスキャンセル４１０において、バウンダリスキャンセルのＴＤＩ入力からバウンダリスキャンセルのＴＤＯ出力へのスキャンパスに沿った信号の伝搬は、入力ＭＵＸ４１１、キャプチャレジスタ４１２、更新レジスタ４１３、及び出力ＭＵＸ４１４を使用して行われる。各バウンダリセル４１０のスキャンパスはシステムオンチップ４００のスキャンパスの一部を形成する。各バウンダリスキャンセル４１０において、第２の入力から第２の出力への追加のデータパスに沿った信号の伝搬は、第２の入力から出力ＭＵＸ４１４への第１のパス、又は入力ＭＵＸ４１１、キャプチャレジスタ４１２、更新レジスタ４１３、及び出力ＭＵＸ４１４を使用する第２のパスのいずれかを使用する。各バウンダリスキャンセル４１０によってサポートされる追加のデータパスは、その他のテストの目的（例えば、計器のテスト、コンポーネント間の相互接続のテストなど、及びその様々な組み合わせ）に使用されてもよい。

これ以降、各バウンダリスキャンセル４１０の説明が続く。

各バウンダリスキャンセル４１０において、入力ＭＵＸ４１１は２つの入力ポートを含み、第１の入力ポートはＴＤＩ入力に結合され（例えば、バウンダリスキャンセルのキャプチャレジスタの出力からなど、スキャンチェーンの以前のコンポーネントの出力から、ＳＩＢセルのＴＤＯ出力から、又は任意の他の同様のスキャンパス信号）、第２の入力ポートは追加のデータパスの第２の入力に結合されている（要求／必要に応じて多数の方法で結合されてもよい）。入力ＭＵＸ４１１を通過して入力ＭＵＸ４１１の出力に至る入力信号の選択は、システムオンチップ４００の各コンポーネントに印加される共通Ｓｈｉｆｔ ＤＲ（ＳｈＤＲ）制御信号によって制御される。各バウンダリスキャンセル４１０において、ＳｈＤＲ制御信号が「１」のとき、入力ＭＵＸ４１１の第１の入力からの入力信号はキャプチャレジスタ４１２に伝搬され、ＳｈＤＲ制御信号が「０」のとき、入力ＭＵＸ４１１の第２の入力からの入力信号はキャプチャレジスタ４１２に伝搬される。

各バウンダリスキャンセル４１０において、入力ＭＵＸ４１１の出力はキャプチャレジスタ４１２への入力に結合される（つまり、入力ＭＵＸ４１１を通過する各信号はキャプチャレジスタ４１２に格納される）。キャプチャレジスタ４１２の出力はそのバウンダリスキャンセル４１０のＴＤＯ出力及び更新レジスタ４１３への入力の両方に結合される。更新レジスタ４１３は、システムオンチップ４００の各レジスタのクロック入力に印加される共通Ｕｐｄａｔｅ ＤＲ（ＵｐＤＲ）制御信号によって制御される。一実施形態において、各バウンダリスキャンセル４１０で、ＵｐＤＲに立ち上がりがあるとき、キャプチャレジスタ４１２の出力からの信号は更新レジスタ４１３に伝搬され（つまり、キャプチャレジスタ４１２に以前格納された値は更新レジスタ４１３に格納される）、ＵｐＤＲ制御信号が「０」のとき、キャプチャレジスタ４１２の出力からの信号（常にＴＤＯ出力に伝搬される）は更新レジスタ４１３には伝搬されない。更新レジスタ４１３の出力は出力ＭＵＸ４１４の第１の入力に結合される。

各バウンダリスキャンセル４１０において、出力ＭＵＸ４１４は２つの入力ポートを含み、第１の入力ポートは更新レジスタ４１３の出力に結合され、第２の入力ポートは追加のデータパスの第２の入力に結合されている（要求／必要に応じて多数の方法で結合されてもよい）。出力ＭＵＸ４１４を通過して出力ＭＵＸ４１４の出力に至る入力信号の選択は、システムオンチップ４００の各バウンダリスキャンセル４１０に印加される共通Ｍｏｄｅ制御信号によって制御される。各バウンダリスキャンセル４１０において、Ｍｏｄｅ制御信号が「０」のとき、出力ＭＵＸ４１４の第１の入力ポート（つまり、更新レジスタ４１３の出力）からの入力信号は、バウンダリスキャンセル４１０の第２の出力に伝搬され、Ｍｏｄｅ制御信号が「１」のとき、出力ＭＵＸ４１４の第２の入力ポート（つまり、追加のデータパスの第２の入力）からの入力信号は、バウンダリスキャンセル４１０の第２の出力に伝搬される。

図４に示されるように、ＳＩＢセル４２０は、提案されるＩＥＥＥ Ｐ１６８７標準で定義されている標準ＳＩＢセルである。ＳＩＢセル４２０は、（ＴＤＩ入力及びＴＤＯ出力を介して）スキャンパスの第１の階層レベル、及び（バウンダリスキャンセルＢ０のＴＤＩ入力に結合されるＷＳＩｏポート及びバウンダリスキャンセルＢ１からのＴＤＯ出力に結合されるＷＳＯｉポートを介して）スキャンパスの第２の階層レベルをサポートする。ＳＩＢセル４２０は、Ｓｅｌｅｃｔ Ｉｎｓｔｒｕｍｅｎｔ Ｂｉｔ（ＳＩＢ）レジスタ４２２、Ｕｐｄａｔｅ ＳＩＢ（ＵｐＳＩＢ）レジスタ４２４、及び出力ＭＵＸ４２６を含む。ＳＩＢレジスタ４２２は関連するＳＩＢ入力ＭＵＸ４２１を有する。ＵｐＳＩＢレジスタ４２４は関連するＵｐＳＩＢ入力ＭＵＸ４２３を有する。

ＳＩＢレジスタ４２２に関連付けられているＳＩＢ入力ＭＵＸ４２１はＳＩＢレジスタ４２２への入力を制御する。ＳＩＢ入力ＭＵＸ４２１は２つの入力ポートを含む。ＳＩＢ入力ＭＵＸ４２１は、（例えば、スキャンパスの以前のコンポーネントからの）ＴＤＩ入力及びＳＩＢレジスタ４２２の出力を入力として受け入れる。ＳＩＢ入力ＭＵＸ４２１は、ＳＩＢ入力ＭＵＸ４２１の制御ポートに印加されるＳｈＤＲ制御信号によって制御される。ＳｈＤＲ制御信号が「１」のとき、ＳＩＢ入力ＭＵＸ４２１はＴＤＩ入力からの信号をＳＩＢレジスタ４２２に渡す。ＳｈＤＲ制御信号が「０」のとき、ＳＩＢ入力ＭＵＸ４２１はＳＩＢレジスタ４２２の出力からの信号をＳＩＢレジスタ４２２に渡す。

ＳＩＢレジスタ４２２はＳＩＢ入力ＭＵＸ４２１の出力からの入力を受け入れる。ＳＩＢレジスタ４２２は、ＳＩＢレジスタ４２２のクロックポートに印加されるクロック信号（ＴＣＫと示される）によって制御される。ＳＩＢレジスタ４２２の出力は、ＳＩＢ入力ＭＵＸ４２１への入力、ＵｐＳＩＢ入力ＭＵＸ４２３への入力、出力ＭＵＸ４２６への入力、及びＷＳＩｏポート（スキャンパスの第２の階層レベルがアクティブ化されるとき、第２の階層レベル内に信号を伝搬するために第２の（又は下位の）階層レベルのコンポーネントへのアクセスを提供する）の各々に結合される。

ＵｐＳＩＢレジスタ４２４に関連付けられているＵｐＳＩＢ入力ＭＵＸ４２３はＵｐＳＩＢレジスタ４２４への入力を制御する。ＵｐＳＩＢ入力ＭＵＸ４２３は２つの入力ポートを含む。ＵｐＳＩＢ入力ＭＵＸ４２３はＳＩＢレジスタ４２２からの出力及びＵｐＳＩＢレジスタ４２４からの出力を入力として受け入れる。ＵｐＳＩＢ入力ＭＵＸ４２３は、ＵｐＳＩＢ入力ＭＵＸ４２３の制御ポートに印加されるＵｐＤＲ制御信号によって制御される。ＵｐＤＲ制御信号が「１」のとき、ＵｐＳＩＢ入力ＭＵＸ４２３はＳＩＢレジスタ４２２の出力からの信号をＵｐＳＩＢレジスタ４２４に渡す。Ｒ制御信号が「０」のとき、ＵｐＳＩＢ入力ＭＵＸ４２３はＵｐＳＩＢレジスタ４２４の出力からの信号をＵｐＳＩＢレジスタ４２４に渡す。

ＵｐＳＩＢレジスタ４２４はＵｐＳＩＢ入力ＭＵＸ４２３の出力からの入力を受け入れる。ＵｐＳＩＢレジスタ４２４は、ＵｐＳＩＢレジスタ４２４のクロックポートに印加されるクロック信号（ＴＣＫと示される）によって制御される。ＵｐＳＩＢレジスタ４２４の出力は、ＵｐＳＩＢ入力ＭＵＸ４２３への入力、出力ＭＵＸ４２６の制御ポート、及びＳｅｌｅｃｔ＿Ｉｎｓｔｒ信号パス（スキャンパスから第２の階層レベルのコンポーネントを効果的に分離する方法で第２の（又は下位の）階層レベルのコンポーネントへのＳｈＤＲ及びＵｐＤＲ制御信号の印加をフィルタリングする際に使用するフィルタリング制御論理４３０に結合される）の各々に結合される。

出力ＭＵＸ４２６は２つの入力ポートを含む。出力ＭＵＸ４２６は、ＳＩＢレジスタ４２２からの出力及びＷＳＯｉポートを介する下位の階層レベルからの入力（この例において、バウンダリスキャンセルＢ１のＴＤＯ出力である）を入力として受け入れる。出力ＭＵＸ４２６の出力は、ＳＩＢセル４２０のＴＤＯ出力に結合される（この例においてバウンダリスキャンセルＡ１であるスキャンパスの第１の階層レベルの後続のコンポーネントへの伝搬のため）。出力ＭＵＸ４２６の出力は出力ＭＵＸ４２６の制御ポートに印加される制御信号によって決まる。ＵｐＳＩＢレジスタ４２４の出力は出力ＭＵＸ４１６の制御ポートに結合される。

図４に示されるように、ＵｐＳＩＢレジスタ４２４の値は、第２の階層レベルが選択されるか（つまり、スキャンパスの一部）、又は選択解除されるか（つまり、スキャンパスの一部ではない）を決定する。第２の階層レベルが選択解除されている（つまり、ＵｐＳＩＢレジスタ４２４が「０」である）とき、出力ＭＵＸ４２６はＳＩＢレジスタ４２２の出力をＳＩＢセル４２０のＴＤＯ出力に渡し、ＷＳＯｉポートからの値が無視される。第２の階層レベルが選択されている（つまり、ＵｐＳＩＢレジスタ４２４が「１」である）とき、出力ＭＵＸ４２６は下位階層レベルからの（つまりＷＳＯｉポートからの）信号をＳＩＢセル４２０のＴＤＯ出力に渡す。

図４に示されるように、バウンダリスキャンセル４１０の各々及びＳＩＢセル４２０に印加されるＳｈＤＲ制御信号及びＵｐＤＲ制御信号に加えて、ＳｈＤＲ制御信号及びＵｐＤＲ制御信号もまた各々フィルタリング制御論理４３０に印加される。図４においてさらに示されるように、ＳＩＢセル４２０のＵｐＳＩＢレジスタ４２４の出力は、第２の階層レベルのコンポーネント（つまり、バウンダリスキャンセル４２０_３及び４２０_４）へのＳｈＤＲ制御信号及びＵｐＤＲ制御信号の印加をフィルタリングするためにフィルタリング制御論理４３０に結合され、それによりスキャンパスの第２の階層レベルが選択解除されている間（つまり、ＳＩＢセル４２０のＵｐＳＩＢレジスタ４２４が「０」に設定されている間）、スキャンパスの第１の階層レイヤを通じて伝搬されている（つまり、Ａ０−＞ＳＩＢ−＞Ａ１）ビットストリーム値が、スキャンパスの第２の階層レベルを通じて（つまり、ＳＩＢ−＞Ｂ０−＞Ｂ１−＞ＳＩＢ）伝搬されないよう防ぐ。

フィルタリング制御論理４３０は、第２の階層レベルのＳｈＤＲ制御信号をフィルタリングするように適合された第１のＡＮＤゲート４３１を含む。第１のＡＮＤゲート４３１は、第１の入力ポート（ＳｈＤＲ制御信号に結合されている）及び第２の入力ポート（階層選択制御信号に結合されている（例えば図４の例でＳＩＢセル４２０のＵｐＳＩＢレジスタ４２４の出力））を含む。図４に示されるように、第１のＡＮＤゲート４３１の出力ポートは、ＳｈＤＲ制御信号が第２の階層レベルの各コンポーネントのそれぞれの入力ＭＵＸの制御ポートに直接印加されるのではなく、第２の階層レベルの各コンポーネントのそれぞれの入力ＭＵＸ４１１の制御ポート（つまり、それぞれバウンダリスキャンセル４１０_３の入力ＭＵＸ４１１_３及びバウンダリスキャンセル４１０_４の入力ＭＵＸ４１１_４）に結合される。

例えば、フィルタリング制御論理を含まない既存のシステムにおいて、第１の階層レベルのコンポーネントを通じて（つまり、スキャンパスを通じて）ビットストリームを伝搬するためにＳｈＤＲ制御信号がアクティブ化される必要があったので、及びさらに、ＳｈＤＲ制御信号が（第２の階層レベルのコンポーネントを含む）スキャンパスのすべてのコンポーネントに印加されたので、（たとえ第２の階層レベルが、関連するＳＩＢセルのＵｐＳＩＢレジスタを使用して選択解除されても）システムオンチップの第２の階層レベル経由でもビットストリームを伝搬することなくして、システムオンチップの第１の階層レベル経由でビットストリームを伝搬することはできなかった。

しかし、図４のシステムオンチップ４００において、第２の階層レベルが選択解除されているとき、ＵｐＳＩＢレジスタ４２４の値が「０」であるので、第１のＡＮＤゲート４３１は、第２の階層レベルが選択解除されている限り（つまり、ＵｐＳＩＢレジスタ４２４の値が「０」である限り）、第１のＡＮＤゲート４３１の出力は「０」となり、従って、第２の階層レベルのコンポーネントのそれぞれの入力ＭＵＸ４１１の制御ポートに印加される制御信号の値は「０」となり、それによりビットストリームが第１の階層レベルのコンポーネントを通じて伝搬されているときに第２の階層レベルのコンポーネント経由（つまり、バウンダリスキャンセル４１０_３及び４１０_４経由）のビットストリームの伝搬を防ぐことを確実にする。

図４に示されるように、第２の階層レベルが選択解除されているとき、第１のＡＮＤゲート４３１は、バウンダリスキャンセル４１０_３のＴＤＩ入力からバウンダリスキャンセル４１０_３のキャプチャレジスタ４１２_３へのデータの伝搬を防ぎ、同様に、バウンダリスキャンセル４１０_４のＴＤＩ入力からバウンダリスキャンセル４１０_３のキャプチャレジスタ４１２_３へのデータの伝搬を防ぐ。言い換えれば、第２の階層レベルのコンポーネント（つまり、バウンダリスキャンセル４１０_３及び４１０_４）のそれぞれのキャプチャレジスタに格納されたデータ値は、ビットストリームが引き続き第１の階層レベルを通じて伝搬されても変化しない。このことは、図５の例を参照してさらに深く理解することができる。

フィルタリング制御論理４３０は、第２の階層レベルのＵｐＤＲ制御信号をフィルタリングするように適合された第２のＡＮＤゲート４３２を含む。第２のＡＮＤゲート４３２は、第１の入力ポート（ＵｐＤＲ制御信号に結合されている）及び第２の入力ポート（階層選択制御信号に結合されている（例えば図４の例でＳＩＢセル４２０のＵｐＳＩＢレジスタ４２４の出力））を含む。図４に示されるように、第２のＡＮＤゲート４３２の出力ポートは、ＵｐＤＲ制御信号が第２の階層レベルの各コンポーネントのそれぞれの更新レジスタの制御ポートに直接印加されるのではなく、第２の階層レベルの各コンポーネントのそれぞれの更新レジスタ４１３の制御ポート（つまり、それぞれバウンダリスキャンセル４１０_３の更新レジスタ４１３_３及びバウンダリスキャンセル４１０_４の更新レジスタ４１３_４）に結合される。

例えば、フィルタリング制御論理を含まない既存のシステムにおいて、第１の階層レベルのコンポーネントを通じて（つまり、第２の出力を介して出力される追加のデータパスを通じて）ビットストリームを伝搬するためにＵｐＤＲ制御信号がアクティブ化される必要があったので、及びさらに、ＵｐＤＲ制御信号が（第２の階層レベルのコンポーネントを含む）スキャンパスのすべてのコンポーネントに印加されたので、（たとえ第２の階層レベルが、関連するＳＩＢセルのＵｐＳＩＢレジスタを使用して選択解除されても）システムオンチップ４００の第２の階層レベル経由でもビットストリームを伝搬することなくして、システムオンチップの第１の階層レベル経由でビットストリームを伝搬することはできなかった。

しかし、図４のシステムオンチップ４００において、第２の階層レベルが選択解除されるとき、ＵｐＳＩＢレジスタ４２４の値が「０」であるので、第２のＡＮＤゲート４３２は、第２の階層レベルが選択解除されている限り（例えば、ＵｐＳＩＢレジスタ４２４の値が「０」である限り）、第２のＡＮＤゲート４３２の出力は「０」となり、従って、第２の階層レベルのコンポーネントのそれぞれの更新レジスタ４１３の制御ポートに印加される制御信号の値は「０」となり、それによりビットストリームが第１の階層レベルのコンポーネント経由で伝搬されているときに第２の階層レベルのコンポーネント経由（つまり、バウンダリスキャンセル４１０_３及び４１０_４経由）のビットストリームの伝搬を防ぐことを確実にする。

図４に示されるように、第２の階層レベルが選択解除されているとき、第２のＡＮＤゲート４３２は、キャプチャレジスタ４１２_３からバウンダリスキャンセル４１０_３の更新レジスタ４１３_３へのデータの伝搬を防ぎ、同様に、キャプチャレジスタ４１２_４からバウンダリスキャンセル４１０_４の更新レジスタ４１３_４へのデータの伝搬を防ぐ。言い換えると、第２の階層レベルのコンポーネント（つまり、バウンダリスキャンセル４１０_３及び４１０_４）のそれぞれの更新レジスタに格納されたデータ値は、ビットストリームが引き続き第１の階層レベルを通じて伝搬されても変化しない。このことは、図５の例を参照してさらに深く理解することができる。

従って、階層選択制御信号は、第２の階層レベルの非階層使用可能コンポーネント４１０_３及び４１０_４に印加されるＵｐＤＲ及びＳｈＤＲ制御信号をフィルタリングし、それにより、第１の階層レベルのコンポーネントを通じて伝搬される（Ａ０−＞ＳＩＢ−＞Ａ１）ビットストリームが、第２の階層レベルの非階層使用可能コンポーネントを通じて伝搬されないようにする（つまり、第２の階層レベルをアクティブなスキャンパスから除去するために第２の階層レベルがＳＩＢセル４２０によって動的に選択解除される前に、バウンダリスキャンセルＢ０及びＢ１のレジスタがバウンダリスキャンセルＢ０及びＢ１にロードされたそれぞれの値を保持する）。

第２の階層レベルをスキャンパスから分離する方法でスキャンパスの第２の階層レベルのコンポーネントに通常印加される制御信号のフィルタリングは多数の利点をもたらす。

第１に、本明細書において示され説明される制御信号フィルタリングは、第２の階層レベルが選択解除されているとき、第２の階層レベルのコンポーネントが信号を渡して格納することはないので（第２の階層レベルの選択解除はビットが第２の階層レベルを通じて伝搬されることを妨げなかった既存のシステムとは対照的に）電力消費量節減をもたらす。

第２に、本明細書において示され説明される制御信号フィルタリングにより、（この方法以外では使用することができないような）独立した並列テストへの第２の階層レベルの使用が可能になる。言い換えれば、制御信号フィルタリングは、第１の階層レベルから第２の階層レベルへのビットストリームの伝搬を防ぐので、第１の階層レベル及び第２の階層レベルは、異なるテストが異なる階層レベルにおいて並行して実行され得るように、効果的に分離される。

本明細書において示され説明される制御信号フィルタリングのこれらの利点及びその他の利点は、（図４に関して示され説明されるシステムオンチップ４００の動作の例を提示する）図５Ａ〜図５Ｅの例、及び（第２の階層レベルを介して並行テストを可能にする制御フィルタリング論理の例示的な使用を提示する）図６の実施形態を参照すればより深く理解されよう。

図５Ａ〜図５Ｅは、図４のシステムオンチップにおいて制御信号をフィルタリングするためにフィルタリング制御論理を使用する例を示す。

図５Ａはシステムオンチップ４００の初期状態を示す。この例において、（１）バウンダリスキャンセルＡ０及びＡ１のキャプチャレジスタ及び更新レジスタは各々「１」に設定され、（２）ＳＩＢセル４２０のＳＩＢレジスタ４２２及びＵｐＳＩＢレジスタ４２４は各々「０」に設定される（従って、スキャンパスの第２の階層レベルは選択解除されている）と仮定する。さらに、ＵｐＳＩＢレジスタ４２４を「０」に設定することにより第２の階層レベルが選択解除される前に、値は第２の階層レベルのバウンダリスキャンセルＢ０及びＢ１に伝搬された（例示的に、バウンダリスキャンセルＢ０及びＢ１のキャプチャレジスタ及び更新レジスタが「１」に設定された）と仮定する。

図５Ａに示されるように、ＳｈＤＲは「１」に設定され、ＵｐＤＲは「０」に設定される。この例において、「０００」の入力ビットストリームはシステムオンチップ４００のＴＤＩ入力に印加され、関連する出力ビットストリームはシステムオンチップ４００のＴＤＯ出力から回復される。

図５Ｂは第１のクロックサイクル後のシステムオンチップ４００の状態を示す（ＳｈＤＲ＝「１」及びＵｐＤＲ＝「０」）。

図５Ｂに示されるように、入力ビットストリームの第１のビット（つまり、「０」）は、バウンダリスキャンセルＡ０のＴＤＩ入力からバウンダリスキャンセルＡ０のキャプチャレジスタ４１１_１に伝搬されており、バウンダリスキャンセルＡ０のキャプチャレジスタ４１２_１に格納された値（「１」）はＳＩＢセル４２０のＴＤＩ入力に伝搬されて、ＳＩＢセル４２０のＳＩＢレジスタ４２２に格納されており、ＳＩＢセル４２０のＳＩＢレジスタ４２２に格納された値（「０」）は、ＳＩＢセル４２０のＴＤＯ出力及びバウンダリスキャンセルＡ１の入力ＭＵＸ４１１_２を介してバウンダリスキャンセルＡ１のキャプチャレジスタ４１２_２に伝搬されており、バウンダリスキャンセルＡ１のキャプチャレジスタ４１２_２に格納された値（「１」）はバウンダリスキャンセルＡ１のＴＤＯ出力（システムオンチップ４００のＴＤＯ出力でもある）に伝搬されている。このようにして、出力ビットストリームの第１のビットは「１」である。

図５Ｂにおいてさらに示されるように、ＵｐＤＲが「０」に設定されるので、それぞれのバウンダリスキャンセルＡ０及びＡ１の更新レジスタ４１３_１及び４１３_２の値（つまり、「１」）は変化せず、ＳＩＢセル４２０のＵｐＳＩＢレジスタ４２４の値（「０」）は変化しない（従って、第２の階層レベルは選択解除されたままである）。

図５Ｂに示されるように、たとえＳｈＤＲが「１」であっても、フィルタリング制御論理４３０の第１のＡＮＤゲート４３１もまた、ＵｐＳＩＢレジスタ４２４の値（つまり、「０」）を入力として取り、従って第１のＡＮＤゲート４３１の出力は「０」である。第１のＡＮＤゲート４３１の出力は、第２の階層レベルのそれぞれのバウンダリスキャンセルＢ０及びＢ１の入力ＭＵＸ４１１_３及び４１１_４に制御信号として印加され、それにより、ＳＩＢセル４２０のＷＳＩｏポートの値がバウンダリスキャンセルＢ０のキャプチャレジスタ４１２_３に伝搬されることを防ぎ、バウンダリスキャンセルＢ０のキャプチャレジスタ４１２_３からの値がバウンダリスキャンセルＢ１のキャプチャレジスタ４１２_４に伝搬されることを防ぎ、バウンダリスキャンセルＢ１のキャプチャレジスタ４１２_４からの値がＳＩＢセル４２０のＷＳＯｉポート及びＴＤＯ出力を介してバウンダリスキャンセルＡ０に伝搬されることを防ぐ（つまり、それにより、第２の階層レベルが選択解除されている間、データ値の第１の階層レベルから第２の階層レベルへの伝搬を防ぐ）。

同様に、図５Ｂに示されるように、ＵｐＤＲが「０」に設定されていることに関わりなく、第２のＡＮＤゲート４３２もまた、ＵｐＳＩＢレジスタ４２４の値（つまり、「０」）を入力として取り、従って第２のＡＮＤゲート４３２の出力は「０」である。第２のＡＮＤゲート４３１の出力は、第２の階層レベルのそれぞれのバウンダリスキャンセルＢ０及びＢ１の更新レジスタ４１３_３及び４１３_４に制御信号として印加され、それにより、キャプチャレジスタ４１２_３及び４１２_４に格納された値がそれぞれバウンダリスキャンセルＢ０の更新レジスタ４１３_３及びバウンダリスキャンセルＢ１の更新レジスタ４１３_４に伝搬されることを防ぐ（つまり、それにより第２の階層レベルが選択解除されている間、第２の階層レベルのセル４１０_３及び４１０_４内のデータの伝搬を防ぐ）。

図５Ｃ及び図５Ｄは、それぞれ第２及び第３のクロックサイクル後のシステムオンチップ４００の状態を示す（ＳｈＤＲ＝「１」及びＵｐＤＲ＝「０」）。図５Ｃ及び図５Ｄにおいて、第２の各コンポーネント内に格納された値が変化しない間、入力ビットストリームは、スキャンパスの第１の階層レベルのコンポーネントを通じて引き続き伝搬される。図５Ｃ及び図５Ｄにおいて、第１の階層レベルのコンポーネントを経由する信号の伝搬は、図５Ｂに関して示され説明される方法と同様の方法で進行する（従って、詳細な説明は省略する）。明確にするため、各クロックサイクルにおけるシステムオンチップ４００のスキャンパスのコンポーネントに関連付けられている値を表１に要約する。

このように、図５Ａ〜図５Ｄ、及び上記に示す関連する表１から、システムオンチップ４００のフィルタリング制御論理４３０は、第２の階層レベルがＳＩＢセル４２０によって選択解除されている間、第２の階層レベルの各コンポーネント内（つまり、バウンダリスキャンセルＢ０及びＢ１のレジスタ内）に格納された値は、入力ビットストリームが第１の階層レベルを通じて（つまり、バウンダリスキャンセルＡ０、ＳＩＢセル４２０、及びバウンダリスキャンセルＡ１を通じて）引き続き伝搬されて対応する出力ビットストリームが生成されるので、そのまま変化しないことを確実にするよう適合される。

図５Ｅに示されるように、入力ビットストリーム（「０００」）の各ビットが（テストシステムからのＴＤＩ入力を介して）システムオンチップ４００に印加され、対応する出力ビットストリーム（「１０１」）の各ビットが（テストシステムへのＴＤＯ出力を介して）システムオンチップ４００から取り出された後、ＳｈＤＲは「１」から「０」に切り替えられ、ＵｐＤＲは「０」から「１」に切り替えられる。それにより、バウンダリスキャンセルＡ０のキャプチャレジスタ４１２_１の値はバウンダリスキャンセルＡ０の更新レジスタ４１３_１に格納され、バウンダリスキャンセルＡ１のキャプチャレジスタ４１２_２の値はバウンダリスキャンセルＡ１の更新レジスタ４１３_２に格納されるようになる。

図５Ｅに示されるように、ＳｈＤＲが「０」であることに関わりなく、第１のＡＮＤゲート４３１もまた、ＵｐＳＩＢレジスタ４２４の値（つまり、「０」）を入力として取り、従って第１のＡＮＤゲート４３１の出力は「０」である。第１のＡＮＤゲート４３１の出力は、第２の階層レベルのそれぞれのバウンダリスキャンセルＢ０及びＢ１の入力ＭＵＸ４１１_３及び４１１_４に制御信号として印加され、それにより、ＳＩＢセル４２０のＷＳＩｏポートの値がバウンダリスキャンセルＢ０のキャプチャレジスタ４１２_３に伝搬されることを防ぎ、バウンダリスキャンセルＢ０のキャプチャレジスタ４１２_３からの値がバウンダリスキャンセルＢ１のキャプチャレジスタ４１２_４に伝搬されることを防ぎ、バウンダリスキャンセルＢ１のキャプチャレジスタ４１２_４からの値がＳＩＢセル４２０のＷＳＯｉポート及びＴＤＯ出力を介してバウンダリスキャンセルＡ０に伝搬されることを防ぐ（つまり、それにより、データが第１の階層レベルを通じて引き続き伝搬される間、第２の階層レベル内のデータの伝搬を防ぐ）。

同様に、図５Ｅに示されるように、たとえＵｐＤＲが「１」であっても、第２のＡＮＤゲート４３２もまた、ＵｐＳＩＢレジスタ４２４の値（つまり、「０」）を入力として取り、従って第２のＡＮＤゲート４３２の出力は「０」である。第２のＡＮＤゲート４３１の出力は、第２の階層レベルのそれぞれのバウンダリスキャンセルＢ０及びＢ１の更新レジスタ４１３_３及び４１３_４に制御信号として印加され、それにより、バウンダリスキャンセルＢ０及びＢ１のキャプチャレジスタ４１２_３及び４１２_４に格納された値がそれぞれバウンダリスキャンセルＢ０の更新レジスタ４１３_３及びバウンダリスキャンセルＢ１の更新レジスタ４１３_４に伝搬されることを防ぐ（つまり、それにより第１の階層レベルを通じてデータが引き続き伝搬される間、第２の階層レベルのセル４１０_３及び４１０_４内のデータの伝搬を防ぐ）。

図６は、テストシステム、ならびに階層スキャンパス及び階層スキャンパスを通じてテストされるように適合された計器コアを含むシステムオンチップを含むテスト環境を示す。図６に示されるように、テストシステム６００はシステムオンチップ６１０及びテストシステム６２０を含む。システムオンチップ６１０はシステムオンチップ６１１及び計器コア６１２を含む。システムオンチップ６１１は、（計器コア６１２への追加のインターフェイスを含む）図４に関して示され説明されるシステムオンチップ４００と概ね類似している。計器コア６１２は、ＩＪＴＡＧを使用してスキャンパスを介してテストされるように適合された任意の種類の計器を含むことができる。

本明細書において説明されるように、フィルタリング制御論理４３０は、計器コア６１２のテストがシステムオンチップ６１１の第１の階層レベルを介して実行されているその他のテストと並行して行われるようにすることができる。

テストシステム６２０は、システムオンチップ６１１の第２の階層レベルがシステムオンチップ６１１のスキャンパス内でアクティブであるように、ＳＩＢセル４２０を選択する。本明細書において説明されるように、第２の階層レベルが選択されると、（フィルタリング制御論理４３０はＳｈＤＲ及びＵｐＤＲ制御信号をフィルタリングしないので）値は第２の階層レベルのバウンダリスキャンセルＢ０及びＢ１に読み込まれてもよい。テストシステム６２０は、入力ビットストリームをシステムオンチップ６１１のＴＤＩ入力に印加して、入力ビットストリームがスキャンパスＡ０−＞ＳＩＢセル−＞Ｂ０−＞Ｂ１−＞ＳＩＢセル−＞Ａ１に沿って伝搬されるようにする。それにより、望ましい値が第２の階層レベルのバウンダリスキャンセルＢ０及びＢ１のキャプチャレジスタ及び更新レジスタにロードされるようになる。

テストシステム６２０は、望ましい値を第２の階層レベルのバウンダリスキャンセルＢ０及びＢ１にロードした後、第２の階層レベルのバウンダリスキャンセルＢ０及びＢ１の値を変更することなく、入力ビットストリーム値が第１の階層レベルを通じて（Ａ０−＞ＳＩＢセル−＞Ａ１）引き続き伝搬され得るように、ＳＩＢセル４２０を選択解除する（つまり、フィルタリング制御論理４３０が、本明細書において示され説明されるように、ＳｈＤＲ及びＵｐＤＲ制御信号をフィルタリングして、第２の階層レベルをシステムオンチップ６１１のスキャンパスから効果的に分離することにより、入力ビットストリームの第２の階層レベルへの伝搬を防ぐ）。

図６に示されるように、バウンダリスキャンセルＢ０にロードされる値は、計器コア６１２で１つ以上のテストを開始するために（例示的に、バウンダリスキャンセルＢ０から計器コア６１２に印加されるＴＥＳＴ ＳＴＡＲＴ信号６１５として）、計器コア６１２に印加される。

このようにして、テストシステム６２０がシステムオンチップ６１０で他のテスト（例えば、接続のテスト、その他のＩＰ／計器のテストなど、及びその様々な組み合わせ）を実行するために入力ビットストリームを第１の階層レベルに引き続き印加する間、計器コア６１２はテストされている。従って、第２の階層レベルを第１の階層レベルから分離するためにフィルタリング制御論理４３０を使用することにより、システムオンチップ６１０で並行のテストを実行できるようになり、その結果、テストシステム６２０がシステムオンチップ６１０をテストするために必要とされる時間を短縮することができる。

図６に示されるように、計器コア６１２のテストの完了に続いて、計器コア６１２は、テストシステム６２０に伝搬して戻すため、テスト結果をシステムオンチップ６１１に供給する。図６に示されるように、計器コア６１２は、テスト結果を（例示的に、ＴＥＳＴ ＲＥＳＵＬＴ信号６１６として）バウンダリスキャンセルＢ１に供給するが、これはその後テスト結果をテストシステム６２０に伝搬することができる。テスト結果を第２の階層レベルのバウンダリスキャンセルＢ０からテストシステム６２０に伝搬するため、第２の階層レベルは、それがシステムオンチップ６１１のスキャンチェーンに再度追加されるように再選択される必要がある。テストシステム６２０はＳＩＢセル４２０を再選択し、それにより第２の階層レベルをシステムオンチップ６１１のスキャンパスに再び追加する。次いで、テストシステム６２０は、バウンダリスキャンセルＢ１からテストシステム６２０へのスキャンパスに沿って（つまり、パスＢ１−＞ＳＩＢセル−＞Ａ１−＞ＴＤＯに沿って）テスト結果が伝搬されるように適合された信号を印加する。

テストシステム６２０が計器コア６１２からテストシステム６２０へのテスト結果の伝搬を制御するために、テストシステム６２０は、システムオンチップ６１１のスキャンパスに含めるように第２の階層レベルをいつ再選択すべきかを決定できる必要がある。これは多くの方法で実行することができる。

一実施形態において、テストシステム６２０は、計器コア６１２のテストを実行するために必要とされる時間の長さ（例えば、必要なクロックサイクルの数）を先験的に認識している。この実施形態において、テストシステム６２０は単に、テスト結果が計器コア６１２からいつ入手できるかをテストシステム６２０が正確に認識するように、計器コア６１２がテストされている間の時間の長さを（例えば、クロックサイクルをカウントすることにより）追跡することができる。この実施形態において、計器コア６１２のテストが完了したと決定すると、テストシステム６２０は、第２の階層レベルを再選択するように適合されるシグナリングを開始し、それにより計器コア６１２からのテスト結果がテストシステム６２０へのスキャンパスに沿って（つまり、パスＢ１−＞ＳＩＢセル−＞Ａ１−＞ＴＤＯに沿って）伝搬されるようにすることができる。

一実施形態において、テストシステムは、計器コア６１２のテストを実行するために必要とされる時間の長さを認識していない。この実施形態において、テストシステム６２０は、テストが完了した（つまり、テスト結果が計器コア６１２から入手できる）ことを指示する計器コア６１２からの信号がないかチェックすることができる。一実施形態において、テスト完了制御信号（例示的に、計器コア６１２からバウンダリスキャンセルＡ１に供給されるオプションのＴＥＳＴ ＥＮＤ信号６１７）は、テストシステム６２０への伝搬のために、計器コア６１２から第１の階層レベルのコンポーネントの１つに供給されてもよい。テスト完了制御信号は、計器コア６１２のテストが完了し、テスト結果が使用可能であるという指示を搬送する方法で設定された１つ以上のビットを含むことができる。このことは、以下の例を参照してさらに深く理解することができる。

一実施形態において、例えば、システムオンチップ６１０のスキャンパスは、ＴＤＩ入力に接続されたセルの第１のセグメント（Ｓ１）（１５のセルを有する）、ＴＤＯ出力に接続されたセルの第２のセグメント（Ｓ２）（５つのセルを有する）、Ｓ１及びＳ２の間に配置されたＳＩＢセル、及びＳＩＢセルの階層の派生内で計器コア６１２に接続されたセルの第３のセグメント（Ｓ３）（８０のセルを有する）から成る。この例において、Ｓ１−ＳＩＢ−Ｓ２は第１の階層レベルを形成し、Ｓ３はＳＩＢセルによって制御される第２の階層レベルを形成する。この例において、Ｓ２の第１のセルはＴＥＳＴ ＥＮＤ信号６１７を受信して格納すると仮定する。

この例において、テストシステム６２０によって実行され得る１つの操作は、（１）ＳＩＢセルを「１」に設定することによりＳ３を選択すること、（２）第１及び第２の階層レベルが共にアクティブであるスキャンパスにアクセスすることにより値をＳ１−Ｓ２−Ｓ３にロードすること（スキャンパスは現在１０１の要素（１５＋１＋８０＋５）から成る）、（３）動作を開始する値をＳ３にロードすること、（４）ＳＩＢセルを「０」に設定することによりＳ３を選択解除すること、（５）Ｓ３が第１の階層レベルのテストとは無関係にその動作を完了している間に、現在Ｓ１−ＳＩＢ−Ｓ２（２１の要素を有する）から成るスキャンパスにアクセスしてテストを続行すること、（６）計器コア６１２がその動作を終了したとき計器コア６１２はＳ２の第１のビットの値を「１」に設定するので、Ｓ２の第１のビットの値を監視すること（つまり、第２の階層レベルが選択解除されているので現在のスキャンパスのビット１７）、及び（７）Ｓ３を再選択すること（ＳＩＢ＝１）、及び（８）（現在１０１の要素を含む）スキャンパスから結果を収集することを含むことができる。

このようにして、テストシステム６２０は、第１の階層レベルにおいて引き続き他のテストを実行する間、第２の階層レベルを介して並行のテストを実行することができる。１つのそのような実施形態による方法は、図７を参照して、本明細書において示され説明される。

図７は一実施形態による例示的な方法を示す。具体的には、図７の方法７００は、テストシステムが第１の階層レベル及び第２の階層レベルを含むスキャンパスを有するシステムオンチップをテストする方法を含む。連続的に実行されるものとして示され説明されているが、図７の方法７００のステップの少なくとも一部は、同時に実行されるか、又は図７に関して示され説明される順序とは異なる順序で実行されてもよい。方法７００はステップ７０２で開始し、ステップ７０４に進む。

ステップ７０４において、システムオンチップの第２の階層レベルは、第２の階層レベルをシステムオンチップのスキャンパスに追加するように選択される。ステップ７０６において、入力値はテストシステムから第２の階層レベルに伝搬される。入力値は第１の階層レベルの少なくとも一部を介してテストシステムから第２の階層レベルに伝搬される。ステップ７０８において、システムオンチップの第２の階層レベルは選択解除され、それにより第２の階層レベルをシステムオンチップのスキャンパスから分離する。

ステップ７１０において、第１の階層レベルを介してテストが引き続き実行される間（つまり、他の値が第２の階層レベルを通じて伝搬されることなく、第１の階層レベルを通じて引き続き伝搬されるときに）、テストは第２の階層レベルを介して実行される。第２の階層レベルを介して実行されるテストは、入力値を使用して実行される。第２の階層レベルを介して実行されるテストは出力値を生成する。テストは、任意のテスト（例えば、接続、計器などのテスト、及びその様々な組み合わせ）を含むことができる。

ステップ７１２において、システムオンチップの第２の階層レベルは、第２の階層レベルをシステムオンチップのスキャンパスに追加するように選択される。ステップ７１４において、出力値は第２の階層レベルからテストシステムに伝搬される。出力値は、第１の階層レベルの少なくとも一部（入力値を第２の階層レベルに伝搬するために使用された第１の階層レベルの一部とは異なる部分を含むことがある）を介して第２の階層レベルからテストシステムに伝搬される。

ステップ７１６において、方法７００は終了する。本明細書において（明確にするために）終了として示され説明されているが、方法７００は、システムオンチップをテストする目的で要求／必要に応じて引き続き実行されてもよい。方法７００は、第２の階層レベルに対して、及びシステムオンチップによってサポートされ得るその他の階層レベルについて引き続き実行されてもよい。

スキャンパスの階層レベルの選択／選択解除を制御するために特定の階層使用可能コンポーネント（つまり、提案されるＩＥＥＥ Ｐ１６８７標準で定義されているＳＩＢセル）を使用することに関して主として示され説明されているが、任意の階層使用可能コンポーネントが、スキャンパスの階層レベルの選択／選択解除を制御するために使用されてもよく、従って、本明細書において示され説明されているフィルタリング制御論理は、ビットストリーム値がスキャンパスの第１の階層レベルを通じて引き続き伝搬される間、（第２の階層レベルが選択解除されているとき）スキャンパスの第２の階層レベル経由のビットストリーム値の伝搬を防ぐように適合された任意の方法で実施されてもよい。

ＳｈＤＲ及びＵｐＤＲ制御信号をフィルタリングするために１つの階層選択制御信号（例示的に、ＳＩＢセルのＵｐＳＩＢレジスタの値）を使用することに関して本明細書において示され説明されているが、その他の実施形態において、データがスキャンパスの第１の階層レベルで引き続き伝搬される間、スキャンパスの第２の階層レベルのデータの伝搬を防ぐ方法でＳｈＤＲ及びＵｐＤＲ制御信号をフィルタリングするために、複数の階層選択制御信号が使用されてもよい。そのような実施形態において、複数の階層選択制御信号は、（スキャンパスの第２の階層レベルを選択／選択解除するために使用される階層使用可能コンポーネントの設計／動作に依存することもある）任意の方法で使用されてもよい。そのような実施形態において、複数の階層選択制御信号の使用には、様々なフィルタリング制御論理を使用することが必要になる場合もある。

本明細書において示され説明されている制御信号フィルタリング機能を実施するために特定の制御論理を使用することに関して主として本明細書において示され説明されているが、任意の制御論理が本明細書において示され説明されている制御信号フィルタリング機能を実施するために使用されてもよい。フィルタリング制御論理は、第２の階層レベルを関連する第１の階層レベルから分離する方法で第２の階層レベルに印加されないように制御信号をフィルタリングするよう適合された任意の制御論理を含むことができる。言い換えれば、フィルタリング制御論理は、第２の階層レベルをシステムオンチップのスキャンパスから分離するように（つまり、第２の階層レベルが選択解除されている間、第２の階層レベル内でビットストリームが伝搬しないように）適合された任意の制御論理を含むことができる。

コンポーネントの特定の組み合わせを含むスキャンパスに関して主として本明細書において示され説明されているが、本明細書において示され説明されている制御信号フィルタリング機能は、様々なその他のコンポーネントの組み合わせを含むスキャンパスに対して実施されてもよい。２つの階層レベル（つまり、第１の階層レベル及び第２の階層レベル）に関して主として本明細書において示され説明されているが、本明細書において示され説明されている制御信号フィルタリング機能は、（例えば、任意の構成で配置されたＮレベルなど）階層レベルの任意の数及び／又は組み合わせを有するシステムオンチップに対して実施されてもよい。

一実施形態において、例えば、システムオンチップ装置は、（１）Ｎの階層レベルを備えるテストスキャンパスであって、第１の階層レベルは１次レベルを備え、Ｎの階層レベルのうちのＮ−１の階層レベルは各々動的に選択及び選択解除されるように適合され、（ｎ）番目の階層レイヤの選択及び選択解除は（ｎ−１）番目の階層レイヤによって制御される、及び（２）データが選択された各階層レイヤ内で伝搬される間、選択解除された各階層レイヤ内のデータの伝搬を防ぐ方法で、選択解除された各階層レベルへの少なくとも１つの制御の印加をフィルタリングするよう適合された制御論理を含む。

図８は、本明細書において説明される機能を実行する際の使用に適した汎用コンピュータを示す高レベルブロック図である。図８に示されるように、システム８００は、プロセッサ要素８０２（例えばＣＰＵ）、例えばランダムアクセスメモリ（ＲＡＭ）及び／又は読み取り専用メモリ（ＲＯＭ）などのメモリ８０４、テスト制御モジュール８０５、及び様々な入出力装置８０６（例えば、テープドライブ、フロッピードライブ、ハードディスクドライブ又はコンパクトディスクドライブを含む（ただしこれらに限定されることはない）記憶装置、受信機、送信機、スピーカ、ディスプレイ、出力ポート、及びユーザー入力装置（キーボード、キーパッド、マウスなど））を備える。

本発明が、例えば特殊用途向け集積回路（ＡＳＩＣ）、汎用コンピュータ、又は任意の他のハードウェア等価物を使用して、ソフトウェアにおいて、及び／又はソフトウェアとハードウェアとの組み合わせで実施できることに留意されたい。一実施形態において、本明細書のテスト制御プロセス８０５は、上記で説明された機能を実施するために、メモリ８０４にロードされ、プロセッサ８０２によって実行することができる。そのようなものとして、本発明のテスト制御プロセス８０５（関連するデータ構造を含む）は、例えばＲＡＭメモリ、磁気又は光ドライブ又はディスケットなどの、コンピュータ可読媒体又はキャリアに格納することができる。

本明細書の教示を組み込む様々な実施形態が本明細書において詳細に示され説明されたが、当業者は、さらにそれらの教示を組み込む多くのその他の様々な実施形態を容易に考案することができる。

Claims (21)

1. システムオンチップ装置であって、
   複数のコンポーネントを有する第１のレイヤおよび少なくとも１つのコンポーネントを有する第２のレイヤを備えるスキャンパスであって、前記第２のレイヤが動的に選択及び選択解除されるように適合されるスキャンパスを含み、
   前記第１のレイヤ内のデータの伝搬は少なくとも１つの制御信号を使用して制御され、
   前記第２のレイヤ内のデータの伝搬は少なくとも１つの制御信号及び前記第１のレイヤからのレイヤ選択制御信号を使用して制御され、
   前記レイヤ選択制御信号は前記第１のレイヤ内のデータの伝搬から独立して前記第２のレイヤ内のデータの伝搬を制御するように適合される、装置。
2. 前記第１のレイヤのコンポーネントのそれぞれが前記第２のレイヤを選択及び選択解除するために適合される階層使用可能コンポーネントを含み、前記第２のレイヤの少なくとも１つのコンポーネントが少なくとも１つの非階層使用可能コンポーネントを含む、請求項１に記載の装置。
3. 少なくとも１つの階層使用可能コンポーネントのそれぞれが、前記第２のレイヤを選択及び選択解除するレイヤ選択制御信号を生成するように適合される、請求項２に記載の装置。
4. 前記少なくとも１つの制御信号の印加をフィルタリングする前記階層使用可能コンポーネントから前記第２のレイヤの前記少なくとも１つの非階層使用可能コンポーネントへのレイヤ選択制御信号を使用するように適合される制御論理をさらに含む、請求項３に記載の装置。
5. 前記レイヤ選択制御信号が第１の制御信号および第２の制御信号を含む、請求項４に記載の装置。
6. 前記第２のレイヤの前記少なくとも１つの非階層使用可能コンポーネントが第１のレジスタ及び第２のレジスタを含む、請求項５に記載の装置。
7. 前記制御論理が、前記少なくとも１つの非階層使用可能コンポーネントの前記第１のレジスタを制御するための第１の部分と、前記少なくとも１つの非階層使用可能コンポーネントの前記第２のレジスタを制御するための第２の部分とを含む請求項６に記載の装置。
8. 前記制御論理の前記第１の部分が第１のＡＮＤゲートを含み、前記第１のＡＮＤゲートへの第１の入力が前記第１の制御信号であり、前記第１のＡＮＤゲートへの第２の入力が階層選択制御信号である、請求項７に記載の装置。
9. 前記第１のＡＮＤゲートの出力が、前記第１のレジスタ内のデータをシフトする制御をするように適合される第１のシフト制御信号として、前記第２のレイヤの前記少なくとも１つの非階層使用可能コンポーネントに結合される、請求項８に記載の装置。
10. 前記制御論理の前記第２の部分が第２のＡＮＤゲートを含み、前記第２のＡＮＤゲートへの第１の入力が前記第２の制御信号であり、前記第２のＡＮＤゲートへの第２の入力が階層選択制御信号である、請求項９に記載の装置。
11. 前記第２のＡＮＤゲートの出力が、前記第２のレジスタ内のデータをシフトする制御をするように適合される第２のシフト制御信号として、前記第２のレイヤの前記少なくとも１つの非階層使用可能コンポーネントに結合される、請求項１０に記載の装置。
12. システムオンチップ装置であって、
    前記システムオンチップの１つ又は複数の入力および出力（Ｉ／Ｏ）ポートに通信可能に接続される複数のセグメントを含むスキャンパスであって、派生使用可能セルは１つまたは複数のセグメントに結合され、前記派生使用可能セルが前記複数のセグメントの内の２つのセグメントと第３のセグメントとの間に配置されて多重の派生を形成するスキャンパスと、
    スキャンパス全体の構成を制御するシングル・スキャン動作を有する１つまたは複数のコアへのアクセスを可能にする制御論理であって、前記１つまたは複数のコアが前記複数のセグメントに結合される制御論理と
    を含む装置。
13. 前記複数のセグメントのそれぞれが、あるレベルだけでなく、１つまたは複数の階層レベルまたは下位のレベルの単一レイヤをさらに含む、請求項１２に記載の装置。
14. 第１の階層レベルが複数のコンポーネントを含み、第２の階層レベルが少なくとも１つのコンポーネントを含み、前記第１の階層レベルのコンポーネントに印加される少なくとも１つの制御信号を使用して前記第１の階層レベル内でデータを伝搬する、請求項１３に記載の装置。
15. 前記第２の階層レベルの前記少なくとも１つのコンポーネントが少なくとも１つの非階層使用可能コンポーネントを含む、請求項１４に記載の装置。
16. 前記少なくとも１つの制御信号の印加をフィルタリングする前記階層使用可能コンポーネントから前記第２の階層レベルの前記少なくとも１つの非階層使用可能コンポーネントへの階層選択制御信号を使用するように適合される制御論理を含む、請求項１５に記載の装置。
17. 前記第２の階層レベルの前記少なくとも１つの非階層使用可能コンポーネントが計器に結合され、
    前記制御論理は、データが前記第１の階層レベルを通じて伝搬される間、前記第２の階層レベルが選択解除され、前記計器を並行してテスト可能となる場合、前記第２の階層レベル内のデータの伝搬を防ぐ、請求項１５に記載の装置。
18. 前記計器が前記第２の階層レベルの前記少なくとも１つの非階層使用可能コンポーネントの内の少なくとも１つにテスト結果を提供する、請求項１７に記載の装置。
19. 前記第２の階層レベルが選択解除される場合に、前記制御論理は、データが前記第１の階層レベル内を伝搬する間の前記第２の階層レベル内のデータの伝搬を防ぐ、請求項１３に記載の装置。
20. 前記第２の階層レベルが選択される場合に、前記制御論理は、データが前記第１の階層レベル内を伝搬する間の前記第２階層レベル内のデータの伝搬を許可する、請求項１３に記載の装置。
21. 前記第１の階層レベルの前記コンポーネントが前記第２の階層レベルを選択及び選択解除するように適合される階層使用可能コンポーネントを含む、請求項１３に記載の装置。

Images