KR20130045158A - 스캔 체인에 대한 동적 클록 도메인 바이패스 - Google Patents

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Abstract

집적 회로는 스캔 테스트 회로 및, 스캔 테스트 회로를 이용한 테스트 대상이 되는 추가 회로를 포함한다. 스캔 테스트 회로는 서로 다른 개별 클록 도메인들과 연관된 복수의 서브 체인들을 가지는 적어도 한 개의 스캔 체인, 및 서브 체인들 중 한 개 이상을 선택적으로 우회하도록 구성된 클록 도메인 바이패스 회로를 포함한다. 스캔 체인은 동작의 스캔 쉬프트 모드에서 전체 서브 체인들보다 소수의 서브 체인들을 포함하는 직렬 쉬프트 레지스터를 형성하도록 구성될 수 있으며, 서브 체인들 중 나머지 하나는 스캔 쉬프트 모드에서 직렬 쉬프트 레지스터의 일부가 되지 않도록 클록 도메인 바이패스 회로에 의해 우회된다. 특정 클록 도메인들과 관련된 스캔 체인의 일부를 선택적으로 우회함으로써, 클록 도메인 바이패스 회로는 테스트 시간 및 스캔 테스트 중의 전력 소비를 줄이도록 돕는다.

Description

스캔 체인에 대한 동적 클록 도메인 바이패스{DYNAMIC CLOCK DOMAIN BYPASS FOR SCAN CHAINS}
집적 회로들은 종종 다양한 내부 오류 상태에 대한 테스팅을 용이하게 하는 스캔 테스트 회로를 포함하도록 설계된다. 그러한 스캔 테스트 회로는 통상적으로 스캔 체인들을 포함하며, 스캔 체인들은 집적 회로의 조합적 로직으로의 입력들로 테스트 패턴들을 인가하며 해당 결과를 독출하기 위해 직렬 쉬프트 레지스터들을 형성하는데 사용되는 플립 플롭들의 체인들이다. 스캔 체인의 플립 플롭들 중 주어진 하나가 여기에서 보다 일반적으로 "스캔 셀"이라 불리는 것의 예로서 보여질 수 있다.
한 전형적인 구성에서, 스캔 테스트 회로를 가진 집적 회로는 동작의 스캔 쉬프트 모드 및 동작의 기능 모드를 가질 수 있다. 집적 회로가 스캔 쉬프트 모드에 있는지 또는 기능 모드에 있는지 여부를 표시하기 위해 플래그가 사용될 수 있다. 스캔 쉬프트 모드에서, 스캔 체인의 플립 플롭들은 직렬 쉬프트 레지스터로서 구성된다. 그때 테스트 패턴은 스캔 체인의 플립 플롭들에 의해 형성된 직렬 쉬프트 레지스터 안으로 쉬프트된다. 일단 원하는 테스트 패턴이 안으로 쉬프트되었으면, 스캔 쉬프트 모드가 디스에이블되며 집적 회로는 기능 모드에 놓여진다. 이러한 동작의 기능 모드 중에 발생된 내부 조합 로직 결과들은 그때 스캔 플립 플롭들의 체인에 의해 캡처된다. 집적 회로는 이제 다시 한번 동작의 스캔 쉬프트 모드에 놓여져서, 새 테스트 패턴이 스캐닝되어 들어오면서, 캡처된 조합 로직 결과들이 스캔 플립 플롭들에 의해 형성된 직렬 쉬프트 레지스터 밖으로 쉬프트될 수 있게 한다. 이 프로세스는 원하는 모든 테스트 패턴들이 집적 회로에 인가될 때까지 반복된다.
집적 회로들이 점점 더 복잡해지고 있기 때문에, 주어진 집적 회로를 테스트할 때 인가되어야 하는 테스트 패턴들의 개수를 줄이며 그에 따라 필요한 테스트 시간 역시 줄일 수 있는 스캔 압축 기법이 개발되어 왔다. 그러나, 높은 수준의 스캔 압축의 이용은 진단 해상도, 즉 특정 오류를 조합 로직 안에서의 정확한 고장이나 일련의 고장들로 돌리는 능력에 역효과를 일으킬 수 있다. 결과적으로 스캔 압축을 이용할 때, 압축 레벨과 진단 해상도 사이에 이율배반이 존재한다. 압축된 스캔 테스트에 관한 추가적인 세부 사항들은 "압축 스캔 서브셋을 이용한 회로 검사(Testing a Circuit with Compressed Scan Subsets)"라는 제목의 미국 특허 제7,831,876호에 개시되어 있으며, 이 특허는 공동 양도되었으며 이 명세서에 참조로 통합된다.
그럼에도 불구하고, 압축 및 비압축 스캔 테스트 둘 모두에 있어서 테스트 시간의 감축뿐 아니라 스캔 테스트 중 집적 회로 전력 소비와 같은 다른 스캔 테스트 성능 파라미터들의 개선에 대한 필요성은 여전히 남는다.
본 발명의 예시적 실시예들은 주어진 테스트 패턴에 대해 액티브 상태가 아닌 클록 도메인들과 관련된 스캔 체인의 일부를 선택적으로 우회함으로써 스캔 테스트의 실질적 개선을 제공한다. 특정 클록 도메인들과 관련된 스캔 체인의 일부를 선택적으로 우회함으로써, 테스트 시간 및 스캔 테스트 중의 전력 소비가 줄어들 수 있다.
본 발명의 일 실시예에서, 집적 회로는 스캔 테스트 회로 및, 스캔 테스트 회로를 이용한 테스트 대상이 되는 추가 회로를 포함한다. 스캔 테스트 회로는 서로 다른 개별 클록 도메인들과 연관된 복수의 서브 체인들을 가지는 적어도 한 개의 스캔 체인, 및 서브 체인들 중 한 개 이상을 선택적으로 우회하도록 구성된 클록 도메인 바이패스 회로를 포함한다. 스캔 체인은 동작의 스캔 쉬프트 모드에서 전체 서브 체인들보다 적은 서브 체인들을 포함하는 직렬 쉬프트 레지스터를 형성하도록 구성될 수 있으며, 서브 체인들 중 나머지 하나는 스캔 쉬프트 모드에서 직렬 쉬프트 레지스터의 일부가 되지 않도록 클록 도메인 바이패스 회로에 의해 우회된다. 특히, 클록 도메인 바이패스 회로는 특정 테스트 패턴의 캡처 국면에서 액티브 상태가 아니라고 판단되는 서브 체인들 중 한 개 이상을 우회하도록 구성될 수 있고, 그에 따라 클록 도메인 바이패스 회로는 다른 테스트 패턴들에 대해 서브 체인들 중 다른 것들을 우회한다.
전형적 실시예들 중 한 개 이상에 있어서, 클록 도메인 바이패스 회로는 복수의 클록 도메인 바이패스 멀티플렉서들 및 복수의 클록 도메인 바이패스 레지스터들을 포함하며, 클록 도메인 바이패스 레지스터들은 클록 도메인 바이패스 멀티플렉서들의 개별 선택 라인들에 대해 인가될 개별 제어 값들을 저장한다. 서브 체인들 각각은 클록 도메인 바이패스 멀티플렉서들 중 한 개, 그리고 클록 도메인 바이패스 레지스터들 중 한 개와 연관될 수 있다.
클록 도메인 바이패스 멀티플렉서들 중 주어진 한 개는 서브 체인들 중 대응하는 것의 입력에 연결되는 적어도 제1입력 및 서브 체인들 중 대응하는 것의 출력에 연결되는 제2입력을 가질 수 있으며, 주어진 클록 도메인 바이패스 멀티플렉서는 그것의 관련 클록 도메인 바이패스 레지스터에 저장된 제어 값에 응답하여 해당 서브 체인을 선택적으로 우회하도록 구성된다.
예시적 실시예들 중 한 개 이상에 따른 스캔 테스트 회로는 압축해제기, 압축기, 및 압축해제기의 개별 출력들 및 압축기의 개별 입력들 사이에서 서로에 대해 병렬로 정렬된 상술한 스캔 체인을 포함하는 복수의 스캔 체인들을 더 포함할 수 있다. 스캔 테스트 신호들이 압축해제기의 개별 입력들에 인가된다. 스캔 테스트 신호들에 기반하는 압축해제기로부터의 스캔 테스트 입력 데이터가 스캔 테스트에 사용될 스캔 체인들 안으로 쉬프트되고, 스캔 테스트 결과들을 나타내는 스캔 테스트 출력 데이터가 이어서 스캔 체인들에서 나와 압축기 안으로 쉬프트된다.
상술한 타입의 클록 도메인 바이패스 회로를 포함하는 스캔 테스트 회로는 주어진 테스트 패턴에 대해 액티브 상태가 아닌 서브 체인들을 우회함으로써 해당 스캔 체인 안이나 밖으로 데이터를 쉬프트하는데 필요로 되는 클록 사이클 수를 줄이며 그에 따라 스캔 테스트 중의 전력 소비 및 테스트 시간의 감축을 낳도록 한 개 이상의 예시적 실시예들에 따라 구성될 수 있다. 그러한 개선은 집적 회로 영역 요건이나 기능적 타이밍 요건에 중대한 부정적 영향 없이 이뤄진다. 테스트 패턴들은 클록 도메인 바이패스 회로의 동작, 및 그에 따라 다른 상황의 통상적 테스트 생성 툴에서 기대되는 스캔 테스트 응답들을 고려하는 방식으로 생성될 수 있다.
도 1은 예시된 실시예에서 테스터 및 테스트 중인 집적 회로를 포함하는 집적 회로 테스트 시스템을 보이는 블록도이다.
도 2는 스캔 테스트 회로의 스캔 체인들이 도 1의 집적 회로 내 조합 로직들 사이에 정렬되는 방식의 예를 도시한다.
도 3은 관련된 클록 도메인 바이패스 회로가 보기로부터 생략되어 있는 도 2의 스캔 테스트 회로의 여러 클록 도메인 스캔 체인 테스트 회로의 보기이다.
도 4는 관련 클록 도메인 바이패스 회로를 보이는 도 3의 여러 클록 도메인 스캔 체인의 또 다른 보기이다.
도 5는 도 4의 클록 도메인 바이패스 회로의 클록 도메인 바이패스 레지스터에 대해 가능한 한 구현예를 보인다.
도 6은 도 4 및 5의 클록 도메인 바이패스 회로의 동작을 예시한 타이밍도이다.
도 7은 도 1의 테스트 시스템의 가능한 하나의 구현예를 보인다.
도 8은 도 4 및 5에 예시된 타입의 클록 도메인 바이패스 회로를 포함하는 집적 회로 디자인을 생성하기 위한 프로세싱 시스템의 블록도이다.
본 발명의 실시예들은 여기에서 전형적인 테스트 시스템 및 해당 집적 회로의 추가 회로의 스캔 테스트를 지원하기 위한 스캔 테스트 회로를 포함하는 상기 해당 집적 회로와 관련하여 예시될 것이다. 그러나, 본 발명의 실시예들은 스캔 체인의 일부를 선택적으로 우회함으로써 스캔 테스트 중 보다 낮은 전력 소비 및/또는 감소된 테스트 시간을 제공하는 것이 바람직한 모든 테스트 시스템이나 관련 집적 회로에 보다 일반적으로 적용될 수 있다는 것을 알아야 한다.
도 1은 테스트 시스템(100)이 테스터(102) 및 테스트 중인 집적 회로(104)를 포함하는 본 발명의 일 실시예를 보인다. 집적 회로(104)는 스캔 테스트 회로(106)를 이용하여 테스팅 대상이 되는 추가적인 내부 회로(108)에 연결된 스캔 테스트 회로(106)를 포함한다. 테스터(102)는 집적 회로의 스캔 테스트와 관련된 스캔 데이터(110)를 저장한다. 그러한 스캔 데이터는 테스트 패턴 생성기(112)에 의해 제공되는 테스트 패턴들에 해당할 수 있다. 다른 실시예들에서, 테스트 패턴 발생기(112)와 같은 테스터(102)의 적어도 일부분은 집적 회로(104) 안에 병합될 수 있다. 다른 대안으로서, 전체 테스터(102)가 집적 회로(104) 안에 병합될 수도 있다.
도 1에 도시된 것과 같은 테스트 시스템(100)의 특정 구성은 다만 예시적인 것이며, 다른 실시예들에 따른 테스트 시스템(100)은 그러한 시스템의 종래의 구현 시 공통적으로 발견되는 타입의 한 개 이상의 구성요소들을 포함하여, 특정하게 도시된 것들에 추가되거나 그들을 대신하여 다른 구성요소들을 포함할 수 있다. 예를 들어, 테스터(102)의 다양한 구성요소들이나 시스템(100)의 다른 부분들은 마이크로프로세서, CPU(central processing unit), DSP(digital signal processor), ASIC(application-specific integrated circuit), FPGA(field-programmable gate array), 또는 다른 타입의 데이터 프로세싱 장치뿐 아니라 이 장치들 및 다른 장치들의 일부나 조합을 이용하여, 한정이 아닌 다만 예로서 구현될 수 있다.
본 발명의 실시예들은 압축 또는 압축해제 스캔 테스트를 이용하도록 구성될 수 있으며, 본 발명은 이 점에 국한되지 않는다. 그러나, 도 2에 도시된 예시적 실시예는 압축된 스캔 테스트와 관련하여 주로 기술될 것이다.
이제부터 도2를 참조할 때, 집적 회로(104)의 가능한 한 구성의 일부가 보다 상세하게 도시된다. 이 압축된 스캔 테스트 구성에서, 스캔 테스트 회로(106)는 압축해제기(200), 압축기(202) 및 복수의 스캔 체인들(204-k)을 포함하며, 여기서 k = 1, 2, . . . K이다. 스캔 체인들(204) 각각은 복수의 스캔 셀들(206)을 포함하며, 집적 회로(104) 동작의 스캔 쉬프트 모드에서 직렬 쉬프트 레지스터로서 동작하고 집적 회로(104) 동작의 기능 모드에서 테스트 중인 회로(207)로부터 기능 데이터를 캡처하도록 구성될 수 있다. 스캔 체인들(204) 중 적어도 한 개는 다중 클록 도메인 스캔 체인, 즉 서로 다른 개별 클록 도메인들과 연관된 서브 체인들을 포함하는 스캔 체인이라고 추정될 것이다.
스캔 체인들(204)은 일반적으로 압축해제기(200)의 개별 출력들 및 압축기(202)의 개별 입력들 사이에서 서로에 대해 병렬로 배열됨으로써, 동작의 스캔 쉬프트 모드에서 압축해제기(200)로부터의 스캔 테스트 입력 데이터는 스캔 체인들(204) 안으로 쉬프팅되며 스캔 테스트 출력 데이터는 스캔 체인들(204)로부터 나와 압축기(202) 안으로 쉬프팅된다.
제1스캔 체인(204-1)은 n1 길이를 가지며, 따라서 206-1에서 206-n1으로 표기된 n1 개의 스캔 셀들을 포함한다. 보다 일반적으로 말하면, 스캔 체인(204-k)은 nk 길이를 가지며, 따라서 총 nk 개의 스캔 셀들을 포함한다.
본 발명의 실시예들에서, 스캔 체인들(204)의 길이는 원하는 스캔 테스트 패턴들의 집합이 모든 스캔 체인들 안으로 쉬프트되는 데 동일한 시간이 걸리도록 균형을 이룬다. 따라서 제한 없이, 모든 스캔 체인들(204)이 길이 n을 가짐으로써 n1 = n2 = ... = nk = n가 된다는 것이 추정될 수 있다.
이 실시예에서 테스트 중인 회로(207)는 복수의 조합 로직 블록들을 포함하며, 그 가운데 전형적인 블록들(208, 210 및 212)이 보여진다. 조합 로직 블록들이 기본 입력들(214) 및 기본 출력들(216) 사이에서 실례적으로 정렬되어 있고 스캔 체인들(204)에 의해 서로로부터 분리된다.
208, 210 및 212와 같은 조합 로직 블록들은 여기에서, 본 발명의 실시예들의 스캔 테스트 회로를 이용하는 테스트의 대상이 되는 "추가 회로"라고 보다 일반적으로 불리게 되는 예들로서 보여질 수 있다. 예로서, 집적 회로(104)의 그러한 내부 회로 블록들은 하드 디스크 드라이브(HDD)의 한 개 이상의 자기 저장 디스크들로부터 데이터를 읽고 쓰기 위해 설계되는 HDD 제어기 응용예의 시스템 온 칩(SOC) 집적 회로의 개별 읽기 채널 및 추가 코어들과 같은 각종 집적 회로 코어들의 일부를 나타낼 수 있다. 다른 실시예들에서 스캔 체인들에 의한 테스팅 대상이 되는 회로 블록들은 다른 타입의 기능 로직 회로를 어떤 조합을 통해 포함할 수 있으며, "추가 회로"라는 용어는 로직 회로의 그러한 어떤 구성을 포괄하도록 폭넓게 해석되어야 한다.
스캔 테스트 회로(106)의 압축해제기(200)는 테스터(102)로부터 압축된 스캔 데이터를 수신하여 그 스캔 데이터를 압축해제해 스캔 테스트 입력 데이터를 생성하며, 그 스캔 테스트 입력 데이터는 스캔 체인들(204)이 동작의 스캔 쉬프트 모드에서 개별 직렬 쉬프트 레지스터들로서 설정될 때 그 체인들 안으로 쉬프팅된다. 스캔 테스트 회로(106)의 압축기(202)는 역시 스캔 체인들(204)이 동작의 스캔 쉬프트 모드에서 개별 직렬 쉬프트 레지스터들로서 구성될 때 그 체인들 밖으로 쉬프팅되는 스캔 테스트 출력 데이터를 수신한다.
압축된 스캔 입력 데이터가 테스터(102)에 의해 압축해제기(200)의 N 개의 스캔 입력들로 인가되고, 압축된 스캔 출력 데이터는 N 개의 스캔 출력들을 통해 압축기(202)로부터 테스터(102)로 다시 제공된다. 앞에서 언급한 바와 같이, K 개의 스캔 체인들(204)은 도시된 압축해제기(200)의 개별 출력들과 압축기(202)의 개별 입력들 사이에서 병렬로 정렬된다. 개별 스캔 체인들(204) 각각은 집적 회로(104) 동작의 스캔 쉬프트 모드에서 직렬 쉬프트 레지스터로서 동작하고 또한 집적 회로(104) 동작의 기능 모드에서 조합 로직 구성요소들로부터 기능 데이터를 캡처하도록 구성될 수 있다.
스캔 체인들(204)의 개수 K는 압축기(202)의 스캔 테스트 출력들의 개수 N 보다 일반적으로 훨씬 더 크다. K 대 N 비율은 스캔 테스트 회로(106)에서 제공되는 스캔 테스트 패턴 압축 정도의 척도를 제공한다. 그러나, 압축기 출력들의 개수가 압축해제기 입력들의 개수와 동일할 필요는 없다는 것을 알아야 한다. 예를 들어 N 개의 압축해제기 입력들 및 L 개의 압축기 출력들이 있을 수 있으며, 여기서 N ≠L 이지만, N과 L 둘 모두 K 보다 훨씬 작다.
압축해제기(200)의 스캔 입력들은 여기에서 집적 회로(104)의 "스캔 채널들"이라고 보다 일반적으로 칭해지는 것의 개별적인 것들에 해당하는 것으로서 보여질 수 있다.
압축해제기(200) 및 압축기(202)와 같은 스캔 압축 요소들의 동작에 관한 추가 세부 사항들은 위에 인용된 미국 특허 제7,831,876호에서 찾을 수 있다. 한편 압축해제기(200) 및 압축기(202)와 같은 스캔 압축 요소들은 본 발명의 다른 실시예들에서 존재하지 않을 수 있다. 스캔 압축을 하지 않는 본 발명의 일 실시예에서, 압축해제기(200) 및 압축기(202)가 제거될 때, 스캔 채널들은 단순히 스캔 체인들(204) 중 개별 스캔 체인들에 해당할 수 있다.
본 발명의 실시예에서 스캔 체인들(204)에 인가되는 주어진 테스트 패턴은 스캔 벡터로서 보여질 수 있으며, 여기서 스캔 벡터는 스캔 테스트 입력 데이터가 모든 스캔 체인들(204) 안으로 쉬프팅되는 쉬프트 인 단계, 및 그 뒤에 이어지는 단계로서 스캔 테스트 출력 데이터가 모든 스캔 체인들(204) 밖으로 쉬프팅되는 쉬프트 아웃 단계를 포함한다. 서로 다른 테스트 패턴들의 스캔 벡터들은 입력 데이터가 주어진 테스트 패턴에 대해 쉬프트되어 들어올 때, 이전 패턴에 대해 캡처된 데이터는 쉬프트되어 나갈 수 있다는 점에서 서로 중복될 수 있다. 쉬프트 인 및 쉬프트 아웃 단계들은 여기에서 개별적으로나 집합적으로, 스캔 벡터나 관련 테스트 패턴의 한 개 이상의 스캔 쉬프트 단계들이라고 불릴 수 있다.
앞서 지시된 바와 같이, 집적 회로 스캔 테스트의 중요 문제들은 테스트 시간 및 전력 소비를 포함한다. 본 발명의 실시예에서 스캔 테스트 회로(106)는 스캔 체인들(204) 중 한 개 이상의 특정 서브 채인들을 동적으로 우회함으로써 그러한 문제들을 극복한다. 이 기능은 이하의 도 3, 4 및 5와 연계하여 보다 상세히 기술될 스캔 테스트 회로 안에 병합되는 클록 도메인 바이패스 회로에 의해 구현된다.
도 3은 스캔 테스트 회로(106)의 특정 스캔 체인(204-k)을 보다 상세히 도시한다. 도시된 스캔 체인은 여기에서 보다 일반적으로 다중 클록 도메인 스캔 체인, 즉 집적 회로(104)의 서로 다른 개별 클록 도메인들과 관련된 복수의 서브 체인들을 포함하는 서브 체인이라고 불리는 것의 예이이다. 이 스캔 체인(204-k)은 그와 관련된 클록 도메인 바이패스 회로를 가지나, 그 회로는 이 특정 도면에 도시되어 있지 않다.
본 발명의 이 실시예에서 서브 체인들(300) 각각은 둘 이상의 스캔 셀들(206)을 포함한다. 특히, 스캔 체인(204-k)은 각자의 클록 신호들 CLK1, CLK2, CLK3 및 CLK4과 관련된 네 개의 서브 체인들(300-1, 300-2, 300-3 및 300-4)로 그룹화되는 스캔 셀들(206-1 내지 206-nk)을 포함한다. 이 실시예에서 클록 신호들(CLK1, CLK2, CLK3 및 CLK4) 각각은 집적 회로(104)의 서로 다른 클록 도메인과 관련된다고 추정된다. 그러나, 여기 사용되는 "클록 도메인"이라는 용어는 넓게 해석되어야 하는 것으로 추정되어야 하며, 그에 따라 클록 신호들 사이의 어떤 특정 관계를 요하거나 담보하는 것으로 간주되어서는 안될 것이다.
이 실시예에서 스캔 셀들(206) 각각은 데이터 입력(D), 데이터 출력(Q), 스캔 입력(SI), 스캔 출력(SO) 및 클록 입력(CLK)을 가지며, 명시적으로 보이지 않는 추가적이거나 대안적인 입력들 및 출력들을 포함할 수 있다. 서브 체인들(300) 각각의 둘 이상의 스캔 셀들(206)은 그 서브 체인과 관련된 해당 클록 신호(CLK1, CLK2, CLK3 또는 CLK4)에 의해 클로킹된다.
서브 체인(300-1)은 특히 FF1-C1부터 FFa-C1까지로 표기되는 스캔 셀들(206)을 포함하며, 여기서 a는 그 서브 체인 내 스캔 셀들의 총 개수를 특정하는 변수이다. 마찬가지로, 서브 체인(300-2)은 특히 FF1-C2 내지 FFb-C2로 표기되는 스캔 셀들(206)을 포함하고, 서브 체인(300-3)은 특히 FF1-C3 내지 FFc-C3로 표기되는 스캔 셀들(206)을 포함하며, 서브 체인(300-4)은 특히 FF1-C4 내지 FFd-C4로 표기되는 스캔 셀들(206)을 포함하는데, 여기서 b, c, 및 d는 각자의 서브 체인들 안의 스캔 셀들의 총 개수를 특정하는 변수들이다. 본 실시예에서, a, b, c 및 d 각각은 2 이상인 것으로 추정된다. 서브 체인들(300)은 각기 서로 다른 개수의 스캔 셀들(206)을 가질 수 있고, 혹은 서브 체인들 중 둘 이상이 동일한 개수의 스캔 셀들을 가질 수 있다.
이 실시예에서 서브 체인들(300-1, 300-2, 300-3 및 300-4)은 각자의 락업(lockup) 래치들(302-1, 302-2, 302-3 및 302-4)에 의해 서로로부터 분리된다. 이 락업 래치들 각각은 해당 클록 신호(CLK1, CLK2, CLK3 또는 CLK4)에 의해 클로킹되는 인에이블 입력(EN)을 가지는 D 타입 플립 플롭으로서 구현된다. 서브 체인들(300-1, 300-2, 300-3 및 300-4)과 연관된 락업 래치들은 각각 특히 LL-C1, LL-C2, LL-C3 및 LL-C4라고 표기된다.
동작의 스캔 쉬프트 모드에서, 스캔 체인(204-k)은 전체보다 소수의 서브 체인들(300)을 포함하는 직렬 쉬프트 레지스터를 형성하도록 구성될 수 있다. 따라서 서브 체인들(300) 중 한 개 이상은 스캔 쉬프트 모드에서 스캔 체인(204-k)에 의해 형성되는 직렬 쉬프트 레지스터의 일부가 되지 않도록 상술한 클록 도메인 바이패스 회로에 의해 선택적으로 우회될 수 있다. 특히, 클록 도메인 바이패스 회로는 특정 테스트 패턴에 대해 액티브 상태가 아니라고 판단되는 서브 체인들(300) 중 한 개 이상을 우회하도록 구성되고, 그에 따라 클록 도메인 바이패스 회로는 다른 테스트 패턴들에 대해 서브 체인들 중 다른 것들을 우회할 수 있다.
본 실시예의 클록 도메인 바이패스 기능은 클록 도메인들 모두가 모든 인가된 테스트 패턴에 대해 사용되는 것은 아니라는 우리의 인식에 적어도 일부 기초한다. 예를 들어, 도 3에서 서브 스캔들 각각이 단 2 개의 스캔 셀들을 포함함으로써 전체 스캔 체인이 최대 8 개의 스캔 셀들을 포함하도록 하는 구성을 생각할 수 있다. 그에 따라 전체 스캔 체인의 콘텐츠를 그 안이나 밖으로 쉬프팅하는 데는 8 클록 사이클이 필요로 될 것이다. 어떤 주어진 테스트 패턴의 관련 기능 데이터 캡처 단계에서 한 특정 클록 도메인이 사용되지 않을 때, 스킨 쉬프트 시간을 2 클록 사이클만큼 줄일 수 있고, 그 결과, 우리가 해당 서브 체인을 통해 스캔 데이터가 쉬프팅되지 않도록 하는 방식으로 그 액티브되지 않은 클록 도메인을 우회할 경우 상기 주어진 테스트 패턴에 대해 25%의 스캔 쉬프트 시간 절감을 가져올 수 있다.
그에 따라, 인가될 각각의 테스트 패턴에 대해 아이들 상태이거나 액티브되어 있지 않은 클록 도메인들을 식별하고 해당 테스트 패턴이 인가될 때 그 액티브되지 않은 클록 도메인들을 우회함으로써, 스캔 시간의 상당한 감축이 이뤄질 수 있다. 우회된 서브 체인들의 클록 도메인들이 액티브되어 있지 않기 때문에, 그 서버 체인들 안의 스캔 셀들의 콘텐츠를 밖으로 쉬프트할 필요가 없는데 이는 그 스캔 셀들에 의해 아무 오류도 검출되지 않을 것이기 때문이다. 다시 말하면, 어떤 주어진 테스트 패턴의 캡처 단계에서 펄싱되지 않은 어떤 클록 도메인에 있어서, 해당 스캔 셀들로 아무 오류도 전파되지 않으므로 그 스캔 셀들 밖으로 콘텐츠를 쉬프트할 필요가 없다. 따라서, 본 실시예에서 우리는 어떤 주어진 테스트 패턴의 캡처 단계에서 그 테스트 패턴에 대해 해당 클록 도메인들이 액티브되어 있지 않은 특정 서브 체인들만을 쉬프팅 아웃한다.
도 4는 도 3의 스캔 체인(204-k)과 그 관련 클록 도메인 바이패스 회로(400)를 보인다. 클록 도메인 바이패스 회로(400)는 앞서 기술한 바와 같은 서브 체인들(300) 중 한 개 이상을 선택적으로 우회하도록 구성됨으로써, 동작의 스캔 쉬프트 모드에 있는 스캔 체인(204-k)이 서브 체인들(300) 전체보다 적은 서브 체인들을 포함하는 직렬 쉬프트 레지스터를 형성한다. 본 실시예에서 클록 도메인 바이패스 회로(400)는 복수의 클록 도메인 바이패스 멀티플렉서(402) 및 복수의 클록 도메인 바이패스 레지스터(404)를 포함한다.
본 실시예에서 클록 도메인 바이패스 멀티플렉서들(402)은 특히, 서브 체인들(300-1, 300-2, 300-3 및 300-4) 중 각자의 것들과 연관된 2:1 멀티플렉서들(405-1, 405-2, 405-3 및 405-4)을 포함한다. 멀티플렉서들(405)은 도면에 도시된 CLK1, CLK2, CLK3 및 CLK4 클록 도메인들 사이에서 스캔 경로의 스캔 체인(204-k) 안에 정렬되며, 각각의 멀티플렉서(405)는 해당 클록 도메인의 락업 래치(302) 바로 뒤에 온다.
본 실시예에서 클록 도메인 바이패스 레지스터들(404)은 특히, 서브 체인들(300-1, 300-2, 300-3 및 300-4) 중 각자의 것들과 연관된 쉬프트 아웃 바이패스 레지스터들(410-1, 410-2, 410-3 및 410-4)을 포함한다. 클록 도메인 바이패스 레지스터들(404)은 클록 도메인 바이패스 멀티플렉서(402)의 개별 선택 라인들로 인가할 개별 제어 값들을 저장하며, 이 저장된 값들이 어떤 주어진 테스트 패턴에 대해 해당 클록 도메인들(CLK1, CLK2, CLK3 및 CLK4)이 우회될지 여부를 제어한다.
클록 도메인 바이패스 멀티플렉서들(405) 중 주어진 한 개는 서브 체인들(300) 중 대응하는 하나의 입력에 연결되는 제1입력 및 서브 체인들(300) 중 대응하는 하나의 출력에 연결되는 제2입력을 가진다. 주어진 클록 도메인 바이패스 멀티플렉서는 관련된 클록 도메인 바이패스 레지스터(410)에 저장된 제어 값에 응답하여 대응하는 서브 체인(300)을 선택적으로 우회하도록 구성된다. 이 실시예에서 레지스터(410)에 저장되는 로직 "1" 값은 대응하는 서브 체인이 스캔 쉬프트 모드에서 우회될 것임을 나타내고, 레지스터(410)에 저장된 로직 "0' 값은 대응하는 서브 체인이 스캔 쉬프트 모드에서 우회되지 않을 것이라는 것을 나타낸다. 따라서, 예컨대 레지스터(410-2)가 로직 "1" 값을 저장하고 다른 레지스터들은 로직 "0" 값들을 저장할 때, 서브 체인(300-2)이 우회되고 스캔 체인(204-k)에 의해 형성된 직렬 쉬프트 레지스터는 서브 체인들(300-1, 300-3 및 300-4)을 포함할 것이다.
도 5에 도시된 바와 같이, 클록 도메인 바이패스 레지스터들(410-j)(본 실시예에서 j = 1, 2, 3 또는 4) 중 주어진 한 개는 세팅 가능한 D 플립 플롭(500) 및 로직 게이트(502)를 포함한다. 플립 플롭(500)은 D로 표시되고 예시적으로 VSS나 그라운드로 나타낸 전위에 연결되는 데이터 입력, Q로 표시되고 클록 도메인 바이패스 멀티플렉서들 중 대응하는 한 개의 선택 라인에 연결되는 데이터 출력, 바이패스 신호 라인에 연결되는 세팅된 입력, 및 CLK로 표시되고 관련 클록 도메인의 클록 신호 CLKx 및 스캔 인에이블(SE) 신호의 함수로서 구동되는 클록 입력을 가진다.
SE 신호는 본 발명의 이 실시예에서 예시적 목적으로 로직 레벨 "1"이라고 추정될 수 있는 제1로직 레벨로 구동되어 집적 회로(104)를 동작의 스캔 쉬프트 모드로 놓고, 본 발명의 이 실시예에서 예시적 목적으로 로직 레벨 "1"이라고 추정될 수 있는 제2로직 레벨로 구동되어 집적 회로(104)를 동작의 기능 모드로 놓지만, 본 발명의 다른 실시예들에서는 다른 타입 및 조합의 동작 모드들 및 스캔 인에이블 시그날링이 사용될 수 있다. 예를 들어, 다른 부분의 집적 회로(104) 및 그 관련 스캔 테스트 회로(106)가 다른 스캔 인에이블 신호들을 이용해 제어될 수 있다.
로직 게이트(502)는 관련 클록 도메인의 클록 신호 CLKx 및 SE 신호의 함수로서 플립 플롭(500)의 클록 신호 입력에 인가될 신호를 생성하도록 동작된다. 본 실시예의 로직 게이트는 특히 관련 클록 도메인의 클록 신호 CLKx를 수신하도록 구성된 비반전 입력부 및 SE 신호를 수신하도록 구성된 반전 입력부를 가진 AND 게이트를 포함함으로써, AND 게이트(502)에 의해 플립 플롭(500)의 클록 입력에 인가하기 위해 생성되는 신호는 SE 신호의 반전 버전에 의해 게이팅되는 관련 클록 도메인의 클록 신호 CLKx에 해당하게 된다.
따라서, SE 신호가 동작의 스캔 쉬프트 모드에 해당하는 로직 레벨 "1"일 때, SE 신호의 반전 버전은 로직 레벨 "0"에 있게 됨으로써 AND 게이트(502)에 의해 CLKx가 플립 플롭(500)의 CLK 입력에 인가되는 것이 금지된다. 그에 따라, 플립 플롭(500)은 스캔 인에이블 신호가 테스트 패턴의 캡처 단계에서 야기된 로직 레벨 "0"에 있을 때 도 5의 실시예에서 D 입력에 항상 존재하는 로직 "0" 값을 저장하도록 리셋될 수 있다.
따라서 이러한 구성은 SE 신호가 로직 레벨 "1"에 있을 때 플립 플롭(500)에 인가되는 클록 신호를 턴 오프시킨다. 바이패스 신호 라인 상의 하강 천이가 플립 플롭의 저장 값을 다시 로직 "1" 값으로 세팅한다. 그에 따라 바이패스 신호가 로직 레벨 '1"에서 로직 레벨 "0"으로 천이할 때, 플립 플롭의 Q 출력이 로직 레벨 "0"에서 로직 레벨 "1"로 천이한다.
스캔 쉬프트 단계가 완료된 직후 바이패스 신호가 로직 레벨 "1"에서 로직 레벨 "0"으로 천이하며, 이것은 관련 캡처 단계의 시작 시 일어날 수 있고 그런 다음 캡처 단계의 나머지 중에 로직 레벨 "1"로 귀환한다. 캡처 단계 중에 SE 신호는 로직 레벨 "0"가 됨으로써, CLKx 신호 중의 캡처 도중에 천이가 일어날 때 그 천이가 게이트(502)를 통해 플립 플롭(500)의 CLK 입력으로 전파됨으로써 Q 출력이 로직 레벨 "1"에서 로직 레벨 "0"로 천이하게 한다.
도 6은 도 4 및 5의 클록 도메인 바이패스 회로의 동작을 예시한다. 이 타이밍도는 두 개의 테스트 패턴들에 걸쳐 우회(바이패스)할 전형적 파형들과 SE 신호들과 클록 신호들(CLK1, CLK2, CLK3 및 CLK4)을 보인다. 앞서 언급한 바와 같이, 테스트 패턴 1이라고 표시된 최초의 테스트 패턴의 쉬프트 아웃 단계는 테스트 패턴 2라고 표시된 두 번째 테스트 패턴의 쉬프트 인 단계와 겹친다. 그 단계들을 보다 일반적으로, 도 6의 타이밍도와 관련해, 쉬프트 단계들이라 칭한다.
최초의 테스트 패턴이 인가되기 전에, 바이패스 신호가 로직 레벨 "1"로 세팅되고 SE 신호는 로직 레벨 "0"로 세팅되며, CLKx 신호들은 각각 바이패스 쉬프트 레지스터 플립 플롭(500)의 Q 출력들을 로직 레벨 "0"들로 세팅하기 위한 한 번 펄싱된다. 테스트가 쉬프트 단계로 들어갈 때, SE 신호는 로직 레벨 "1"로 세팅되어 플립 플롭(500)의 Q 출력들이 로직 레벨 "0"으로 유지되도록 AND 게이트들(502)을 통한 클록 신호들을 정지시키도록 한다. 쉬프트 단계가 완료될 때, 캡처 단계가 시작된다.
캡처 단계 시작 시 바이패스 신호가 로직 레벨 "0"로 한번 펄싱되며, 이것은 플립 플롭들(500)의 Q 출력들이 로직 레벨 "1"로 이동하게 한다. CLKx가 이어서 캡처 단계 도중에 적어도 한 번의 천이를 행하면, 대응하는 플립 플롭(500)의 Q 출력은 로직 레벨 "0"로 귀환할 것이며, 이는 대응하는 클록 도메인이 우회되어서는 안됨을 의미한다. 캡처 단계 중에 대응하는 클록 신호에 아무 천이도 존재하지 않는 액티브되지 않은 클록 도메인들에 있어서, 관련 바이패스 레지스터 내 플립 플롭(500)의 Q 출력은 로직 레벨 "1"을 유지할 것이다. 도 6의 예에서, 캡처 단계 도중에 CLK1 및 CLK4에서 클록 펄스들이 존재하는데 이것은 CLK1 및 CLK4 클록 도메인들이 이 캡처 단계 중에 액티브되어 있고 반면 CLK2 및 CLK3 클록 도메인들은 이 캡처 단계 중에 액티브되어 있지 않다는 것을 의미한다. 액티브되는 특정 클록 도메인들은 일반적으로 해당하는 인가 테스트 패턴에 따라 캡처 단계 별로 달라질 것이다.
테스트 패턴 1의 캡처 단계가 완료된 후, 이 프로세스는 테스트 패턴 2를 시작으로 각각의 추가 테스트 패턴마다 반복된다.
그에 따라, 서브 체인들(300-j) 중 하나의 우회를 지정하기 위한 로직 값 "1"이 바이패스 신호 라인의 어서션(assertion)에 따라 대응하는 클록 도메인 바이패스 레지스터(410-j)에 저장되며, 이것은 각각의 인가된 테스트 패턴의 캡처 단계 중에 한 번 일어난다. 이것은 플립 플롭(500)을 세팅하는 것이라고도 불리며, 비이패스 신호는 본 실시예에서 액티브 로우(active low)가 된다. 또한 레지스터(410-j)는 스캔 체인으로의 복수의 다양한 테스트 패턴들 각각의 인가와 관련하여 리셋된다. 이것은 SE 신호가 로직 레벨 "0"에 있고 그에 따라 앞서 나타낸 바와 같이 스캔 쉬프트 모드 밖에 있을 때 일어난다. 특히, 클록 도메인 바이패스 레지스터들(410) 각각은 각각의 테스트 패턴의 스캔 쉬프트 단계의 끝에 이어 리셋된다.
도 4에 예시된 것과 같은 클록 도메인 바이패스 회로(400)는 전체적으로 서브 체인들(300) 중 한 개 이상을 우회할 수 있으며 그에 따라 우회된 서브 체인들의 스캔 셀들 내 총 길이로 주어지는 클록 사이클 개수만큼 필요한 스캔 쉬프트 시간을 줄일 수 있다. 특정 클록 도메인이 우회될 때, 그 도메인 내 스캔 셀들의 콘텐츠는 유지되어 다음 테스트 패턴에서 사용될 수 있다는 것을 알아야 한다. 따라서 특정 클록 도메인이 주어진 테스트 패턴의 캡처 단계 중에 액티브되어 있지 않다면, 이 특정 클록 도메인의 클록 신호는 다음 테스트 패턴의 스캔 쉬프트 단계 중에 턴 오프되어 스캔 셀들이 자신들의 콘텐츠를 유지하도록 해야 한다.
위에서 언급한 바와 같이, 클록 도메인 바이패스 레지스터(410)는 매 테스트 패턴의 스캔 쉬프트 단계 완료 후에 그들 각자의 저장 값들이 로직 값 "1"로 세팅되게 한다. 주어진 테스트 패턴에 대해 실제 스캔 쉬프트 단계가 종료된 후 한 개 이상의 추가 클록 사이클들이 추가되어 어떤 클록 도메인들이 다음 테스트 패턴에 대해 쉬프트 아웃되어서는 안되는지에 대한 판단을 도모하도록 한다는 것을 알아야 한다. 예를 들어, 한 개 이상의 추가 사이클들은 스캔 쉬프트 단계의 끝과 캡처 단계의 시작 사이에 도입될 수 있으며, 그러한 사이클들은 스캔 쉬프트 클록들이 턴 오프된 동안 모든 레지스터들(410) 안에 "1"의 값들을 저장하도록 각자의 바이패스 레지스터들(410) 안의 플립 플롭들(500)의 세팅된 입력들을 어서션하는 데 사용될 수 있다. 그런 다음, 캡처 단계 중에, 액티브 클록 도메인들과 관련된 바이패스 레지스터들 중 선택된 것들이 로직 값 "0"으로 리셋되어, 나머지 바이패스 레지스터들이 계속해서 "1" 값들을 유지하고 그에 따라 그들의 액티브되지 않은 클록 도메인들이 다음 스캔 쉬프트 단계 중에 우회될 수 있도록 할 것이다.
이런 종류의 구성에서, 최초의 테스트 패턴 시작에 앞서 바이패스 레지스터들 모두가 로직 값 "0"를 저장하도록 초기에 리셋되고, 그런 다음 바이패스 레지스터들 모두가 캡처 단계의 시작 시나 그 즈음에 바이패스 신호의 단일 어서션(single assertion)에 의해 로직 값 "1"을 저장하도록 세팅되며, 마지막으로 액티브 클록 도메인들에 대응하는 바이패스 레지스터들 중 선택된 것들이 캡처 단계 중에 관련 클록 신호의 적어도 한 번의 천이 발생에 따라 로직 값 "0"로 다시 리셋된다. 이러한 프로세스는 각각의 테스트 패턴마다 반복된다. 위에서 지시된 바와 같이, 다음 테스트 패턴의 스캔 쉬프트 단계 중에, 이전 테스트 패턴에 대해 액티브되지 않은 클록 도메인들 내 스캔 셀들은 자신들의 콘텐츠를 유지할 것이다. 바이패스 레지스터들 안에 액티브되지 않은 클록 도메인들의 바람직한 우회를 제공하기 위한 제어 값들을 저장하기 위하여 수많은 대안적 시그날링 구성이 사용될 수 있다.
스캔 체인들이 동일한 길이 n으로 되어 있는 일 실시예에서 각각의 테스트 패턴마다 그 테스트 패턴의 테스트 시간을 줄이기 위하여 각각의 스캔 체인에 적어도 한 가의 미사용 클록 도메인이 있을 수 있다. 미사용 클록 도메인들이 존재하지 않으면, 그 테스트 패턴은 아무 변경 없이 그대로 인가될 것이다.
도 4 및 5에 도시된 특정 회로들은 다만 예로서 제공되는 것이며, 클록 도메인 바이패스 회로의 수많은 대안적 구성들이 사용되어 여기 개시된 것과 같은 테스트 시간 및 전력 소비 감축을 제공할 수 있다는 것을 예상할 수 있을 것이다. 그러한 감축은 집적 회로 영역 요건이나 기능적 타이밍 요건에 중대한 부정적 영향 없이 달성된다.
도 1의 테스트 시스템 내 테스터(102)는 어떤 특정 형태를 취할 필요가 없으며, 다양한 일반 테스트 시스템 구성들이 여기 개시된 천이 제어 기능을 지원하기 위해 수월한 방식으로 변형될 수 있다. 한 가지 가능한 예가 도 7에 도시되어 있는데, 여기서 테스터(702)는 부하 보드(704)를 포함하며, 여기 개시된 기법들을 이용해 스캔 테스트 대상이 될 집적 회로(705)가 부하 보드(704)의 중심부(706)에 인스톨된다. 테스터(702)는 또한 저장된 컴퓨터 코드를 실행하기 위한 프로세서 및 메모리 요소들(707 및 708)을 포함한다. 본 실시예에서, 프로세서(707)는 테스트 패턴 발생기(712)를 구현하는 것으로서 보여진다. 관련된 스캔 데이터(710)가 메모리(708)에 저장된다. 여기 개시된 집적 회로의 스캔 테스트을 수행하기 위해 수많은 대안적 테스터들이 사용될 수 있다. 또한, 앞서 나타낸 바와 같이, 대안적 실시예들에서 테스터의 일부분이 내장형 자체 테스트(BIST(built-in self-test)) 장치에서와 같이 집적 회로 자체에 포함될 수 있다.
스캔 체인들을 형성하기 위한 스캔 셀들의 삽입, 천이 제어기들 및 집적 회로 설계의 기타 스캔 테스트 회로가 도 8에 도시된 종류의 프로세싱 시스템(800) 안에서 수행될 수 있다. 그러한 본 실시예의 프로세싱 시스템은 특히 클록 도메인 바이패스 회로(400)를 가진 스캔 테스트 회로(106)를 포함하는 집적 회로(104)와 같은 집적 회로들을 설계할 때 사용하도록 구성된 디자인 시스템을 포함한다.
이 시스템(800)은 메모리(804)에 연결된 프로세서(802)를 포함한다. 프로세서(802)는 프로세싱 시스템이 한 개 이상의 네트워크들을 통해 다른 시스템들 및 장치들과 통신할 수 있게 하는 네트워크 인터페이스(806)에도 연결된다. 그에 따라 네트워크 인터페이스(806)는 한 개 이상의 트랜시버들을 포함할 수 있다. 프로세서(802)는 집적 회로 설계 소프트웨어(816)의 활용과 연계하여 여기 개시된 방식으로 스캔 셀들(814) 및 관련 클록 도메인 바이패스 회로를 사용하여 코어 디자인(812)을 보완하기 위한 스캔 모듈(810)을 구현한다.
예로서, 스캔 체인들(204) 및 관련 클록 도메인 바이패스 회로(400)를 포함하는 스캔 체인 회로(106)가 RTL 서술을 이용하여 시스템(800) 안에서 생성될 수 있고 그런 다음 특정 테크놀로지 라이브러리를 사용하여 게이트 레벨로 합성될 수 있다. 그런 다음 테스트 생성 툴을 사용하여 테스트 패턴들을 생성하기 위한 테스트 생성 모델이 만들어질 수 있다. 클록 도메인들이 우회되는 방식과 같은 정보를 테스트 생성 툴에 제공하기 위해 제어 파일들이 사용될 수 있다. 해당 규칙들이 적절하면, 테스트 생성 툴이 클록 도메인 바이패스 회로의 동작을 고려하여 스캔 체인들에 대한 시야를 확보하도록 규칙 체커가 실행될 수 있다. 그런 다음 일반적인 방식으로 테스트 패턴들이 생성될 수 있다.
테스트 패턴 생성 중에, 테스트 생성 툴은 클록 도메인 바이패스 회로의 기능에 관한 정보를 가지며 각각의 스캔 채널에 대해 그러한 기능을 고려하는 예상 반응들을 생성한다. 따라서 테스트 생성 툴에 의해 제공되는 예상 반응들은 그러한 클록 도메인들이 주어진 테스트 패턴의 캡처 단계 중에 액티브되어 있는지 액티브되어 있지 않는지 여부에 기초하여 그 주어진 테스트 패턴에 대한 한 개 이상의 클록 도메인들의 우회를 반영할 것이다.
810, 812, 814 및 816과 같은 구성요소들은 적어도 일부가 메모리(804)에 저장되어 프로세서(802)에 의해 처리되는 소프트웨어 형식으로 구현될 수 있다. 예를 들어 메모리(804)는 전체적인 집적 회로 디자인 프로세스 안에서 모듈(810)의 특정 스캔 체인 및 천이 제어 회로 삽입 기능을 구현하기 위해 프로세서(802)에 의해 실행되는 프로그램 코드를 저장할 수 있다. 메모리(804)는 보다 일반적으로 여기에서 컴퓨터 프로그램 코드가 수록된 컴퓨터 판독가능 매체나 다른 타입의 컴퓨터 프로그램 제품이라 불리는 것의 예이며, 예컨대 RAM 또는 ROM, 마그네틱 메모리, 광 메모리, 또는 다른 타입의 결합된 저장 장치들과 같은 전자 메모리를 포함할 수 있다. 프로세서(802)는 마이크로프로세서, CPU, ASIC, FPGA, 또는 다른 종류의 프로세싱 장치뿐 아니라 그러한 장치들의 일부나 조합을 포함할 수 있다.
위에서 나타낸 바와 같이, 본 발명의 실시예들은 집적 회로들의 형식으로 구현될 수 있다. 주어진 그러한 집적 회로 구현예에서, 동일한 다이가 통상적으로 반도체 웨이퍼 면 위에서 반복되는 패턴으로 형성된다. 각각의 다이는 여기 기술된 것과 같은 스캔 테스트 회로를 포함하며 다른 구조들이나 회로들을 포함할 수 있다. 개개의 다이가 웨이퍼로부터 커팅 또는 다이싱되고 그런 다음 집적 회로로서 패키징된다. 당업자라면 집적 회로들을 만들기 위해 웨이퍼들을 어떻게 다이싱하고 어떻게 다이를 패키징할지 알고 있을 것이다. 그렇게 제조된 집적 회로들이 본 발명의 일부로서 간주된다.
여기에 기술된 것과 같은 본 발명의 실시예들은 다만 예시적인 것으로 의도되어 있다는 것이 다시 한번 강조되어야 한다. 예를 들어, 본 발명의 다른 실시예들은 여기 기술된 실시예들에 포함된 것들과 다른 타입과 구성의 클록 도메인 바이패스 회로, 로직 게이트 및 다른 회로 구성요소들뿐만 아니라 다른 타입과 구성의 바이패스 신호 및 테스트 패턴 단계들을 이용하는 광범위한 다른 타입의 스캔 테스트 회로를 이용하여 구현될 수 있다. 다음의 청구범위 안에 속하는 이러한 수많은 다른 대안적 실시예들이 당업자에게는 아주 자명할 것이다.

Claims (10)

  1. 스캔 테스트 회로와,
    상기 스캔 테스트 회로를 이용하여 테스트팅되는 추가 회로를 포함하고,
    상기 스캔 테스트 회로는 각각의 구별되는 클록 도메인과 관련된 복수의 서브 체인을 가진 적어도 한 개의 스캔 체인을 포함하고,
    상기 스캔 테스트 회로는 상기 서브 체인 중 한 개 이상을 선택적으로 우회하도록 구성된 클록 도메인 바이패스 회로를 더 포함하며,
    상기 스캔 체인은 스캔 쉬프트 모드의 동작에서 상기 서브 체인 모두보다 적은 서브 체인을 포함하는 직렬 쉬프트 레지스터를 형성하도록 구성될 수 있는 한편 상기 서브 체인 중 적어도 하나의 나머지 서브 체인은 상기 스캔 쉬프트 모드에서 상기 직렬 쉬프트 레지스터의 일부가 되지 않도록 상기 클록 도메인 바이패스 회로에 의해 우회되는
    집적 회로.
  2. 제1항에 있어서,
    상기 클록 도메인 바이패스 회로는 특정 테스트 패턴의 캡처 단계 중에 비활성이라고 판단되는 상기 서브 체인 중 한 개 이상을 우회하도록 구성되는
    집적 회로.
  3. 제1항에 있어서,
    상기 클록 도메인 바이패스 회로는
    복수의 클록 도메인 바이패스 멀티플렉서와,
    복수의 클록 도메인 바이패스 레지스터를 포함하며,
    상기 클록 도메인 바이패스 레지스터는 상기 클록 도메인 바이패스 멀티플렉서의 각각의 선택 라인에 인가할 각각의 제어 값을 저장하는
    집적 회로.
  4. 제3항에 있어서,
    상기 클록 도메인 바이패스 멀티플렉서 중 주어진 한 개는 상기 서브 체인 중 대응하는 것의 입력에 연결되는 적어도 제1입력 및 상기 서브 체인 중 상기 대응하는 것의 출력에 연결되는 제2입력을 가지며, 상기 주어진 클록 도메인 바이패스 멀티플렉서는 그것의 관련 클록 도메인 바이패스 레지스터에 저장된 상기 제어 값에 응답하여 그것의 해당 서브 체인을 선택적으로 우회하도록 더 구성되는
    집적 회로.
  5. 제3항에 있어서,
    상기 클록 도메인 바이패스 레지스터 중 주어진 한 개는 소정의 전위에 연결되는 데이터 입력, 상기 클록 도메인 바이패스 멀티플렉서 중 대응하는 것의 상기 선택 라인에 연결되는 데이터 출력, 바이패스 신호 라인에 연결되는 세팅된 입력, 및 상기 관련 클록 도메인의 클록 신호 및 스캔 인에이블 신호의 함수로서 구동되는 클록 입력을 가지는 플립 플롭을 포함하는
    집적 회로.
  6. 제5항에 있어서,
    상기 주어진 클록 도메인 바이패스 레지스터는 상기 플립 플롭의 상기 클록 신호 입력에 인가될 신호를 상기 관련 클록 도메인의 상기 클록 신호 및 상기 스캔 인에이블 신호의 함수로서 생성하도록 동작될 수 있는 적어도 한 개의 로직 게이트를 더 포함하는
    집적 회로.
  7. 제5항에 있어서,
    상기 제어 값은 주어진 테스트 패턴의 캡처 단계 중에 상기 바이패스 신호 라인의 어서션(assertioon)에 응답하여 상기 주어진 클록 도메인 바이패스 레지스터 내에 저장되며, 상기 레지스터는 이어서 상기 스캔 체인에 대한 복수의 서로 다른 테스트 패턴 각각의 인가와 연계되어 리셋되는
    집적 회로.
  8. 제1항에 있어서,
    상기 스캔 테스트 회로는
    압축해제기와,
    압축기와,
    상기 적어도 한 개의 스캔 체인을 포함하되, 상기 압축해제기의 각각의 출력 및 상기 압축기의 각각의 입력 사이에서 서로에 대해 병렬로 배열되는 복수의 스캔 체인을 더 포함하고,
    스캔 테스트 신호가 상기 압축해제기의 각각의 입력으로 인가되고,
    상기 압축해제기로부터의 스캔 테스트 입력 데이터가 상기 스캔 테스트에 사용될 상기 스캔 체인 내로 쉬프트되며,
    상기 스캔 테스트 결과를 나타내는 스캔 테스트 출력 데이터가 이어서 상기 스캔 체인으로부터 상기 압축기로 쉬프트되는
    집적 회로.
  9. 각각의 구별되는 클록 도메인과 관련된 복수의 서브 체인을 포함하도록 적어도 한 개의 스캔 체인을 구성하는 단계와,
    스캔 쉬프트 모드의 동작에서 상기 서브 체인 중 적어도 한 개를 우회하는 단계를 포함하며,
    상기 동작의 스캔 쉬프트 모드에서 상기 스캔 체인을 이용하여 형성된 직렬 쉬프트 레지스터가 상기 서브 체인 모두보다 적은 서브 체인을 포함하며, 상기 서브 체인 중 임의의 나머지 서브 체인은 상기 직렬 쉬프트 레지스터의 일부가 되지 않도록 우회되는
    방법.
  10. 집적 회로를 스캔 테스팅할 때 사용할 컴퓨터 프로그램 코드를 구비하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하는 컴퓨터 프로그램 제품으로서, 상기 컴퓨터 프로그램 코드는 테스트 시스템에서 실행될 때 상기 테스트 시스템이 제9항의 방법의 단계들을 수행하도록 하는
    컴퓨터 프로그램 제품.
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