CN112526328B - 边界扫描测试方法 - Google Patents

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Abstract

本发明提供一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，包括以下步骤：配置FPGA进入测试模式，编辑用户逻辑功能，设置旁路电路；选择待测PAD，载入测试指令为测试待测输出PAD到待测输入PAD的连通性；输入测试激励；将所述测试激励通过所述FPGA下级器件的TDO移出；进行响应分析和故障诊断。本发明通过编辑用户逻辑功能，设置旁路电路，将不需要测试的PAD旁路，缩短了测试扫描链，加快测试速度，提高了测试灵活性。

Description

边界扫描测试方法
技术领域
本发明涉及芯片测试领域，特别是涉及一种边界扫描测试方法。
背景技术
JTAG(Joint Test Action Group，联合测试工作组)是一种国际标准测试协议(IEEE 1149.1兼容)，主要用于芯片内部测试。目前大多数的高级器件都支持JTAG协议，如DSP、FPGA器件等。JTAG测试，指通过JTAG管脚，施加测试激励和分析测试响应，从而实现待测电路的故障诊断。边界扫描测试(BST)，指通过JTAG总线，利用芯片管脚(PAD)的边界扫描单元，实现对数字电路的测试。边界扫描测试具有简便快捷的优点，可实现研发、生产、维护整个产品周期的覆盖，可大大降低产品的测试成本。边界扫描单元放置于器件信号的输入端口、输出端口、双向端口、三态端口；将边界扫描单元连接在一起，构成边界扫描链。目前，边界扫描测试由硬件实现；但是，通过硬件实现边界扫描有比较大的缺点。首先，由于需要对所有PAD均进行边界扫描测试，导致测试时间长；其次，测试安排不灵活，无法配置需要测试的PAD。
鉴于此，亟需一种新的边界扫描测试方法来解决上述问题，以实现更加快速、灵活的边界扫描测试，提高测试效率。
发明内容
基于此，本发明提供一种边界扫描测试方法，以实现更加快速地完成边界扫描测试，仅对需要测试的PAD进行测试，跳过不需要测试的PAD。
为达到上述目的，本发明提供了一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，其特征在于，包括以下步骤：
S10、配置FPGA进入测试模式，通过编辑用户逻辑功能设置旁路电路；
S20、载入测试指令为测试待测输出PAD到待测输入PAD的连通性；
S30、输入测试激励；
S40、将所述测试激励通过所述FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断。
优选地，所述第一器件为所述FPGA上级器件，所述第二器件为所述FPGA，所述待测输出PAD为所述FPGA上级器件待测输出PAD，所述待测输入PAD为所述FPGA待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置所述FPGA进入测试模式，编辑用户逻辑功能为所述FPGA待测输入PAD连接到所述FPGA的边界扫描链上最后一个复用或通用PAD；
所述S30步骤包括：输入测试激励，进入EXTEST指令，将所述测试激励移入并更新到所述FPGA上级器件待测输出PAD的边界扫描寄存器；将所述测试激励更新到所述FPGA待测输入PAD的边界扫描寄存器中；进入INTEST指令，将所述测试激励通过旁路电路移至所述FPGA的边界扫描链上最后一个复用或通用PAD。
优选地，所述第一器件为所述FPGA上级器件，所述第二器件为所述FPGA下级器件，所述待测输出PAD为所述FPGA上级器件待测输出PAD，所述待测输入PAD为所述FPGA下级器件待测输入PAD；
所述S30步骤包括：输入测试激励，进入EXTEST指令，将所述测试激励移入并更新到所述FPGA上级器件待测输出PAD的边界扫描寄存器中；将所述测试激励更新到所述FPGA下级器件待测输入PAD。
优选地，所述第一器件为所述FPGA，所述第二器件为所述FPGA上级器件，所述待测输出PAD为所述FPGA待测输出PAD，所述待测输入PAD为所述FPGA上级器件待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置所述FPGA进入测试模式，编辑用户逻辑功能为所述FPGA的边界扫描链上第一个复用或通用PAD连接到所述FPGA待测输出PAD和FPGA的边界扫描链上最后一个复用或通用PAD；
所述S30步骤包括：输入测试激励，进入INTEST指令，将所述测试激励移入并更新到所述FPGA的边界扫描链上第一个复用或通用PAD的边界扫描寄存器中；将所述测试激励通过旁路电路更新到所述FPGA待测输出PAD的边界扫描寄存器中；进入EXTEST指令，将所述测试激励移入到所述FPGA上级器件待测输入PAD的边界扫描寄存器中；将所述测试激励移入到所述FPGA的边界扫描链上第一个复用或通用PAD的边界扫描寄存器中；进入INTEST指令，将所述测试激励通过旁路电路捕获到所述FPGA的边界扫描链上最后一个复用或通用PAD。
优选地，所述第一器件为所述FPGA，所述第二器件为所述FPGA下级器件，所述待测输出PAD为所述FPGA待测输出PAD，所述待测输入PAD为所述FPGA下级器件待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置所述FPGA进入测试模式，编辑用户逻辑功能为所述FPGA的边界扫描链上第一个复用或通用PAD连接到所述FPGA待测输出PAD；
所述S30步骤包括：输入测试激励，进入INTEST指令，将所述测试激励移入并更新到所述FPGA的边界扫描链上第一个复用或通用PAD的边界寄存器中；将所述测试激励通过旁路电路更新到所述FPGA待测输出PAD的边界扫描寄存器中；进入EXTEST指令，将所述测试激励捕获到所述FPGA下级器件待测输入PAD中。
优选地，所述第一器件为所述FPGA下级器件，所述第二器件为所述FPGA上级器件，所述待测输出PAD为所述FPGA下级器件待测输出PAD，所述待测输入PAD为所述FPGA上级器件待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置FPGA进入测试模式，编辑用户逻辑功能为所述FPGA的边界扫描链上第一个复用或通用PAD连接到所述FPGA的边界扫描链上最后一个复用或通用PAD；
所述S30步骤包括：输入测试激励，进入INTEST指令，将所述测试激励移入并更新到所述FPGA的边界扫描链上第一个复用或通用PAD的边界扫描寄存器中；将所述测试激励通过旁路电路捕获到所述FPGA的边界扫描链上最后一个复用或通用PAD的边界扫描寄存器中；将所述测试激励移入并更新到所述FPGA下级器件待测输出PAD中；进入EXTEST指令，将所述测试激励捕获到所述FPGA上级器件待测输入PAD的边界扫描寄存器中；将所述测试激励移入并更新到所述FPGA的边界扫描链上第一个复用或通用PAD的边界扫描寄存器中；进入INTEST指令，将所述测试激励通过旁路电路捕获到所述FPGA的边界扫描链上最后一个复用或通用PAD的边界扫描寄存器中。
优选地，所述第一器件为所述FPGA下级器件，所述第二器件为所述FPGA，所述待测输出PAD为所述FPGA下级器件待测输出PAD，所述待测输入PAD为所述FPGA待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置FPGA进入测试模式，编辑用户逻辑功能为所述FPGA的边界扫描链上的第一个复用或通用PAD连接到所述FPGA的边界扫描链上的最后一个复用或通用PAD，所述FPGA待测输入PAD连接到所述FPGA的边界扫描链上的倒数第二个复用或通用PAD；
所述S30步骤包括：输入测试激励；进入INTEST指令，将所述测试激励移入并更新到所述FPGA的边界扫描链上的第一个复用或通用PAD的边界扫描寄存器中；通过旁路电路将所述测试激励捕获到FPGA的边界扫描链上的最后一个复用或通用PAD中；将所述测试激励移入并更新到所述FPGA下级器件待测输出PAD的边界扫描寄存器中；进入EXTEST指令，将所述测试激励捕获并更新到所述FPGA待测输入PAD的边界扫描寄存器中；进入INTEST指令，将所述测试激励捕获到FPGA倒数第二个复用或通用PAD的边界扫描器中。
本发明的有益效果在于：本发明提供了一种边界扫描测试方法，该边界扫描测试方法通过在FPGA用户逻辑进行功能编辑，设置旁路电路，将不用测试的PAD通过旁路电路去掉。本发明缩短了边界扫描链，以实现更加快速、灵活的边界扫描测试，提高测试效率。而且能灵活安排测试PAD，无需对所有的PAD进行测试。
附图说明
图1为本发明的边界扫描测试方法的流程图；
图2为本发明实施例一的示意图；
图3为本发明实施例二的示意图；
图4为本发明实施例三的示意图；
图5为本发明实施例四的示意图；
图6为本发明实施例五的示意图；
图7为本发明实施例六的示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
请参见图1，为本发明边界扫描测试方法的流程图。本发明提供了一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，包括以下步骤：
S10、配置FPGA进入测试模式，编辑用户逻辑功能，设置旁路电路；
S20、载入测试指令为测试待测输出PAD到待测输入PAD的连通性；
S30、通过TDI(测试数据输入)输入测试激励；
S40、将测试激励通过FPGA下级器件的TDO(测试数据输出)移出；
S50、进行响应分析和故障诊断。
本发明通过编辑用户逻辑功能连接测试所需的PAD，将不需要测试的PAD通过旁路电路跳过，缩短了边界扫描测试的扫描链，加快了测试的速度和灵活性。下面将结合更加具体的实施例对本发明的步骤进更深一步的阐述。
实施例一
请参见图2，为本发明实施例一的边界扫描测试方法示意图。具体地，本实施例中，第一器件为FPGA上级器件，第二器件为FPGA；测试FPGA上级器件的待测输出PAD(输出PADS)到FPGA的待测输入PAD(输入PAD D)的连通性。
具体地，通过以下步骤来实现边界扫描测试：
S10、通过JTAG菊花链配置FPGA进入测试模式，编辑用户逻辑功能为输入PAD D连接输出PAD E，设置旁路电路。其中，PAD E为FPGA的边界扫描链上的最后一个复用或通用PAD。
S20、载入测试指令为测试FPGA上级器件输出PAD S到FPGA输入PAD D的连通性；
S30、输入测试激励，进入EXTEST(外测试)指令，进入SHIFT-DR(移位)状态，将测试激励移到输出PAD S的边界扫描寄存器后，进入UPDATE-DR(数据更新)状态，将测试激励更新到输出PAD S的边界扫描寄存器中；进入CAPTURE-DR(数据采集)状态，将测试激励捕获到输入PAD D的边界扫描寄存器中，进入UPDATE-DR状态，将测试激励更新到输入PAD D的边界扫描寄存器中；进入INTEST指令，从CAPTURE-DR状态进入SHIFT-DR状态，通过旁路电路将测试激励移至FPGA的边界扫描链输出PAD E。
其中，EXTEST指令用于实现不同器件PAD间的互连测试。在进行EXTEST指令之前，需要进行PRELOAD(预装)指令操作，预装测试激励。一旦EXTEST指令生效，预装的测试激励就会被移到输出PAD，从而确保输出PAD状态可控。
INTEST指令将边界扫描寄存器作为器件的输入和输出，实现对系统逻辑的静态测试。在进行INTEST指令之前，需要进行PRELOAD指令操作，预装测试激励。一旦INTEST指令生效，预装的测试激励就会被移到输入PAD，从而确保输入PAD状态可控。
S40、进入SHIFT-DR状态，将测试激励通过FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断。
本实施例在FPGA编辑用户逻辑功能为输入PAD D连接输出PAD E，设置旁路电路，将不用测试的PAD通过旁路电路去掉。本实施例缩短了边界扫描链，以实现更加快速、灵活的边界扫描测试，提高测试效率。而且能灵活安排测试PAD，无需对所有的PAD进行测试。
实施例二
请参见图3，为本发明实施例二的边界扫描测试方法。具体地，本实施例中，第一器件为FPGA上级器件，第二器件为FPGA下级器件；测试FPGA上级器件的待测输出PAD(输出PADS)到FPGA下级器件的待测输入PAD(输入PAD D)的连通性。
具体地，通过以下步骤来实现边界扫描测试：
S10、配置FPGA进入测试模式，
S20、载入测试指令为测试FPGA上级器件输出PAD S到FPGA下级器件输入PAD D的连通性；
S30、输入测试激励；进入EXTEST指令，进入SHIFT-DR状态，将测试激励移到输出PAD S的边界扫描寄存器后，进入UPDATE-DR状态，将测试激励更新到输出PAD S的边界扫描寄存器中；进入CAPTURE-DR(数据采集)状态，将测试激励捕获到输入PAD D，进入UPDATE-DR状态，将测试激励更新到输入PAD D的边界扫描寄存器中；
S40、进入SHIFT-DR状态，将测试激励通过FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断。
本实施例缩短了边界扫描链，以实现更加快速、灵活的边界扫描测试，提高测试效率。而且能灵活安排测试PAD，无需对所有的PAD进行测试。
实施例三
请参见图4，为本发明实施例三的边界扫描测试方法。具体地，在本实施例中，第一器件为FPGA，第二器件为FPGA上级器件；测试FPGA的待测输出PAD(输出PAD S)到FPGA上级器件的待测输入PAD(输入PAD D)的连通性。
具体地，通过以下步骤来实现边界扫描测试：
S10、通过JTAG菊花链配置FPGA进入测试模式，编辑用户逻辑功能为输入PAD H连接输出PAD S和PAD E，设置旁路电路。其中，PAD H为FPGA的边界扫描链上的第一个复用或通用PAD，PAD E为FPGA的边界扫描链上的最后一个复用或通用PAD。
S20、载入测试指令为测试FPGA输出PAD S到FPGA上级器件输入PAD D的连通性；
S30、输入测试激励；进入INTEST指令，进入SHIFT-DR状态，将测试激励移到输入PAD H的边界扫描寄存器后，进入UPDATE-DR状态，将测试激励更新到输入PAD H的边界扫描寄存器中；通过旁路电路将测试激励更新到输出PAD S的边界扫描寄存器中；进入EXTEST指令，将测试激励移入到PAD D的边界扫描寄存器中；将测试激励移到输入PAD H的边界扫描寄存器；进入INTEST指令，进入UPDATE-DR状态，将测试激励更新到输入PAD H的边界扫描寄存器中；进入CAPTURE-DR状态，通过旁路电路将测试激励捕获到输出PAD E的边界扫描寄存器中；
S40、进入SHIFT-DR状态，将测试激励通过FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断。
本实施例在编辑用户逻辑功能为输入PAD H连接输出PAD S和PAD E，设置旁路电路，将不用测试的PAD通过旁路电路去掉。本实施例缩短了边界扫描链，以实现更加快速、灵活的边界扫描测试，提高测试效率。而且能灵活安排测试PAD，无需对所有的PAD进行测试。
实施例四
请参见图5，为本发明实施例四的边界扫描测试方法。具体地，在本实施例中，第一器件为FPGA，第二器件为FPGA下级器件；测试FPGA的待测输出PAD(输出PAD S)到FPGA下级器件的待测输入PAD(输入PAD D)的连通性。
具体地，通过以下步骤来实现边界扫描测试：
S10、通过JTAG菊花链配置FPGA进入测试模式，编辑用户逻辑功能为输入PAD H连接输出PAD S，设置旁路电路。其中，PAD H为FPGA的边界扫描链上的第一个复用或通用PAD。
S20、载入测试指令为测试FPGA输出PAD S到FPGA下级器件输入PAD D的连通性；
S30、输入测试激励；进入INTEST指令，进入SHIFT-DR状态，将测试激励移到输入PAD H的边界扫描寄存器后，进入UPDATE-DR状态，将测试激励更新到输入PAD H的边界扫描寄存器中；进入CAPTURE-DR状态，通过旁路电路将测试激励捕获到输出PAD S的边界扫描寄存器中；进入UPDATE-DR状态，将测试激励更新到输出PAD S的边界扫描寄存器中；进入EXTEST指令，进入CAPTURE-DR状态，将测试激励捕获到输入PAD D的边界扫描寄存器中。
S40、进入SHIFT-DR状态，通过FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断。
本实施例在编辑用户逻辑功能为输入PAD H连接输出PAD S，设置旁路电路，将不用测试的PAD通过旁路电路去掉。本实施例缩短了边界扫描链，以实现更加快速、灵活的边界扫描测试，提高测试效率。而且能灵活安排测试PAD，无需对所有的PAD进行测试。
实施例五
请参见图6，为本发明实施例五的边界扫描测试方法。具体地，在本实施例中，第一器件为FPGA下级器件，第二器件为FPGA上级器件；测试FPGA下级器件的待测输出PAD(输出PAD S)到FPGA上级器件的待测输入PAD(输入PAD D)的连通性。
具体地，通过以下步骤来实现边界扫描测试：
S10、通过JTAG菊花链配置FPGA进入测试模式，编辑用户逻辑功能为输入PAD H连接输出PAD E，设置旁路电路。其中，PAD H为FPGA的边界扫描链上的第一个复用或通用PAD，PAD E为FPGA的边界扫描链上的最后一个复用或通用PAD。
S20、载入测试指令为测试FPGA下级器件输出PAD S到FPGA上级器件输入PAD D的连通性；
S30、输入测试激励；进入INTEST指令，进入SHIFT-DR状态，将测试激励移到输入PAD H的边界扫描寄存器后，进入UPDATE-DR状态，将测试激励更新到输入PAD H的边界扫描寄存器中；进入CAPTURE-DR状态，通过旁路电路将测试激励捕获到输出PAD E的边界扫描寄存器中；进入SHIFT-DR状态，将测试激励移到输出PAD S的边界扫描寄存器后，进入UPDATE-DR状态，将测试激励更新到输出PAD S的边界扫描寄存器中；进入EXTEST指令，进入CAPTURE-DR状态，将测试激励捕获到输入PAD D的边界扫描寄存器中；进入SHIFT-DR状态，将测试激励移到输入PAD H的边界扫描寄存器后，进入UPDATE-DR状态，将测试激励更新到输入PAD H的边界扫描寄存器中；进入INTEST指令，进入CAPTURE-DR状态，通过旁路电路将测试激励捕获到输出PAD E的边界扫描寄存器中；
S40、进入SHIFT-DR状态，将测试激励通过FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断。
本实施例在编辑用户逻辑功能为输入PAD H连接输出PAD E，设置旁路电路，将不用测试的PAD通过旁路电路去掉。本实施例缩短了边界扫描链，以实现更加快速、灵活的边界扫描测试，提高测试效率。而且能灵活安排测试PAD，无需对所有的PAD进行测试。
实施例六
请参见图7，为本发明实施例六的边界扫描测试方法。具体地，在本实施例中，第一器件为FPGA下级器件，第二器件为FPGA；测试FPGA下级器件的待测输出PAD(输出PAD S)到FPGA的待测输入PAD(输入PAD D)的连通性。
具体地，通过以下步骤来实现边界扫描测试：
S10、通过JTAG菊花链配置FPGA进入测试模式，编辑用户逻辑功能为输入PAD H连接输出PAD E，输入PAD D连接输出PAD E1。其中，PAD H为FPGA的边界扫描链上的第一个复用或通用PAD，PAD E为FPGA的边界扫描链上的最后一个复用或通用PAD，PAD E1为FPGA的边界扫描链上的倒数第二个复用或通用PAD。
S20、载入测试指令为测试FPGA下级器件输出PAD S到FPGA输入PAD D的连通性；
S30、输入测试激励；进入INTEST指令，进入SHIFT-DR状态，将测试激励移到输入PAD H的边界扫描寄存器后，进入UPDATE-DR状态，将测试激励更新到输入PAD H的边界扫描寄存器中；进入CAPTURE-DR状态，通过旁路电路将测试激励捕获到输出PAD E的边界扫描寄存器中，进入SHIFT-DR状态，将测试激励移到输出PAD S的边界扫描寄存器后，进入UPDATE-DR状态，将测试激励更新到输出PAD S的边界扫描寄存器中；进入EXTEST指令，进入CAPTURE-DR状态，将测试激励捕获到输入PAD D的边界扫描寄存器中，进入UPDATE-DR状态，将测试激励更新到输入PAD D的边界扫描寄存器中；进入INTEST指令，进入CAPTURE-DR状态，通过旁路电路将测试激励捕获到输出PAD E1的边界扫描寄存器中；
S40、进入SHIFT-DR状态，将测试激励通过下级器件的TDO移出；
S50、进行响应分析和故障诊断。
本实施例在编辑用户逻辑功能为输入PAD H连接输出PAD E，输入PAD D连接输出PAD E1，将不用测试的PAD通过旁路电路去掉。本实施例缩短了边界扫描链，以实现更加快速、灵活的边界扫描测试，提高测试效率。而且能灵活安排测试PAD，无需对所有的PAD进行测试。
以上实施例仅表达了本发明的优选的实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (6)

1.一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，其特征在于，包括以下步骤：
S10、配置FPGA进入测试模式，通过编辑用户逻辑功能设置旁路电路，以将不需要测试的PAD通过旁路电路跳过；
S20、载入测试指令为测试待测输出PAD到待测输入PAD的连通性；
S30、输入测试激励；
S40、将所述测试激励通过所述FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断；
其中，所述第一器件为所述FPGA上级器件，所述第二器件为所述FPGA，所述待测输出PAD为所述FPGA上级器件待测输出PAD，所述待测输入PAD为所述FPGA待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置所述FPGA进入测试模式，编辑用户逻辑功能为所述FPGA待测输入PAD连接到所述FPGA的边界扫描链上最后一个复用或通用PAD；
所述S30步骤包括：输入测试激励，进入EXTEST指令，将所述测试激励移入并更新到所述FPGA上级器件待测输出PAD的边界扫描寄存器；将所述测试激励更新到所述FPGA待测输入PAD的边界扫描寄存器中；进入INTEST指令，将所述测试激励通过旁路电路移至所述FPGA的边界扫描链上最后一个复用或通用PAD。
2.一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，其特征在于，包括以下步骤：
S10、配置FPGA进入测试模式，通过编辑用户逻辑功能设置旁路电路，以将不需要测试的PAD通过旁路电路跳过；
S20、载入测试指令为测试待测输出PAD到待测输入PAD的连通性；
S30、输入测试激励；
S40、将所述测试激励通过所述FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断；
其中，所述第一器件为所述FPGA上级器件，所述第二器件为所述FPGA下级器件，所述待测输出PAD为所述FPGA上级器件待测输出PAD，所述待测输入PAD为所述FPGA下级器件待测输入PAD；
所述S30步骤包括：输入测试激励，进入EXTEST指令，将所述测试激励移入并更新到所述FPGA上级器件待测输出PAD的边界扫描寄存器中；将所述测试激励更新到所述FPGA下级器件待测输入PAD。
3.一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，其特征在于，包括以下步骤：
S10、配置FPGA进入测试模式，通过编辑用户逻辑功能设置旁路电路，以将不需要测试的PAD通过旁路电路跳过；
S20、载入测试指令为测试待测输出PAD到待测输入PAD的连通性；
S30、输入测试激励；
S40、将所述测试激励通过所述FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断；
其中，所述第一器件为所述FPGA，所述第二器件为所述FPGA上级器件，所述待测输出PAD为所述FPGA待测输出PAD，所述待测输入PAD为所述FPGA上级器件待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置所述FPGA进入测试模式，编辑用户逻辑功能为所述FPGA的边界扫描链上第一个复用或通用PAD连接到所述FPGA待测输出PAD和FPGA的边界扫描链上最后一个复用或通用PAD；
所述S30步骤包括：输入测试激励，进入INTEST指令，将所述测试激励移入并更新到所述FPGA的边界扫描链上第一个复用或通用PAD的边界扫描寄存器中；将所述测试激励通过旁路电路更新到所述FPGA待测输出PAD的边界扫描寄存器中；进入EXTEST指令，将所述测试激励移入到所述FPGA上级器件待测输入PAD的边界扫描寄存器中；将所述测试激励移入到所述FPGA的边界扫描链上第一个复用或通用PAD的边界扫描寄存器中；进入INTEST指令，将所述测试激励通过旁路电路捕获到所述FPGA的边界扫描链上最后一个复用或通用PAD。
4.一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，其特征在于，包括以下步骤：
S10、配置FPGA进入测试模式，通过编辑用户逻辑功能设置旁路电路，以将不需要测试的PAD通过旁路电路跳过；
S20、载入测试指令为测试待测输出PAD到待测输入PAD的连通性；
S30、输入测试激励；
S40、将所述测试激励通过所述FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断；
其中，所述第一器件为所述FPGA，所述第二器件为所述FPGA下级器件，所述待测输出PAD为所述FPGA待测输出PAD，所述待测输入PAD为所述FPGA下级器件待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置所述FPGA进入测试模式，编辑用户逻辑功能为所述FPGA的边界扫描链上第一个复用或通用PAD连接到所述FPGA待测输出PAD；
所述S30步骤包括：输入测试激励，进入INTEST指令，将所述测试激励移入并更新到所述FPGA的边界扫描链上第一个复用或通用PAD的边界寄存器中；将所述测试激励通过旁路电路更新到所述FPGA待测输出PAD的边界扫描寄存器中；进入EXTEST指令，将所述测试激励捕获到所述FPGA下级器件待测输入PAD中。
5.一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，其特征在于，包括以下步骤：
S10、配置FPGA进入测试模式，通过编辑用户逻辑功能设置旁路电路，以将不需要测试的PAD通过旁路电路跳过；
S20、载入测试指令为测试待测输出PAD到待测输入PAD的连通性；
S30、输入测试激励；
S40、将所述测试激励通过所述FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断；
其中，所述第一器件为所述FPGA下级器件，所述第二器件为所述FPGA上级器件，所述待测输出PAD为所述FPGA下级器件待测输出PAD，所述待测输入PAD为所述FPGA上级器件待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置FPGA进入测试模式，编辑用户逻辑功能为所述FPGA的边界扫描链上第一个复用或通用PAD连接到所述FPGA的边界扫描链上最后一个复用或通用PAD；
所述S30步骤包括：输入测试激励，进入INTEST指令，将所述测试激励移入并更新到所述FPGA的边界扫描链上第一个复用或通用PAD的边界扫描寄存器中；将所述测试激励通过旁路电路捕获到所述FPGA的边界扫描链上最后一个复用或通用PAD的边界扫描寄存器中；将所述测试激励移入并更新到所述FPGA下级器件待测输出PAD中；进入EXTEST指令，将所述测试激励捕获到所述FPGA上级器件待测输入PAD的边界扫描寄存器中；将所述测试激励移入并更新到所述FPGA的边界扫描链上第一个复用或通用PAD的边界扫描寄存器中；进入INTEST指令，将所述测试激励通过旁路电路捕获到所述FPGA的边界扫描链上最后一个复用或通用PAD的边界扫描寄存器中。
6.一种边界扫描测试方法，用于测试第一器件到第二器件PAD的连通性，其特征在于，包括以下步骤：
S10、配置FPGA进入测试模式，通过编辑用户逻辑功能设置旁路电路，以将不需要测试的PAD通过旁路电路跳过；
S20、载入测试指令为测试待测输出PAD到待测输入PAD的连通性；
S30、输入测试激励；
S40、将所述测试激励通过所述FPGA下级器件的TDO移出；
S50、进行响应分析和故障诊断；
其中，所述第一器件为所述FPGA下级器件，所述第二器件为所述FPGA，所述待测输出PAD为所述FPGA下级器件待测输出PAD，所述待测输入PAD为所述FPGA待测输入PAD；
所述S10步骤包括：通过JTAG菊花链配置FPGA进入测试模式，编辑用户逻辑功能为所述FPGA的边界扫描链上的第一个复用或通用PAD连接到所述FPGA的边界扫描链上的最后一个复用或通用PAD，所述FPGA待测输入PAD连接到所述FPGA的边界扫描链上的倒数第二个复用或通用PAD；
所述S30步骤包括：输入测试激励；进入INTEST指令，将所述测试激励移入并更新到所述FPGA的边界扫描链上的第一个复用或通用PAD的边界扫描寄存器中；通过旁路电路将所述测试激励捕获到FPGA的边界扫描链上的最后一个复用或通用PAD中；将所述测试激励移入并更新到所述FPGA下级器件待测输出PAD的边界扫描寄存器中；进入EXTEST指令，将所述测试激励捕获并更新到所述FPGA待测输入PAD的边界扫描寄存器中；进入INTEST指令，将所述测试激励捕获到FPGA倒数第二个复用或通用PAD的边界扫描器中。
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