JPH07209381A

JPH07209381A - 回路ネットワークにおけるバウンダリ・スキャン検査システム及び方法

Info

Publication number: JPH07209381A
Application number: JP6226934A
Authority: JP
Inventors: William Francis Heybruck; ウィリアム・フランシス・ヘイブルック; Bret Allen Stewart; ブレット・アレン・スチュワート
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-12-10
Filing date: 1994-09-21
Publication date: 1995-08-11
Also published as: EP0657815A1

Abstract

(57)【要約】【目的】アナログ素子とデジタル素子とを含むマルチ
エレメント回路ネットワークのバウンダリ・スキャン検
査のための方法及びシステムを提供する。【構成】検査されるマルチエレメント回路ネットワー
クへデジタル検査信号を印加しかつデジタル検査出力信
号を取出すためのバウンダリ・スキャン手段と、１の回
路エレメントから次の回路エレメントへとデジタル検査
信号を移行させるシフト・レジスタ手段と、デジタル検
査信号を受信するためのアナログ回路エレメントの入力
におけるシフト・レジスタ手段と、アナログ検査信号を
デジタル信号に変換するためのアナログ・デジタル変換
手段と、デジタル信号を次のエレメントへ転送するため
のシフト・レジスタ手段と、検査信号をアナログ信号へ
変換しかつアナログ検査信号をアナログ回路エレメント
へ印加するためのデジタル・アナログ変換手段とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル検査方法では
検査できない独立したデジタル集積回路と独立したアナ
ログ集積回路の双方を有する電子回路ネットワークのバ
ウンダリ・スキャン検査に関する。現在のバウンダリ・
スキャン検査技術は、ＩＥＥＥ１１４９．１標準バウン
ダリ・スキャン検査やＬＳＳＤ（Level Sensitive Scan
Design）検査等のデジタル検査技法、及び特にアナロ
グ素子のために開発された他の技法からなる。同じプリ
ント回路基板又はカード上の同じ回路ネットワーク内に
デジタルとアナログの双方の集積回路チップが存在する
ような場合における双方のタイプのバウンダリ・スキャ
ン検査、すなわちアナログ・バウンダリ・スキャン検査
及びデジタル・バウンダリ・スキャン検査のための検査
パターンの作成は、従来、特殊なカスタム検査回路、検
査具、及び検査プログラミングを用いることによっての
み実現されていた。本発明によるシステム及び方法によ
れば、普通に入手可能なハードウェア及びソフトウェア
を用いて、デジタル集積回路とアナログ集積回路の混合
したタイプの回路ネットワークを自動的に検査すること
が可能である。

【０００２】

【従来の技術】バウンダリ・スキャン検査(boundary sc
an testing)については多くの文献があり、その１つに
R.W. Basset, M.E. Turner, J.H. Panner, P.S. Gilli
s, S.F.Oakland, and D.W. Stout, "Boundary Scan Des
ign Principles for EfficientLSSD ASIC Testing," IB
M Journal of Research and Development, Vol. 34, N
o. 2/3, March/May 1990, pp. 339-354がある。

【０００３】従来、プリント回路基板の機能検査は、個
々の集積回路リードを「爪状台(bedof nails)」に接触
させる検査具により行われてきた。ピン数の多い素子の
開発及び表面実装技術、さらにカード又は基板の双方の
側にしばしば設けられる多数の高密度Ｉ／Ｏ（入出力）
やグリッド・アレイ部品によって、爪状台による検査は
法外に高価なものとなっている。爪状台による検査を可
能とするために、表面実装パッケージのＩ／Ｏの利点や
チップ密度を犠牲にするか、あるいはさらに複雑でコス
トの高い具を用いなければならなかった。

【０００４】バウンダリ・スキャン検査は、爪状台検査
に替るものとして提供されている。バウンダリ・スキャ
ン検査は、基板信号ノード・アクセスを可能とする一
方、回路内検査具を限定する。バウンダリ・スキャン技
術は、回路内検査に対して必要な物理的アクセス・ポイ
ントを等価な論理アクセス・ポイントに置換える。これ
らの等価な論理アクセス・ポイントは、バウンダリ・ス
キャン・ラッチである。バウンダリ・スキャン・ラッチ
は、各部品の信号Ｉ／Ｏピンに相当する。

【０００５】バウンダリ・スキャン法の基板検査への適
用により、数多くのバウンダリ・スキャン検査技術が開
発されることとなった。その中に、ＬＳＳＤ(Level Sen
sitive Scan Design)及びＩＥＥＥ１１４９．１標準素
子がある。

【０００６】ＩＥＥＥ１１４９．１標準バウンダリ検査デジタル集積回路ネットワークに対するＩＥＥＥ１１４
９．１標準は、図１に示した形式のチップ・アーキテク
チャを必要とし、これによれば、構成するそれぞれのチ
ップが、内部構成要素として設計されかつ一体化された
標準のテスト・アクセス・ポート(ＴＡＰ)１１を有す
る。この一体化された検査アクセス・ポートは、４ピン
の検査信号インタフェース１３によって動作する。検査
アクセス・ポート１１の信号ピンは、検査クロック（Ｔ
ＣＫ）１５、検査モード選択（ＴＭＳ）１７、シリアル
検査データ入力（ＴＤＩ）１９、及びシリアル検査デー
タ出力（ＴＤＯ）２１からなる。

【０００７】ＩＥＥＥ１１４９．１標準アーキテクチャ
の基本的エレメントは、図１乃至図６に示されている。
図１は、ＩＥＥＥ１１４９．１標準集積回路チップ１の
概略図であり、周辺バウンダリ・スキャン・セル３１、
内部システム論理４１、及びテスト・アクセス・ポート
１１を備え、さらにテスト・アクセス・ポート１１は、
ＴＣＫ入力１５及びＴＭＳ入力１７、命令レジスタ２５
とバイパス・レジスタ２３へのＴＤＩ入力１９、マルチ
プレクサ２７、及びテスト・アクセス・ポート１１から
のＴＤＯ出力２１を備える。

【０００８】図２は、１個のＩＥＥＥ１１４９．１標準
バウンダリ・スキャン・セル３１を示している。バウン
ダリ・スキャン・セル３１は、出力モード制御１１１、
システム・データ入力１１３、シフト・セレクタ１１
５、及びスキャン・データ入力１１７を備え、さらにク
ロック・ドライバ１１９、更新ドライバ１２１、スキャ
ン・データ出力１２３、及びシステム・ピン出力１２５
を備える。１個のバウンダリ・スキャン・セル３１は、
ゲート１３３及び１３５を備えており、これらはマルチ
プレクサ１３７及び１４３の一部である。さらに、バウ
ンダリ・スキャンセル３１にはラッチ１３９及び１４１
が含まれる。

【０００９】図３は、命令レジスタ２５及びデータ・レ
ジスタ２６としてのレジスタを示している。システム出
力２２もまた示されている。図３は、ＩＥＥＥ１１４
９．１標準バウンダリ・スキャン・アーキテクチャ及び
レジスタ２５、２６と内部システム４１との間の論理フ
ローを示している。

【００１０】図４は、バウンダリ・スキャン・レジスタ
２６ａと、デバイス識別レジスタ２６ｂと、スキャン・
バイパス・レジスタ２３と、クロック・ドライバ１２及
びクロック・ゲーティング１５ｂとを含むＩＥＥＥ１１
４９．１標準データ・レジスタの全体を示している。さ
らに、制御とリセット１９ａ、及びドライバ１９ａと１
９ｃも示す。

【００１１】図５は、命令レジスタの入力及び出力を示
す。これらは、個々の状態ビット１６１、１６３、１６
５、１６７と、ＴＤＩ１９と、命令レジスタ・クロック
１５ｃと、命令レジスタ・シフト２５ａ、リセットｚ１
９ａと、命令レジスタ更新１９ｄとを有する。命令レジ
スタ２５は、命令シャドー・ラッチ２５ｂを有する。

【００１２】テスト・アクセス・ポートは、１６の状態
をもつ内部の同期的有限状態マシンにより制御される。
テスト・アクセス・ポートの動作は、ＴＣＫ信号の立上
がりエッジ時点におけるＴＭＳ入力上にある値によって
制御される。この状態マシンは、５個のクロック信号の
間に既知のリセット状態へ初期化することができる。テ
スト・アクセス・ポートは、シリアル・ロード可能な命
令レジスタ及び１ビットのスキャン・バイパス・レジス
タを含む。

【００１３】ＩＥＥＥ１１４９．１標準に従って、テス
ト信号インタフェース・ピンを除く全ての構成要素の信
号入出力ピンは、隣接するバウンダリ・スキャン・セル
に論理的に直接接続されていなければならない。バウン
ダリ・スキャン・セルは、テスト・アクセス・ポート制
御の下で動作する単一のバウンダリ・スキャン・シフト
・レジスタを形成するべく相互接続されなければならな
い。

【００１４】ＩＥＥＥ１１４９．１標準の下では、サポ
ートされなければならない３つの必須命令がある。すな
わち、ＢＹＰＡＳＳ、ＥＸＴＥＳＴ及びＳＡＭＰＬＥで
ある。ＢＹＰＡＳＳは、基板レベルのシフト・レジスタ
再コンフィギュレーションを可能とする。これによっ
て、バイパス・レジスタを用いたさらに効率的なスキャ
ン動作が可能となり、モジュールをある検査に含める必
要がないときはそのモジュールのバウンダリ・スキャン
・レジスタをバイパスすることができる。ＥＸＴＥＳＴ
は、バウンダリ・スキャン・レジスタを用いた基板レベ
ルの相互接続配線の検査を可能とする。ＳＡＭＰＬＥ
は、バウンダリ・スキャン・レジスタを用いて、通常の
システム動作の間に構成要素に入力したり出力されたり
する信号をモニタすることを可能とする。

【００１５】ここで、アナログ回路を搭載した回路基板
と、アナログとデジタルの混在した回路を搭載した回路
基板のいずれをも検査するためには、アナログ機能を有
する検査装置が必要となる。さらに、アナログ回路又は
アナログ・デジタル混在回路の自己検査は、特別な検査
回路を必要とする。この特別な検査回路は、アナログで
も、デジタルでも、あるいはアナログ・デジタル混在で
も可能である。１つの問題点は、この検査回路を検査す
ることが困難だということである。アナログ・バウンダ
リ・スキャンの方法を取入れることにより、必要であれ
ば、要求される許容範囲内でアナログ信号を直接的に制
御することが可能となり、さらに、アナログ・バウンダ
リ・スキャン・セルを介してアナログ信号の観察も可能
となる。自己検査において、アナログ・バウンダリ・ス
キャン・セルは、診断情報を発生するために用いること
ができる。

【００１６】

【発明が解決しようとする課題】本発明の主要な目的
は、アナログ素子とデジタル素子の双方を含むカード又
は基板を単一の検査動作において検査するバウンダリ・
スキャンの方法を提供することである。さらに本発明の
目的は、アナログ素子及びデジタル素子の双方を含むカ
ード又は基板を単一の検査動作において検査するバウン
ダリ・スキャン・システムを提供することである。

【００１７】

【課題を解決するための手段】上記の及び他の目的は、
本発明によるバウンダリ・スキャン検査方法及び装置に
より達成される。本発明によれば、器具及び集積回路を
任意に含むシステムであって、例えば、ＩＥＥＥ１１４
９．１標準バウンダリ検査により又はＬＳＳＤ検査によ
り検査可能なデジタル集積回路４１と、上記のようなデ
ジタル検査方法によっては従来検査不能であったアナロ
グ集積回路４２とを搭載したプリント回路カード又は基
板等の回路ネットワーク４０を検査することができるよ
うなシステムが提供される。

【００１８】本発明による検査システムは、任意に検査
具及び検査回路を含んでおり、機能的かつ論理的に異質
の集積回路を内包することを特徴とする回路ネットワー
ク４０を検査するバウンダリ・スキャンのために有用で
ある。すなわち、検査される回路は、デジタル集積回路
４１である少なくとも１つの第１の集積回路と、アナロ
グ集積回路４２である少なくとも１つの第２の集積回路
とを有する。この第２の集積回路４２は、アナログ入力
を必要とするか又はアナログ出力を与えるものである。

【００１９】検査具においてパネル検査が行われる。検
査具であれ、検査される回路ネットワークであれ、又は
個々の集積回路チップ４１、４２であれ、いずれもテス
ト・アクセス・ポート・インタフェース１１を含む集積
回路チップを備えている。テスト・アクセス・ポート・
インタフェース１１は、バウンダリ・スキャン検査論理
を実行する。

【００２０】このシステムは、検査されるマルチエレメ
ントの回路ネットワーク４０に対してデジタル検査入力
信号を印加し、かつこの回路ネットワーク４０からデジ
タル検査出力信号を取出すためのバウンダリ・スキャン
手段を有する。個々の回路エレメント４１、４２は、検
査されるマルチエレメント回路ネットワーク４０内のエ
レメントからエレメントへと順次デジタル検査信号を送
るためのシフト・レジスタ・エレメントにより結合され
ている。これらは、検査されるアナログ回路エレメント
４２の入力におけるシフト・レジスタ・エレメントでも
ある。これらのシフト・レジスタ・エレメントは、先の
回路からデジタル検査信号を受信するために用いられ
る。アナログ・デジタル（Ａ／Ｄ）変換器５１は、アナ
ログ検査信号をデジタル信号に変換するためにこのシフ
ト・レジスタについてパラレルである。検査信号は検査
されるアナログ回路エレメント４２に印加される。さら
にアナログ回路エレメント４２の出力リードにはデジタ
ル・アナログ（Ｄ／Ａ）変換器７１が存在する。このＤ
／Ａ変換器は、デジタル信号をアナログ信号へ変換す
る。シフト・レジスタは、検査信号を、デジタル集積回
路チップ４１等の次のエレメントに転送するためにＤ／
Ａ変換器についてパラレルに設けられる。

【００２１】本発明はさらに、バウンダリ・スキャン検
査手段を有しかつアナログ回路エレメント４２及びデジ
タル回路エレメント４１を有するマルチエレメント回路
ネットワークを検査するための方法を提供する。この方
法は、検査されるマルチエレメントの回路ネットワーク
４０に対し、バウンダリ・スキャン検査手段を介してデ
ジタル入力信号を印加するステップを含む。これに続い
て、デジタル検査信号を例えばシフトレジスタ手段を介
して回路ネットワークのエレメントからエレメントへと
順次送る。送られたデジタル入力信号は、検査されるア
ナログ回路エレメントの出力セルにおいて受信される。
デジタル信号は、Ｄ／Ａ変換器７１においてアナログ信
号へ変換され、そしてアナログ検査信号は、１つのアナ
ログ回路エレメント４２からカードへ及び別の回路エレ
メント４２へと送られる。第２のアナログ回路エレメン
ト４２へ渡された後、このアナログ回路の入力信号は、
Ａ／Ｄ変換器において変換される。この検査信号は、次
のエレメント、例えばデジタル・エレメント４１へ転送
される。ネットワーク４０の各エレメントを通った後、
このデジタル検査信号は、バウンダリ・スキャン手段を
介してマルチエレメント回路ネットワーク４０から取出
される。

【００２２】

【実施例】本発明により、プリント回路基板又はカード
上のデジタル集積回路チップ４１及びアナログ集積回路
チップ４２のネットワーク４０の相互接続を検査するた
めの方法及びシステムが提供される。本明細書に記載の
方法及びシステムでは、検査されるアナログ回路エレメ
ントへのアナログ入力は、デジタル信号へ変換されて送
られ、そして送られたデジタル信号はＤ／Ａ変換器７１
においてアナログ信号へ変換される。このシステムは相
互接続を検査するが、個々の回路エレメントを検査する
ことは要しない。このシステムは、任意に器具又は集積
回路を含み、混在するデジタル回路４１とアナログ回路
４２のネットワーク４０の検査を可能とする。回路ネッ
トワーク４０は、集積回路、すなわちＩＥＥＥ１１４
９．１標準バウンダリ検査又はＬＳＳＤ検査により検査
可能なデジタル集積回路４１と、従来デジタル・バウン
ダリ・スキャン検査法及びシステムでは検査できなかっ
たアナログ集積回路４２とを搭載したプリント回路カー
ド又は基板である。

【００２３】現在では、電子素子間のインフラストラク
チャ検査及び相互接続検査を行うためのソフトウェアが
存在する。例えば、ＩＥＥＥ１１４９．１標準を実現す
るバウンダリ・スキャン検査技術を利用するデジタル集
積回路チップ４１である。さらに、他の標準を利用する
デジタル素子間の検査を自動的に行うソフトウェアも存
在する。しかしながら現状では、デジタル集積回路４１
とアナログ集積回路４２とが同じネットワーク４０内に
あるようなマルチデバイス・ネットワーク４０における
混在する機能素子間の相互接続検査を自動的に実行する
ようなソフトウェアは存在しない。このことから、異な
った、従来不適合なタイプのバウンダリ・スキャン標
準、器具、検査装置及びソフトウェアを利用するこが必
要となる。

【００２４】本明細書に記載の方法及び装置を利用する
ことにより、回路ネットワークすなわちアナログ素子４
２とデジタル素子４１とを搭載した電子回路カードの相
互接続について、迅速で効率的な検査を行うことができ
る。

【００２５】本発明の実施において利用する検査具が、
図６に示されている。テスト・アクセス・ポート１１
は、検査されるカード又は基板上の独立したチップであ
って検査されるチップに組込むことができ、あるいは検
査具の一部であってもよく、これは本発明の主旨から逸
脱するものではないことを注記する。検査具を用いる場
合は、器具を、器具と検査される集積回路チップの内部
論理との間にあるテスト・アクセス・ポート・インタフ
ェースへ挿入する。テスト・アクセス・ポート回路は、
状態マシン１５１と、命令レジスタ２５、データ・レジ
スタ２６及びバイパス・レジスタ２３からなる１組のレ
ジスタとを含む。この回路は、前述のＩＥＥＥ１１４
９．１標準に従って構築することができる。

【００２６】本発明の検査システムは、検査具と検査回
路を任意に含み、アナログ集積回路４２及びデジタル集
積回路４１をともにもつことを特徴とする回路ネットワ
ーク４０のバウンダリ・スキャン検査のために有用であ
る。すなわち、検査される回路ネットワーク４０は、Ｉ
ＥＥＥ１１４９．１標準バウンダリ・スキャン検査又は
ＬＳＳＤ検査等により検査可能なタイプのデジタル集積
回路４１である少なくとも１つの第１の集積回路と、例
えばオペアンプ回路又はネットワーク等のアナログ集積
回路４２である少なくとも１つの第２の集積回路とを有
する。

【００２７】図７及び図８は、検査されるマルチエレメ
ント回路ネットワーク４０に対してデジタル検査入力信
号を印加し、かつこのマルチエレメント回路ネットワー
ク４０からデジタル検査出力信号を取出す。個々の回路
エレメントは、デジタル検査信号を、マルチエレメント
回路ネットワーク４０内の回路ネットワーク・エレメン
トから次の回路エレメントへ順次移行させるためのシフ
ト・レジスタ・エレメントにより結合されている。さら
に、検査されるアナログ回路エレメント４２の入力部に
もシフト・レジスタ・エレメント５３が設けられる。相
互接続を検査されるアナログ集積回路チップ４２につい
ては、アナログ入力検査信号のデジタル表現を捕捉する
ことが必要である。印加されるアナログ検査信号をデジ
タル検査信号へ変換するために、Ａ／Ｄ変換器５１がシ
フト・レジスタ５３とパラレルに設けられる。さらに、
アナログ回路エレメント４２の出力リード部にＤ／Ａ変
換器７１が設けられる。このＤ／Ａ変換器７１は、デジ
タル検査信号をアナログ検査信号へ変換するために用い
られる。シフト・レジスタ７３は、Ｄ／Ａ変換器７１と
パラレルに設けられ、スキャン連鎖における先のエレメ
ントすなわちデジタル集積回路等からのデジタル化され
た検査信号を転送する。

【００２８】図９に示すように、本発明にはさらに、バ
ウンダリ・スキャン検査手段とアナログ回路エレメント
４２及びデジタル回路エレメント４１とを有するマルチ
エレメント回路ネットワーク４０検査するための方法及
び装置も含まれる。この方法は、バウンダリ・スキャン
検査手段を介してデジタル検査入力信号をマルチエレメ
ント回路ネットワーク４０へ印加するステップを含む。
その後、１つの回路ネットワーク・エレメントから次の
回路エレメントへと例えばシフト・レジスタ手段を介し
てデジタル検査信号を送っていく。送られていくデジタ
ル入力信号は、検査されるアナログ回路エレメント４２
の入力において受信される。これについては、図９に示
されている。デジタル信号は、Ｄ／Ａ変換器７１でアナ
ログ信号へ変換され、そしてこのアナログ検査信号が、
検査されるアナログ回路エレメントに対して印加され
る。アナログ回路エレメント４２を通った後、アナログ
回路の出力信号は、Ａ／Ｄ変換器５１においてデジタル
化される。このデジタル化された検査信号は、次のエレ
メント例えばデジタル・エレメントへ転送される。ネッ
トワーク中のエレメントを通過した後、デジタル検査信
号はバウンダリ・スキャン手段を介してマルチエレメン
ト回路ネットワークから取出される。

【００２９】本発明による方法及び装置は、図１０に特
徴的に示したアナログ・バウンダリ・スキャン・セル３
２を利用する。アナログ・バウンダリ・スキャン・セル
は、検査されるアナログ集積回路の入力又は出力に設置
される。別の方法として、又は付加的に、個々の素子又
は回路を検査するためにそのアナログ回路４２内に設け
ることもできる。

【００３０】バウンダリ・セル回路３２は、各入力ピン
及び各出力ピンに設置される。アナログ回路カードに対
し、バウンダリ・スキャンセルを独立した構成部品とし
て作製してからそのカードＩ／Ｏに設置することによ
り、カード・レベルのバウンダリ・スキャン検査が可能
となる。

【００３１】入力バウンダリ・セル３１ａと出力バウン
ダリ・セル３１ｂがある。入力バウンダリ・セル３１ａ
は、Ａ／Ｄ変換器５１からなる。Ａ／Ｄ変換器は、例え
ば検査具等の検査システムを介するデジタル制御装置を
通して駆動され検知される。適切な時点で、デジタル信
号がＡ／Ｄ変換器５１にトリガを与え、検知されたアナ
ログ信号のデジタル表現を発生する。このデジタル表現
はラッチ又はラッチの組の中に記憶される。ラッチされ
た値は、後に処理のために器具により走査される。

【００３２】出力セル３２ｂは、Ｄ／Ａ変換器７１から
なる。Ｄ／Ａ変換器７１は、プレロードされたデジタル
値をアナログ信号変換し、このアナログ信号が装置の出
力ピンに出される。

【００３３】入力回路は、アナログ・スイッチのマトリ
クスを介して出力回路へ接続される。これにより、素子
の検査に先立って各バウンダリ・セル回路の自己補正が
可能となる。

【００３４】まとめとして、本発明の構成を以下のよう
に開示する。

【００３５】（１）アナログ回路エレメントとデジタル
回路エレメントとを有するマルチエレメント回路ネット
ワークを検査するための検査システムであって、ａ）検
査されるマルチエレメント回路ネットワークへデジタル
検査入力信号を印加し、かつ該マルチエレメント回路ネ
ットワークからデジタル検査出力信号を取出すためのバ
ウンダリ・スキャン手段と、ｂ）前記検査されるマルチ
エレメント回路ネットワーク内の１の回路エレメントか
ら次の回路エレメントへとデジタル検査信号を移行させ
るシフト・レジスタ手段と、ｃ）前記デジタル検査信号
を受信するための前記検査されるアナログ回路エレメン
トの入力におけるシフト・レジスタ手段と、前記アナロ
グ回路エレメントに入力するアナログ検査信号をデジタ
ル信号に変換し、かつ前記アナログ検査信号を前記検査
されるアナログ回路エレメントに印加するための該シフ
ト・レジスタ手段に並列なアナログ・デジタル変換手段
と、ｄ）前記デジタル検査信号をアナログ検査信号へ変
換するための該アナログ回路エレメントの出力リードに
おけるデジタル・アナログ変換手段と、該デジタル検査
信号を次のエレメントへ転送するためのシフト・レジス
タ手段とを有するマルチエレメント回路ネットワークの
検査システム。（２）バウンダリ・スキャン検査手段と、アナログ回路
エレメント及びデジタル回路エレメントとを有するマル
チエレメント回路ネットワークを検査するための方法で
あって、ａ）前記バウンダリ・スキャン手段を介してデ
ジタル検査入力信号を検査される前記マルチエレメント
回路ネットワークへ印加するステップと、ｂ）前記デジ
タル検査信号を１の回路ネットワーク・エレメントから
次の回路エレメントへ移行させるステップと、ｃ）検査
されるアナログ回路エレメントの入力において前記デジ
タル検査信号を受信し、アナログ・デジタル変換手段に
おいてアナログ検査信号をデジタル検査信号へ変換し、
かつ前記検査されるアナログ回路エレメントへ前記アナ
ログ検査信号を印加するステップと、ｄ）デジタル・ア
ナログ変換手段において前記アナログ・エレメントの出
力信号を変換し、かつ前記アナログ検査信号を次のエレ
メントへ転送するステップと、ｅ）前記バウンダリ・ス
キャン手段を介して前記検査されるマルチエレメント回
路ネットワークからデジタル検査出力信号を取出すステ
ップとを有するマルチエレメント回路ネットワークを検
査する方法。（３）バウンダリ・スキャン検査手段と、アナログ回路
エレメント及びデジタル回路エレメントとを有するマル
チエレメント回路ネットワークを検査するための方法で
あって、ａ）前記バウンダリ・スキャン手段を介してデ
ジタル検査入力信号を検査される前記マルチエレメント
回路ネットワークへ印加するステップと、ｂ）前記デジ
タル検査信号を１の回路ネットワーク・エレメントから
次の回路エレメントへシフト・レジスタ手段を介して移
行させるステップと、ｃ）検査されるアナログ回路エレ
メントの入力におけるシフト・レジスタ手段にて前記デ
ジタル検査信号を受信し、該シフト・レジスタ手段に並
列なアナログ・デジタル変換手段においてアナログ検査
信号をデジタル検査信号へ変換し、かつ前記検査される
アナログ回路エレメントへ前記アナログ検査信号を印加
するステップと、ｄ）デジタル・アナログ変換手段にお
いて前記アナログ・エレメントの出力信号を変換し、か
つ前記アナログ検査信号を次のエレメントへシフト・レ
ジスタ手段を介して転送するステップと、ｅ）前記検査
されるマルチエレメント回路ネットワークからデジタル
検査出力信号を取出すステップとを有するマルチエレメ
ント回路ネットワークを検査する方法。

【００３６】

【発明の効果】以上のように、本発明による方法及びシ
ステムを用いることにより、アナログ素子とデジタル素
子の双方を含むカード又は基板を一度の検査動作で検査
するための単一の検査具を用いることが可能となる。さ
らに、本発明の実施例によれば、アナログ素子とデジタ
ル素子の双方を含むカード又は基板を一度の検査動作で
検査するための方法が提供される。本発明を好適な一実
施例により説明したが、本発明の範囲はこれに限定され
るものではなく、請求項により定められる。

【図面の簡単な説明】

【図１】周辺バウンダリ・スキャン・セル、内部システ
ム論理、及び入力と出力を含むテスト・アクセス・ポー
トを有するＩＥＥＥ１１４９．１標準集積回路チップの
概略図である。

【図２】１つのＩＥＥＥ１１４９．１標準バウンダリ・
スキャン・セルを示す図である。

【図３】ＩＥＥＥ１１４９．１標準バウンダリ・スキャ
ンのアーキテクチャ及び論理フローを示す図である。

【図４】ＩＥＥＥ１１４９．１標準データ・レジスタを
示す図である。

【図５】ＩＥＥＥ１１４９．１標準命令レジスタ出力を
示す図である。

【図６】検査のためにデジタル素子とアナログ素子とを
設置した本発明による検査具の概略図である。

【図７】アナログ・デジタル（Ａ／Ｄ）変換器をもつ、
アナログ集積回路の入力セルを示す図である。

【図８】デジタル・アナログ（Ｄ／Ａ）変換器をもつ、
アナログ集積回路の出力セルを示す図である。

【図９】オンチップ信号及びオフチップ信号のいずれを
も駆動する入出力リードを組合わせた検査セルを示す図
である。

【図１０】アナログ回路とその関連バウンダリ・セルと
の組合せを示す図である。

【符号の説明】

１１テスト・アクセス・ポート１３検査データ入出力１５検査クロック２３バイパス・レジスタ２５命令レジスタ２７マルチプレクサ３１バウンダリ・スキャン・セル４１内部システム論理５１Ａ／Ｄ変換器５３、７３シフト・レジスタ７１Ｄ／Ａ変換器

───────────────────────────────────────────────────── フロントページの続き (72)発明者ブレット・アレン・スチュワートアメリカ合衆国、ノース・カロライナ州、ハリスバーグ、スノー・ドライブ 4672

Claims

【特許請求の範囲】

【請求項１】アナログ回路エレメントとデジタル回路エ
レメントとを有するマルチエレメント回路ネットワーク
を検査するための検査システムであって、ａ）検査されるマルチエレメント回路ネットワークへデ
ジタル検査入力信号を印加し、かつ該マルチエレメント
回路ネットワークからデジタル検査出力信号を取出すた
めのバウンダリ・スキャン手段と、ｂ）前記検査されるマルチエレメント回路ネットワーク
内の１の回路エレメントから次の回路エレメントへとデ
ジタル検査信号を移行させるシフト・レジスタ手段と、ｃ）前記デジタル検査信号を受信するための前記検査さ
れるアナログ回路エレメントの入力におけるシフト・レ
ジスタ手段と、前記アナログ回路エレメントに入力する
アナログ検査信号をデジタル信号に変換し、かつ前記ア
ナログ検査信号を前記検査されるアナログ回路エレメン
トに印加するための該シフト・レジスタ手段に並列なア
ナログ・デジタル変換手段と、ｄ）前記デジタル検査信号をアナログ検査信号へ変換す
るための該アナログ回路エレメントの出力リードにおけ
るデジタル・アナログ変換手段と、該デジタル検査信号
を次のエレメントへ転送するためのシフト・レジスタ手
段とを有するマルチエレメント回路ネットワークの検査
システム。
【請求項２】バウンダリ・スキャン検査手段と、アナロ
グ回路エレメント及びデジタル回路エレメントとを有す
るマルチエレメント回路ネットワークを検査するための
方法であって、ａ）前記バウンダリ・スキャン手段を介してデジタル検
査入力信号を検査される前記マルチエレメント回路ネッ
トワークへ印加するステップと、ｂ）前記デジタル検査信号を１の回路ネットワーク・エ
レメントから次の回路エレメントへ移行させるステップ
と、ｃ）検査されるアナログ回路エレメントの入力において
前記デジタル検査信号を受信し、アナログ・デジタル変
換手段においてアナログ検査信号をデジタル検査信号へ
変換し、かつ前記検査されるアナログ回路エレメントへ
前記アナログ検査信号を印加するステップと、ｄ）デジタル・アナログ変換手段において前記アナログ
・エレメントの出力信号を変換し、かつ前記アナログ検
査信号を次のエレメントへ転送するステップと、ｅ）前記バウンダリ・スキャン手段を介して前記検査さ
れるマルチエレメント回路ネットワークからデジタル検
査出力信号を取出すステップとを有するマルチエレメン
ト回路ネットワークを検査する方法。
【請求項３】バウンダリ・スキャン検査手段と、アナロ
グ回路エレメント及びデジタル回路エレメントとを有す
るマルチエレメント回路ネットワークを検査するための
方法であって、ａ）前記バウンダリ・スキャン手段を介してデジタル検
査入力信号を検査される前記マルチエレメント回路ネッ
トワークへ印加するステップと、ｂ）前記デジタル検査信号を１の回路ネットワーク・エ
レメントから次の回路エレメントへシフト・レジスタ手
段を介して移行させるステップと、ｃ）検査されるアナログ回路エレメントの入力における
シフト・レジスタ手段にて前記デジタル検査信号を受信
し、該シフト・レジスタ手段に並列なアナログ・デジタ
ル変換手段においてアナログ検査信号をデジタル検査信
号へ変換し、かつ前記検査されるアナログ回路エレメン
トへ前記アナログ検査信号を印加するステップと、ｄ）デジタル・アナログ変換手段において前記アナログ
・エレメントの出力信号を変換し、かつ前記アナログ検
査信号を次のエレメントへシフト・レジスタ手段を介し
て転送するステップと、ｅ）前記検査されるマルチエレメント回路ネットワーク
からデジタル検査出力信号を取出すステップとを有する
マルチエレメント回路ネットワークを検査する方法。