WO2009081743A1 - アナログスキャン回路、アナログフリップフロップおよびデータ処理装置 - Google Patents

アナログスキャン回路、アナログフリップフロップおよびデータ処理装置 Download PDF

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Kazutoshi Shimizume
Ikuro Hata
Akira Ishizuka
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Sony Corporation
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    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals

Definitions

  • the scan path test provides a path (scan path) in which flip-flops are serially connected to each other and allows the flip-flop to hold an arbitrary value through the scan path or is held in the flip-flop through the scan path.
  • This is a technique for examining the state of a circuit by reading out the value being read.
  • all normally used flip-flops are connected in series in the test mode so that arbitrary data can be set to all flip-flops from the outside (improvement of controllability). Then, after switching to the normal mode and adding the externally set flip-flop data to the combination gate in the LSI, adding one clock, the outputs of those gates are taken into the same flip-flop.
  • the present invention has been made to solve the above problems, and a first aspect thereof includes a plurality of analog value holding means for holding analog values, and a plurality of analog value holding means for holding the analog values.
  • Input means for inputting to hold at least one
  • transfer means for transferring the analog values held in the plurality of analog value holding means between the plurality of analog value holding means, and the plurality of analog values
  • An analog scan circuit comprising: output means for reading out and outputting at least one of the analog values held in the holding means.
  • the input means may hold the analog value in at least one of the plurality of analog value holding means according to the shift synchronization signal.
  • an analog signal from an LSI tester can be held via a scan-in terminal.
  • the input means holds the analog values corresponding to the analog value holding means in accordance with individual input control signals corresponding to the analog values. Also good. For example, an analog signal from an analog circuit or the like can be held via an input terminal in accordance with an individual load control signal.
  • the output means may read the analog value from the plurality of analog value holding means simultaneously according to a common output control signal.
  • an analog signal can be output to an analog circuit or the like via an output terminal in accordance with the write clock signal.
  • the plurality of analog value holding means may hold the analog values by accumulating charges in a diffusion layer region formed on the semiconductor substrate.
  • a BBD Buscket Bridge Device
  • the charge transfer element can be used as the charge transfer element.
  • the plurality of analog value holding means may hold the analog value by accumulating electric charges in a depletion layer region generated on the semiconductor substrate.
  • a charge coupled device CCD
  • CCD charge coupled device
  • a data processing device comprising an output circuit for outputting analog data and an analog scan circuit for receiving the analog data, wherein each of the analog scan circuits holds an analog value.
  • a plurality of analog value holding means an input means for inputting an instantaneous value of the analog data as the analog value so as to be held in at least one of the plurality of analog value holding means, and a plurality of analog value holding means Transfer means for transferring the analog value held between the plurality of analog value holding means; and output means for reading and outputting at least one of the analog values held in the plurality of analog value holding means.
  • a data processing device comprising an analog scan circuit for supplying analog data and an input circuit for receiving and inputting the analog data, wherein the analog scan circuit has an analog value.
  • a plurality of analog value holding means an input means for inputting the analog value so as to be held in at least one of the plurality of analog value holding means, and the above-mentioned held in the plurality of analog value holding means.
  • Transfer means for transferring an analog value between the plurality of analog value holding means; and output means for reading at least one of the analog values held in the plurality of analog value holding means and outputting the analog data as the analog data.
  • an output circuit that outputs first analog data
  • an analog scan circuit that receives the first analog data and supplies second analog data
  • the second analog data A data processing apparatus comprising an input circuit for receiving and inputting data, wherein the analog scan circuit includes a plurality of analog value holding means for holding analog values, and the instantaneous value of the first analog data.
  • An input unit that inputs an analog value so as to be held in at least one of the plurality of analog value holding units, and the analog value held in the plurality of analog value holding units is between the plurality of analog value holding units.
  • a data processing device characterized in that it comprises an output means for outputting the log data. As a result, the analog signal from the output circuit is taken in and made observable, and the analog signal is set for the input circuit.
  • the input analog value is one of m (m is an integer greater than or equal to n) discrete values including n (n is an integer greater than or equal to 3) discrete values. It may be shown. As a result, within a range of accuracy capable of recognizing m discrete values, deformation of the waveform as analog data, addition of noise, and the like are allowed, and waveform shaping and reproduction are allowed.
  • the input analog value holding means may include an input means for inputting the input analog value based on an input trigger signal.
  • an input means for inputting the input analog value based on an input trigger signal like a master-slave type digital flip-flop, it is controlled by two trigger signals (for example, positive and negative trigger signals of the same signal).
  • the input means includes a first input means for inputting a first analog value as the input analog value based on a first trigger signal, and a first input based on a second trigger signal.
  • 2nd input means which inputs 2 analog values as said input analog value may be provided.
  • the input analog value is selectively input and held based on the control of application of the input trigger signal.
  • the sixth aspect of the present invention provides a plurality of analog flip-flops capable of inputting and holding arbitrary analog data representing arbitrary analog values, respectively, and operation timings of the plurality of analog flip-flops.
  • Each of the plurality of analog flip-flops includes an input analog value holding means for holding an input analog value, and the input analog held by the input analog value holding means.
  • Output analog value holding means for inputting a value based on a transfer trigger signal and holding it as an output analog value, wherein the control means supplies the same transfer trigger signal to the plurality of analog flip-flops
  • a data processing apparatus including trigger signal supply means whereby, the holding timing of the output analog value of each of the plurality of analog flip-flops is synchronized by controlling the transfer trigger signal.
  • the analog LSI includes a digital / analog mixed LSI in which an analog circuit and a digital circuit are mixed.
  • FIG. 1 is a diagram illustrating a relationship example between an analog scan circuit 100 and a circuit group to be tested in the embodiment of the present invention.
  • FIG. 2 is a conceptual diagram showing a first example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 3 is a layout diagram illustrating a first example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 4 is a timing chart of the first example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 5 is a diagram showing an example in which BBD cells are distributed and arranged in the embodiment of the present invention.
  • FIG. 6 is a layout diagram showing a second example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 1 is a diagram illustrating a relationship example between an analog scan circuit 100 and a circuit group to be tested in the embodiment of the present invention.
  • FIG. 2 is a conceptual diagram showing a first example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 7 is a timing chart of the second example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 8 is a detailed timing chart of the second example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 9 is a conceptual diagram showing a third example of the analog scan circuit 100 in the embodiment of the present invention.
  • FIG. 10 is a layout diagram showing a third example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 11 is a timing chart of the third example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 12 is an example of a signal from the scan-in terminal Sin for the third example of the analog scan circuit 100 in the embodiment of the present invention.
  • the analog scan circuit 100 samples the signal voltages inside the circuits 11 to 13 input to the input terminals IN1 to IN3 and holds them as analog values, and also outputs analog signals from the output terminals VOUT1 to VOUT3 to the circuits 31 to 33. It has a function of supplying a value and setting it as a signal voltage inside each circuit.
  • the analog scan circuit 100 includes a scan-in terminal Sin and a scan-out terminal Sout, holds test data input from a tester (not shown) to the scan-in terminal Sin as an analog value, and also has a scan-out terminal. It has a function of outputting test data from Sout to the tester.
  • the analog scan circuit 100 includes a plurality of cells that hold analog values, and the held analog values can be shifted and transferred between the cells.
  • the analog scan circuit 100 is provided with clock terminals SAck and SBck for shift transfer.
  • the analog scan circuit 100 is provided with a clock terminal Lck for newly holding (loading or sampling) an analog value in a cell and a clock terminal Wck for outputting (writing) the held analog value. It has been.
  • the analog value held in each cell is a pulse amplitude modulation (PAM) signal of an analog signal. That is, although it is quantized (sampled) in the time direction, the amplitude is an analog value.
  • PAM pulse amplitude modulation
  • Charges can be stored in the capacitors between the gate electrodes 211 to 216 and the diffusion layer regions 221 to 226, respectively. Every other clock signal line 121 and 122 is connected to the gate electrodes 211 to 216.
  • the clock signal line 121 is supplied with the clock signal SAck
  • the clock signal line 122 is supplied with the clock signal SBck.
  • a charge-voltage conversion amplifier (QV amplifier) 401 is connected to the diffusion layer region 225, and a scan-out signal Sout is output to the scan-out terminal via the charge-voltage conversion amplifier 401.
  • the charge-voltage conversion amplifier 401 is an amplifier that converts accumulated charges into a voltage.
  • the equalizing initial voltage Veq is supplied to the diffusion layer region 226.
  • the clock signal SAck is in the H state and the clock signal SBck is in the L state, so that the capacitance between the gate electrodes 212, 214, and 216 and the diffusion layer regions 222, 224, and 226 is held.
  • the charges are transferred to the respective capacitances between the gate electrodes 211, 213 and 215 and the diffusion layer regions 221, 223 and 225.
  • the scan-out signal Sout at this time becomes the same potential as the potential supplied to the input terminal IN2 at time T2.
  • the scan-out signal Sout at time 6 becomes the same potential as the potential supplied to the input terminal IN1 at time T2.
  • FIG. 7 is a timing chart of the second example of the analog scan circuit 100 according to the embodiment of the present invention.
  • LCNT1 H
  • LCNT2 L
  • LCNT3 L
  • Lck L are constantly set in order to capture only the analog signal of the input terminal IN1.
  • FIG. 9 is a conceptual diagram showing a third example of the analog scan circuit 100 in the embodiment of the present invention.
  • FIG. 10 is a layout diagram showing a third example of the analog scan circuit 100 in the embodiment of the present invention.
  • FIG. 11 is a timing chart of the third example of the analog scan circuit 100 according to the embodiment of the present invention.
  • the clock signal SAck is set to the H state and the clock signal SBck is set to the L state, whereby the signal C1 from the scan-in terminal Sin is supplied to the diffusion layer region 221 and the diffusion layer region 221 and the gate electrode 211 The charge of the signal C1 is accumulated in the capacitor between them.
  • the charges held in the respective capacitances between the gate electrodes 212 and 214 and the diffusion layer regions 222 and 224 are transferred to the respective capacitances between the gate electrodes 213 and 215 and the diffusion layer regions 223 and 225. Is done.
  • the operation is repeated in the same manner.
  • the half period of the clock signal SAck or SBck is expressed as 1T
  • the output period in the third embodiment is 6T.
  • FIG. 12 is an example of a signal from the scan-in terminal Sin for the third example of the analog scan circuit 100 according to the embodiment of the present invention.
  • the signal for VOUT1, the signal for VOUT2, and the signal for VOUT3 are signals to be output from the output terminals VOUT1 to VOUT3, respectively.
  • the signal for VOUT1 becomes a signal sequence such as C1, C2, and C3 in the order of sampling.
  • the signal for VOUT2 becomes a signal sequence such as B1, B2, and B3 in the order of sampling.
  • the signal for VOUT3 becomes a signal sequence such as A1, A2, A3 in the order of sampling.
  • AND gates 481 to 483 are logic gates that generate respective logical products (AND) of the write control signals WCNT1 to WCNT3 and the write clock signal Wck.
  • AND logical products
  • FIG. 15 is an example of a signal from the scan-in terminal Sin for the fourth example of the analog scan circuit 100 according to the embodiment of the present invention.
  • FIG. 16 is a conceptual diagram showing a fifth example of the analog scan circuit 100 in the embodiment of the present invention.
  • FIG. 17 is a layout diagram showing a fifth example of the analog scan circuit 100 in the embodiment of the present invention.
  • the transistor 301 is connected to the diffusion layer region 221
  • the charge-voltage conversion amplifier 412 is connected to the diffusion layer region 223
  • the transistor 303 is connected to the diffusion layer region 225.
  • a charge voltage conversion amplifier 401 is connected to the diffusion layer region 225, and an output of the charge voltage conversion amplifier 401 is supplied to the scan-out terminal Sout.
  • FIG. 18 is a timing chart of the fifth example of the analog scan circuit 100 in the embodiment of the present invention.
  • analog signals are supplied from the input terminals IN1 and IN3 at the timing when the clock signal Lck becomes H state, and electric charges are generated between the gate electrodes 211 and 215 and the diffusion layer regions 221 and 225, respectively. Charged.
  • an analog signal is supplied from the scan-in terminal Sin at the timing when the clock signal SAck is in the H state, and charges are charged between the gate electrode 211 and the diffusion layer region 221. The accumulated charges are transferred from the left to the right under the control of the clock signals SAck and SBck.
  • the sampling period and the output period are both 5T.
  • BBD in embodiment of this invention transfers an analog signal by charge transfer
  • a charge may leak on the way and the amount of charges may attenuate.
  • This signal is a known signal input from the outside via the scan-in terminal Sin, and the amount of change in charge can be calibrated from the read voltage.
  • the signal B1 at time T9 and the signal B2 at time T14 of the scan-out terminal Sout are both known, voltage adjustment can be realized by calibrating based on both signals. Even when the analog scan circuit 100 has a failure, the output of the scan-out terminal Sout can be used to test the analog scan circuit 100 itself.
  • both input and output are connected to the same cell as a general form, but only one of them can operate at the same timing in the same cell.
  • the analog value transfer function is realized by the BBD.
  • the present invention is not limited to this, and may be realized by, for example, a CCD (Charge (Coupled Device). Good.
  • the basic operation of the CCD is the same as that of the BBD, although the CCD has a different mechanism for transferring charges than the BBD.
  • a CCD with a three-phase clock is assumed.
  • the present invention can be applied to a CCD with another multi-phase clock such as a two-phase or four-phase clock.
  • a CCD with two-phase and four-phase clocks see, for example, Kazuya Yonemoto, “Basics and Applications of CCD / CMOS Image Sensors” (CQ Publishing).
  • FIG. 23 is a diagram illustrating an example in which the analog scan circuit according to the embodiment of the present invention is used for synchronization control of an analog circuit.
  • an analog scan circuit 950 is inserted between the circuits 910 and 920 in the LSI 900
  • an analog scan circuit 960 is inserted between the circuits 920 and 930.
  • Each of the analog scan circuits 950 and 960 can include a plurality of 1-bit analog flip-flops (AFF) 951 and 961. Accordingly, the output of the circuit 910 is once synchronized in the analog scan circuit 950 and then input to the circuit 920. Similarly, the output of the circuit 920 is once synchronized in the analog scan circuit 960 and then input to the circuit 930.
  • AFF analog flip-flops
  • these scan paths can be used not only when verifying an LSI alone but also after being incorporated as a device. After installation as a device, for example, periodic maintenance, log dump collection for analysis at the time of failure, or step and dump for verification in these cases (desired values are embedded in desired locations) Thus, the output data of each part after an arbitrary clock can be collected or log dumped) or used for execution of a test program.
  • FIG. 25 is a timing chart when the analog scan circuit according to the embodiment of the present invention is used for synchronization control of an analog circuit.
  • the subscript “(i)” is attached to the i-th stage analog flip-flop, and the subscript “(i + 1)” is attached to the (i + 1) -th stage analog flip-flop.
  • the LSI-B 702 includes digital conversion circuits 730-0 to 730-2 that convert an analog signal into a digital signal, and selection circuits 740-0 to 740-2 that sequentially select one from a plurality of digital signals.
  • this LSI-B 702 three circuits are provided assuming that the three analog signal lines 709-0 to 702 are connected to the LSI-A 701.
  • the present invention is not limited to this. is not.
  • Each of the digital conversion circuits 730-0 to 730-2 is referred to as a digital conversion circuit 730.
  • Each of the selection circuits 740-0 to 740-2 is referred to as a selection circuit 740.
  • FIG. 27 is a diagram showing a configuration example of the shift circuit 710 in the embodiment of the present invention.
  • the shift circuit 710 includes flip-flop circuits 711 to 713 and has a configuration in which these are connected in series.
  • the flip-flop circuits 711 to 713 are circuits that hold and output input digital signals.
  • the data clock terminal Ac of the analog flip-flop 725 is connected to the analog data clock terminal Ac of the analog conversion circuit 720.
  • the scan clock terminal Sc of the analog flip-flop 725 is connected to the analog scan clock terminal ASc of the analog conversion circuit 720.
  • the analog flip-flop 725 holds the data signal from the data input terminal Ai according to the clock of the data clock terminal Ac, and outputs it to the data output terminal At.
  • the analog flip-flop 725 holds the scan data signal from the scan input terminal ASin according to the clock of the scan clock terminal Sc, and outputs it to the scan output terminal ASout.
  • the analog flip-flop 731 is a flip-flop that holds an analog value supplied from the LSI-A 701.
  • the basic configuration is the same as that of the analog flip-flop 725.
  • the data input terminal Ai of the analog flip-flop 731 is connected to the data input terminal Ai of the digital conversion circuit 730.
  • the data output terminal At of the analog flip-flop 731 is connected to the input terminal of the A / D conversion circuit 732.
  • the scan input terminal ASin of the analog flip-flop 731 is connected to the scan input terminal ASi of the digital conversion circuit 730.
  • the scan output terminal ASout of the analog flip-flop 731 is connected to the scan output terminal Ast of the digital conversion circuit 730.
  • the flip-flop circuit 742 is a circuit that holds and outputs an input digital signal, and has the same configuration as the flip-flop circuit 711 described with reference to FIG.
  • FIG. 33 is a diagram showing a timing chart example of inter-LSI transfer (FIG. 26) using the analog scan circuit in the embodiment of the present invention.
  • the speed ratio between the internal clock for handling the digital signal and the clock for transferring the analog signal is set to 3: 1. That is, the clock for transferring the analog signal has a speed (three times the speed) of one-third that of the clock for handling the digital signal.
  • the selection circuit 740-0 by supplying a data clock to the flip-flop circuit 742 (see FIG. 32), a data signal is output for each data clock (D4 (0)).
  • D4 (0) data clock
  • the signal “a” is output at time T15
  • the signal “b” is output at time T16
  • the signal “c” is output at time T17.
  • FIG. 35 is a diagram showing an implementation example of the scan path D / A converter in the embodiment of the present invention.
  • the analog conversion circuit 720 described with reference to FIG. 30 is used to connect the scan output terminal DSt of the digital circuit 791 to the scan input terminal ASi of the analog circuit 792.
  • a digital signal scan signal can be converted into an analog signal scan signal.
  • digital signals and analog signals can be mixed in one scan path.
  • FIG. 38 is a diagram showing an implementation example of the A / D converter for scan path in the embodiment of the present invention.
  • the digital conversion circuit 730 described with reference to FIG. 31 and the selection circuit 740 described with reference to FIG. 32 are used to connect the scan output terminal ASt of the analog circuit 793 to the scan input terminal DSi of the digital circuit 794.
  • “0” is set to the analog clock terminal Ac and the scan clock terminal DSc of the digital conversion circuit 730.
  • An analog clock Asck for analog signals is input to the analog scan clock terminal ASc and the data clock terminal Dc of the digital conversion circuit 730.
  • a data clock Dsck for internal data is input to the data clock terminal Dc of the selection circuit 740.
  • “0” is set to the scan clock terminal DSc of the selection circuit 740.
  • the processing procedure described in the embodiment of the present invention may be regarded as a method having a series of these procedures, and a program for causing a computer to execute the series of procedures or a recording medium storing the program May be taken as
  • this recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray Disc (Blu-ray Disc (registered trademark)), or the like can be used.

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Abstract

　アナログＬＳＩの試験における観測性および制御性を向上させる。入力端子ＩＮ１乃至ＩＮ３から入力されたアナログ信号はトランジスタ３０１乃至３０３を介して拡散層領域２２１、２２３および２２５に供給され、電荷として蓄積される。ゲート電極２１１乃至２１６に交互に接続される信号線１２１および１２２にクロック信号が与えられることにより、蓄積されていた電荷が右方向に転送される。拡散層領域２２１、２２３および２２５には電荷電圧変換アンプ４１１乃至４１３が接続され、蓄積されていた電荷は電圧に変換されて出力端子ＶＯＵＴ１乃至ＶＯＵＴ３にアナログ信号として出力される。拡散層領域２２０にはスキャンイン端子Ｓｉｎが接続され、拡散層領域２２５には電荷電圧変換アンプ４０１を介してスキャンアウト端子Ｓｏｕｔが接続される。

Description

アナログスキャン回路、アナログフリップフロップおよびデータ処理装置
　本発明は、データ処理装置に関し、特に回路内のアナログデータの瞬時値をアナログ値として保持し、または、保持するアナログ値を回路内のアナログデータとして供給するアナログスキャン回路、並びに、アナログデータの同期化を行うアナログフリップフロップに関する。
　現在のデジタルＬＳＩにおいて、その試験手法は大きな技術革新がなされ、そのチップの試験を行うための試験回路や試験のための信号列であるテストパターンは、自動的に生成できるまでになっている。すなわち、デジタルＬＳＩは、「０」および「１」の２値信号処理を扱うものであり、アナログＬＳＩに比べて試験し易いことや、単一縮退故障に限定することで故障モデルを簡素化することができるため、スキャンパステスト等の手法で自動化がされている。
　ここで、スキャンパステストとは、フリップフロップ同士をシリアルに連結したパス（スキャンパス）を設けて、このスキャンパスを通じてフリップフロップに任意の値を保持させ、または、スキャンパスを通じてフリップフロップに保持されている値を読み出すことにより、回路の状態を調べる手法である。このスキャンパステストにおいては、通常使用される全てのフリップフロップをテストモードにおいてシリーズに接続させて、全てのフリップフロップに任意のデータを外部から設定できるようにする（制御性の改善）。そして、次に通常モードに切り替えてＬＳＩ内部の組み合わせゲートに外部から設定したフリップフロップのデータを加えた後に、クロックを１個加えることにより、それらのゲートの出力を同じフリップフロップに取り込む。最後に、またテストモードにてスキャンアウト（観測性の改善）して、ＬＳＩの外部に内部ゲートの信号を出力することでゲート出力が正常か異常かを判定する。この動作が所望のフォルトカバレッジを達成するまで繰り返される。このように、デジタルＬＳＩの試験を行うためにスキャンパステストを用いる例は広く知られている（例えば、特許第２５５０５２１号公報（図５）参照。）。
　これに対し、アナログＬＳＩは連続的なアナログ値を扱うため、処理が複雑になり、現在でも充分な故障検出のアルゴリズムが無く、自動化が遅れている。アナログ信号処理では、一般にフリップフロップは使われず、ＬＳＩに交流や直流のアナログ信号が加えられる。例えば、アンプやフィルタなどはＬＳＩに直接、様々なレベルや周波数の信号を加えることで比較的簡単に制御することができる。すなわち、アナログＬＳＩではノードの電位等一義的に決まる回路が多く、制御性は良い場合が多い。一方、例えば、ＬＳＩの内部にフィルタが存在することを想定すると、フィルタの入力には前述の様に比較的簡単に所望の信号を加えられるため、その出力が次の信号処理回路に入力されることになる。この場合、フィルタの出力を観測するには特殊な試験回路を内蔵する必要がある。すなわち、アナログＬＳＩでは観測性が悪いのが一般的である。
　したがって、アナログＬＳＩにおいて、内部の信号や電位を把握することは観測性を改善するという点において有用である。また、制御性をより向上させることは試験の効率化のために有用である。
　本発明はこのような状況に鑑みてなされたものであり、アナログＬＳＩの試験における観測性および制御性を向上させ、さらには全体の同期化を図ることを目的とする。
　本発明は、上記課題を解決するためになされたものであり、その第１の側面は、アナログ値をそれぞれ保持する複数のアナログ値保持手段と、上記アナログ値を上記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、上記複数のアナログ値保持手段に保持される上記アナログ値を上記複数のアナログ値保持手段の間で転送する転送手段と、上記複数のアナログ値保持手段に保持される上記アナログ値の少なくとも１つを読み出して出力する出力手段とを具備することを特徴とするアナログスキャン回路である。これにより、アナログ回路等からのアナログ信号を入力し、または、アナログ回路等に対してアナログ信号を出力させるという作用をもたらす。
　また、この第１の側面において、上記転送手段は、シフト同期信号に従って上記転送を行ってもよい。例えば、シフト同期信号として、２相クロック信号を用いることができる。
　また、この第１の側面において、上記入力手段は、上記シフト同期信号に従って上記アナログ値を上記複数のアナログ値保持手段の少なくとも１つに保持させてもよい。例えば、スキャンイン端子を介してＬＳＩテスタからのアナログ信号を保持させることができる。
　また、この第１の側面において、上記出力手段は、上記シフト同期信号に従って上記複数のアナログ値保持手段から上記アナログ値を読み出してもよい。例えば、スキャンアウト端子を介してＬＳＩテスタにアナログ信号を出力することができる。
　また、この第１の側面において、上記入力手段は、共通入力制御信号に従って同時に複数の上記アナログ値を上記複数のアナログ値保持手段の対応するものに保持させてもよい。例えば、ロード用クロック信号に合わせて、入力端子を介してアナログ回路等からのアナログ信号を保持させることができる。
　また、この第１の側面において、上記入力手段は、複数の上記アナログ値のそれぞれに対応する個別入力制御信号に従って上記複数のアナログ値を上記複数のアナログ値保持手段の対応するものに保持させてもよい。例えば、個別のロード用制御信号に合わせて、入力端子を介してアナログ回路等からのアナログ信号を保持させることができる。
　また、この第１の側面において、上記出力手段は、共通出力制御信号に従って同時に上記複数のアナログ値保持手段から上記アナログ値を読み出してもよい。例えば、ライト用クロック信号に合わせて、出力端子を介してアナログ回路等にアナログ信号を出力することができる。
　また、この第１の側面において、上記出力手段は、複数の上記アナログ値のそれぞれに対応する個別出力制御信号に従って上記複数のアナログ値保持手段から上記アナログ値を読み出してもよい。例えば、個別のライト用制御信号に合わせて、出力端子を介してアナログ回路等にアナログ信号を出力することができる。
　また、この第１の側面において、上記複数のアナログ値保持手段は、半導体基体上に形成された拡散層領域に電荷を蓄積することにより上記アナログ値を保持してもよい。例えば、電荷転送素子としてＢＢＤ（Bucket Bridge Device）を用いることができる。
　また、この第１の側面において、上記複数のアナログ値保持手段は、半導体基体上に生じた空乏層領域に電荷を蓄積することにより上記アナログ値を保持してもよい。例えば、電荷転送素子としてＣＣＤ（Charge Coupled Device）を用いることができる。
　また、本発明の第２の側面は、アナログデータを出力する出力回路と、上記アナログデータを受けるアナログスキャン回路とを具備するデータ処理装置であって、上記アナログスキャン回路は、アナログ値をそれぞれ保持する複数のアナログ値保持手段と、上記アナログデータの瞬時値を上記アナログ値として上記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、上記複数のアナログ値保持手段に保持される上記アナログ値を上記複数のアナログ値保持手段の間で転送する転送手段と、上記複数のアナログ値保持手段に保持される上記アナログ値の少なくとも１つを読み出して出力する出力手段とを備えることを特徴とするデータ処理装置である。これにより、出力回路からのアナログ信号を取り込んで観測可能な状態にさせるという作用をもたらす。
　また、本発明の第３の側面は、アナログデータを供給するアナログスキャン回路と、上記アナログデータを受けて入力する入力回路とを具備するデータ処理装置であって、上記アナログスキャン回路は、アナログ値をそれぞれ保持する複数のアナログ値保持手段と、上記アナログ値を上記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、上記複数のアナログ値保持手段に保持される上記アナログ値を上記複数のアナログ値保持手段の間で転送する転送手段と、上記複数のアナログ値保持手段に保持される上記アナログ値の少なくとも１つを読み出して上記アナログデータとして出力する出力手段とを備えることを特徴とするデータ処理装置である。これにより、入力回路に対して任意のアナログ値を設定して制御させるという作用をもたらす。
　また、本発明の第４の側面は、第１のアナログデータを出力する出力回路と、上記第１のアナログデータを受けて第２のアナログデータを供給するアナログスキャン回路と、上記第２のアナログデータを受けて入力する入力回路とを具備するデータ処理装置であって、上記アナログスキャン回路は、アナログ値をそれぞれ保持する複数のアナログ値保持手段と、上記第１のアナログデータの瞬時値を上記アナログ値として上記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、上記複数のアナログ値保持手段に保持される上記アナログ値を上記複数のアナログ値保持手段の間で転送する転送手段と、上記複数のアナログ値保持手段に保持される上記アナログ値の少なくとも１つを読み出して上記第２のアナログデータとして出力する出力手段とを備えることを特徴とするデータ処理装置である。これにより、出力回路からのアナログ信号を取り込んで観測可能な状態にさせるとともに、そのアナログ信号を入力回路に対して設定させるという作用をもたらす。
　また、本発明の第５の側面は、入力アナログ値を保持する入力アナログ値保持手段と、上記入力アナログ値保持手段が保持する上記入力アナログ値を、転送トリガ信号に基づいて転送して、出力アナログ値として保持する出力アナログ値保持手段とを具備するアナログフリップフロップである。これにより、各アナログフリップフロップにおける出力アナログ値の保持タイミングを、転送トリガ信号の制御により同期化させるものである。
　また、この第５の側面において、上記入力アナログ値は、ｎ個（ｎは３以上の整数）の離散値を含むｍ個（ｍはｎ以上の整数）の値のうちのいずれかの値を示すものであってもよい。これにより、ｍ個の離散値を認識可能な精度の範囲内で、アナログデータとしての波形の変形やノイズの付加等を許容させ、波形の整形や再生等を許容させるものである。
　また、この第５の側面において、上記入力アナログ値保持手段は、入力トリガ信号に基づいて、上記入力アナログ値を入力する入力手段を備えてもよい。これにより、マスタスレーブタイプのデジタルフリップフロップのように、２つのトリガ信号（例えば、同一信号の正負のトリガ信号等）により制御させるものである。
　また、この第５の側面において、上記入力手段は、第１のトリガ信号に基づいて第１のアナログ値を上記入力アナログ値として入力する第１入力手段と、第２のトリガ信号に基づいて第２のアナログ値を上記入力アナログ値として入力する第２入力手段とを備えてもよい。これにより、入力トリガ信号の印加の制御に基づいて、入力アナログ値を選択的に入力および保持させるものである。
　また、この第５の側面において、上記第１および第２のトリガ信号の一方は、スキャン動作指示のための入力トリガ信号としてもよい。これにより、隣接するアナログフリップフロップの出力アナログ値を、対応する（第１または第２の）入力アナログ値として接続することで、他方の入力トリガ信号で通常入力が可能なスキャン機能付のフリップフロップとして実現させるものである。
　また、この第５の側面において、上記出力アナログ値保持手段が保持する上記出力アナログ値を、出力トリガ信号に基づいて出力する出力手段をさらに備えてもよい。これにより、出力トリガ信号の制御に基づいて出力タイミングの制御をさせるものである。
　また、この第５の側面において、上記入力アナログ値保持手段および上記出力アナログ値保持手段の少なくとも一方が、半導体基体上に形成された拡散層領域に電荷を蓄積することによりアナログ値を保持してもよい。例えば、電荷転送素子としてＢＢＤ（Bucket Brigade Device／Bucket Bridge Device）を用いることができる。
　また、この第５の側面において、上記入力アナログ値保持手段および上記出力アナログ値保持手段の少なくとも一方が、半導体基体上に生じた空乏層領域に電荷を蓄積することによりアナログ値を保持してもよい。例えば、電荷転送素子としてＣＣＤ（Charge Coupled Device）を用いることができる。
　また、本発明の第６の側面は、任意のアナログ値を示す任意のアナログデータをそれぞれ入力して保持して出力が可能な複数のアナログフリップフロップと、これら複数のアナログフリップフロップの動作タイミングを制御する制御手段とを具備するデータ処理装置であって、上記複数のアナログフリップフロップのそれぞれは、入力アナログ値を保持する入力アナログ値保持手段と、上記入力アナログ値保持手段が保持する上記入力アナログ値を、転送トリガ信号に基づいて入力して、出力アナログ値として保持する出力アナログ値保持手段とを備え、上記制御手段は、上記複数のアナログフリップフロップに同一の上記転送トリガ信号を供給する転送トリガ信号供給手段を備えるデータ処理装置である。これにより、転送トリガ信号の制御によって、複数の各アナログフリップフロップの出力アナログ値の保持タイミングを同期化させるものである。
　本発明によれば、アナログＬＳＩの試験における観測性および制御性を向上させ、さらには全体を同期化させることができるという優れた効果を奏し得る。なお、本発明において、アナログＬＳＩは、アナログ回路とデジタル回路とが混在するデジアナ混在ＬＳＩを含むものとする。
図１は、本発明の実施の形態におけるアナログスキャン回路１００と試験対象となる回路群との関係例を示す図である。 図２は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例を示す概念図である。 図３は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例を示すレイアウト図である。 図４は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例のタイミングチャートである。 図５は、本発明の実施の形態においてＢＢＤセルを分散配置する例を示す図である。 図６は、本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例を示すレイアウト図である。 図７は、本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例のタイミングチャートである。 図８は、本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例の詳細タイミングチャートである。 図９は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例を示す概念図である。 図１０は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例を示すレイアウト図である。 図１１は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例のタイミングチャートである。 図１２は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例のためのスキャンイン端子Ｓｉｎからの信号の例である。 図１３は、本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例を示すレイアウト図である。 図１４は、本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例のタイミングチャートである。 図１５は、本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例のためのスキャンイン端子Ｓｉｎからの信号の例である。 図１６は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例を示す概念図である。 図１７は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例を示すレイアウト図である。 図１８は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例のタイミングチャートである。 図１９は、本発明の実施の形態におけるアナログスキャン回路１００の第６の実施例を示すレイアウト図である。 図２０は、本発明の実施の形態におけるアナログスキャン回路１００の第７の実施例を示すレイアウト図である。 図２１は、本発明の実施の形態におけるアナログスキャン回路１００の第８の実施例を示すレイアウト図である。 図２２は、本発明の実施の形態におけるアナログスキャン回路を用いたＩＩＲフィルタの構成例を示す図である。 図２３は、本発明の実施の形態のアナログスキャン回路をアナログ回路の同期化制御に用いた場合の例を示す図である。 図２４は、本発明の実施の形態のアナログスキャン回路をアナログ回路の同期化制御に用いた場合のレイアウト図である。 図２５は、本発明の実施の形態におけるアナログスキャン回路をアナログ回路の同期化制御に用いた場合のタイミングチャートである。 図２６は、本発明の実施の形態におけるアナログスキャン回路を用いたＬＳＩ間転送の一例を示す図である。 図２７は、本発明の実施の形態におけるシフト回路７１０の一構成例を示す図である。 図２８は、本発明の実施の形態におけるフリップフロップ回路７１１の一構成例を示す図である。 図２９は、本発明の実施の形態におけるフリップフロップ回路７１１の動作タイミング例を示す図である。 図３０は、本発明の実施の形態におけるアナログ変換回路７２０の一構成例を示す図である。 図３１は、本発明の実施の形態におけるデジタル変換回路７３０の一構成例を示す図である。 図３２は、本発明の実施の形態における選択回路７４０の一構成例を示す図である。 図３３は、本発明の実施の形態におけるアナログスキャン回路を用いたＬＳＩ間転送（図２６）のタイミングチャート例を示す図である。 図３４は、本発明の実施の形態におけるアナログスキャン回路を用いたＬＳＩ間転送の変形例を示す図である。 図３５は、本発明の実施の形態におけるスキャンパス用Ｄ／Ａコンバータの実現例を示す図である。 図３６は、本発明の実施の形態におけるスキャンパス用Ｄ／Ａコンバータのタイミングチャート例を示す図である。 図３７は、本発明の実施の形態におけるスキャンパス用Ｄ／Ａコンバータの他の実現例を示す図である。 図３８は、本発明の実施の形態におけるスキャンパス用Ａ／Ｄコンバータの実現例を示す図である。 図３９は、本発明の実施の形態におけるスキャンパス用Ａ／Ｄコンバータのタイミングチャート例を示す図である。
　次に本発明の実施の形態について図面を参照して詳細に説明する。
　図１は、本発明の実施の形態におけるアナログスキャン回路１００と試験対象となる回路群との関係例を示す図である。回路１１乃至１３は、試験の際に観測対象となる回路である。回路３１乃至３３は、試験の際に制御対象となる回路である。なお、ここでは説明の便宜上、観測対象となる回路および制御対象となる回路がそれぞれ３つずつ存在することを想定しているが、これに限定されるものではない。
　アナログスキャン回路１００は、入力端子ＩＮ１乃至ＩＮ３に入力された回路１１乃至１３の内部の信号電圧をサンプリングしてアナログ値として保持し、また、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３から回路３１乃至３３に対してアナログ値を供給して各回路の内部の信号電圧として設定する機能を有する。また、アナログスキャン回路１００は、スキャンイン端子Ｓｉｎおよびスキャンアウト端子Ｓｏｕｔを備えており、（図示しない）テスタからスキャンイン端子Ｓｉｎに入力されたテストデータをアナログ値として保持し、また、スキャンアウト端子Ｓｏｕｔからテスタに対してテストデータを出力する機能を有する。
　回路３１乃至３３の入力端子には、それぞれ２つのトランジスタ５１乃至５３および６１乃至６３が接続されており、何れか一方のトランジスタが導通することにより、回路２１乃至２３の出力端子またはアナログスキャン回路１００の出力端子ＶＯＵＴ１乃至ＶＯＵＴ３の何れかの信号が入力されるようになっている。何れのトランジスタを導通させるかは、テスト端子ＴＳ１乃至ＴＳ３の信号によって制御される。トランジスタ５１乃至５３および６１乃至６３のゲート端子には、インバータ４１乃至４３によって互いに相反する極性の信号が与えられ、両トランジスタは互いに異なる状態となるように制御される。
　例えば、回路３１をテストする場合には、テスト端子ＴＳ１に「１」が設定され、トランジスタ６１がオン状態になり、トランジスタ５１がオフ状態になる。これにより、回路３１にはアナログスキャン回路１００のＶＯＵＴ１の信号が入力される。一方、回路３１をテストしない通常動作の場合には、テスト端子ＴＳ１に「０」が設定され、トランジスタ６１がオフ状態になり、トランジスタ５１がオン状態になる。これにより、回路３１には前段の回路２１からの信号が入力される。
　アナログスキャン回路１００は、アナログ値を保持するセルを複数備えており、保持されるアナログ値はセルの間でシフト転送できるようになっている。この転送タイミングを制御するために、アナログスキャン回路１００にはシフト転送のためのクロック端子ＳＡｃｋおよびＳＢｃｋが設けられている。また、アナログスキャン回路１００には、アナログ値をセルに新たに保持（ロードまたはサンプリング）するためのクロック端子Ｌｃｋ、および、保持しているアナログ値を出力（ライト）するためのクロック端子Ｗｃｋが設けられている。各セルに保持されるアナログ値は、アナログ信号のパルス振幅変調（ＰＡＭ：Pulse Amplitude Modulation）信号である。すなわち、時間方向には量子化（サンプリング）されるが、振幅としてはアナログ値となる。
　また、アナログスキャン回路１００には、ロード用制御端子ＬＣＮＴ１乃至ＬＣＮＴ３およびライト用制御端子ＷＣＮＴ１乃至ＷＣＮＴ３が設けられる。ロード用制御端子ＬＣＮＴ１乃至ＬＣＮＴ３は、入力端子ＩＮ１乃至ＩＮ３に対応し、これらを個別に制御するための端子である。また、ライト用制御端子ＷＣＮＴ１乃至ＷＣＮＴ３は、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３に対応し、これらを個別に制御するための端子である。これらの制御の具体的な内容については後述する。
　図２は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例を示す概念図である。また、図３は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例を示すレイアウト図である。
　アナログスキャン回路１００は、例えばＰ型のシリコン基板１０１上に形成される。シリコン基板１０１の表面には、酸化工程により絶縁膜１０２が形成される。絶縁膜１０２の下にはＮ型の拡散層領域２２１乃至２２６が形成される。また、絶縁膜１０２の上には拡散層領域２２１乃至２２６に対応する位置にゲート電極２１１乃至２１６が形成される。このゲート電極２１１乃至２１６は、図示するように、拡散層領域２２１乃至２２６の隣接する一方の上方に延在している。
　ゲート電極２１１乃至２１６と拡散層領域２２１乃至２２６との間の容量にはそれぞれ電荷を蓄積することができる。ゲート電極２１１乃至２１６には、１つおきにクロック信号線１２１および１２２が接続される。クロック信号線１２１にはクロック信号ＳＡｃｋが供給され、クロック信号線１２２にはクロック信号ＳＢｃｋが供給される。このクロック信号ＳＡｃｋおよびＳＢｃｋを制御することにより、蓄積された電荷が左方から右方へ転送される。
　このアナログスキャン回路１００は、ＢＢＤ（Bucket Brigade Device／Bucket Bridge Device）を基本としたものであり、電荷を蓄積する単位としてセル２０１乃至２０６に分けることができる。なお、ここでは説明の便宜上、６つのセル２０１乃至２０６を示しているが、これに限定されるものではない。ＢＢＤのセル構造は、例えば特公昭４７－２７５７３号公報に記載されている。
　拡散層領域２２１乃至２２６には、他の回路からの出力信号を入力することができる。この第１の実施例では、拡散層領域２２１にトランジスタ３０１を、拡散層領域２２３にトランジスタ３０２を、拡散層領域２２５にトランジスタ３０３を、それぞれ接続している。トランジスタ３０１の一端には入力端子ＩＮ１（３１１）が接続され、トランジスタ３０２の一端には入力端子ＩＮ２（３１２）が接続され、トランジスタ３０３の一端には入力端子ＩＮ３（３１３）が接続されている。
　また、トランジスタ３０１乃至３０３のゲートにはロード用クロック信号線１３０が接続されている。このクロック信号線１３０には、ロード用クロック信号Ｌｃｋが供給される。これにより、クロック信号ＬｃｋがＨ（Ｈｉｇｈ）状態であれば、トランジスタ３０１乃至３０３がオン状態となって、入力端子ＩＮ１乃至ＩＮ３のアナログ信号が拡散層領域２２１、２２３および２２５に供給される。このようにして供給されたアナログ信号によって、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量には電荷が充電される。そして、クロック信号ＬｃｋがＬ（Ｌｏｗ）状態になると、トランジスタ３０１乃至３０３がオフ状態となり、電荷の充電は停止する。
　この第１の実施例では、拡散層領域２２５に電荷電圧変換アンプ（ＱＶアンプ）４０１が接続されており、この電荷電圧変換アンプ４０１を介してスキャンアウト信号Ｓｏｕｔがスキャンアウト端子に出力される。この電荷電圧変換アンプ４０１は、蓄積されている電荷を電圧に変換するアンプである。また、拡散層領域２２６にはイコライズ用のイニシャル電圧Ｖｅｑが供給される。クロック信号ＳＡｃｋおよびＳＢｃｋをともにＨ状態とすることにより、拡散層領域２２１乃至２２６の電位がイコライズ用のイニシャル電圧Ｖｅｑに一致するようになり、ゲート電極２１１乃至２１６と拡散層領域２２１乃至２２６との間の各容量に保持されていた可動電荷がイニシャル値（Ｑｅｑ）になる。このイコライズは、データシフト時に途中のセルに蓄積電荷が存在すると、信号から作った電荷に加算されて精度が劣化するため、これを防ぐために行われる処理である。なお、スキャン動作によってイコライズが自動的に行われるため、２度目のスキャン以降では再度イコライズを行う必要はない。
　図４は、本発明の実施の形態におけるアナログスキャン回路１００の第１の実施例のタイミングチャートである。
　時刻Ｔ１では、クロック信号ＳＡｃｋおよびＳＢｃｋがともにＨ状態にされることにより、拡散層領域２２１乃至２２６における電位ＶＣ１乃至ＶＣ６はイコライズ用の電位Ｖｅｑに一致するようになり、可動電荷はイニシャル値（Ｑｅｑ）となる。したがって、このときのスキャンアウト信号Ｓｏｕｔは、イニシャル電圧（Ｖｅｑ）になる。
　時刻Ｔ２では、クロック信号ＬｃｋがＨ状態にされることにより、入力端子ＩＮ１乃至ＩＮ３のアナログ信号が拡散層領域２２１、２２３および２２５に供給され、それぞれＶＣ１乃至ＶＣ３として電荷が蓄積される。このときのスキャンアウト信号Ｓｏｕｔは、入力端子ＩＮ３に供給されている電位と同じ電位になる。
　時刻Ｔ３では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。これにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量における可動電荷はイニシャル値（Ｑｅｑ）になる。
　時刻Ｔ４では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に転送される。このときのスキャンアウト信号Ｓｏｕｔは、時刻Ｔ２において入力端子ＩＮ２に供給されていた電位と同じ電位になる。
　同様に、時刻Ｔ５では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされ、続く時刻Ｔ６では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされる。これにより、時刻６におけるスキャンアウト信号Ｓｏｕｔは、時刻Ｔ２において入力端子ＩＮ１に供給されていた電位と同じ電位になる。
　時刻Ｔ７以降は、時刻Ｔ２以降の動作を繰り返すことになる。したがって、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、この第１の実施例におけるサンプリング（ロード）周期は５Ｔになる。
　このように、本発明の実施の形態における第１の実施例では、クロック信号ＬｃｋをＨ状態にすることにより入力端子ＩＮ１乃至ＩＮ３のアナログ信号を取り込み、その後、クロック信号ＳＡｃｋおよびＳＢｃｋを交互にＨ状態にすることにより電荷を転送して、スキャンアウト信号Ｓｏｕｔとして出力することができる。
　なお、実際のＬＳＩにおいてモニターしたい信号は、ＬＳＩの中に不規則に分散しているため、このＢＢＤセルをＬＳＩの一部分にまとめて配置してしまうと、それぞれのノードからＢＢＤセルまで配線する必要があり、チップ面積を増大させることになる。そこで、ＢＢＤセルを分割して、それぞれのノードの近くに配置し、また、トータルの配線が最短になるように一筆書きに配置するのが好ましい。図５は、本発明の実施の形態においてＢＢＤセルを分散配置する例を示す図である。この例のように、一方のＢＢＤセルにおける拡散層領域２２７と他方のＢＢＤセルにおける拡散層領域２２８との間を信号線２５１により接続することにより、分散したＢＢＤセル間においても連続するスキャンパスとして扱うことができるようになる。
　図６は、本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例を示すレイアウト図である。第１の実施例では入力端子ＩＮ１乃至ＩＮ３が接続されるトランジスタのゲートには共通のロード用クロック信号線１３０が接続されていたが、この第２の実施例では入力端子ＩＮ１乃至ＩＮ３が接続されるトランジスタのゲート電極３２１乃至３２３には個別の制御信号線が接続されている。これら個別の信号線には論理和ゲート３３１乃至３３３の出力が接続されている。
　論理和ゲート３３１乃至３３３は、制御信号ＬＣＮＴ１乃至ＬＣＮＴ３とロード用クロック信号Ｌｃｋのそれぞれの論理和（ＯＲ）を生成する論理ゲートである。これにより、ロード用クロック信号ＬｃｋがＨ状態でない場合であっても、個別に制御信号ＬＣＮＴ１乃至ＬＣＮＴ３をＨ状態にすることにより、対応する入力端子ＩＮ１乃至ＩＮ３のアナログ信号を取り込むことができる。
　図７は、本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例のタイミングチャートである。この第２の実施例では、入力端子ＩＮ１のアナログ信号のみを取り込むために、定常的にＬＣＮＴ１＝Ｈ、ＬＣＮＴ２＝Ｌ、ＬＣＮＴ３＝Ｌ、Ｌｃｋ＝Ｌに設定されるものとする。
　時刻Ｔ１で、制御信号ＬＣＮＴ１がＨ状態になると、拡散層領域２２１に入力端子ＩＮ１のアナログ値が供給されるようになる。また、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。
　時刻Ｔ２では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。すなわち、入力端子ＩＮ１から拡散層領域２２１に供給されるアナログ信号が、拡散層領域２２２まで供給され、クロック信号ＳＢｃｋが再びＬ状態に移行するタイミングまで電荷が蓄積されていく。
　時刻Ｔ３では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。すなわち、時刻Ｔ２において入力端子ＩＮ１からゲート電極２１２と拡散層領域２２２との間に蓄積された電荷が、ゲート電極２１３と拡散層領域２２３との間に転送される。
　時刻Ｔ４では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。すなわち、入力端子ＩＮ１から拡散層領域２２１に供給されるアナログ信号が、拡散層領域２２２まで供給され、クロック信号ＳＢｃｋが再びＬ状態に移行するタイミングまで電荷が蓄積されていく。また、時刻Ｔ２において入力端子ＩＮ１からゲート電極２１２と拡散層領域２２２との間に蓄積された電荷は、ゲート電極２１４と拡散層領域２２４との間に転送される。
　時刻Ｔ５では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。すなわち、時刻Ｔ４においてゲート電極２１２と拡散層領域２２２との間に蓄積された電荷がゲート電極２１３と拡散層領域２２３との間に転送され、時刻Ｔ２においてゲート電極２１２と拡散層領域２２２との間に蓄積された電荷がゲート電極２１５と拡散層領域２２５との間に転送される。これにより、時刻５におけるスキャンアウト信号Ｓｏｕｔは、時刻２において入力端子ＩＮ１に供給されていた電位と同じ電位になる。
　この第２の実施例においては、時刻Ｔ３以降は、時刻Ｔ１以降の動作を繰り返すことになる。したがって、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、この第２の実施例におけるサンプリング周期は２Ｔになる。すなわち、第１の実施例では複数の入力信号を並列に取り込んでいたためサンプリング周期が長くなっていたが、この第２の実施例のように各入力信号に対応する制御信号を個別に設けることにより、サンプリング対象を絞ることができ、サンプリング周期を短縮することができる。
　図８は、本発明の実施の形態におけるアナログスキャン回路１００の第２の実施例の詳細タイミングチャートである。入力端子ＩＮ１に正弦波が与えられた場合の具体例を示している。
　ＬＣＮＴ１が常にＨ状態であることから、拡散層領域２２１には常に入力端子ＩＮ１からのアナログ信号が供給される。また、クロック信号ＳＢｃｋがＨ状態にある期間は、拡散層領域２２２にも入力端子ＩＮ１からのアナログ信号が供給される。これにより、ゲート電極２１２と拡散層領域２２２との間に電荷が蓄積される。そして、クロック信号ＳＡｃｋおよびＳＢｃｋが交互に制御されることにより、蓄積された電荷が左方から右方へ転送される。
　図９は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例を示す概念図である。また、図１０は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例を示すレイアウト図である。
　この第３の実施例では、スキャンイン端子Ｓｉｎからの信号が拡散層領域２２０に供給される。これにより、ゲート電極２１１と拡散層領域２２１との間に電荷が蓄積される。そして、クロック信号ＳＡｃｋおよびＳＢｃｋが交互に制御されることにより、蓄積された電荷が左方から右方へ転送される。
　この第３の実施例では、拡散層領域２２１、２２３および２２５に、電荷電圧変換アンプ４１１乃至４１３を、それぞれ接続している。この電荷電圧変換アンプ４１１乃至４１３は、上述のように、蓄積されている電荷を電圧に変換するアンプである。このアンプの出力は電圧となり、ハイインピーダンスにはならない。
　電荷電圧変換アンプ４１１乃至４１３の出力は、拡散層領域４５１乃至４５３からトランジスタ４２１乃至４２３に加えられる。トランジスタ４２１乃至４２３のゲートには出力用のクロック信号Ｗｃｋがクロック信号線１４０を介して供給される。このクロック信号ＷｃｋがＨ状態のときにトランジスタ４２１乃至４２３はオン状態となって、拡散層領域４６１乃至４６３と電極４７１乃至４７３とから構成されるコンデンサ４３１乃至４３３を充電する。また、クロック信号ＷｃｋがＬ状態のときにトランジスタ４２１乃至４２３はオフ状態となって、充電された電圧値はホールドされる。このように、トランジスタ４２１乃至４２３およびコンデンサ４３１乃至４３３はサンプル・アンド・ホールド回路を構成する。このサンプル・アンド・ホールド回路の出力には、それぞれアンプ４４１乃至４４３が接続されており、各出力はそれぞれ出力端子ＶＯＵＴ１乃至ＶＯＵＴ３に供給される。
　図１１は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例のタイミングチャートである。
　時刻Ｔ１では、クロック信号ＳＡｃｋおよびＳＢｃｋがともにＨ状態にされることにより、拡散層領域２２１乃至２２６における電位ＶＣ１乃至ＶＣ６はイコライズ用の電位Ｖｅｑに一致するようになり、可動電荷はイニシャル値（Ｑｅｑ）となる。
　時刻Ｔ２では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、スキャンイン端子Ｓｉｎからの信号Ａ１が拡散層領域２２１に供給され、拡散層領域２２１とゲート電極２１１との間の容量に信号Ａ１の電荷が蓄積される（ＶＣ１）。
　時刻Ｔ３では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。すなわち、この時刻Ｔ３では、時刻Ｔ２で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ａ１の電荷が、拡散層領域２２２とゲート電極２１２との間に転送される（ＶＣ２）。
　時刻Ｔ４では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、スキャンイン端子Ｓｉｎからの信号Ｂ１が拡散層領域２２１に供給され、拡散層領域２２１とゲート電極２１１との間の容量に信号Ｂ１の電荷が蓄積される。また、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。すなわち、この時刻Ｔ４では、時刻Ｔ２で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ａ１の電荷が、拡散層領域２２３とゲート電極２１３との間に転送される（ＶＣ３）。
　時刻Ｔ５では、クロック信号ＳＡｃｋがＬ状態、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１１、２１３および２１５と拡散層領域２２１、２２３および２２５との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１２、２１４および２１６と拡散層領域２２２、２２４および２２６との間のそれぞれの容量に転送される。すなわち、この時刻Ｔ５では、時刻Ｔ２で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ａ１の電荷が、拡散層領域２２４とゲート電極２１４との間にまで転送されたことになり（ＶＣ４）、同時に、時刻Ｔ４で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ｂ１の電荷が、拡散層領域２２２とゲート電極２１２との間に転送される（ＶＣ２）。
　時刻Ｔ６では、クロック信号ＳＡｃｋがＨ状態、クロック信号ＳＢｃｋがＬ状態にされることにより、スキャンイン端子Ｓｉｎからの信号Ｃ１が拡散層領域２２１に供給され、拡散層領域２２１とゲート電極２１１との間の容量に信号Ｃ１の電荷が蓄積される。また、ゲート電極２１２および２１４と拡散層領域２２２および２２４との間のそれぞれの容量に保持されていた電荷が、ゲート電極２１３および２１５と拡散層領域２２３および２２５との間のそれぞれの容量に転送される。すなわち、この時刻Ｔ６では、時刻Ｔ２で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ａ１の電荷が、拡散層領域２２５とゲート電極２１５との間に転送されたことになり（ＶＣ５）、同時に、時刻Ｔ４で拡散層領域２２１とゲート電極２１１との間に蓄積された信号Ｂ１の電荷が、拡散層領域２２３とゲート電極２１３との間に転送される（ＶＣ３）。
　また、この時刻Ｔ６において、ライト用のクロック信号ＷｃｋがＨ状態にされることにより、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３には、アナログ値Ｃ１、Ｂ１およびＡ１がそれぞれ供給される。これら出力端子ＶＯＵＴ１乃至ＶＯＵＴ３の値は、サンプル・アンド・ホールド回路によって、次にクロック信号ＷｃｋがＨ状態にされる時刻Ｔ１２の直前まで同じ値が維持される。
　時刻Ｔ７以降は、同様の要領で動作を繰り返す。この場合、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、この第３の実施例における出力周期は６Ｔになる。
　図１２は、本発明の実施の形態におけるアナログスキャン回路１００の第３の実施例のためのスキャンイン端子Ｓｉｎからの信号の例である。ＶＯＵＴ１用信号、ＶＯＵＴ２用信号、および、ＶＯＵＴ３用信号は、それぞれ出力端子ＶＯＵＴ１乃至ＶＯＵＴ３から出力させようとする信号である。ＶＯＵＴ１用信号は、サンプリングされた順に、Ｃ１、Ｃ２、Ｃ３などの信号列となる。ＶＯＵＴ２用信号は、サンプリングされた順に、Ｂ１、Ｂ２、Ｂ３などの信号列となる。ＶＯＵＴ３用信号は、サンプリングされた順に、Ａ１、Ａ２、Ａ３などの信号列となる。
　スキャンイン信号Ｓｉｎは、これらＶＯＵＴ１用信号、ＶＯＵＴ２用信号、および、ＶＯＵＴ３用信号を合成したものであり、Ａ１、Ｂ１、Ｃ１、Ａ２、Ｂ２、Ｃ２、Ａ３、Ｂ３、Ｃ３等の信号列に並び替えられる。このようにして生成されたスキャンイン信号Ｓｉｎは、同図のように各点で変化するＰＡＭ信号となる。
　図１３は、本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例を示すレイアウト図である。第３の実施例では出力端子ＶＯＵＴ１乃至ＶＯＵＴ３が接続されるトランジスタのゲートには共通のライト用クロック信号線１４０が接続されていたが、この第４の実施例では出力端子ＶＯＵＴ１乃至ＶＯＵＴ３が接続されるトランジスタのゲート電極４９１乃至４９３には個別の制御信号線が接続されている。これら個別の信号線には論理積ゲート４８１乃至４８３の出力が接続されている。
　論理積ゲート４８１乃至４８３は、ライト用制御信号ＷＣＮＴ１乃至ＷＣＮＴ３とライト用クロック信号Ｗｃｋのそれぞれの論理積（ＡＮＤ）を生成する論理ゲートである。これにより、個別に制御信号ＷＣＮＴ１乃至ＷＣＮＴ３をＨ状態にすることにより、ライト用クロック信号ＷｃｋがＨ状態になったタイミングで、対応する出力端子ＶＯＵＴ１乃至ＶＯＵＴ３にアナログ信号を出力することができる。
　図１４は、本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例のタイミングチャートである。この第４の実施例では、個別に制御信号ＷＣＮＴ１乃至ＷＣＮＴ３をＨ状態にすることにより、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３に対してアナログ信号を出力する。
　この例では、スキャンイン信号Ｓｉｎは、時刻Ｔ１でＢ１、時刻Ｔ３でＣ１、時刻Ｔ５でＢ３、時刻Ｔ７でＢ４、時刻Ｔ９でＡ１、時刻Ｔ１１でＢ６、時刻Ｔ１３でＣ２の各アナログ値を示す。このスキャンイン信号Ｓｉｎは、クロック信号ＳＡｃｋがＨ状態となるタイミングでゲート電極２１１と拡散層領域２２１との間に供給され、電荷が充電される。そして、クロック信号ＳＡｃｋおよびＳＢｃｋの制御により、蓄積された電荷が左方から右方へ転送される。
　時刻Ｔ４では、クロック信号ＷｃｋがＨ状態になる際に、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３が全てＨ状態にされる。これにより、出力端子ＶＯＵＴ１にはアナログ値Ｃ１が、出力端子ＶＯＵＴ２にはアナログ値Ｂ１が、出力端子ＶＯＵＴ３にはアナログ値「０」が、それぞれ出力される。
　時刻Ｔ８では、クロック信号ＷｃｋがＨ状態になる際に、出力端子ＶＯＵＴ２のみがＨ状態にされる。これにより、出力端子ＶＯＵＴ２にはアナログ値Ｂ３が出力され、他の出力端子ＶＯＵＴ１およびＶＯＵＴ３の出力には変化は生じない。
　同様に、時刻Ｔ１０では、クロック信号ＷｃｋがＨ状態になる際に、出力端子ＶＯＵＴ２のみがＨ状態にされる。これにより、出力端子ＶＯＵＴ２にはアナログ値Ｂ４が出力され、他の出力端子ＶＯＵＴ１およびＶＯＵＴ３の出力には変化は生じない。
　また、時刻Ｔ１４では、クロック信号ＷｃｋがＨ状態になる際に、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３が全てＨ状態にされる。これにより、出力端子ＶＯＵＴ１にはアナログ値Ｃ２が、出力端子ＶＯＵＴ２にはアナログ値Ｂ６が、出力端子ＶＯＵＴ３にはアナログ値Ａ１が、それぞれ出力される。この場合、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、この第４の実施例における出力周期は２Ｔになる。
　図１５は、本発明の実施の形態におけるアナログスキャン回路１００の第４の実施例のためのスキャンイン端子Ｓｉｎからの信号の例である。
　スキャンイン信号Ｓｉｎには、出力端子ＶＯＵＴ１乃至ＶＯＵＴ３に出力される各信号が含まれている。ここで、出力端子ＶＯＵＴ１に出力される信号はゆっくり変化する三角波であり、出力端子ＶＯＵＴ２に出力される信号は周波数の高いサイン波であり、出力端子ＶＯＵＴ３に出力される信号は少し周波数の高い２値信号である。
　このような信号を想定した場合、周波数の高い信号については出力周期を短くし、周波数の低い信号については出力周期を長くすることで、各セルを有効に利用することができる。上述の第４の実施例によれば、出力端子を個別に制御することができるため、信号の性質に応じて出力頻度を決定することができる。
　図１６は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例を示す概念図である。また、図１７は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例を示すレイアウト図である。この第５の実施例では、拡散層領域２２１にトランジスタ３０１を、拡散層領域２２３に電荷電圧変換アンプ４１２を、拡散層領域２２５にトランジスタ３０３を、それぞれ接続している。また、拡散層領域２２５には電荷電圧変換アンプ４０１が接続されており、この電荷電圧変換アンプ４０１の出力はスキャンアウト端子Ｓｏｕｔに供給される。
　トランジスタ３０１の一端には入力端子ＩＮ１が接続され、トランジスタ３０３の一端には入力端子ＩＮ３が接続されている。トランジスタ３０１および３０３のゲートにはロード用クロック信号線１３０が接続されている。このクロック信号線１３０には、ロード用クロック信号Ｌｃｋが供給される。これにより、クロック信号ＬｃｋがＨ状態であれば、トランジスタ３０１および３０３がオン状態となって、入力端子ＩＮ１およびＩＮ３のアナログ信号が拡散層領域２２１および２２５に供給される。このようにして供給されたアナログ信号によって、ゲート電極２１１および２１５と拡散層領域２２１および２２５との間のそれぞれの容量には電荷が充電される。そして、クロック信号ＬｃｋがＬ状態になると、トランジスタ３０１および３０３がオフ状態となり、電荷の充電は停止する。
　電荷電圧変換アンプ４１２の出力は、拡散層領域４５２からトランジスタ４２２に加えられる。トランジスタ４２２のゲートには出力用のクロック信号Ｗｃｋがクロック信号線１４０を介して供給される。このクロック信号ＷｃｋがＨ状態のときにトランジスタ４２２はオン状態となって、拡散層領域４６２と電極４７２とから構成されるコンデンサ４３２を充電する。また、クロック信号ＷｃｋがＬ状態のときにトランジスタ４２２はオフ状態となって、充電された電圧値はホールドされる。このように、トランジスタ４２２およびコンデンサ４３２はサンプル・アンド・ホールド回路を構成する。このサンプル・アンド・ホールド回路の出力にはアンプ４４２が接続されており、その出力は出力端子ＶＯＵＴ２に供給される。
　すなわち、この第５の実施例は、図３に示した第１の実施例と図１０に示した第３の実施例とを同時に実現したものである。したがって、その動作も両者を組み合わせたものになる。
　図１８は、本発明の実施の形態におけるアナログスキャン回路１００の第５の実施例のタイミングチャートである。この第５の実施例では、クロック信号ＬｃｋがＨ状態になるタイミングで、入力端子ＩＮ１およびＩＮ３からアナログ信号が供給され、それぞれゲート電極２１１および２１５と拡散層領域２２１および２２５との間に電荷が充電される。また、クロック信号ＳＡｃｋがＨ状態になるタイミングで、スキャンイン端子Ｓｉｎからアナログ信号が供給され、ゲート電極２１１と拡散層領域２２１との間に電荷が充電される。そして、クロック信号ＳＡｃｋおよびＳＢｃｋの制御により、蓄積された電荷が左方から右方へ転送される。
　また、クロック信号ＷｃｋがＨ状態になるタイミングで、出力端子ＶＯＵＴ２には、ゲート電極２１３と拡散層領域２２３との間に充電されていた電荷に相当する電位が出力される。
　この第５の実施例では、クロック信号ＳＡｃｋまたはＳＢｃｋの半周期分を１Ｔとして表すと、サンプリング周期および出力周期はともに５Ｔになる。
　なお、本発明の実施の形態におけるＢＢＤは、電荷転送によりアナログ信号を転送するため、電荷が途中でリークして電荷量が減衰する場合もありえる。この信号は外部からスキャンイン端子Ｓｉｎを介して入力した既知の信号であり、読み出された電圧から電荷の変化量を校正することができる。例えば、スキャンアウト端子Ｓｏｕｔの時刻Ｔ９における信号Ｂ１および時刻Ｔ１４における信号Ｂ２はともに既知であるため、両信号に基づいて校正することにより電圧アジャストを実現することができる。また、アナログスキャン回路１００に故障がある場合にも、アナログスキャン回路１００自体を試験するために、このスキャンアウト端子Ｓｏｕｔの出力を用いることができる。
　図１９は、本発明の実施の形態におけるアナログスキャン回路１００の第６の実施例を示すレイアウト図である。この第６の実施例では、拡散層領域２２１、２２３および２２５に、トランジスタ３０１乃至３０３および電荷電圧変換アンプ４１１乃至４１３の両者を、それぞれ接続している。
　すなわち、この第６の実施例は、図６に示した第２の実施例と図１３に示した第４の実施例とを同時に実現したものである。したがって、その動作も両者を組み合わせたものになる。但し、図６に示した第２の実施例ではクロック信号Ｌｃｋと制御信号ＬＣＮＴ１乃至ＬＣＮＴ３との間の論理和を生成していたが、この第６の実施例では、両者間の論理積を論理積ゲート３８１乃至３８３によって生成している。基本的な動作は同様であり、例えば、ＩＮ１のみを選択して、他のＩＮ２およびＩＮ３を非選択にするには、クロック信号Ｌｃｋおよび制御信号ＬＣＮＴ１をＨ状態として、制御信号ＬＣＮＴ２およびＬＣＮＴ３をＬ状態にすればよい。
　なお、この第６の実施例では、一般形として同一セルに入出力の両者を接続しているが、同一セルにおいては同タイミングでは何れか一方しか動作できない。
　図２０は、本発明の実施の形態におけるアナログスキャン回路１００の第７の実施例を示すレイアウト図である。この第７の実施例は、第６の実施例と比べて、スキャンイン端子にＤ／Ａ（Digital to Analog）コンバータ２０９が接続され、スキャンアウト端子にＡ／Ｄ（Analog to Digital）コンバータ４０９が接続されている。これにより、ＬＳＩテスタからＤ／Ａコンバータ２０９を介してデジタル信号を入力することができるようになり、また、Ａ／Ｄコンバータ４０９を介してデジタル信号をＬＳＩテスタに出力することができるようになる。
　アナログＬＳＩを測定する場合には、ＬＳＩテスタからアナログ値による電圧を加え、アナログ値による電圧を読み出すのが一般的である。しかし、ＬＳＩテスタは一般に、高速にアナログ信号を発生し、測定するのはあまり得意ではない。一方、ＬＳＩテスタは、デジタル信号であれば高速に発生し、測定することは可能である。特に、ＬＳＩから内部信号を読み出して、並べ変え、フィルタリングもしくは信号処理する場合には、デジタルデータとして取り込んだ場合の方が処理し易い。そのため、この第７の実施例では、Ｄ／Ａコンバータ２０９およびＡ／Ｄコンバータ４０９が新たに設けられる。
　これらＤ／Ａコンバータ２０９およびＡ／Ｄコンバータ４０９は、必要に応じて適宜用いられるものであり、ＬＳＩの内部に備えられてもよく、ＬＳＩの外部に備えられてもよい。ＬＳＩの内部に備えた場合は、ＢＩＳＴ（Built-In Self-Test）と呼ばれ、変換速度や耐ノイズ性の点でメリットがあるが、チップ面積が増大するというデメリットもある。一方、ＬＳＩの外部に備えた場合は、ＢＯＳＴ（Built-Out Self-Test）と呼ばれ、ＢＩＳＴとは逆の得失がある。本発明は何れの場合であっても適用可能である。これらＤ／Ａコンバータ２０９およびＡ／Ｄコンバータ４０９を設けることにより、デジタルデータと同様にアナログ信号を取り扱うことができるようになる。また、これにより、特にデジアナ混在ＬＳＩとの親和性を向上させることができる。
　なお、ここまでの実施例では、アナログ値の転送機能をＢＢＤにより実現する例について説明したが、本発明はこれに限定されるものではなく、例えば、ＣＣＤ（Charge Coupled Device）により実現してもよい。
　図２１は、本発明の実施の形態におけるアナログスキャン回路１００の第８の実施例を示すレイアウト図である。この第８の実施例は、アナログ値の転送機能をＣＣＤにより実現する例である。ＣＣＤは、シリコン基板上の酸化膜の上に２層のポリシリコン電極が配置されて構成される。このＣＣＤでは、電極に電圧を加えることにより隣接する空乏層をつなげて、隣接容量の電荷をパンチスルーにより転送する。
　この第８の実施例では、３相クロックによるＣＣＤを想定し、電極６１１乃至６１９に対して３本のクロック信号線６３１乃至６３３の何れか１本を接続している。また、図３の第１の実施例と同様に、ロード用クロック信号線６７０をゲートに接続したトランジスタを電極６１１、６１４および６１７に接続している。トランジスタの他端には入力端子ＩＮ１乃至ＩＮ３が接続される。なお、トランジスタは、ソースおよびドレインに相当する拡散層領域６５１乃至６５３および６６１乃至６６３の対と、ゲートに相当するクロック信号線６７０により形成される。
　また、電極６１９には、拡散層領域６６４を介して、電荷電圧変換アンプ６８０およびトランジスタ６４０が接続される。電荷電圧変換アンプ６８０により、拡散層領域６６４を介してスキャンアウト信号Ｓｏｕｔがスキャンアウト端子に出力される。また、トランジスタ６４０の他端にはイコライズ用の端子Ｖｅｑが接続され、ゲートにはイコライズ駆動端子Ｔｅｑが接続される。イコライズ駆動端子ＴｅｑをＨ状態にすることによって、拡散層領域６６４を介してイコライズが行われる。
　クロック信号線６７０がＨ状態にされると、入力端子ＩＮ１乃至ＩＮ３からのアナログ信号が電極６１１、６１４および６１７の下の電荷蓄積領域（空乏層）に供給され、電荷が蓄積される。そして、クロック信号線６３１乃至６３３によって３相のクロック信号ＳＡｃｋ、ＳＢｃｋおよびＳＣｃｋを順番にＨ状態とすることにより、左から右へ電荷が転送されていく。転送された電荷は順次、電荷電圧変換アンプ６８０に入力されて電圧に変換され、スキャンアウト信号Ｓｏｕｔとしてスキャンアウト端子に出力されていく。
　このように、ＣＣＤはＢＢＤと比べて電荷を転送する仕組みは異なるが、基本的な動作はＢＢＤと同様である。なお、第８の実施例では、３相クロックによるＣＣＤを想定したが、これ以外に、２相や４相などの他の多相クロックによるＣＣＤに適用することができる。２相および４相クロックによるＣＣＤの構造については、例えば、米本和也著「ＣＣＤ／ＣＭＯＳのイメージセンサの基礎と応用」（ＣＱ出版）を参照することができる。
　次に、本発明の実施の形態の具体的な適用例について説明する。
　図２２は、本発明の実施の形態におけるアナログスキャン回路を用いたＩＩＲフィルタの構成例を示す図である。ＩＩＲ（Infinite Impulse Response）フィルタは、システムのインパルス応答列が無限に続くフィルタ（無限インパルス応答フィルタ）である。ＩＩＲフィルタはデジタルフィルタとして実現されることが多く、この場合、各要素はデジタル回路により構成される。これに対し、本発明の実施の形態では、各要素を以下のようにアナログ回路により実現する。
　本発明の実施の形態におけるＩＩＲフィルタは、アナログ加算器８１０および８５０と、アナログ乗算器８３１乃至８４９と、アナログ同期回路８２１乃至８２９とを備えている。アナログ加算器８１０は、入力されるアナログ信号Ｘ（ｔ）と、アナログ乗算器８３１乃至８３９の出力とを加算する加算器である。アナログ加算器８５０は、アナログ乗算器８４０乃至８４９の出力を加算する加算器である。アナログ乗算器８３１乃至８３９は、アナログ同期回路８２１乃至８２９の出力に対してそれぞれ定数ａ１乃至ａｎ－１を乗算する乗算器である。アナログ乗算器８４０乃至８４９は、アナログ加算器８１０およびアナログ同期回路８２１乃至８２９の出力に対してそれぞれ定数ｂ０乃至ｂｎ－１を乗算する乗算器である。アナログ同期回路８２１乃至８２９は、アナログ加算器８１０の出力を１サンプリング時間ずつ遅延させる遅延器である。このアナログ同期回路８２１乃至８２９は、本発明の実施の形態におけるアナログスキャン回路により実現することができる。
　すなわち、本発明の実施の形態におけるＩＩＲフィルタでは、アナログ同期回路８２１乃至８２９をアナログスキャン回路により実現することにより、フィルタ全体に亘ってアナログ信号を扱うことを可能としている。これにより、従来のデジタルフィルタと比較して、構成要素を減らすことができ、消費電力やコストを低減することができる。また、デジタルフィルタの設計手法を用いることができるため、従来のアナログフィルタと比較して、フィルタ周波数特性の調整が不要であり、ＬＣＲ成分に依存せずに周波数特性を決定することができる。
　なお、ここでは、本発明の実施の形態におけるアナログスキャン回路を用いたＩＩＲフィルタの構成例について説明したが、本発明のアナログスキャン回路はＦＩＲフィルタにも同様に適用することができる。ＦＩＲ（Finite Impulse Response）フィルタは、システムのインパルス応答列が有限時間で０に収束するフィルタ（有限インパルス応答フィルタ）である。
　図２３は、本発明の実施の形態のアナログスキャン回路をアナログ回路の同期化制御に用いた場合の例を示す図である。この例では、ＬＳＩ９００内の回路９１０と回路９２０の間にアナログスキャン回路９５０が挿入され、回路９２０と回路９３０の間にアナログスキャン回路９６０が挿入されている。アナログスキャン回路９５０および９６０は、それぞれ１ビット分のアナログフリップフロップ（ＡＦＦ）９５１および９６１を複数備えることができる。これにより、回路９１０の出力はアナログスキャン回路９５０において一旦同期化され、その後、回路９２０に入力される。同様に、回路９２０の出力はアナログスキャン回路９６０において一旦同期化され、その後、回路９３０に入力される。
　アナログスキャン回路９５０とアナログスキャン回路９６０の間はスキャンチェーン９５９により接続されており、両者は一体化されたスキャンパスを形成する。また、アナログスキャン回路９５０のスキャンイン端子にはＤ／Ａコンバータ９４０が接続され、アナログスキャン回路９６０のスキャンアウト端子にはＡ／Ｄコンバータ９７０が接続されている。これにより、ＬＳＩテスタとの間でデジタル信号によるインターフェースを形成する。すなわち、任意の同期化されたタイミングにおいて、回路９１０または９２０から出力されるアナログ信号を読み出すことができ、また、回路９２０または９３０に入力されるべきアナログ信号を設定することができる。アナログスキャン回路９５０および９６０に保持される値はアナログ値であり、これによりアナログ信号のスキャンパスを実現することができる。
　なお、これらのスキャンパスは、ＬＳＩ単体の検証時の他、装置として組み込まれた後であっても利用することができる。装置として組み込まれた後は、例えば、定期的なメンテナンスや、故障時の解析のためのログダンプ採取、あるいは、これらの場合の検証等のためのステップアンドダンプ（所望の値を所望の箇所に埋め込んで、任意のクロック後の各部出力データ等を採取する、または、ログダンプする）やテストプログラムの実行などに利用することができる。
　図２４は、本発明の実施の形態のアナログスキャン回路をアナログ回路の同期化制御に用いた場合のレイアウト図である。ここでは、アナログフリップフロップ（ＡＦＦ）の１つ（１本のアナログ信号に相当する単位）として、ゲート電極２１８および２１９と、拡散層領域２２８および２２９が示されている。ゲート電極２１８にはクロック信号線１２１によりＳＡｃｋが供給され、ゲート電極２１９にはクロック信号線１２２によりＳＢｃｋが供給される。また、ゲート電極２１８の下方の拡散層領域２２７にはシフトイン端子Ｓｉｎからの信号が供給される。そして、拡散層領域２２９からシフトアウト端子Ｓｏｕｔを介してシフトアウト信号が出力される。この構成では、デジタル回路における１ビット用のマスタスレーブタイプのスキャン機能付のフリップフロップと概念的に類似の動作を行う。この場合、拡散層領域２２８の電位Ｖｂ（ｉ）がマスタ側ラッチの出力に、拡散層領域２２９の電位Ｖｃ（ｉ）がスレーブ側ラッチの出力に、それぞれ対応すると考えられる。なお、このアナログフリップフロップは、当然に、スキャンパスの一部を構成する。
　拡散層領域２２８には信号線１３０をゲート接続したトランジスタ３０９が接続される。このトランジスタ３０９の他端には入力端子ＩＮ（ｉ）が接続される。拡散層領域２２９には電荷電圧変換アンプ４１９が接続される。この電荷電圧変換アンプ４１９には信号線１４０をゲート接続したトランジスタ４２９が接続される。このトランジスタ４２９の他端にはコンデンサ４３９およびアンプ４４９が接続される。トランジスタ４２９およびコンデンサ４３９はサンプル・アンド・ホールド回路を構成する。
　なお、ゲート電極２１８および拡散層領域２２８は、特許請求の範囲に記載の入力アナログ値保持手段の一例である。また、ゲート電極２１９および拡散層領域２２９は、特許請求の範囲に記載の出力アナログ値保持手段の一例である。また、トランジスタ３０９は、特許請求の範囲に記載の入力手段、第１または第２入力手段の一例である。また、ゲート電極２１８および拡散層領域２２７は、特許請求の範囲に記載の入力手段、第１または第２入力手段の一例である。また、トランジスタ４２９は、特許請求の範囲に記載の出力手段の一例である。
　図２５は、本発明の実施の形態におけるアナログスキャン回路をアナログ回路の同期化制御に用いた場合のタイミングチャートである。第ｉ段目のアナログフリップフロップについては「（ｉ）」の添え字を付し、第（ｉ＋１）段目のアナログフリップフロップについては「（ｉ＋１）」の添え字を付している。
　時刻Ｔ１では、クロック信号ＳＡｃｋおよびＳＢｃｋがともにＨ状態にされることにより、拡散層領域２２８および２２９（Ｖｂ（ｉ）、Ｖｃ（ｉ）、Ｖｂ（ｉ＋１）、Ｖｃ（ｉ＋１））における可動電荷はイニシャル値（Ｑｅｑ）となる。
　時刻Ｔ２では、クロック信号ＬｃｋがＨ状態にされることにより、入力端子ＩＮ（ｉ）に入力されるアナログ信号「ａ」がゲート電極２１８と拡散層領域２２８の間に供給され、電荷が蓄積される（Ｖｂ（ｉ））。
　時刻Ｔ３では、クロック信号ＳＢｃｋがＨ状態にされることにより、ゲート電極２１８と拡散層領域２２８の間に保持される電荷「ａ」がゲート電極２１９と拡散層領域２２９の間に転送される（Ｖｃ（ｉ））。また、このとき、ライト用クロック信号ＷｃｋがＨ状態にされることにより、ゲート電極２１９と拡散層領域２２９の間に転送された電荷「ａ」に相当する電位が出力端子ＶＯＵＴ（ｉ）に出力される。
　第ｉ段目のアナログフリップフロップ（例えば、図２３のアナログスキャン回路９５０）の出力端子ＶＯＵＴ（ｉ）から出力された信号電位に基づいて、次段の回路（例えば、図２３の回路９２０）が動作する。この次段の回路において生成された信号には、図２５においてダッシュ記号を付している。例えば、時刻Ｔ３において出力端子ＶＯＵＴ（ｉ）から出力された信号「ａ」は、次段の回路によって処理され、信号「ａ'」として、第（ｉ＋１）段目のアナログフリップフロップの入力端子ＩＮ（ｉ＋１）に入力される。
　時刻Ｔ４では、クロック信号ＬｃｋがＨ状態にされることにより、第ｉ段目のＩＮ（ｉ）に入力された信号「ｂ」がＶｂ（ｉ）に供給され、電荷が蓄積される。同様に、第（ｉ＋１）段目のＩＮ（ｉ＋１）に入力された信号「ａ'」がＶｂ（ｉ＋１）に供給され、電荷が蓄積される。
　また、時刻Ｔ５では、クロック信号ＳＢｃｋがＨ状態にされることにより、Ｖｂ（ｉ）に蓄積されていた電荷「ｂ」がＶｃ（ｉ）に転送され、Ｖｂ（ｉ＋１）に蓄積されていた電荷「ａ'」がＶｃ（ｉ＋１）に転送される。また、このとき、ライト用クロック信号ＷｃｋがＨ状態にされることにより、Ｖｃ（ｉ）に転送された電荷「ｂ」に相当する電位が出力端子ＶＯＵＴ（ｉ）に出力され、Ｖｃ（ｉ＋１）に転送された電荷「ａ'」に相当する電位が出力端子ＶＯＵＴ（ｉ＋１）に出力される。
　これ以降は、同様の要領で動作を繰り返す。この場合、クロック信号ＳＢｃｋの半周期分を１Ｔとして表すと、サンプリング周期および出力周期はともに２Ｔになる。すなわち、クロック信号ＬｃｋおよびＷｃｋを半周期ずつずらして与えることにより、アナログスキャン回路は、前段のアナログ回路からアナログ信号を受け取って、一旦同期をとり、後段のアナログ回路にそのアナログ信号を供給することができる。
　図２６は、本発明の実施の形態におけるアナログスキャン回路を用いたＬＳＩ間転送の一例を示す図である。ここでは、ＬＳＩ－Ａ７０１からＬＳＩ－Ｂ７０２にアナログ信号を転送する場合の構成例について説明する。
　ＬＳＩ－Ａ７０１は、デジタル信号を受けてシフト動作を行うシフト回路７１０－０乃至２と、デジタル信号からアナログ信号に変換するアナログ変換回路７２０－０乃至２とを備える。このＬＳＩ－Ａ７０１においては、３本のアナログ信号線７０９－０乃至２によりＬＳＩ－Ｂ７０２との間を接続することを想定し、各回路を３つずつ設けているが、これに限定されるものではない。シフト回路７１０－０乃至２のそれぞれをシフト回路７１０と称する。また、アナログ変換回路７２０－０乃至２それぞれをアナログ変換回路７２０と称する。
　ＬＳＩ－Ｂ７０２は、アナログ信号をデジタル信号に変換するデジタル変換回路７３０－０乃至２と、複数のデジタル信号から１つを順次選択する選択回路７４０－０乃至２とを備える。このＬＳＩ－Ｂ７０２においても、３本のアナログ信号線７０９－０乃至２によりＬＳＩ－Ａ７０１との間を接続することを想定し、各回路を３つずつ設けているが、これに限定されるものではない。デジタル変換回路７３０－０乃至２のそれぞれをデジタル変換回路７３０と称する。また、選択回路７４０－０乃至２のそれぞれを選択回路７４０と称する。
　図２７は、本発明の実施の形態におけるシフト回路７１０の一構成例を示す図である。このシフト回路７１０は、フリップフロップ回路７１１乃至７１３を備え、これらを直列に接続した構成を有している。フリップフロップ回路７１１乃至７１３は、入力されたデジタル信号を保持して出力する回路である。
　第１段目のフリップフロップ回路７１３のデータ入力端子Ｄｉには、シフト回路７１０のデータ入力端子Ｄｉが接続される。第１段目のフリップフロップ回路７１３のデータ出力端子Ｄｔは、第２段目のフリップフロップ回路７１２のデータ入力端子Ｄｉに接続される。第２段目のフリップフロップ回路７１２のデータ出力端子Ｄｔは、第３段目のフリップフロップ回路７１１のデータ入力端子Ｄｉに接続される。フリップフロップ回路７１１乃至７１３のデータ出力端子Ｄｔは、シフト回路７１０のデータ出力端子Ｄｔ（０）乃至（２）に接続される。
　第１段目のフリップフロップ回路７１３のスキャン入力端子Ｓｉｎには、シフト回路７１０のスキャン入力端子ＤＳｉが接続される。第１段目のフリップフロップ回路７１３のスキャン出力端子Ｓｏｕｔは、第２段目のフリップフロップ回路７１２のスキャン入力端子Ｓｉｎに接続される。第２段目のフリップフロップ回路７１２のスキャン出力端子Ｓｏｕｔは、第３段目のフリップフロップ回路７１１のスキャン入力端子Ｓｉｎに接続される。第３段目のフリップフロップ回路７１１のスキャン出力端子Ｓｏｕｔは、シフト回路７１０のスキャン出力端子ＤＳｔに接続される。
　フリップフロップ回路７１１乃至７１３のデータクロック端子Ｄｃは、シフト回路７１０のデータクロック端子Ｄｃに接続される。また、フリップフロップ回路７１１乃至７１３のスキャンクロック端子ＤＳｃは、シフト回路７１０のスキャンクロック端子ＤＳｃに接続される。
　図２８は、本発明の実施の形態におけるフリップフロップ回路７１１の一構成例を示す図である。ここでは、フリップフロップ回路７１１の構成例について説明するが、他のフリップフロップ回路７１２および７１３についても同様の構成を有する。フリップフロップ回路７１１は、論理積ゲート５１１乃至５１４、５２１乃至５２４、５３１乃至５３４を備える。
　論理積ゲート５１１乃至５１４は、データクロック端子Ｄｃおよびスキャンクロック端子ＤＳｃからの入力に基づいてクロック信号を生成するものである。スキャンモード端子ＳｍがＨ状態であればデータクロックが論理積ゲート５２１に供給され、スキャンモード端子ＳｍがＬ状態であればスキャンクロックが論理積ゲート５２２に供給される。また、論理積ゲート５１４は、データクロックまたはスキャンクロックの反転信号ＳＢｃｋを論理積ゲート５３１に供給する。すなわち、論理積ゲート５１４は、特許請求の範囲に記載の転送トリガ信号供給手段の一例である。
　論理積ゲート５２１乃至５２４は、フリップフロップのマスタ側ラッチに相当するものである。データクロックまたはスキャンクロックがＨ状態であればデータ入力端子Ｄｉからのデータまたはスキャン入力端子Ｓｉｎからのスキャンデータが取り込まれ、データクロックまたはスキャンクロックがＬ状態であれば論理積ゲート５２４の出力Ｂｉが保持される。
　論理積ゲート５３１乃至５３４は、フリップフロップのスレーブ側ラッチに相当するものである。論理積ゲート５３１は、論理積ゲート５１４からのクロックＳＢｃｋがＨ状態の間に論理積ゲート５２４の出力Ｂｉを取り込む。論理積ゲート５３２は、論理積ゲート５１４からのクロックＳＢｃｋの反転信号がＨ状態の間に論理積ゲート５３４の出力Ｓｏｕｔを取り込む。論理積ゲート５３３の出力はデータ出力端子Ｄｔに接続される。論理積ゲート５３４の出力はスキャン出力端子Ｓｏｕｔに接続される。ただし、ここではデータ出力端子Ｄｔおよびスキャン出力端子Ｓｏｕｔは同じ値を示す。
　図２９は、本発明の実施の形態におけるフリップフロップ回路７１１の動作タイミング例を示す図である。
　まず、時刻Ｔ１からＴ６までは、スキャンモード端子Ｓｍの値がＬ状態、すなわち通常のデータシフトモードであることを想定している。このとき、データ入力端子Ｄｉからの入力信号が、データクロック端子Ｄｃのクロックに従って入力される。たとえば、時刻Ｔ１において入力された信号「ａ」は、時刻Ｔ１の前半にマスタ側ラッチに取り込まれ、時刻Ｔ１の後半にスレーブ側ラッチに取り込まれる。
　一方、時刻Ｔ１１からＴ１６までは、スキャンモード端子Ｓｍの値がＨ状態、すなわちスキャンモードであることを想定している。このとき、スキャン入力端子Ｓｉｎからのスキャン入力信号が、スキャンクロック端子ＤＳｃのクロックに従って入力される。たとえば、時刻Ｔ１１において入力された信号「ａ」は、時刻Ｔ１の前半にマスタ側ラッチに取り込まれ、時刻Ｔ１の後半にスレーブ側ラッチに取り込まれる。
　ここでは、入力の各状態（Ｓｍ、Ｄｃ、ＤＳｃ）における、入力端子（Ｄｉ、Ｓｉｎ）と出力端子（Ｄｔ、Ｓｏｕｔ）の関係を、論理回路的に理解できるように、論理ゲートにより表現して説明した。ただし、実際の回路としては、トライステートバッファタイプや、ＴＴＬやＭＯＳその他のトランジスタを組み合わせた回路等の、いわゆるフリップフロップの動作を行う論理的に同等の回路（図２９の動作を行う回路）により実現することができる。なお、図２６や図２７と同様に、以降の図においても、煩雑さを避けるために、スキャンモード端子Ｓｍ、データクロック端子Ｄｃ、スキャンクロック端子Ｓｃ等の図示は省略する。また、スキャンモード端子Ｓｍ、データクロック端子Ｄｃ、スキャンクロック端子Ｓｃ等のＬＳＩ内での分配も、１ブロックに対して１入力でなくても良く、論理的に同等の動作を行う分配であれば、同様に適用することができる。
　図３０は、本発明の実施の形態におけるアナログ変換回路７２０の一構成例を示す図である。このアナログ変換回路７２０は、フリップフロップ回路７２１乃至７２３と、Ｄ／Ａ（Digital to Analog）変換回路７２４と、アナログフリップフロップ７２５とを備えている。
　フリップフロップ回路７２１乃至７２３は、入力されたデジタル信号を保持して出力する回路であり、図２８により説明したフリップフロップ回路７１１と同様の構成を備えるものである。フリップフロップ回路７２１のデータ入力端子Ｄｉにはアナログ変換回路７２０のデータ入力端子Ｄｉ（０）が接続される。フリップフロップ回路７２２のデータ入力端子Ｄｉにはアナログ変換回路７２０のデータ入力端子Ｄｉ（１）が接続される。フリップフロップ回路７２３のデータ入力端子Ｄｉにはアナログ変換回路７２０のデータ入力端子Ｄｉ（２）が接続される。なお、シフト回路７１０のデータ出力端子Ｄｔ（０）乃至（２）は、それぞれ信号線Ｄ１Ｓ（００）乃至（０２）により、アナログ変換回路７２０のデータ入力端子Ｄｉ（０）乃至（２）に接続される。
　第１段目のフリップフロップ回路７２３のスキャン入力端子Ｓｉｎには、アナログ変換回路７２０のスキャン入力端子ＤＳｉが接続される。第１段目のフリップフロップ回路７２３のスキャン出力端子Ｓｏｕｔは、第２段目のフリップフロップ回路７２２のスキャン入力端子Ｓｉｎに接続される。第２段目のフリップフロップ回路７２２のスキャン出力端子Ｓｏｕｔは、第３段目のフリップフロップ回路７２１のスキャン入力端子Ｓｉｎに接続される。第３段目のフリップフロップ回路７２１のスキャン出力端子Ｓｏｕｔは、アナログ変換回路７２０のスキャン出力端子ＤＳｔに接続される。
　フリップフロップ回路７２１乃至７２３のデータクロック端子Ｄｃは、アナログ変換回路７２０のデータクロック端子Ｄｃに接続される。また、フリップフロップ回路７２１乃至７２３のスキャンクロック端子Ｓｃは、アナログ変換回路７２０のスキャンクロック端子ＤＳｃに接続される。
　なお、フリップフロップ回路７２１乃至７２３の各データ出力端子Ｄｔからの信号は信号線Ｄｔ（０）乃至（２）を介してＤ／Ａ変換回路７２４に供給される。この信号線Ｄｔ（０）乃至（２）のデータは、後述のタイミングチャートではＤ２（０）乃至（２）と呼称する。
　Ｄ／Ａ変換回路７２４は、フリップフロップ回路７２１乃至７２３の各データ出力端子Ｄｔからの計３ビットを８値のアナログ信号に変換して、１本の信号線として出力するものである。このＤ／Ａ変換回路７２４の出力は、アナログフリップフロップ７２５に供給されるとともに、増幅器７２６を介してアナログ信号観測端子Ａｉｔに供給される。
　アナログフリップフロップ７２５は、Ｄ／Ａ変換回路７２４から供給されたアナログ値を保持するフリップフロップである。基本的な構成は、図２４により説明したものと同様である。アナログフリップフロップ７２５のデータ入力端子Ａｉは、Ｄ／Ａ変換回路７２４の出力端子に接続される。アナログフリップフロップ７２５のデータ出力端子Ａｔは、アナログ変換回路７２０のデータ出力端子Ａｔに接続される。アナログフリップフロップ７２５のスキャン入力端子ＡＳｉｎは、アナログ変換回路７２０のスキャン入力端子ＡＳｉに接続される。アナログフリップフロップ７２５のスキャン出力端子ＡＳｏｕｔは、アナログ変換回路７２０のスキャン出力端子ＡＳｔに接続される。
　アナログフリップフロップ７２５のデータクロック端子Ａｃは、アナログ変換回路７２０のアナログデータクロック端子Ａｃに接続される。また、アナログフリップフロップ７２５のスキャンクロック端子Ｓｃは、アナログ変換回路７２０のアナログスキャンクロック端子ＡＳｃに接続される。アナログフリップフロップ７２５は、データクロック端子Ａｃのクロックに従って、データ入力端子Ａｉからのデータ信号を保持し、データ出力端子Ａｔに出力する。また、アナログフリップフロップ７２５は、スキャンクロック端子Ｓｃのクロックに従って、スキャン入力端子ＡＳｉｎからのスキャンデータ信号を保持し、スキャン出力端子ＡＳｏｕｔに出力する。
　アナログフリップフロップ７２５では、アナログデータクロック端子Ａｃおよびアナログスキャンクロック端子ＡＳｃから入力されたクロックから、フリップフロップ回路７１１の論理積ゲート５１１乃至５１４と同様の構成によりクロックＳＢｃｋが生成される。ライト用クロックＷｃｋは、ＳＢｃｋと同じ信号を利用することができる。また、ロード用クロックＬｃｋは、ＳＢｃｋの反転信号を利用することができる。
　このようにしてアナログ変換回路７２０から出力されたアナログ信号は、ＬＳＩ－Ａ７０１からＬＳＩ－Ｂ７０２へ転送される。
　図３１は、本発明の実施の形態におけるデジタル変換回路７３０の一構成例を示す図である。このデジタル変換回路７３０は、アナログフリップフロップ７３１と、Ａ／Ｄ（Analog to Digital）変換回路７３２と、フリップフロップ回路７３３乃至７３５とを備える。
　アナログフリップフロップ７３１は、ＬＳＩ－Ａ７０１から供給されたアナログ値を保持するフリップフロップである。基本的な構成はアナログフリップフロップ７２５と同様である。アナログフリップフロップ７３１のデータ入力端子Ａｉは、デジタル変換回路７３０のデータ入力端子Ａｉに接続される。アナログフリップフロップ７３１のデータ出力端子Ａｔは、Ａ／Ｄ変換回路７３２の入力端子に接続される。アナログフリップフロップ７３１のスキャン入力端子ＡＳｉｎは、デジタル変換回路７３０のスキャン入力端子ＡＳｉに接続される。アナログフリップフロップ７３１のスキャン出力端子ＡＳｏｕｔは、デジタル変換回路７３０のスキャン出力端子ＡＳｔに接続される。
　アナログフリップフロップ７３１のデータクロック端子Ａｃは、デジタル変換回路７３０のアナログデータクロック端子Ａｃに接続される。また、アナログフリップフロップ７３１のスキャンクロック端子Ｓｃは、デジタル変換回路７３０のアナログスキャンクロック端子ＡＳｃに接続される。アナログフリップフロップ７３１は、データクロック端子Ａｃのクロックに従って、データ入力端子Ａｉからのデータ信号を保持し、データ出力端子Ａｔに出力する。このアナログフリップフロップ７３１のデータ出力端子から出力されるデータは、後述のタイミングチャートではＡ３と呼称する。また、アナログフリップフロップ７３１は、スキャンクロック端子Ｓｃのクロックに従って、スキャン入力端子ＡＳｉｎからのスキャンデータ信号を保持し、スキャン出力端子ＡＳｏｕｔに出力する。
　Ａ／Ｄ変換回路７３２は、アナログフリップフロップ７３１から出力されたアナログ信号を量子化して、３ビットのデジタル信号に変換するものである。このＡ／Ｄ変換回路７３２の出力端子Ｄｉ（０）乃至（２）は、それぞれフリップフロップ回路７３３乃至７３５に１本ずつ供給される。
　フリップフロップ回路７３３乃至７３５は、入力されたデジタル信号を保持して出力する回路であり、図２８により説明したフリップフロップ回路７１１と同様の構成を備えるものである。フリップフロップ回路７３３のデータ入力端子ＤｉにはＡ／Ｄ変換回路７３２の出力端子Ｄｉ（０）が接続される。フリップフロップ回路７３４のデータ入力端子ＤｉにはＡ／Ｄ変換回路７３２の出力端子Ｄｉ（１）が接続される。フリップフロップ回路７３５のデータ入力端子ＤｉにはＡ／Ｄ変換回路７３２の出力端子Ｄｉ（２）が接続される。フリップフロップ回路７３３乃至７３５のデータ出力端子Ｄｔは、それぞれデジタル変換回路７３０のデータ出力端子Ｄｔ（０）乃至（２）に接続される。
　第１段目のフリップフロップ回路７３５のスキャン入力端子Ｓｉｎには、デジタル変換回路７３０のスキャン入力端子ＤＳｉが接続される。第１段目のフリップフロップ回路７３５のスキャン出力端子Ｓｏｕｔは、第２段目のフリップフロップ回路７３４のスキャン入力端子Ｓｉｎに接続される。第２段目のフリップフロップ回路７３４のスキャン出力端子Ｓｏｕｔは、第３段目のフリップフロップ回路７３３のスキャン入力端子Ｓｉｎに接続される。第３段目のフリップフロップ回路７３３のスキャン出力端子Ｓｏｕｔは、デジタル変換回路７３０のスキャン出力端子ＤＳｔに接続される。
　フリップフロップ回路７３３乃至７３５のデータクロック端子Ｄｃは、デジタル変換回路７３０のデータクロック端子Ｄｃに接続される。また、フリップフロップ回路７３３乃至７３５のスキャンクロック端子Ｓｃは、デジタル変換回路７３０のスキャンクロック端子ＤＳｃに接続される。
　図３２は、本発明の実施の形態における選択回路７４０の一構成例を示す図である。この選択回路７４０は、セレクタ７４１およびフリップフロップ回路７４２を備える。
　セレクタ７４１は、選択回路７４０のデータ入力端子Ｄｉ（０）乃至（２）から入力された信号を順番に選択するものである。このセレクタ７４１によって、データ入力端子Ｄｉ（０）乃至（２）から入力された信号は、１クロック毎にフリップフロップ回路７４２に供給される。
　フリップフロップ回路７４２は、入力されたデジタル信号を保持して出力する回路であり、図２８により説明したフリップフロップ回路７１１と同様の構成を備えるものである。
　フリップフロップ回路７４２のデータ入力端子Ｄｉにはセレクタ７４１の出力端子が接続される。フリップフロップ回路７４２のデータ出力端子Ｄｔは、選択回路７４０のデータ出力端子Ｄｔに接続される。フリップフロップ回路７４２のスキャン入力端子Ｓｉｎには、選択回路７４０のスキャン入力端子ＤＳｉが接続される。フリップフロップ回路７４２のスキャン出力端子Ｓｏｕｔは、選択回路７４０のスキャン出力端子ＤＳｔに接続される。フリップフロップ回路７４２のデータクロック端子Ｄｃは、選択回路７４０のデータクロック端子Ｄｃに接続される。また、フリップフロップ回路７４２のスキャンクロック端子Ｓｃは、選択回路７４０のスキャンクロック端子ＤＳｃに接続される。
　図３３は、本発明の実施の形態におけるアナログスキャン回路を用いたＬＳＩ間転送（図２６）のタイミングチャート例を示す図である。この例では、デジタル信号を扱うための内部クロックと、アナログ信号を転送するためのクロックとの速度比を３対１に設定した例を示している。すなわち、アナログ信号を転送するためのクロックは、デジタル信号を扱うためのクロックの３分の１の速度（３倍の周期）となっている。
　シフト回路７１０－０のデータ入力端子Ｄ１（０）には、時刻Ｔ１に信号「ａ」、時刻Ｔ２に信号「ｂ」、時刻Ｔ３に信号「ｃ」といった要領で、データクロック毎にデータ信号が入力されていく。シフト回路７１０－０内のフリップフロップ回路７１１乃至７１３によって各データはシフトされる（図２７参照）。例えば、信号「ａ」は、時刻Ｔ２で信号線Ｄ１Ｓ（０２）に、時刻Ｔ３で信号線Ｄ１Ｓ（０１）に、時刻Ｔ４で信号線Ｄ１Ｓ（００）に、順次出力される。同様に、信号「ｂ」および信号「ｃ」も、それぞれ１データクロックずつ遅れて順次出力される。
　アナログ変換回路７２０－０では、フリップフロップ回路７２１乃至７２３のデータクロック端子Ｄｃにアナログクロックを与えることにより、時刻Ｔ５には、フリップフロップ回路７２１乃至７２３から信号「ａ」乃至「ｃ」が出力される（図３０参照）。なお、アナログ変換回路７２０のデータクロック端子Ｄｃには、アナログデータクロック端子Ａｃと同信号が分配されるため、これらを１つの端子で共用して、同一入力端子からの信号を内部で分配してもよい。信号「ａ」乃至「ｃ」（Ｄ２（００）乃至（０２））は、Ｄ／Ａ変換回路７２４によってアナログ信号「Ａ」に変換され、時刻Ｔ８から、信号線７０９－０により出力される。この信号線７０９－０のデータ幅は１本分であるが、アナログ値であるため、多値表現が可能である。この例では、３ビットの信号「ａ」乃至「ｃ」が１本のアナログ信号線により伝送される（Ａ２（０））。
　デジタル変換回路７３０－０では、アナログフリップフロップ７３１にアナログクロックを与えることにより（図３１参照）、アナログ変換回路７２０－０からのアナログ信号がアナログフリップフロップ７３１により保持され、時刻Ｔ１１から出力される（Ａ３（０））。このアナログ信号「Ａ」は、Ａ／Ｄ変換回路７３２によってデジタル信号「ａ」乃至「ｃ」に変換され、フリップフロップ回路７３３乃至７３５に保持され、時刻Ｔ１４から出力される（Ｄ３（００）乃至（０２））。このフリップフロップ回路７３３乃至７３５にも、アナログクロックが与えられる。ここで、データクロック端子Ｄｃには、アナログデータクロック端子Ａｃと同信号が分配されるため、アナログ変換回路７２０と同様にデジタル変換回路７３０においても、これらを１つの端子で共用して、同一入力端子からの信号を内部で分配してもよい。
　選択回路７４０－０では、フリップフロップ回路７４２にデータクロックを与えることにより（図３２参照）、データクロック毎にデータ信号が出力されていく（Ｄ４（０））。この例では、時刻Ｔ１５に信号「ａ」が出力され、時刻Ｔ１６に信号「ｂ」が出力され、時刻Ｔ１７に信号「ｃ」が出力されている。
　この例では、アナログクロックに同期した３本のデジタル信号Ｄ２（００）乃至（０２）が、同じくアナログクロックに同期した１本のアナログ信号Ａ２（０）として、信号線７０９－０により転送されている。すなわち、本発明の実施の形態によれば、同じクロック速度であれば、データ転送に必要な信号線の数を減らすことができる。
　また、この例では、ＬＳＩ－Ａ７０１およびＬＳＩ－Ｂ７０２の内部のデータ（Ｄ１（０）およびＤ４（０））のクロックの３分の１の速度で、ＬＳＩ－Ａ７０１とＬＳＩ－Ｂ７０２との間の転送が行われている（Ａ２（０）およびＡ３（０））。デジタルのデータクロックを基準として１Ｔとすると、ここでは、スループット３Ｔ、ターンアラウンドタイム３Ｔの転送が行われていることになる。すなわち、本発明の実施の形態によれば、本来のクロック速度よりも低い速度によりデータ転送を行うことができる。これにより、データ転送の信頼度を向上させることができる。また、途中のフリップフロップが不要となることから、回路配置を柔軟に行うことができるとともに、回路規模を小さくすることができる。
　なお、ここでは、スループット３Ｔ、ターンアラウンドタイム３Ｔの単純なアナログ値の転送例について説明したが、アナログ変換回路７２０とデジタル変換回路７３０との間には、３Ｔ以内で処理が可能な範囲であれば、他のアナログ回路を設けることができる。例えば、図３４（ａ）に示すように、ＬＳＩ－Ａ７０１とＬＳＩ－Ｂ７０２との間にアナログ回路７５１を設けるようにしてもよい。また、図３４（ｂ）に示すように、ＬＳＩ－Ａ７０１の内部にアナログ回路７５２を設けるようにしてもよい。また、図３４（ｃ）に示すように、ＬＳＩ－Ｂ７０２の内部にアナログ回路７５３を設けるようにしてもよい。これらは、上述の低速データ転送により途中のフリップフロップが不要となったことの副次的効果である。
　次に、本発明の実施の形態におけるアナログスキャン回路を用いてアナログおよびデジタル混在のスキャンパスを実現する例について説明する。
　図３５は、本発明の実施の形態におけるスキャンパス用Ｄ／Ａコンバータの実現例を示す図である。ここでは、図３０により説明したアナログ変換回路７２０を用いて、デジタル回路７９１のスキャン出力端子ＤＳｔからアナログ回路７９２のスキャン入力端子ＡＳｉに接続することを想定する。
　デジタル回路７９１のスキャン出力端子ＤＳｔは、アナログ変換回路７２０のスキャン入力端子ＤＳｉに、信号線ＤＡｉｎを介して接続される。アナログ回路７９２のスキャン入力端子ＡＳｉは、アナログ変換回路７２０のスキャン出力端子ＡＳｔに、信号線ＤＡｏｕｔを介して接続される。他のデータ入出力端子およびスキャン入出力端子は使用されないため、各入力は「０」に設定される。
　また、アナログ変換回路７２０のデータクロック端子Ｄｃには「０」が設定される。アナログ変換回路７２０のスキャンクロック端子ＤＳｃには内部データ用のデータクロックＤｓｃｋが入力される。アナログ変換回路７２０のアナログクロック端子Ａｃにはアナログ信号用のアナログクロックＡｓｃｋが入力される。アナログ変換回路７２０のアナログスキャンクロック端子ＡＳｃには「０」が設定される。
　図３６は、本発明の実施の形態におけるスキャンパス用Ｄ／Ａコンバータのタイミングチャート例を示す図である。
　時刻Ｔ１においてデジタル回路７９１から信号線ＤＡｉｎを介して入力された信号「ａ」は、データクロックＤｓｃｋに同期して、アナログ変換回路７２０のフリップフロップ回路７２３に保持される。信号「ａ」は、時刻Ｔ２にフリップフロップ回路７２３から出力され、フリップフロップ回路７２２に保持される。そして、信号「ａ」は、時刻Ｔ３にフリップフロップ回路７２２から出力され、フリップフロップ回路７２１に保持され、時刻Ｔ４にフリップフロップ回路７２１から出力される。同様に、信号「ｂ」および信号「ｃ」も、それぞれ１データクロックずつ遅れて順次出力される。
　時刻Ｔ４には、Ｄ／Ａ変換回路７２４において信号「ａ」乃至「ｃ」がアナログ信号「Ａ」に変換される。そして、時刻Ｔ５には、アナログクロックＡｓｃｋに同期して、アナログフリップフロップ７２５からアナログ信号「Ａ」が出力される。
　このように、アナログ変換回路７２０を用いることにより、デジタル信号のスキャン信号をアナログ信号のスキャン信号に変換することができる。これにより、１本のスキャンパスにおいてデジタル信号とアナログ信号を混在させることができる。
　なお、この例では、アナログ回路７９２のスキャン入力端子ＡＳｉに対して、アナログ変換回路７２０のスキャン出力端子ＡＳｔを接続する例について説明したが、アナログ変換回路７２０のデータ出力端子Ａｔを接続しても同様の結果を得ることができる。また、以下に示すように、アナログ変換回路７２０のアナログ信号観測端子Ａｉｔをアナログ変換回路７２０のスキャン入力端子ＡＳｉに接続しても同様の結果を得ることができる。
　図３７は、本発明の実施の形態におけるスキャンパス用Ｄ／Ａコンバータの他の実現例を示す図である。この例では、図３５と異なり、アナログ変換回路７２０のスキャン入力端子ＡＳｉにアナログ信号観測端子Ａｉｔを接続している。また、アナログ変換回路７２０のアナログクロック端子Ａｃには「０」が設定され、アナログスキャンクロック端子ＡＳｃにはアナログ信号用のアナログクロックＡｓｃｋが入力されている。このように、アナログ信号観測端子Ａｉｔの出力をフィードバックすることによって、アナログ変換回路７２０のアナログフリップフロップ７２５のスキャンパスに直接入力することも可能である。
　図３８は、本発明の実施の形態におけるスキャンパス用Ａ／Ｄコンバータの実現例を示す図である。ここでは、図３１により説明したデジタル変換回路７３０および図３２により説明した選択回路７４０を用いて、アナログ回路７９３のスキャン出力端子ＡＳｔからデジタル回路７９４のスキャン入力端子ＤＳｉに接続することを想定する。
　アナログ回路７９３のスキャン出力端子ＡＳｔは、デジタル変換回路７３０のスキャン入力端子ＤＳｉに、信号線ＡＤｉｎを介して接続される。デジタル回路７９４のスキャン入力端子ＤＳｉは、選択回路７４０のスキャン出力端子ＤＳｔに、信号線ＡＤｏｕｔを介して接続される。デジタル変換回路７３０のデータ出力端子Ｄｔ（０）乃至（２）は、選択回路７４０のデータ入力端子Ｄｉ（０）乃至（２）に接続される。他のデータ入出力端子およびスキャン入出力端子は使用されないため、各入力は「０」に設定される。
　また、デジタル変換回路７３０のアナログクロック端子Ａｃおよびスキャンクロック端子ＤＳｃには「０」が設定される。デジタル変換回路７３０のアナログスキャンクロック端子ＡＳｃおよびデータクロック端子Ｄｃにはアナログ信号用のアナログクロックＡｓｃｋが入力される。選択回路７４０のデータクロック端子Ｄｃには内部データ用のデータクロックＤｓｃｋが入力される。選択回路７４０のスキャンクロック端子ＤＳｃには「０」が設定される。
　図３９は、本発明の実施の形態におけるスキャンパス用Ａ／Ｄコンバータのタイミングチャート例を示す図である。
　時刻Ｔ１においてアナログ回路７９３から信号線ＡＤｉｎを介して入力されたアナログ信号「Ａ」は、アナログクロックＡｓｃｋに同期して、デジタル変換回路７３０のアナログフリップフロップ７３１に保持される。このアナログ信号「Ａ」は、デジタル信号「ａ」乃至「ｃ」から成る信号のアナログ値を示す。アナログフリップフロップ７３１は、時刻Ｔ５からアナログ信号「Ａ」を出力する。
　アナログ信号「Ａ」は、デジタル変換回路７３０のＡ／Ｄ変換回路７３２によってデジタル信号「ａ」乃至「ｃ」に変換され、フリップフロップ回路７３３乃至７３５に保持される。フリップフロップ回路７３３乃至７３５は、アナログクロックＡｓｃｋに同期して、時刻Ｔ８からそれぞれデジタル信号「ａ」乃至「ｃ」を出力する。
　選択回路７４０のフリップフロップ回路７４２は、データクロックＳｓｃｋに同期して、信号「ａ」乃至「ｃ」を順次保持する。これにより、時刻Ｔ９から信号「ａ」乃至「ｃ」が順次出力される。
　このように、デジタル変換回路７３０および選択回路７４０を用いることにより、アナログ信号のスキャン信号をデジタル信号のスキャン信号に変換することができる。これにより、１本のスキャンパスにおいてデジタル信号とアナログ信号を混在させることができる。
　なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、上述のように特許請求の範囲における発明特定事項とそれぞれ対応関係を有する。ただし、本発明は実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
　また、本発明の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disk）、メモリカード、ブルーレイディスク（Blu-ray Disc（登録商標））等を用いることができる。

Claims (22)

  1. 　アナログ値をそれぞれ保持する複数のアナログ値保持手段と、
    　前記アナログ値を前記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、
    　前記複数のアナログ値保持手段に保持される前記アナログ値を前記複数のアナログ値保持手段の間で転送する転送手段と、
    　前記複数のアナログ値保持手段に保持される前記アナログ値の少なくとも１つを読み出して出力する出力手段とを具備することを特徴とするアナログスキャン回路。
  2. 　前記転送手段は、シフト同期信号に従って前記転送を行うことを特徴とする請求項１記載のアナログスキャン回路。
  3. 　前記入力手段は、前記シフト同期信号に従って前記アナログ値を前記複数のアナログ値保持手段の少なくとも１つに保持させることを特徴とする請求項２記載のアナログスキャン回路。
  4. 　前記出力手段は、前記シフト同期信号に従って前記複数のアナログ値保持手段から前記アナログ値を読み出すことを特徴とする請求項２記載のアナログスキャン回路。
  5. 　前記入力手段は、共通入力制御信号に従って同時に複数の前記アナログ値を前記複数のアナログ値保持手段の対応するものに保持させることを特徴とする請求項１記載のアナログスキャン回路。
  6. 　前記入力手段は、複数の前記アナログ値のそれぞれに対応する個別入力制御信号に従って前記複数のアナログ値を前記複数のアナログ値保持手段の対応するものに保持させることを特徴とする請求項１記載のアナログスキャン回路。
  7. 　前記出力手段は、共通出力制御信号に従って同時に前記複数のアナログ値保持手段から前記アナログ値を読み出すことを特徴とする請求項１記載のアナログスキャン回路。
  8. 　前記出力手段は、複数の前記アナログ値のそれぞれに対応する個別出力制御信号に従って前記複数のアナログ値保持手段から前記アナログ値を読み出すことを特徴とする請求項１記載のアナログスキャン回路。
  9. 　前記複数のアナログ値保持手段は、半導体基体上に形成された拡散層領域に電荷を蓄積することにより前記アナログ値を保持することを特徴とする請求項１記載のアナログスキャン回路。
  10. 　前記複数のアナログ値保持手段は、半導体基体上に生じた空乏層領域に電荷を蓄積することにより前記アナログ値を保持することを特徴とする請求項１記載のアナログスキャン回路。
  11. 　アナログデータを出力する出力回路と、前記アナログデータを受けるアナログスキャン回路とを具備するデータ処理装置であって、
    　前記アナログスキャン回路は、
    　アナログ値をそれぞれ保持する複数のアナログ値保持手段と、
    　前記アナログデータの瞬時値を前記アナログ値として前記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、前記複数のアナログ値保持手段に保持される前記アナログ値を前記複数のアナログ値保持手段の間で転送する転送手段と、
    　前記複数のアナログ値保持手段に保持される前記アナログ値の少なくとも１つを読み出して出力する出力手段とを備えることを特徴とするデータ処理装置。
  12. 　アナログデータを供給するアナログスキャン回路と、前記アナログデータを受けて入力する入力回路とを具備するデータ処理装置であって、
    　前記アナログスキャン回路は、
    　アナログ値をそれぞれ保持する複数のアナログ値保持手段と、
    　前記アナログ値を前記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、
    　前記複数のアナログ値保持手段に保持される前記アナログ値を前記複数のアナログ値保持手段の間で転送する転送手段と、
    　前記複数のアナログ値保持手段に保持される前記アナログ値の少なくとも１つを読み出して前記アナログデータとして出力する出力手段とを備えることを特徴とするデータ処理装置。
  13. 　第１のアナログデータを出力する出力回路と、前記第１のアナログデータを受けて第２のアナログデータを供給するアナログスキャン回路と、前記第２のアナログデータを受けて入力する入力回路とを具備するデータ処理装置であって、
    　前記アナログスキャン回路は、
    　アナログ値をそれぞれ保持する複数のアナログ値保持手段と、
    　前記第１のアナログデータの瞬時値を前記アナログ値として前記複数のアナログ値保持手段の少なくとも１つに保持させるように入力する入力手段と、
    　前記複数のアナログ値保持手段に保持される前記アナログ値を前記複数のアナログ値保持手段の間で転送する転送手段と、
    　前記複数のアナログ値保持手段に保持される前記アナログ値の少なくとも１つを読み出して前記第２のアナログデータとして出力する出力手段とを備えることを特徴とするデータ処理装置。
  14. 　入力アナログ値を保持する入力アナログ値保持手段と、
    　前記入力アナログ値保持手段が保持する前記入力アナログ値を、転送トリガ信号に基づいて転送して、出力アナログ値として保持する出力アナログ値保持手段とを具備するアナログフリップフロップ。
  15. 　前記入力アナログ値は、ｎ個（ｎは３以上の整数）の離散値を含むｍ個（ｍはｎ以上の整数）の値のうちのいずれかの値を示す請求項１４記載のアナログフリップフロップ。
  16. 　前記入力アナログ値保持手段は、入力トリガ信号に基づいて、前記入力アナログ値を入力する入力手段を備える請求項１４または１５記載のアナログフリップフロップ。
  17. 　前記入力手段は、
    　第１のトリガ信号に基づいて第１のアナログ値を前記入力アナログ値として入力する第１入力手段と、
    　第２のトリガ信号に基づいて第２のアナログ値を前記入力アナログ値として入力する第２入力手段とを備える請求項１６記載のアナログフリップフロップ。
  18. 　前記第１および第２のトリガ信号の一方が、スキャン動作指示のための入力トリガ信号である請求項１７記載のアナログフリップフロップ。
  19. 　前記出力アナログ値保持手段が保持する前記出力アナログ値を、出力トリガ信号に基づいて出力する出力手段をさらに備える請求項１４乃至１８のいずれかに記載のアナログフリップフロップ。
  20. 　前記入力アナログ値保持手段および前記出力アナログ値保持手段の少なくとも一方が、半導体基体上に形成された拡散層領域に電荷を蓄積することによりアナログ値を保持する請求項１４乃至１９のいずれかに記載のアナログフリップフロップ。
  21. 　前記入力アナログ値保持手段および前記出力アナログ値保持手段の少なくとも一方が、半導体基体上に生じた空乏層領域に電荷を蓄積することによりアナログ値を保持する請求項１４乃至１９のいずれかに記載のアナログフリップフロップ。
  22. 　任意のアナログ値を示す任意のアナログデータをそれぞれ入力して保持して出力が可能な複数のアナログフリップフロップと、これら複数のアナログフリップフロップの動作タイミングを制御する制御手段とを具備するデータ処理装置であって、
    　前記複数のアナログフリップフロップのそれぞれは、
    　入力アナログ値を保持する入力アナログ値保持手段と、
    　前記入力アナログ値保持手段が保持する前記入力アナログ値を、転送トリガ信号に基づいて入力して、出力アナログ値として保持する出力アナログ値保持手段とを備え、
    　前記制御手段は、
    　前記複数のアナログフリップフロップに同一の前記転送トリガ信号を供給する転送トリガ信号供給手段を備えるデータ処理装置。
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