JP3189802B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
-
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
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- H—ELECTRICITY
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- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の背景】本発明は半導体集積回路に関し、特にア
ナログ回路とディジタル回路が混載された半導体集積回
路回路におけるアナログ回路とディジタル回路、及びそ
の接続状態を検証することが可能な半導体集積回路に関
する。
ナログ回路とディジタル回路が混載された半導体集積回
路回路におけるアナログ回路とディジタル回路、及びそ
の接続状態を検証することが可能な半導体集積回路に関
する。
【０００２】
【従来の技術】近年、半導体集積回路の技術が向上し、
アナログ回路とディジタル回路が一つの半導体集積回路
に搭載したものが実現されている。例えば、映像信号や
音声信号等のアナログ信号を時間軸上でサンプリング
し、そのサンプリングした値をディジタル値に変換して
ＣＰＵ等のディジタル信号プロセッサで処理可能なディ
ジタル信号とする場合には、アナログ回路では前記した
サンプリングを行い、ディジタル回路ではサンプリング
した値をコード化する等によってディジタル値に変換す
る。あるいは、その逆にコード化されているディジタル
信号をデジタル回路によってデコードし、アナログ回路
において元の映像信号や音声信号等のアナログ信号とす
るものがある。このように、アナログ回路とディジタル
回路を混載することにより、半導体集積回路のさらなる
微小化、高集積化、ないし多機能化が実現できる。
アナログ回路とディジタル回路が一つの半導体集積回路
に搭載したものが実現されている。例えば、映像信号や
音声信号等のアナログ信号を時間軸上でサンプリング
し、そのサンプリングした値をディジタル値に変換して
ＣＰＵ等のディジタル信号プロセッサで処理可能なディ
ジタル信号とする場合には、アナログ回路では前記した
サンプリングを行い、ディジタル回路ではサンプリング
した値をコード化する等によってディジタル値に変換す
る。あるいは、その逆にコード化されているディジタル
信号をデジタル回路によってデコードし、アナログ回路
において元の映像信号や音声信号等のアナログ信号とす
るものがある。このように、アナログ回路とディジタル
回路を混載することにより、半導体集積回路のさらなる
微小化、高集積化、ないし多機能化が実現できる。
【０００３】
【発明が解決しようとする課題】ところで、この種の半
導体集積回路では、アナログ回路とディジタル回路とは
それぞれ電気的に接続して両者が一体化した回路として
構成されることが多いため、このような半導体集積回路
を検証して当該半導体集積回路の障害を検出したとき
に、障害がいずれの回路にあるのか、あるいは両回路を
接続する配線経路に障害があるのかを明確に検証するこ
とができない。このため、半導体集積回路の内部配線を
部分的に断状態としてアナログ回路とディジタル回路を
それぞれ個別に検証する手法をとらざるを得ず、検証が
極めて煩雑でかつ工数がかかるという問題がある。ま
た、このような手法では、アナログ回路とディジタル回
路を接続する配線経路に障害が生じているような場合に
は、その障害を検証することは不可能になってしまうた
め、顕微鏡等を用いた光学的な手法により配線経路を観
察して検証を行わざるを得ず、電気的な検証を行うこと
は困難である。
導体集積回路では、アナログ回路とディジタル回路とは
それぞれ電気的に接続して両者が一体化した回路として
構成されることが多いため、このような半導体集積回路
を検証して当該半導体集積回路の障害を検出したとき
に、障害がいずれの回路にあるのか、あるいは両回路を
接続する配線経路に障害があるのかを明確に検証するこ
とができない。このため、半導体集積回路の内部配線を
部分的に断状態としてアナログ回路とディジタル回路を
それぞれ個別に検証する手法をとらざるを得ず、検証が
極めて煩雑でかつ工数がかかるという問題がある。ま
た、このような手法では、アナログ回路とディジタル回
路を接続する配線経路に障害が生じているような場合に
は、その障害を検証することは不可能になってしまうた
め、顕微鏡等を用いた光学的な手法により配線経路を観
察して検証を行わざるを得ず、電気的な検証を行うこと
は困難である。
【０００４】本発明の目的は、アナログ回路とディジタ
ル回路とを混載した半導体集積回路において、アナログ
回路及びディジタル回路をそれぞれ検証でき、かつ両回
路を接続する配線経路についても検証が可能な半導体集
積回路を提供することにある。
ル回路とを混載した半導体集積回路において、アナログ
回路及びディジタル回路をそれぞれ検証でき、かつ両回
路を接続する配線経路についても検証が可能な半導体集
積回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の第１の形態は、
アナログ回路とディジタル回路とを一体的に混載し、前
記アナログ回路又はディジタル回路の一方からの信号を
前記他方の回路に入力する半導体集積回路において、前
記ディジタル回路から出力される信号と、前記半導体集
積回路に接続されている第１の外部端子から入力される
信号とをモード切替信号によって切り替えて前記アナロ
グ回路に入力する１以上の第１のセレクタと、前記第１
のセレクタで選択した信号を外部に出力する第２の外部
端子とを備え、前記アナログ回路は、前記ディジタル回
路から出力される信号を処理するアナログ信号処理部
と、前記ディジタル回路から出力される信号をＰ／Ｓ
（パラレル／シリアル）変換するＰ／Ｓ変換手段と、前
記アナログ信号処理部の出力と前記Ｐ／Ｓ変換手段の出
力を選択して出力する第２のセレクタとを備えることを
特徴としている。
アナログ回路とディジタル回路とを一体的に混載し、前
記アナログ回路又はディジタル回路の一方からの信号を
前記他方の回路に入力する半導体集積回路において、前
記ディジタル回路から出力される信号と、前記半導体集
積回路に接続されている第１の外部端子から入力される
信号とをモード切替信号によって切り替えて前記アナロ
グ回路に入力する１以上の第１のセレクタと、前記第１
のセレクタで選択した信号を外部に出力する第２の外部
端子とを備え、前記アナログ回路は、前記ディジタル回
路から出力される信号を処理するアナログ信号処理部
と、前記ディジタル回路から出力される信号をＰ／Ｓ
（パラレル／シリアル）変換するＰ／Ｓ変換手段と、前
記アナログ信号処理部の出力と前記Ｐ／Ｓ変換手段の出
力を選択して出力する第２のセレクタとを備えることを
特徴としている。
【０００６】
【０００７】また、本発明の第２の形態としては、アナ
ログ回路とディジタル回路とを一体的に混載し、前記ア
ナログ回路又はディジタル回路の一方から出力される信
号が前記他方の回路に入力される回路構成の半導体集積
回路において、前記アナログ回路から出力される信号
と、前記半導体集積回路の外部から入力される信号とを
モード切替信号によって切り替えて前記ディジタル回路
に入力する１以上の第１のセレクタを備え、前記アナロ
グ回路は、外部から入力される信号を処理するアナログ
信号処理部と、外部から入力される信号をＳ／Ｐ（シリ
アル／パラレル）変換するＳ／Ｐ変換手段と、前記Ｓ／
Ｐ変換手段の出力と前記半導体集積回路に接続された第
１の外部端子から入力される信号を選択して前記第１の
セレクタに出力する第２のセレクタと、前記第１のセレ
クタで選択した信号を外部に出力する第２の外部端子を
備える。
ログ回路とディジタル回路とを一体的に混載し、前記ア
ナログ回路又はディジタル回路の一方から出力される信
号が前記他方の回路に入力される回路構成の半導体集積
回路において、前記アナログ回路から出力される信号
と、前記半導体集積回路の外部から入力される信号とを
モード切替信号によって切り替えて前記ディジタル回路
に入力する１以上の第１のセレクタを備え、前記アナロ
グ回路は、外部から入力される信号を処理するアナログ
信号処理部と、外部から入力される信号をＳ／Ｐ（シリ
アル／パラレル）変換するＳ／Ｐ変換手段と、前記Ｓ／
Ｐ変換手段の出力と前記半導体集積回路に接続された第
１の外部端子から入力される信号を選択して前記第１の
セレクタに出力する第２のセレクタと、前記第１のセレ
クタで選択した信号を外部に出力する第２の外部端子を
備える。
【０００８】モード切替信号に基づいて第１のセレク
タ、ないしは第２のセレクタを切り替えることにより、
アナログ回路とディジタル回路を接続する配線経路と第
１、ないしは第２の外部端子との間を選択的に接続し、
或いは開放状態に設定することが可能となる。このた
め、第１ないしは第２の外部端子に対して信号を入出力
することで、アナログ回路或いはディジタル回路の単独
動作を検証することが可能となり、かつ配線経路につい
ての検証も可能となり、アナログ回路とディジタル回路
を混載した半導体集積回路を容易にかつ高精度に検証す
ることが可能となる。
タ、ないしは第２のセレクタを切り替えることにより、
アナログ回路とディジタル回路を接続する配線経路と第
１、ないしは第２の外部端子との間を選択的に接続し、
或いは開放状態に設定することが可能となる。このた
め、第１ないしは第２の外部端子に対して信号を入出力
することで、アナログ回路或いはディジタル回路の単独
動作を検証することが可能となり、かつ配線経路につい
ての検証も可能となり、アナログ回路とディジタル回路
を混載した半導体集積回路を容易にかつ高精度に検証す
ることが可能となる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態のブ
ロック図である。半導体集積回路Ｃ０は、ディジタル回
路Ｃ１とアナログ回路Ｃ２を搭載している。前記ディジ
タル回路Ｃ１はディジタル回路入力端子Ｉ０，Ｉ１，Ｉ
ｎから入力される信号をクロック信号ＣＬＫのタイミン
グにより８本のパラレルのディジタル信号Ｇ０〜Ｇ７と
して出力する。また、前記アナログ回路Ｃ２は、前記デ
ィジタル回路Ｃ１から出力される８本のディジタル信号
Ｇ０〜Ｇ７をアナログ信号に変換し、アナログ回路出力
端子ＰＯ０に出力するものとする。すなわち、前記アナ
ログ回路Ｃ２は、入力される前記ディジタル信号Ｇ０〜
Ｇ７をアナログ信号に変換し、かつ前記クロック信号Ｃ
ＬＫのタイミングで出力するアナログ信号処理部Ｄ０
と、前記８本のディジタル信号をイネーブル信号ＣＶＥ
Ｎと前記クロック信号ＣＬＫに基づいて１本のデジタル
信号に変換するＰ／Ｓ（パラレル／シリアル）変換ブロ
ックＤ１とを有している。
参照して説明する。図１は本発明の第１の実施形態のブ
ロック図である。半導体集積回路Ｃ０は、ディジタル回
路Ｃ１とアナログ回路Ｃ２を搭載している。前記ディジ
タル回路Ｃ１はディジタル回路入力端子Ｉ０，Ｉ１，Ｉ
ｎから入力される信号をクロック信号ＣＬＫのタイミン
グにより８本のパラレルのディジタル信号Ｇ０〜Ｇ７と
して出力する。また、前記アナログ回路Ｃ２は、前記デ
ィジタル回路Ｃ１から出力される８本のディジタル信号
Ｇ０〜Ｇ７をアナログ信号に変換し、アナログ回路出力
端子ＰＯ０に出力するものとする。すなわち、前記アナ
ログ回路Ｃ２は、入力される前記ディジタル信号Ｇ０〜
Ｇ７をアナログ信号に変換し、かつ前記クロック信号Ｃ
ＬＫのタイミングで出力するアナログ信号処理部Ｄ０
と、前記８本のディジタル信号をイネーブル信号ＣＶＥ
Ｎと前記クロック信号ＣＬＫに基づいて１本のデジタル
信号に変換するＰ／Ｓ（パラレル／シリアル）変換ブロ
ックＤ１とを有している。
【００１０】また、前記ディジタル回路Ｃ１から出力さ
れる信号Ｇ０〜Ｇ７と、半導体集積回路Ｃ０の外部入力
端子ＴＩ０〜ＴＩ７から入力される信号をモード切替信
号Ｓ０に基づいて選択するセレクタＦ０〜Ｆ７と、前記
アナログ信号処理部Ｄ０から出力されるアナログ信号と
前記Ｐ／Ｓ変換ブロックＤ１から出力されるディジタル
信号をモード切替信号Ｓ１に基づいて切り替えてアナロ
グ回路出力端子ＰＯ０に出力するセレクタＦ８とを有し
ている。なお、前記半導体集積回路Ｃ０には、前記アナ
ログ信号処理部Ｄ０とＰ／Ｓ変換ブロックＤ１の入力に
それぞれ接続されて、各８本の信号をそのまま論理を変
化させずに出力する外部出力端子ＴＯ０〜ＴＯ７を有し
ている。
れる信号Ｇ０〜Ｇ７と、半導体集積回路Ｃ０の外部入力
端子ＴＩ０〜ＴＩ７から入力される信号をモード切替信
号Ｓ０に基づいて選択するセレクタＦ０〜Ｆ７と、前記
アナログ信号処理部Ｄ０から出力されるアナログ信号と
前記Ｐ／Ｓ変換ブロックＤ１から出力されるディジタル
信号をモード切替信号Ｓ１に基づいて切り替えてアナロ
グ回路出力端子ＰＯ０に出力するセレクタＦ８とを有し
ている。なお、前記半導体集積回路Ｃ０には、前記アナ
ログ信号処理部Ｄ０とＰ／Ｓ変換ブロックＤ１の入力に
それぞれ接続されて、各８本の信号をそのまま論理を変
化させずに出力する外部出力端子ＴＯ０〜ＴＯ７を有し
ている。
【００１１】次に、図１の回路での検証動作を説明す
る。なお、本実施形態では、前記モード切替信号Ｓ０，
Ｓ１の「１」，「０」の組み合わせによって、図２に示
すように、「通常動作モード」，「アナログ回路単体テ
ストモード」，「シミュレーションモード」，「テスト
端子接続確認モード」の４つのモードでの検証が可能で
ある。以下、各モードについて説明する。
る。なお、本実施形態では、前記モード切替信号Ｓ０，
Ｓ１の「１」，「０」の組み合わせによって、図２に示
すように、「通常動作モード」，「アナログ回路単体テ
ストモード」，「シミュレーションモード」，「テスト
端子接続確認モード」の４つのモードでの検証が可能で
ある。以下、各モードについて説明する。
【００１２】通常動作モードは、実際にディジタル信号
をアナログ信号に変換し半導体集積回路Ｃ０を動作させ
るモードである。図２のようにモード切替信号Ｓ０を
「０」、Ｓ１を「０」とし、セレクタＦ０〜Ｆ７はディ
ジタル回路Ｃ１からの信号Ｇ０〜Ｇ７を選択し、セレク
タＦ８はアナログ信号処理部Ｄ０の出力を選択するよう
に切り替えられる。このため、ディジタル回路Ｃ１から
出力される信号Ｇ０〜Ｇ７は、セレクタＦ０〜Ｆ７を通
過してアナログ回路Ｃ２のアナログ信号処理部Ｄ１に入
力され、アナログ信号処理部Ｄ０ではこのディジタル信
号Ｇ０〜Ｇ７がクロック信号ＣＬＫによってサンプリン
グされてＤ／Ａ（ディジタル／アナログ）変換され、変
換したアナログ信号はセレクタＦ８を通してＰＯ０に出
力される。このときの動作波形を図３に示す。これによ
り、ディジタル回路Ｃ１とアナログ回路Ｃ２の動作と両
者の接続を検証することが可能となる。
をアナログ信号に変換し半導体集積回路Ｃ０を動作させ
るモードである。図２のようにモード切替信号Ｓ０を
「０」、Ｓ１を「０」とし、セレクタＦ０〜Ｆ７はディ
ジタル回路Ｃ１からの信号Ｇ０〜Ｇ７を選択し、セレク
タＦ８はアナログ信号処理部Ｄ０の出力を選択するよう
に切り替えられる。このため、ディジタル回路Ｃ１から
出力される信号Ｇ０〜Ｇ７は、セレクタＦ０〜Ｆ７を通
過してアナログ回路Ｃ２のアナログ信号処理部Ｄ１に入
力され、アナログ信号処理部Ｄ０ではこのディジタル信
号Ｇ０〜Ｇ７がクロック信号ＣＬＫによってサンプリン
グされてＤ／Ａ（ディジタル／アナログ）変換され、変
換したアナログ信号はセレクタＦ８を通してＰＯ０に出
力される。このときの動作波形を図３に示す。これによ
り、ディジタル回路Ｃ１とアナログ回路Ｃ２の動作と両
者の接続を検証することが可能となる。
【００１３】アナログ回路単体テストモードはアナログ
回路Ｃ２を半導体集積回路Ｃ０内の他のブロックと切り
離してアナログ回路Ｃ２を単体で動作し、アナログ回路
Ｃ２の特性を検証するモードである。図２のようにモー
ド切替信号Ｓ０を「１」、Ｓ１を「０」とし、セレクタ
Ｆ０〜Ｆ７は外部入力端子ＴＩ０〜ＴＩ７の信号を選択
し、セレクタＦ８はアナログ信号処理部Ｄ０の出力を選
択するように切り替える。外部入力端子ＴＩ０〜ＴＩ７
からの信号はセレクタＦ０〜Ｆ７を通過してアナログ信
号処理部Ｄ０に入力され、ここでクロック信号ＣＬＫに
よってサンプリングしてＤ／Ａ変換され、変換されたア
ナログ信号はセレクタＦ８を通してアナログ回路出力端
子ＰＯ０に出力される。このときの動作波形を図４に示
す。これにより、アナログ回路Ｃ２の動作を検証するこ
とが可能となる。
回路Ｃ２を半導体集積回路Ｃ０内の他のブロックと切り
離してアナログ回路Ｃ２を単体で動作し、アナログ回路
Ｃ２の特性を検証するモードである。図２のようにモー
ド切替信号Ｓ０を「１」、Ｓ１を「０」とし、セレクタ
Ｆ０〜Ｆ７は外部入力端子ＴＩ０〜ＴＩ７の信号を選択
し、セレクタＦ８はアナログ信号処理部Ｄ０の出力を選
択するように切り替える。外部入力端子ＴＩ０〜ＴＩ７
からの信号はセレクタＦ０〜Ｆ７を通過してアナログ信
号処理部Ｄ０に入力され、ここでクロック信号ＣＬＫに
よってサンプリングしてＤ／Ａ変換され、変換されたア
ナログ信号はセレクタＦ８を通してアナログ回路出力端
子ＰＯ０に出力される。このときの動作波形を図４に示
す。これにより、アナログ回路Ｃ２の動作を検証するこ
とが可能となる。
【００１４】シミュレーションモードは、前記通常モー
ドではアナログ回路出力端子ＰＯ０にアナログ信号が出
力されるために、ＬＳＩテスタでのテストを効率的に行
うことが難しいため、ディジタル値でシミュレーション
させるためのモードである。図２のようにモード切替信
号Ｓ０を「０」、Ｓ１を「１」とし、セレクタＦ０〜Ｆ
７はディジタル回路Ｃ１からの信号Ｇ０〜Ｇ７を選択
し、セレクタＦ８はＰ／Ｓ変換ブロックＤ１の出力を選
択するように切り替えられる。ディジタル回路Ｃ１から
出力された８本の信号Ｇ０〜Ｇ７をセレクタＦ０〜Ｆ７
を通し、Ｐ／Ｓ変換ブロックＤ１で変換を行い、１本の
ディジタル信号をセレクタＦ８を通して出力端子ＰＯ０
に出力する。なお、Ｐ／Ｓ変換はイネーブル信号ＣＶＥ
Ｎを「１」にすることにより行う。このときの動作波形
を図５に示す。これにより、ディジタル回路Ｃ１から出
力された信号Ｇ０〜Ｇ７は、ＣＶＥＮが「１」になるタ
イミングでＰ／Ｓ変換ブロックＤ１にて変換が開始さ
れ、変換された１本の信号がアナログ回路出力端子ＰＯ
０に出力されるため、ディジタル回路Ｃ１の動作と、Ｐ
／Ｓ変換ブロックＤ１への接続が検証可能となる。
ドではアナログ回路出力端子ＰＯ０にアナログ信号が出
力されるために、ＬＳＩテスタでのテストを効率的に行
うことが難しいため、ディジタル値でシミュレーション
させるためのモードである。図２のようにモード切替信
号Ｓ０を「０」、Ｓ１を「１」とし、セレクタＦ０〜Ｆ
７はディジタル回路Ｃ１からの信号Ｇ０〜Ｇ７を選択
し、セレクタＦ８はＰ／Ｓ変換ブロックＤ１の出力を選
択するように切り替えられる。ディジタル回路Ｃ１から
出力された８本の信号Ｇ０〜Ｇ７をセレクタＦ０〜Ｆ７
を通し、Ｐ／Ｓ変換ブロックＤ１で変換を行い、１本の
ディジタル信号をセレクタＦ８を通して出力端子ＰＯ０
に出力する。なお、Ｐ／Ｓ変換はイネーブル信号ＣＶＥ
Ｎを「１」にすることにより行う。このときの動作波形
を図５に示す。これにより、ディジタル回路Ｃ１から出
力された信号Ｇ０〜Ｇ７は、ＣＶＥＮが「１」になるタ
イミングでＰ／Ｓ変換ブロックＤ１にて変換が開始さ
れ、変換された１本の信号がアナログ回路出力端子ＰＯ
０に出力されるため、ディジタル回路Ｃ１の動作と、Ｐ
／Ｓ変換ブロックＤ１への接続が検証可能となる。
【００１５】テスト端子接続確認モードは、アナログ回
路単体テスト・モードにおいてアナログ回路Ｃ２を単体
で集積回路Ｃ０の外部からアクセスできるように接続さ
れているかをディジタル値でシミュレーションさせるモ
ードである。図２のようにモード切替信号Ｓ０を
「１」、Ｓ１を「１」とし、セレクタＦ０〜Ｆ７は外部
入力端子ＴＩ０〜ＴＩ７からの信号を選択し、セレクタ
Ｆ８はＰ／Ｓ変換ブロックＤ１の出力を選択するように
切り替えられる。外部入力端子ＴＩ０〜ＴＩ７から入力
された信号がアナログ回路Ｃ２内のＰ／Ｓ変換ブロック
Ｄ１を経由してアナログ回路出力端子ＰＯ０に出力され
ることを確認することにより、外部入力端子ＴＩ０〜Ｔ
Ｉ７がアナログ回路Ｃ２へ正しく接続されているか検証
することができる。このときの動作波形を図６に示す。
路単体テスト・モードにおいてアナログ回路Ｃ２を単体
で集積回路Ｃ０の外部からアクセスできるように接続さ
れているかをディジタル値でシミュレーションさせるモ
ードである。図２のようにモード切替信号Ｓ０を
「１」、Ｓ１を「１」とし、セレクタＦ０〜Ｆ７は外部
入力端子ＴＩ０〜ＴＩ７からの信号を選択し、セレクタ
Ｆ８はＰ／Ｓ変換ブロックＤ１の出力を選択するように
切り替えられる。外部入力端子ＴＩ０〜ＴＩ７から入力
された信号がアナログ回路Ｃ２内のＰ／Ｓ変換ブロック
Ｄ１を経由してアナログ回路出力端子ＰＯ０に出力され
ることを確認することにより、外部入力端子ＴＩ０〜Ｔ
Ｉ７がアナログ回路Ｃ２へ正しく接続されているか検証
することができる。このときの動作波形を図６に示す。
【００１６】なお、外部出力端子ＴＯ０〜ＴＯ７は全て
のモードにおいてアナログ回路Ｃ２に入力された信号を
観測でき、シミュレーションモードでは、アナログ回路
Ｃ２へ信号を入力するディジタル回路Ｃ１の信号がその
まま出力される。
のモードにおいてアナログ回路Ｃ２に入力された信号を
観測でき、シミュレーションモードでは、アナログ回路
Ｃ２へ信号を入力するディジタル回路Ｃ１の信号がその
まま出力される。
【００１７】以上のように、この第１の実施形態では、
アナログ回路Ｃ２内にセレクタＦ０〜Ｆ７，Ｆ８、及び
Ｐ／Ｓ変換ブロックＤ１を内蔵し、セレクタＦ０〜Ｆ８
を適宜に切り替えることで、ディジタル回路Ｃ１とアナ
ログ回路Ｃ２の接続の検証が可能であるとともに、ディ
ジタル回路Ｃ０からの出力をそのまま出力でき、あるい
はアナログ回路Ｃ２をディジタル回路Ｃ０から切離した
状態での信号の入出力によってディジタル回路とアナロ
グ回路のそれぞれ単体状態での動作の検証を行うことが
できる。特に、シミュレーションモードを使用すること
により、ディジタル回路Ｃ１から出力される信号をその
まま取り出すことができるため、ディジタル信号のみを
扱うシミュレータやＬＳＩテスタでの検証を効率的に行
うことができる。
アナログ回路Ｃ２内にセレクタＦ０〜Ｆ７，Ｆ８、及び
Ｐ／Ｓ変換ブロックＤ１を内蔵し、セレクタＦ０〜Ｆ８
を適宜に切り替えることで、ディジタル回路Ｃ１とアナ
ログ回路Ｃ２の接続の検証が可能であるとともに、ディ
ジタル回路Ｃ０からの出力をそのまま出力でき、あるい
はアナログ回路Ｃ２をディジタル回路Ｃ０から切離した
状態での信号の入出力によってディジタル回路とアナロ
グ回路のそれぞれ単体状態での動作の検証を行うことが
できる。特に、シミュレーションモードを使用すること
により、ディジタル回路Ｃ１から出力される信号をその
まま取り出すことができるため、ディジタル信号のみを
扱うシミュレータやＬＳＩテスタでの検証を効率的に行
うことができる。
【００１８】図７は本発明の第２の実施形態のブロック
図である。この実施形態では、半導体集積回路Ｈ０は、
アナログ回路Ｈ１とディジタル回路Ｈ２を搭載してい
る。前記アナログ回路Ｈ１は入力端子Ｎ０より入力され
るアナログ信号をディジタル信号に変換し、ディジタル
回路Ｈ２へ出力するものとする。すなわち、前記アナロ
グ回路Ｈ１は、入力されたアナログ信号を８本のデジタ
ル信号として出力するアナログ信号処理部Ｌ０と、前記
アナログ回路Ｈ１に入力される１本のディジタル信号を
８本のディジタル信号に変換するＳ／Ｐ（シリアル−パ
ラレル）変換ブロックＬ１とを有している。また、アナ
ログ回路Ｈ１には、前記半導体集積回路Ｈ０に集積回路
外部から入力される外部端子ＤＡ０〜ＤＡ７と前記Ｓ／
Ｐ変換ブロックＬ１の出力とをモード切替信号ＭＳ０に
基づいて選択するセレクタＪ８〜Ｊ１５と、前記アナロ
グ信号処理部Ｌ０から出力される８本の信号と前記セレ
クタＪ８〜Ｊ１５から出力される信号をモード切替信号
ＭＳ１に基づいて選択するセレクタＪ０〜Ｊ７とを備え
ている。また、前記ディジタル回路Ｈ２は、前記セレク
タＪ０〜Ｊ７に対応する８本の入力信号Ｋ０〜Ｋ７を入
力し、所定の処理、例えばコード化等の処理を行ってデ
ィジタル回路出力端子ＲＯ０〜ＲＯ３，ＲＯｎに出力す
る。また、前記ディジタル回路Ｈ２の入力信号Ｋ０〜Ｋ
７の入力端には半導体集積回路Ｈ０の外部端子ＤＢ０〜
ＤＢ７が接続されている。なお、前記アナログ信号処理
部Ｌ０及びディジタル回路Ｈ２にはクロック信号ＭＣＬ
Ｋが入力され、このクロック信号のタイミングに基づい
て動作する。また、前記Ｓ／Ｐ変換ブロックＬ１は変換
イネーブル信号ＣＶＤＮによって動作される。
図である。この実施形態では、半導体集積回路Ｈ０は、
アナログ回路Ｈ１とディジタル回路Ｈ２を搭載してい
る。前記アナログ回路Ｈ１は入力端子Ｎ０より入力され
るアナログ信号をディジタル信号に変換し、ディジタル
回路Ｈ２へ出力するものとする。すなわち、前記アナロ
グ回路Ｈ１は、入力されたアナログ信号を８本のデジタ
ル信号として出力するアナログ信号処理部Ｌ０と、前記
アナログ回路Ｈ１に入力される１本のディジタル信号を
８本のディジタル信号に変換するＳ／Ｐ（シリアル−パ
ラレル）変換ブロックＬ１とを有している。また、アナ
ログ回路Ｈ１には、前記半導体集積回路Ｈ０に集積回路
外部から入力される外部端子ＤＡ０〜ＤＡ７と前記Ｓ／
Ｐ変換ブロックＬ１の出力とをモード切替信号ＭＳ０に
基づいて選択するセレクタＪ８〜Ｊ１５と、前記アナロ
グ信号処理部Ｌ０から出力される８本の信号と前記セレ
クタＪ８〜Ｊ１５から出力される信号をモード切替信号
ＭＳ１に基づいて選択するセレクタＪ０〜Ｊ７とを備え
ている。また、前記ディジタル回路Ｈ２は、前記セレク
タＪ０〜Ｊ７に対応する８本の入力信号Ｋ０〜Ｋ７を入
力し、所定の処理、例えばコード化等の処理を行ってデ
ィジタル回路出力端子ＲＯ０〜ＲＯ３，ＲＯｎに出力す
る。また、前記ディジタル回路Ｈ２の入力信号Ｋ０〜Ｋ
７の入力端には半導体集積回路Ｈ０の外部端子ＤＢ０〜
ＤＢ７が接続されている。なお、前記アナログ信号処理
部Ｌ０及びディジタル回路Ｈ２にはクロック信号ＭＣＬ
Ｋが入力され、このクロック信号のタイミングに基づい
て動作する。また、前記Ｓ／Ｐ変換ブロックＬ１は変換
イネーブル信号ＣＶＤＮによって動作される。
【００１９】図７の回路において、アナログ回路Ｈ１は
４つのモードを有しており、これら４つのモードは図８
に示すようにモード切替信号ＭＳ０，ＭＳ１の「１」，
「０」の組み合わせによって、「通常動作モード」，
「アナログ回路単体テストモード」，「シミュレーショ
ンモード」，「ディジタルマクロテストモード」に切り
替えられる。なお、ここでは、「通常動作モード」と
「アナログ回路単体テストモード」では各モード切替信
号ＭＳ０，ＭＳ１は同じ値である。
４つのモードを有しており、これら４つのモードは図８
に示すようにモード切替信号ＭＳ０，ＭＳ１の「１」，
「０」の組み合わせによって、「通常動作モード」，
「アナログ回路単体テストモード」，「シミュレーショ
ンモード」，「ディジタルマクロテストモード」に切り
替えられる。なお、ここでは、「通常動作モード」と
「アナログ回路単体テストモード」では各モード切替信
号ＭＳ０，ＭＳ１は同じ値である。
【００２０】通常動作モードでは、図８のようにモード
切替信号ＭＳ０とＭＳ１はいずれも「０」であり、セレ
クタＪ８〜Ｊ１５はＳ／Ｐ変換ブロックＬ１の出力を選
択し、セレクタＪ０〜Ｊ７はアナログ信号処理部Ｌ０か
らの信号を選択する。このため、外部端子Ｎ０からアナ
ログ信号をアナログ回路Ｈ１のアナログ信号処理部Ｌ０
に入力し、クロック信号ＭＣＬＫによってサンプリング
してディジタル信号に変換し、セレクタＪ０〜Ｊ７を通
してディジタル回路Ｈ２の入力信号Ｋ０〜Ｋ７として入
力する。そして、この入力信号Ｋ０〜Ｋ７はディジタル
回路Ｈ２により処理され、ディジタル回路出力端子ＲＯ
０〜ＲＯ３，ＲＯｎから出力される。このときの波形を
図９に示す。これにより、アナログ回路Ｈ１とディジタ
ル回路Ｈ２を含む半導体集積回路Ｈ０の検証が可能とな
る。
切替信号ＭＳ０とＭＳ１はいずれも「０」であり、セレ
クタＪ８〜Ｊ１５はＳ／Ｐ変換ブロックＬ１の出力を選
択し、セレクタＪ０〜Ｊ７はアナログ信号処理部Ｌ０か
らの信号を選択する。このため、外部端子Ｎ０からアナ
ログ信号をアナログ回路Ｈ１のアナログ信号処理部Ｌ０
に入力し、クロック信号ＭＣＬＫによってサンプリング
してディジタル信号に変換し、セレクタＪ０〜Ｊ７を通
してディジタル回路Ｈ２の入力信号Ｋ０〜Ｋ７として入
力する。そして、この入力信号Ｋ０〜Ｋ７はディジタル
回路Ｈ２により処理され、ディジタル回路出力端子ＲＯ
０〜ＲＯ３，ＲＯｎから出力される。このときの波形を
図９に示す。これにより、アナログ回路Ｈ１とディジタ
ル回路Ｈ２を含む半導体集積回路Ｈ０の検証が可能とな
る。
【００２１】アナログ回路単体テストモードは、前記通
常モードと同様の動作で、ディジタル信号へ変換された
信号Ｋ０〜Ｋ７が外部端子ＤＢ０〜ＤＢ７へ出力され
る。この外部端子ＤＢ０〜ＤＢ７に出力される信号Ｋ０
〜Ｋ７を観測することによりアナログ回路Ｈ１の検証を
行うことができる。なお、信号Ｋ０〜Ｋ７は図９と同じ
である。
常モードと同様の動作で、ディジタル信号へ変換された
信号Ｋ０〜Ｋ７が外部端子ＤＢ０〜ＤＢ７へ出力され
る。この外部端子ＤＢ０〜ＤＢ７に出力される信号Ｋ０
〜Ｋ７を観測することによりアナログ回路Ｈ１の検証を
行うことができる。なお、信号Ｋ０〜Ｋ７は図９と同じ
である。
【００２２】シミュレーションモードは、図８のよう
に、モード切替信号ＭＳ０は「０」、ＭＳ１は「１」で
あり、セレクタＪ８〜Ｊ１５はＳ／Ｐ変換ブロックＬ１
の出力を選択し、セレクタＪ０〜Ｊ７はセレクタＪ８〜
Ｊ１５からの信号を選択する。このため、入力端子Ｎ０
からのデジタル信号をＳ／Ｐ変換ブロックＬ１に入力し
てディジタル信号を８本のディジタル信号に変換し、セ
レクタＪ８〜Ｊ１５、ないしセレクタＪ０〜Ｊ７を経由
してディジタル回路Ｈ２に信号Ｋ０〜Ｋ７として入力す
る。このときの波形を図１０に示す。
に、モード切替信号ＭＳ０は「０」、ＭＳ１は「１」で
あり、セレクタＪ８〜Ｊ１５はＳ／Ｐ変換ブロックＬ１
の出力を選択し、セレクタＪ０〜Ｊ７はセレクタＪ８〜
Ｊ１５からの信号を選択する。このため、入力端子Ｎ０
からのデジタル信号をＳ／Ｐ変換ブロックＬ１に入力し
てディジタル信号を８本のディジタル信号に変換し、セ
レクタＪ８〜Ｊ１５、ないしセレクタＪ０〜Ｊ７を経由
してディジタル回路Ｈ２に信号Ｋ０〜Ｋ７として入力す
る。このときの波形を図１０に示す。
【００２３】ディジタル回路テストモードは、モード切
替信号ＭＳ０とＭＳ１はそれぞれ「１」であり、セレク
タＪ８〜Ｊ１５は外部端子ＤＡＯ０〜ＤＡＯ７の出力を
選択し、セレクタＪ０〜Ｊ７はセレクタＪ８〜Ｊ１５か
らの信号を選択する。このため、アナログ回路Ｈ１のア
ナログ信号処理部Ｌ０やＳ／Ｐ変換ブロックＬ１を使用
せずに直接半導体集積回路Ｈ０の外部端子ＤＡ０〜ＤＡ
７からディジタル信号をセレクタＪ８〜Ｊ１５、ないし
Ｊ０〜Ｊ７を経由してディジタル回路Ｈ２へ信号Ｋ０〜
Ｋ７として入力し、ディジタル回路出力端子ＲＯ０〜Ｒ
Ｏ３，ＲＯｎから信号を出力してディジタル回路を検証
するものである。このときの波形を図１１に示す。
替信号ＭＳ０とＭＳ１はそれぞれ「１」であり、セレク
タＪ８〜Ｊ１５は外部端子ＤＡＯ０〜ＤＡＯ７の出力を
選択し、セレクタＪ０〜Ｊ７はセレクタＪ８〜Ｊ１５か
らの信号を選択する。このため、アナログ回路Ｈ１のア
ナログ信号処理部Ｌ０やＳ／Ｐ変換ブロックＬ１を使用
せずに直接半導体集積回路Ｈ０の外部端子ＤＡ０〜ＤＡ
７からディジタル信号をセレクタＪ８〜Ｊ１５、ないし
Ｊ０〜Ｊ７を経由してディジタル回路Ｈ２へ信号Ｋ０〜
Ｋ７として入力し、ディジタル回路出力端子ＲＯ０〜Ｒ
Ｏ３，ＲＯｎから信号を出力してディジタル回路を検証
するものである。このときの波形を図１１に示す。
【００２４】以上のように、この第２の実施形態におい
ても、アナログ回路Ｈ１内にセレクタＪ０〜Ｆ７，Ｊ８
〜Ｊ１５及びＳ／Ｐ変換ブロックＬ１を内蔵し、セレク
タＪ０〜Ｊ７とＪ８〜Ｊ１５を適宜に切り替えること
で、アナログ回路Ｈ１とディジタル回路Ｈ２の接続の検
証が可能であるとともに、アナログ回路Ｈ１からの出力
をそのまま出力でき、あるいはアナログ回路Ｈ１をディ
ジタル回路Ｈ２から切離した状態での信号の入出力によ
ってアナログ回路Ｈ１とディジタル回路Ｈ２のそれぞれ
単体状態での動作の検証を行うことができる。特に、シ
ミュレーションモードを使用することにより、ディジタ
ル回路Ｈ２から出力される信号をそのまま取り出すこと
ができるため、ディジタル信号のみを扱うシミュレータ
やＬＳＩテスタでの検証を効率的に行うことができる。
ても、アナログ回路Ｈ１内にセレクタＪ０〜Ｆ７，Ｊ８
〜Ｊ１５及びＳ／Ｐ変換ブロックＬ１を内蔵し、セレク
タＪ０〜Ｊ７とＪ８〜Ｊ１５を適宜に切り替えること
で、アナログ回路Ｈ１とディジタル回路Ｈ２の接続の検
証が可能であるとともに、アナログ回路Ｈ１からの出力
をそのまま出力でき、あるいはアナログ回路Ｈ１をディ
ジタル回路Ｈ２から切離した状態での信号の入出力によ
ってアナログ回路Ｈ１とディジタル回路Ｈ２のそれぞれ
単体状態での動作の検証を行うことができる。特に、シ
ミュレーションモードを使用することにより、ディジタ
ル回路Ｈ２から出力される信号をそのまま取り出すこと
ができるため、ディジタル信号のみを扱うシミュレータ
やＬＳＩテスタでの検証を効率的に行うことができる。
【００２５】なお、前記各実施形態では、複数のセレク
タをアナログ回路内に構成した場合を説明したが、各セ
レクタはモードの切り替えに応じて動作すればよく、ア
ナログ回路及びデジタル回路の動作とは独立して選択動
作を行うものであるため、アナログ回路及びディジタル
回路とは独立した構成としてもよい。
タをアナログ回路内に構成した場合を説明したが、各セ
レクタはモードの切り替えに応じて動作すればよく、ア
ナログ回路及びデジタル回路の動作とは独立して選択動
作を行うものであるため、アナログ回路及びディジタル
回路とは独立した構成としてもよい。
【００２６】
【発明の効果】以上説明したように本発明は、アナログ
回路とディジタル回路とを一体的に混載し、かつアナロ
グ回路又はディジタル回路の一方からの信号が他方の回
路に入力される半導体集積回路において、モード切替信
号によって前記一方の回路から出力される信号と、半導
体集積回路に接続されている第１の外部端子から入力さ
れる信号とを切り替えて前記他方の回路に入力する１以
上の第１のセレクタを備えているので、前記第１のセレ
クタを切り替えることにより、アナログ回路とディジタ
ル回路を接続する配線経路と第１の外部端子との間を選
択的に接続し、或いは開放状態に設定することが可能と
なり、第１の外部端子に対して信号を入出力すること
で、アナログ回路或いはディジタル回路の単独動作を検
証することが可能となる。また、アナログ回路をアナロ
グ信号処理部と、Ｐ／Ｓ変換手段或いはＳ／Ｐ変換手段
とで構成し、アナログ信号処理部の出力とＰ／Ｓ変換手
段の出力とを切り替え、あるいは外部端子からの信号と
Ｓ／Ｐ変換手段の出力とを切り替える第２のセレクタを
設けていることにより、両回路を接続する配線経路につ
いての検証も実現できる。これにより、混載したアナロ
グ回路とディジタル回路及び配線経路の検証を容易にか
つ高精度に行うことができる半導体集積回路を得ること
ができる。
回路とディジタル回路とを一体的に混載し、かつアナロ
グ回路又はディジタル回路の一方からの信号が他方の回
路に入力される半導体集積回路において、モード切替信
号によって前記一方の回路から出力される信号と、半導
体集積回路に接続されている第１の外部端子から入力さ
れる信号とを切り替えて前記他方の回路に入力する１以
上の第１のセレクタを備えているので、前記第１のセレ
クタを切り替えることにより、アナログ回路とディジタ
ル回路を接続する配線経路と第１の外部端子との間を選
択的に接続し、或いは開放状態に設定することが可能と
なり、第１の外部端子に対して信号を入出力すること
で、アナログ回路或いはディジタル回路の単独動作を検
証することが可能となる。また、アナログ回路をアナロ
グ信号処理部と、Ｐ／Ｓ変換手段或いはＳ／Ｐ変換手段
とで構成し、アナログ信号処理部の出力とＰ／Ｓ変換手
段の出力とを切り替え、あるいは外部端子からの信号と
Ｓ／Ｐ変換手段の出力とを切り替える第２のセレクタを
設けていることにより、両回路を接続する配線経路につ
いての検証も実現できる。これにより、混載したアナロ
グ回路とディジタル回路及び配線経路の検証を容易にか
つ高精度に行うことができる半導体集積回路を得ること
ができる。
【図１】本発明の第１の実施形態のブロック構成図であ
る。
る。
【図２】第１の実施形態のモード切替信号と各モードの
関係を示す図である。
関係を示す図である。
【図３】第１の実施形態の通常動作モードの動作波形図
である。
である。
【図４】第１の実施形態のアナログ回路単体テストモー
ドの動作波形図である。
ドの動作波形図である。
【図５】第１の実施形態のシミュレーションモードの動
作波形図である。
作波形図である。
【図６】第１の実施形態のテスト端子接続確認モードの
動作波形図である。
動作波形図である。
【図７】本発明の第２の実施形態のブロック図である。
【図８】第２の実施形態のモード切替信号と各モードの
関係を示す図である。
関係を示す図である。
【図９】第２の実施形態の通常動作モード及びアナログ
回路単体テストモードの動作波形図である。
回路単体テストモードの動作波形図である。
【図１０】第２の実施形態のシミュレーションモードの
動作波形図である。
動作波形図である。
【図１１】第２の実施形態のディジタルマクロテストモ
ードの動作波形図である。
ードの動作波形図である。
Ｃ０ 半導体集積回路 Ｃ１ ディジタル回路 Ｃ２ アナログ回路 Ｄ０ アナログ信号処理部 Ｄ１ Ｐ／Ｓ（パラレル−シリアル）変換ブロック Ｉ０，Ｉ１，Ｉｎ ディジタル回路入力端子 Ｓ０，Ｓ１ モード切替信号 ＣＬＫ クロック信号 ＣＶＥＮ 変換イネーブル信号 ＰＯ０ アナログ回路出力端子 ＴＩ０〜ＴＩ７ 外部入力端子（第１の外部端子） ＴＯ０〜ＴＯ７ 外部出力端子（第２の外部端子） Ｆ０〜Ｆ７ セレクタ（第１のセレクタ） Ｆ８ セレクタ（第２のセレクタ） Ｈ０ 半導体集積回路 Ｈ１ アナログ回路 Ｈ２ ディジタル回路 Ｌ０ アナログ信号処理部 Ｌ１ Ｓ／Ｐ（シリアル−パラレル）変換ブロック Ｎ０ アナログ回路アナログ外部入力端子 ＣＶＤＮ Ｓ／Ｐ（シリアル−パラレル）変換イネーブ
ル信号 ＭＣＬＫ クロック信号 ＭＳ０，ＭＳ１ モード選択信号 Ｊ０〜Ｊ７ セレクタ（第２のセレクタ） Ｊ８〜Ｊ１５ セレクタ（第１のセレクタ） ＤＡ０〜ＤＡ７ 外部端子（第２の外部端子） ＤＢ０〜ＤＢ７ 外部端子（第１の外部端子） ＲＯ０〜ＲＯ３，ＲＯｎ ディジタル回路出力端子
ル信号 ＭＣＬＫ クロック信号 ＭＳ０，ＭＳ１ モード選択信号 Ｊ０〜Ｊ７ セレクタ（第２のセレクタ） Ｊ８〜Ｊ１５ セレクタ（第１のセレクタ） ＤＡ０〜ＤＡ７ 外部端子（第２の外部端子） ＤＢ０〜ＤＢ７ 外部端子（第１の外部端子） ＲＯ０〜ＲＯ３，ＲＯｎ ディジタル回路出力端子
Claims (2)
- 【請求項１】 アナログ回路とディジタル回路とを一体
的に混載し、前記アナログ回路又はディジタル回路の一
方から出力される信号が前記他方の回路に入力される回
路構成の半導体集積回路において、前記ディジタル回路
から出力される信号と、前記半導体集積回路に接続され
ている第１の外部端子から入力される信号とをモード切
替信号によって切り替えて前記アナログ回路に入力する
１以上の第１のセレクタと、前記第１のセレクタで選択
した信号を外部に出力する第２の外部端子とを備え、前
記アナログ回路は、前記ディジタル回路から出力される
信号を処理するアナログ信号処理部と、前記ディジタル
回路から出力される信号をＰ／Ｓ（パラレル／シリア
ル）変換するＰ／Ｓ変換手段と、前記アナログ信号処理
部の出力と前記Ｐ／Ｓ変換手段の出力を選択して出力す
る第２のセレクタとを備えることを特徴とする半導体集
積回路。 - 【請求項２】 アナログ回路とディジタル回路とを一体
的に混載し、前記アナログ回路又はディジタル回路の一
方から出力される信号が前記他方の回路に入力される回
路構成の半導体集積回路において、前記アナログ回路か
ら出力される信号と、前記半導体集積回路の外部から入
力される信号とをモード切替信号によって切り替えて前
記ディジタル回路に入力する１以上の第１のセレクタを
備え、前記アナログ回路は、外部から入力される信号を
処理するアナログ信号処理部と、外部から入力される信
号をＳ／Ｐ（シリアル／パラレル）変換するＳ／Ｐ変換
手段と、前記Ｓ／Ｐ変換手段の出力と前記半導体集積回
路に接続された第１の外部端子から入力される信号を選
択して前記第１のセレクタに出力する第２のセレクタ
と、前記第１のセレクタで選択した信号を外部に出力す
る第２の外部端子を備えることを特徴とする半導体集積
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25957198A JP3189802B2 (ja) | 1998-09-14 | 1998-09-14 | 半導体集積回路 |
| KR1019990038512A KR20000023048A (ko) | 1998-09-14 | 1999-09-10 | 반도체집적회로 및 그의 테스트방법 |
| CN99119086A CN1248101A (zh) | 1998-09-14 | 1999-09-14 | 半导体集成电路及其测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25957198A JP3189802B2 (ja) | 1998-09-14 | 1998-09-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000088923A JP2000088923A (ja) | 2000-03-31 |
| JP3189802B2 true JP3189802B2 (ja) | 2001-07-16 |
Family
ID=17335981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25957198A Expired - Fee Related JP3189802B2 (ja) | 1998-09-14 | 1998-09-14 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3189802B2 (ja) |
| KR (1) | KR20000023048A (ja) |
| CN (1) | CN1248101A (ja) |
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| JP4760536B2 (ja) * | 2006-05-29 | 2011-08-31 | ミツミ電機株式会社 | 集積回路及びその試験方法 |
| KR20100103506A (ko) * | 2007-12-21 | 2010-09-27 | 소니 주식회사 | 아날로그 스캔 회로, 아날로그 플립플롭 및 데이터 처리 장치 |
| CN102565681A (zh) * | 2011-12-05 | 2012-07-11 | 北京创毅视讯科技有限公司 | 混合信号芯片中测试模拟电路的装置和方法 |
| CN103901338B (zh) * | 2014-03-31 | 2017-01-18 | 西安紫光国芯半导体有限公司 | 精确测量和报告芯片内两种信号的时序关系的方法及装置 |
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1998
- 1998-09-14 JP JP25957198A patent/JP3189802B2/ja not_active Expired - Fee Related
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1999
- 1999-09-10 KR KR1019990038512A patent/KR20000023048A/ko not_active Application Discontinuation
- 1999-09-14 CN CN99119086A patent/CN1248101A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000023048A (ko) | 2000-04-25 |
| CN1248101A (zh) | 2000-03-22 |
| JP2000088923A (ja) | 2000-03-31 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |