KR20030045939A - 반도체 집적 회로를 위한 테스트 장치 - Google Patents

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Abstract

여기에 개시된 반도체 집적 회로를 위한 테스트 장치는, 하나의 메모리 셋에 저장된 테스트 데이터를 사용해서 복수 개의 반도체 집적 회로들을 병렬로 테스 수 있다. 따라서, 테스트 대상 집적 회로의 개수에 비례한 개수의 메모리 셋을 요구하던 종래의 테스트 장치에 비해 테스트 장치의 생산 비용을 줄일 수 있다.

Description

반도체 집적 회로를 위한 테스트 장치{TEST APPARATUS FOR SEMICONDUCTOR INTEGRAGED CIRCUIT}
본 발명은 반도체 집적 회로를 테스트하기 위한 장치에 관한 것으로, 좀 더 구체적으로는 복수 개의 반도체 집적 회로들을 병렬로 테스트할 수 있는 테스트 장치에 관한 것이다.
일반적으로 반도체 집적 회로를 제조한 후에는 반도체 집적 회로가 정상적으로 동작하는 지를 검사하고, 어느 부분이 잘못되었는 지를 조사하기 위해 테스트 단계를 거치게 된다.
테스트 단계에서 사용되는 테스트 장치는 한번에 오직 한 개의 반도체 집적 회로를 테스트할 수 있는 싱글(single) 테스트 장치와 한번에 여러 개의 반도체 집적 회로들을 동시에 테스트할 수 있는 병렬(parallel) 테스트 장치가 있다. 병렬 테스트 장치는 많은 수의 집적 회로들을 동시에 테스트할 수 있으므로 대량 생산시 매우 유용하게 사용될 수 있다. 병렬 테스트 장치는 국내특허공보 제1999-62211호의 "반도체 장치의 테스트 시스템"과 국내특허공보 제2000-17238호의 "반도체 집적회로 시험장치 및 이 시험장치의 제어방법" 등에서 찾아볼 수 있다.
도 1은 병렬 테스트 장치의 일 예를 보여주는 도면이다.
도 1을 참조하면, 테스트 장치(1)는, 테스트 대상 집적 회로들(devices under test : DUT0-DUTn)에 각각 대응하고, 대응하는 테스트 대상 집적 회로를 테스트하기 위한 테스트 데이터(T_DATA0-T_DATAn)를 각각 저장하는 메모리 셋들(20-22), 메모리 셋들(20-22)로부터 출력되는 테스트 데이터(T_DATA0-T_DATAn)를 각 테스트 대상 집적 회로(DUT0-DUTn)의 입력 단자들(IN0-IN3)로 전달하는 구동 회로(30), 상기 구동 회로(30)를 제어하기 위한 타이밍 컨트롤러(50), 웨이브 발생기(60) 및 아날로그 유닛(70), 테스트 대상 집적 회로들(DUT0-DUTn)에 각각 대응하고, 대응하는 테스트 대상 집적 회로의 출력 단자들(OUT0-OUT3)로부터 출력되는 신호들을 미리 설정된 기대값(기대 데이터)들과 비교하고 비교 결과 신호를 출력하는비교기들(40-42), 그리고 테스트 장치(1)에 구비된 구성 요소들을 제어하기 위한 컨트롤러(10)를 포함한다. 여기서, 상기 테스트 대상 집적 회로들(DUT0-DUTn) 각각은 네 개의 입력 단자들(IN0-IN3)과 네 개의 출력 단자들(OUT0-OUT3)을 갖는 것으로 가정한다.
상기 메모리 셋들(20-22) 각각은 대응하는 테스트 대상 집적 회로에 구비된 입력 단자들(IN0-IN3)에 각각 대응하는 4 개의 메모리들(M0-M3)을 포함한다. 상기 메모리들(M0-M3) 각각은 대응하는 테스트 대상 집적 회로의 입력 단자들(IN0-IN3)로 입력될 테스트 데이터들(T_DATA0-T_DATAn)을 저장한다.
상기 구동 회로(30)는 상기 테스트 대상 집적 회로들(DUT0-DUTn)에 각각 대응하는 서브 구동 회로들(31-33)을 포함한다. 상기 서브 구동 회로들(31-33) 각각은 대응하는 테스트 대상 집적 회로의 입력 단자들(IN0-IN3)에 각각 대응하는 드라이버들(D0-D3)로 구성된다.
상술한 바와 같이 구성되는 종래의 테스트 장치(1)는 다음과 같이 동작한다. 먼저, 컨트롤러(10)의 제어에 응답해서 메모리 셋들(20-22) 각각의 메모리들(M0-M3)에 저장된 테스트 데이터(T_DATA0-T_DATAn)가 출력된다.
메모리 셋들(20-22)로부터의 테스트 데이터(T_DATA0-T_DATAn)는 서브 구동 회로들(31-33)로 각각 제공된다. 즉, 메모리 셋(20)으로부터 출력되는 테스트 데이터(T_DATA0)는 서브 구동 회로(31)로 제공되고, 메모리 셋(21)으로부터 출력되는 테스트 데이터(T_DATA1)는 서브 구동 회로(32)로 제공되며 그리고 메모리 셋(22)으로부터 출력되는 테스트 데이터(T_DATAn)는 서브 구동 회로(33)로 제공된다. 서브구동 회로들(31-33)은 타이밍 컨트롤러(50), 웨이브 발생기(60) 그리고 아날로그 유닛(70)의 제어에 응답해서 메모리 셋들(20-22)로부터 입력된 테스트 데이터(T_DATA0-T_DATAn)를 테스트 대상 집적 회로들(DUT0-DUTn)의 입력 단자들(IN0-IN3)로 제공한다.
상기 타이밍 컨트롤러(50)는 서브 구동 회로들(31-33)에 각각 구비된 드라이버들(D0-D3)의 신호 출력 타이밍(timing)을 제어한다. 상기 웨이브 발생기(60)는 서브 구동 회로들(31-33)에 각각 구비된 드라이버들(D0-D3)로부터 출력되는 신호의 파형을 설정한다. 그리고 아날로그 유닛(70)은 서브 구동 회로들(31-33)에 각각 구비된 드라이버들(D0-D3)로부터 출력되는 신호의 레벨 및 비교기들(40-42)의 기대값들을 설정한다.
각 테스트 대상 집적 회로(DUT0-DUTn)는 대응하는 서브 구동 회로(31-33)로부터 출력되는 테스트 데이터(T_DATA0,-DATAn)를 받아들이고, 테스트 결과를 출력 단자들(OUT0-OUT3)로 출력한다.
비교기들(40-42)은 대응하는 각 테스트 대상 집적 회로(DUT0-DUTn)의 출력 단자들(OUT0-OUT3)로부터 출력되는 신호들을 기대값과 비교하고, 비교 결과 신호를 출력한다. 예컨대, 테스트 대상 집적 회로(DUT0-DUTn)의 출력 단자들(OUT0-OUT3)로부터 출력되는 신호들과 기준값이 일치할 때(즉, 대응하는 테스트 대상 집적 회로(DUT0-DUTn)가 정상적으로 동작할 때) 상기 비교 결과 신호는 로우 레벨이고, 대상 집적 회로(DUT0-DUTn)의 출력 단자들(OUT0-OUT3)로부터 출력되는 신호들과 기준값이 일치하지 않을 때(즉, 대응하는 테스트 대상 집적 회로(DUT0-DUTn)가 정상적으로 동작하지 않을 때) 상기 비교 결과 신호는 하이 레벨로 된다.
일반적으로 테스트 장치에서 병렬로 테스트되는 테스트 대상 집적 회로들은 모두 동일한 회로 구성을 가지며 동일한 입/출력 단자들을 갖는다. 그러므로, 테스트 대상 집적 회로들이 정상적으로 동작하는 지의 여부를 테스트하는데 필요한 테스트 데이터 역시 동일해도 무방하다. 그런데, 도 1에 도시된 바와 같은 종래의 테스트 장치(1)는 테스트 대상 집적 회로들(DUT0-DUTn) 마다 별개의 메모리 셋(20-22)을 구비하고 있다. 이와 같은 테스트 장치(1)는 테스트 대상 집적 회로의 개수에 비례한 개수의 메모리 셋이 필요하므로 테스트 장치(1)의 크기가 커질 뿐만 아니라 증가되는 메모리 셋의 개수만큼 테스트 장치(1)의 제작비용이 증가한다. 더욱이, 메모리 셋의 개수가 증가하면 컨트롤러(10)가 메모리 셋(20-22)의 메모리들(MO-M3)에 저장된 데이터를 독출하는데 소요되는 제어 시간(즉, 패턴 로딩 시간)이 증가하는 문제점이 있었다.
따라서, 본 발명의 목적은 하나의 메모리 셋을 이용하여 복수 개의 테스트 대상 집적 회로들을 테스트할 수 있는 테스트 장치를 제공하는데 있다.
도 1은 병렬 테스트 장치의 일 예를 보여주는 도면; 그리고
도 2는 본 발명의 바람직한 실시예에 따른 반도체 집적 회로를 위한 테스트 장치의 구성을 보여주는 도면이다.
*도면의 주요부분에 대한 설명*
1, 100 : 테스트 장치10, 110 : 컨트롤러
20-22, 120 : 메모리 셋30, 140 : 구동 회로
DUT0-DUTn : 테스트 대상 회로40-42, 150-152 : 비교기
50, 160 : 타이밍 컨트롤러60, 170 : 웨이브 발생기
70, 180 : 아날로그 유닛130 : 서브 테스트 데이터 생성기
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 각각이 복수 개의 입력 단자들을 구비한 복수 개의 반도체 집적 회로들을 병렬로 테스트하기 위한 장치는: 상기 각 반도체 집적 회로의 입력 단자들로 제공될 테스트 데이터를 저장하는 하나의 메모리 셋 그리고 상기 메모리 셋으로부터 출력되는 테스트 데이터와 동일한 서브 테스트 데이터를 복수 개 생성하고, 상기 생성된 서브 테스트 데이터들을 상기 반도체 메모리 장치들의 입력 단자들로 각각 전달하는 서브 테스트 데이터 생성기를 포함한다.
바람직한 실시예에 있어서, 상기 서브 테스트 데이터 생성기는, 상기 반도체 집적 회로들에 각각 대응하는 복수 개의 서브 테스트 데이터 생성 유닛들을 포함한다. 상기 서브 테스트 데이터 생성 유닛들 각각은 상기 메모리 셋으로부터 출력되는 테스트 데이터를 상기 서브 테스트 데이터로서 상기 대응하는 반도체 집적 회로의 입력 단자들로 제공한다.
상기 서브 테스트 데이터 생성 유닛들 각각은, 상기 반도체 집적 회로의 입력 단자들에 각각 대응하는 복수 개의 버퍼들을 포함하며, 상기 버퍼들 각각은 상기 메모리 셋으로부터 출력되는 테스트 데이터 중 하나의 비트를 상기 대응하는 입력 단자로 제공한다.
상기 테스트 장치는 상기 서브 테스트 데이터 생성 유닛들에 각각 대응하는 복수 개의 구동 회로들을 더 포함하며, 상기 구동 회로들 각각은 상기 대응하는 서브 테스트 데이터 생성 유닛으로부터 출력되는 상기 서브 테스트 데이터를 상기 반도체 집적 회로의 입력 단자들로 제공하기에 적합한 레벨로 변환해서 상기 반도체 집적 회로로 제공한다.
상기 메모리 셋은, 상기 반도체 집적 회로의 입력 단자들로 제공될 상기 데이터 신호들을 각각 저장하는 복수 개의 메모리들로 구성된다.
한 실시예에 있어서, 상기 테스트 장치는 상기 반도체 집적 회로들에 각각 대응하고, 대응하는 반도체 집적 회로의 출력 단자들에 연결된 복수 개의 비교기들을 더 포함하며, 상기 비교기들 각각은, 대응하는 반도체 집적 회로의 출력 단자들로부터 출력되는 신호들을 기준값들과 비교하고 비교 결과 신호를 출력한다. 제어기는 상기 비교기들로부터의 비교 결과 신호들을 받아들여서 상기 반도체 집적 회로들의 불량 여부를 판별한다.
본 발명의 다른 특징에 의하면, 각각이 복수 개의 입력 단자들을 구비한 복수 개의 반도체 집적 회로들을 병렬로 테스트하기 위한 장치는: 상기 각 반도체 집적 회로의 입력 단자들로 제공될 테스트 데이터를 저장하는 하나의 메모리 셋과, 상기 메모리 셋으로부터 출력되는 테스트 데이터와 동일한 서브 테스트 데이터를 복수 개 생성하는 서브 테스트 데이터 생성기와, 상기 서브 테스트 데이터들을 상기 반도체 집적 회로로 입력하기에 적합한 레벨로 변환해서 상기 반도체 집적 회로들의 입력 단자들로 제공하는 구동 회로와, 상기 반도체 집적 회로들에 각각 대응하고, 각각이 대응하는 반도체 집적 회로의 출력 단자들로부터 출력되는 신호들을 기준값들과 비교해서 상기 반도체 집적 회로의 불량 여부를 판별하고, 판별 신호를 출력하는 복수 개의 비교기들 그리고 상기 메모리 셋과 상기 구동 회로를 제어하는 제어기를 포함한다.
(실시예)
본 발명의 반도체 집적 회로를 위한 테스트 장치는, 오직 하나의 메모리 셋에 저장된 테스트 데이터를 사용해서 복수 개의 반도체 집적 회로들을 병렬로 테스트할 수 있다. 따라서, 테스트 대상 집적 회로의 개수에 비례한 개수의 메모리 셋을 요구하던 종래의 테스트 장치에 비해 테스트 장치의 생산비용을 줄일 수 있다.
이하 본 발명의 바람직한 실시예를 첨부된 도면 제 2 도를 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 집적 회로를 위한 테스트 장치의 구성을 보여주는 도면이다. 도 2를 참조하면, 본 발명의 테스트 장치(100)는, 테스트 장치(100)에 대한 전반적인 제어를 수행하는 컨트롤러(110), 테스트 데이터(T_DATA)를 저장하는 하나의 메모리 셋(120), 메모리 셋(120)으로부터 출력되는 테스트 데이터(T_DATA)를 받아들여서 복수 개의 서브 테스트 데이터들(S_DATA0-S_DATAn)을 생성하는 서브 테스트 데이터 생성기(130), 서브 테스트 데이터 생성기(130)로부터의 서브 테스트 데이터들(S_DATA0-S_DATAn)을 받아들여서 테스트 대상 집적 회로들(DUT0-DUTn)의 입력 단자들(IN0-IN3)로 제공하기에 적합한 신호로 변환해서 출력하는 구동 회로(140), 테스트 대상 집적 회로들(DUT0-DUTn)의 출력 단자들(OUT0-OUT3)로부터 출력되는 신호들을 기대값(기대 데이터)과 비교하고 비교 결과 신호를 각각 출력하는 비교기들(150-152), 구동 회로(140)를 제어하는 타이밍 컨트롤러(160), 웨이브 발생기(170) 그리고 아날로그 유닛(180)을 포함한다. 여기서, 상기 테스트 대상 집적 회로들(DUT0-DUTn) 각각은 네 개의 입력 단자들(IN0-IN3)과 네 개의 출력 단자들(OUT0-OUT3)을 갖는 것으로 가정한다.
이와 같은 테스트 장치(100)에 구성된 각 구성 요소들의 구체적인 구성 및 동작은 다음과 같다. 메모리 셋(120)은 각 테스트 대상 집적 회로(DUT0-DUTn)의입력 단자들의 개수와 동일한 4 개의 메모리들(M0-M3)을 포함하고, 각 메모리(MO-M3)는 각 테스트 대상 집적 회로(DUT0-DUTn)의 대응하는 입력 단자로 제공될 테스트 데이터(또는 테스트 패턴)를 저장한다. 예컨대, 메모리(M0)는 테스트 대상 집적 회로들(DUT0-DUTn)의 동일한 입력 단자들(IN0)로 제공될 데이터를 저장하고, 메모리(M1)는 테스트 대상 집적 회로들(DUT0-DUTn)의 동일한 입력 단자들(IN1)로 제공될 데이터를 저장하고, 메모리(M2)는 테스트 대상 집적 회로들(DUT0-DUTn)의 동일한 입력 단자들(IN2)로 제공될 데이터를 저장하며 그리고 메모리(M3)는 테스트 대상 집적 회로들(DUT0-DUTn)의 동일한 입력 단자들(IN3)로 제공될 데이터를 저장한다. 상기 메모리들(M0-M3)에 저장되는 데이터는 예컨대, 클럭 신호, 리셋 신호, 입/출력 제어 신호 및 테스트 데이터 등이다.
서브 테스트 데이터 생성기(130)는 테스트 대상 집적 회로들(DUT0-DUTn)에 각각 대응하는 복수 개의 서브 테스트 데이터 생성 유닛들(131-133)을 포함한다. 상기 서브 테스트 데이터 생성 유닛들(131-133) 각각은 메모리 셋(120)으로부터 출력되는 테스트 데이터(T_DATA)를 서브 테스트 데이터(S_DATA0-S_DATAn)로서 출력한다. 구체적으로, 상기 서브 테스트 데이터 생성 유닛들(131-133)은 각 테스트 대상 집적 회로(DUT0-DUTn)의 입력 단자의 개수와 동일한 4 개의 버퍼들(B0-B3)로 각각 구성된다.
상기 구동 회로(140)는 상기 테스트 대상 집적 회로들(DUT0-DUTn)에 각각 대응하는 서브 구동 회로들(141-143)을 포함한다. 상기 서브 구동 회로들(141-143) 각각은 대응하는 테스트 대상 집적 회로의 입력 단자들(IN0-IN3)에 각각 대응하는드라이버들(D0-D3)로 구성된다.
상기 비교기들(150-152)은 테스트 대상 집적 회로들(DUT0-DUTn)에 각각 대응하며, 상기 서브 테스트 데이터들(S_DATA0-S_DATAn)에 따라서 대응하는 테스트 대상 집적 회로들(DUT0-DUTn)의 출력 단자들(OUT0-OUT3)로부터 출력되는 신호들을 기준값과 비교하고 비교 결과 신호를 각각 출력한다. 상기 비교기들(150-152)로부터의 출력 신호들은 컨트롤러(110)로 제공된다. 컨트롤러(110)는 상기 비교기들(150-152)로부터의 비교 결과 신호를 보고 테스트 대상 집적 회로들(DUT0-DUTn) 각각의 불량 여부를 판별한다.
상기 타이밍 컨트롤러(160)는 서브 구동 회로들(141-143)에 각각 구비된 드라이버들(D0-D3)의 신호 출력 타이밍(timing)을 제어한다. 상기 웨이브 발생기(170)는 서브 구동 회로들(141-143)에 각각 구비된 드라이버들(D0-D3)로부터 출력되는 신호의 파형을 설정한다. 그리고 아날로그 유닛(180)은 서브 구동 회로들(141-143)에 각각 구비된 드라이버들(D0-D3)로부터 출력되는 신호의 레벨 및 비교기들(150-152)의 기대값들을 설정한다.
상술한 바와 같이 구성되는 본 발명의 테스트 장치(100)는 다음과 같이 동작한다. 먼저, 컨트롤러(100)의 제어에 따라서 메모리 셋(120)의 메모리들(M0-M3)에 저장된 테스트 데이터(T_DATA)가 출력된다.
메모리 셋(120)으로부터의 테스트 데이터(T_DATA)는 서브 테스트 데이터 생성 유닛들(131-133)로 각각 입력된다. 서브 테스트 데이터 생성 유닛들(131-133) 각각은 메모리 셋(120)으로부터의 테스트 데이터(T_DATA)를 서브 테스트데이터(S_DATA0-S_DATAn)로서 출력한다. 서브 테스트 데이터 생성 유닛들(131-133)로부터의 각 서브 테스트 데이터(S_DATA0-S_DATAn)는 대응하는 서브 구동 회로(141-143)로 제공된다.
서브 구동 회로들(141-143)은 타이밍 컨트롤러(160), 웨이브 발생기(170) 그리고 아날로그 유닛(180)의 제어에 응답해서 서브 테스트 데이터 생성 유닛들(131-133)로부터의 각 서브 테스트 데이터(S_DATA0-S_DATAn)를 각각 변형해서 대응하는 테스트 대상 집적 회로(DUT0-DUTn)의 입력 단자들(IN0-IN3)로 제공된다.
즉, 메모리 셋(20)으로부터 출력되는 테스트 데이터(T_DATA)는 서브 테스트 데이터 생성기(130)와 구동 회로(140)를 통해 테스트 대상 집적 회로들(DUT0-DUTn) 각각의 입력 단자들(IN0-IN3)로 제공된다.
서브 테스트 데이터(DATA0-DATAn)를 받아들인 각 테스트 대상 집적 회로(DUT0-DUTn)는 입력에 대한 결과를 출력 단자들(OUT0-OUT3)로 출력한다.
비교기들(150-152)은 대응하는 테스트 대상 집적 회로(DUT0-DUTn)의 출력 단자들(OUT0-OUT3)로부터 출력되는 신호들을 받아들여서 자신에 저장된 기준값과 비교하고, 비교 결과 신호를 출력한다. 예컨대, 테스트 대상 집적 회로의 출력 단자들(OUT0-OUT3)로부터 출력되는 신호들과 기준값이 일치할 때(즉, 대응하는 테스트 대상 집적 회로(DUT0-DUTn)가 정상적으로 동작할 때) 상기 비교 결과 신호는 로우 레벨이고, 테스트 대상 집적 회로의 출력 단자들(OUT0-OUT3)로부터 출력되는 신호들과 기준값이 일치하지 않을 때(즉, 대응하는 테스트 대상 집적 회로(DUT0-DUTn)가 정상적으로 동작하지 않을 때) 상기 비교 결과 신호는 하이 레벨로 된다.
이와 같은 본 발명의 테스트 장치(100)는 병렬로 동시에 테스트되는 테스트 대상 집적 회로의 개수와 무관하게 메모리 셋은 오직 하나만 필요하다. 따라서, 테스트 대상 집적 회로의 개수에 비례한 개수의 메모리 셋을 요구하던 종래의 테스트 장치에 비해 테스트 장치의 생산 비용을 줄일 수 있고, 메모리 셋 제어 시간(즉, 패턴 로딩 시간)이 감소되어 테스트 시간을 줄일 수 있다.
예시적인 바람직한 실시예를 이용하여 본 발명의 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명의 테스트 장치는 병렬로 동시에 테스트되는 테스트 대상 집적 회로의 개수와 무관하게 메모리 셋은 오직 하나만 필요하다. 따라서, 테스트 대상 집적 회로의 개수에 비례한 개수의 메모리 셋을 요구하던 종래의 테스트 장치에 비해 테스트 장치의 생산 비용을 줄일 수 있고, 메모리 셋 제어 시간(즉, 패턴 로딩 시간)이 감소되어 테스트 시간을 줄일 수 있다.

Claims (14)

  1. 각각이 복수 개의 입력 단자들을 구비한 복수 개의 반도체 집적 회로들을 병렬로 테스트하기 위한 장치에 있어서:
    상기 각 반도체 집적 회로의 입력 단자들로 제공될 테스트 데이터를 저장하는 하나의 메모리 셋; 그리고
    상기 메모리 셋으로부터 출력되는 테스트 데이터와 동일한 서브 테스트 데이터를 복수 개 생성하고, 상기 생성된 서브 테스트 데이터들을 상기 반도체 메모리 장치들의 입력 단자들로 각각 전달하는 서브 테스트 데이터 생성기를 포함하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  2. 제 1 항에 있어서,
    상기 서브 테스트 데이터 생성기는,
    상기 반도체 집적 회로들에 각각 대응하는 복수 개의 서브 테스트 데이터 생성 유닛들을 포함하되;
    상기 서브 테스트 데이터 생성 유닛들 각각은 상기 메모리 셋으로부터 출력되는 테스트 데이터를 상기 서브 테스트 데이터로서 상기 대응하는 반도체 집적 회로의 입력 단자들로 제공하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  3. 제 2 항에 있어서,
    상기 메모리 셋으로부터 출력되는 상기 테스트 데이터는 복수 개의 비트들로 구성되는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  4. 제 3 항에 있어서,
    상기 서브 테스트 데이터 생성 유닛들 각각은,
    상기 반도체 집적 회로의 입력 단자들에 각각 대응하는 복수 개의 버퍼들을 포함하되;
    상기 버퍼들 각각은 상기 메모리 셋으로부터 출력되는 테스트 데이터 중 하나의 비트를 상기 대응하는 입력 단자로 제공하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  5. 제 1 항에 있어서,
    상기 서브 테스트 데이터 생성 유닛들에 각각 대응하는 복수 개의 구동 회로들을 더 포함하되;
    상기 구동 회로들 각각은 상기 대응하는 서브 테스트 데이터 생성 유닛로부터 출력되는 상기 서브 테스트 데이터를 상기 반도체 집적 회로의 입력 단자들로 제공하기에 적합한 레벨로 변환해서 상기 반도체 집적 회로로 제공하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셋은,
    상기 반도체 집적 회로의 입력 단자들로 제공될 상기 데이터 신호들을 각각 저장하는 복수 개의 메모리들을 포함하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  7. 제 1 항에 있어서,
    상기 반도체 집적 회로들에 각각 대응하고, 대응하는 반도체 집적 회로의 출력 단자들에 연결된 복수 개의 비교기들과;
    상기 비교기들 각각은, 대응하는 반도체 집적 회로의 출력 단자들로부터 출력되는 신호들을 기준 값들과 비교하고 비교 결과 신호를 출력하고,
    상기 비교 신호들을 받아들여서 상기 반도체 집적 회로들의 불량 여부를 판별하는 제어기를 더 포함하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  8. 각각이 복수 개의 입력 단자들을 구비한 복수 개의 반도체 집적 회로들을 병렬로 테스트하기 위한 장치에 있어서:
    상기 각 반도체 집적 회로의 입력 단자들로 제공될 테스트 데이터를 저장하는 하나의 메모리 셋과;
    상기 메모리 셋으로부터 출력되는 테스트 데이터와 동일한 서브 테스트 데이터를 복수 개 생성하는 서브 테스트 데이터 생성기와;
    상기 서브 테스트 데이터들을 상기 반도체 집적 회로로 입력하기에 적합한 레벨로 변환해서 상기 반도체 집적 회로들의 입력 단자들로 제공하는 구동 회로와;
    상기 반도체 집적 회로들에 각각 대응하고, 각각이 대응하는 반도체 집적 회로의 출력 단자들로부터 출력되는 신호들을 기준 값들과 비교해서 상기 반도체 집적 회로의 불량 여부를 판별하고, 판별 신호를 출력하는 복수 개의 비교기들; 그리고
    상기 메모리 셋과 상기 구동 회로를 제어하는 제어기를 포함하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  9. 제 8 항에 있어서,
    상기 서브 테스트 데이터 생성기는,
    상기 반도체 집적 회로들에 각각 대응하는 복수 개의 서브 테스트 데이터 생성 유닛들을 포함하되;
    상기 서브 테스트 데이터 생성 유닛들 각각은 상기 메모리 셋으로부터 출력되는 테스트 데이터를 상기 대응하는 반도체 집적 회로의 입력 단자들로 제공하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  10. 제 9 항에 있어서,
    상기 메모리 셋으로부터 출력되는 상기 테스트 데이터는 복수 개의 비트들로구성되는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  11. 제 10 항에 있어서,
    상기 서브 테스트 데이터 생성 유닛들 각각은,
    상기 반도체 집적 회로의 입력 단자들에 각각 대응하는 복수 개의 버퍼들을 포함하되;
    상기 버퍼들 각각은 상기 메모리 셋으로부터 출력되는 테스트 데이터 중 하나의 비트를 상기 대응하는 입력 단자로 제공하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  12. 제 8 항에 있어서,
    상기 서브 생성기들에 각각 대응하는 복수 개의 구동 회로들을 더 포함하되;
    상기 구동 회로들 각각은 상기 대응하는 서브 생성기로부터 출력되는 상기 서브 테스트 데이터를 상기 반도체 집적 회로의 입력 단자들로 제공하기에 적합한 레벨로 변환해서 상기 반도체 집적 회로로 제공하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  13. 제 8 항에 있어서,
    상기 메모리 셋은,
    상기 반도체 집적 회로의 입력 단자들로 제공될 상기 데이터 신호들을 각각저장하는 복수 개의 메모리들을 포함하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
  14. 제 8 항에 있어서,
    상기 반도체 집적 회로들에 각각 대응하고, 대응하는 반도체 집적 회로의 출력 단자들에 연결된 복수 개의 비교기들을 더 포함하되;
    상기 비교기들 각각은,
    대응하는 반도체 집적 회로의 출력 단자들로부터 출력되는 신호들을 기준 값들과 비교하고 비교 결과 신호를 출력하고,
    상기 제어기는 상기 비교기들로부터의 비교 결과 신호들을 받아들여서 상기 반도체 집적 회로들의 불량 여부를 판별하는 것을 특징으로 하는 반도체 집적 회로를 위한 테스트 장치.
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