JPH11311661A - 半導体装置試験システムおよび半導体装置試験方法 - Google Patents
半導体装置試験システムおよび半導体装置試験方法Info
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- JPH11311661A JPH11311661A JP10120180A JP12018098A JPH11311661A JP H11311661 A JPH11311661 A JP H11311661A JP 10120180 A JP10120180 A JP 10120180A JP 12018098 A JP12018098 A JP 12018098A JP H11311661 A JPH11311661 A JP H11311661A
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Abstract
(57)【要約】
【課題】 ＩＣの電気的特性試験において、単数分の信
号増幅器、比較器、および判定回路等により複数の被試
験ＩＣの同時試験を可能にする。 【解決手段】 ＩＣテスタ１０と被試験ＩＣ１，２との
間には、伝送回路３０が接続されている。この伝送回路
３０は、ＩＣテスタ１０の出力信号と被試験ＩＣ１，２
の出力信号とを分岐、結合および、選択することができ
る。ＩＣテスタ１０は、出力信号４２と期待値とを比較
し、その一致／不一致を判定することにより、２個の被
試験ＩＣ１，２を単位にしてその良否を同時に判定する
ことができる。
号増幅器、比較器、および判定回路等により複数の被試
験ＩＣの同時試験を可能にする。 【解決手段】 ＩＣテスタ１０と被試験ＩＣ１，２との
間には、伝送回路３０が接続されている。この伝送回路
３０は、ＩＣテスタ１０の出力信号と被試験ＩＣ１，２
の出力信号とを分岐、結合および、選択することができ
る。ＩＣテスタ１０は、出力信号４２と期待値とを比較
し、その一致／不一致を判定することにより、２個の被
試験ＩＣ１，２を単位にしてその良否を同時に判定する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の電気的
特性試験を行う半導体装置試験システムおよび半導体装
置試験方法に関し、特にシステムのコストアップと大型
化をせずに試験効率を向上させる技術に関する。
特性試験を行う半導体装置試験システムおよび半導体装
置試験方法に関し、特にシステムのコストアップと大型
化をせずに試験効率を向上させる技術に関する。
【０００２】
【従来の技術】半導体装置（以下、ＩＣという）の電気
的特性試験において、従来の半導体試験装置（以下、Ｉ
Ｃテスタという）は、図５に示すようにＩＣテスタ１０
の信号増幅器１２と比較器１３が被試験ＩＣ１に個別に
接続される。ＩＣテスタ１０から被試験ＩＣ１への信号
入力は、パターン発生器１１で生成された所定のパター
ンを有する信号に信号増幅器１２で所定の電圧レベルが
与えられ、試験用のデータ信号４１として被試験ＩＣ１
に印加される。被試験ＩＣ１の良／不良判定は、被試験
ＩＣ１からの出力信号４２の電圧レベルを比較器１３で
期待値と比較し、一致／不一致を判定回路１４で判定す
ることにより、行われる。
的特性試験において、従来の半導体試験装置（以下、Ｉ
Ｃテスタという）は、図５に示すようにＩＣテスタ１０
の信号増幅器１２と比較器１３が被試験ＩＣ１に個別に
接続される。ＩＣテスタ１０から被試験ＩＣ１への信号
入力は、パターン発生器１１で生成された所定のパター
ンを有する信号に信号増幅器１２で所定の電圧レベルが
与えられ、試験用のデータ信号４１として被試験ＩＣ１
に印加される。被試験ＩＣ１の良／不良判定は、被試験
ＩＣ１からの出力信号４２の電圧レベルを比較器１３で
期待値と比較し、一致／不一致を判定回路１４で判定す
ることにより、行われる。
【０００３】
【発明が解決しようとする課題】前記従来の試験方法で
は、ＩＣテスタ１０の信号増幅器１２、比較器１３、お
よび判定回路１４は被試験ＩＣ１に対し１対１で構成さ
れているため、単純に同時試験するＩＣの個数を増加さ
せようとすると、ＩＣテスタの信号増幅器、比較器、判
定回路及び付随回路を被試験ＩＣの個数に応じて増やさ
なければならず、コストの増加およびＩＣテスタの巨大
化という問題点があった。
は、ＩＣテスタ１０の信号増幅器１２、比較器１３、お
よび判定回路１４は被試験ＩＣ１に対し１対１で構成さ
れているため、単純に同時試験するＩＣの個数を増加さ
せようとすると、ＩＣテスタの信号増幅器、比較器、判
定回路及び付随回路を被試験ＩＣの個数に応じて増やさ
なければならず、コストの増加およびＩＣテスタの巨大
化という問題点があった。
【０００４】したがって、本発明の目的はＩＣの電気的
特性試験において、単数分の信号増幅器、比較器、およ
び判定回路等により複数の被試験ＩＣの同時試験を可能
にすることである。そして、本発明の他の目的はＩＣの
電気的特性試験の効率を向上させることである。
特性試験において、単数分の信号増幅器、比較器、およ
び判定回路等により複数の被試験ＩＣの同時試験を可能
にすることである。そして、本発明の他の目的はＩＣの
電気的特性試験の効率を向上させることである。
【０００５】
【課題を解決するための手段】前述した本発明の課題
は、被試験ＩＣに印加するための試験信号を発生する試
験信号発生手段と、前記被試験ＩＣの出力信号と期待値
とを比較し、被試験ＩＣの良否を判定する判定手段とを
有するＩＣテスタと、このＩＣテスタと複数の被試験Ｉ
Ｃとの間にあって前記複数の被試験ＩＣを並列に前記Ｉ
Ｃテスタに接続することが可能な伝送手段とを備えるこ
とを特徴とするＩＣ試験システムにより解決することが
できる。
は、被試験ＩＣに印加するための試験信号を発生する試
験信号発生手段と、前記被試験ＩＣの出力信号と期待値
とを比較し、被試験ＩＣの良否を判定する判定手段とを
有するＩＣテスタと、このＩＣテスタと複数の被試験Ｉ
Ｃとの間にあって前記複数の被試験ＩＣを並列に前記Ｉ
Ｃテスタに接続することが可能な伝送手段とを備えるこ
とを特徴とするＩＣ試験システムにより解決することが
できる。
【０００６】［作用］前述したＩＣ試験システムでは、
伝送手段により、ＩＣテスタの出力信号と被試験ＩＣの
出力信号とを分岐、結合および、選択させることができ
るので、被試験ＩＣ１個分の試験信号発生手段および判
定手段を使用して、複数個の被試験ＩＣの良否を同時に
判定することができる。
伝送手段により、ＩＣテスタの出力信号と被試験ＩＣの
出力信号とを分岐、結合および、選択させることができ
るので、被試験ＩＣ１個分の試験信号発生手段および判
定手段を使用して、複数個の被試験ＩＣの良否を同時に
判定することができる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。 ［第１の実施の形態］図１は本発明によるＩＣ試験シス
テムの第１の実施の形態を示す図である。ここで、図５
と対応する部分には、図５で使用した符号と同一の符号
を付してある。図１に示すように、このＩＣ試験システ
ムでは、ＩＣテスタ１０に伝送回路３０が接続され、さ
らにこの伝送回路３０に２個の被試験ＩＣ１および被試
験ＩＣ２のそれぞれの１つのピン（端子）が接続されて
いる。伝送回路３０においては、被試験ＩＣ１のピンと
の間にスイッチＳＷ１と、スイッチＳＷ１に直列接続さ
れた抵抗Ｒ１と、抵抗Ｒ１に並列接続されたスイッチＳ
Ｗ３とが接続されている。また、被試験ＩＣ２のピンと
の間にスイッチＳＷ２と、スイッチＳＷ２に直列接続さ
れた抵抗Ｒ２と、抵抗Ｒ２に並列接続されたスイッチＳ
Ｗ４が接続されている。これらのスイッチＳＷ１〜ＳＷ
４は例えばリレーで構成されており、ＩＣテスタの制御
信号によりオン／オフ制御される。簡単のために、図１
においては１つのピンについての回路のみについて示し
たが、他のピンについても同様に伝送回路とテスト回路
（１１〜１４）が接続されている。但し、入・出力共用
のピンについては図１と同様の回路構成となるが、入力
用ピンについてはパターン発生器１１、信号増幅器１２
とのみ接続され、出力用ピンについては比較器１３、判
定回路１４とのみ接続される。また、入力用ピンの場合
には抵抗Ｒ１、Ｒ２、スイッチＳＷ３、ＳＷ４は接続さ
れない。また、抵抗Ｒ１、Ｒ２の抵抗値をこれが接続さ
れるピンの入力インピーダンスに比較して十分に小さく
設定した場合には、スイッチＳＷ３、ＳＷ４を省略する
ことができる。
て図面を参照しながら詳細に説明する。 ［第１の実施の形態］図１は本発明によるＩＣ試験シス
テムの第１の実施の形態を示す図である。ここで、図５
と対応する部分には、図５で使用した符号と同一の符号
を付してある。図１に示すように、このＩＣ試験システ
ムでは、ＩＣテスタ１０に伝送回路３０が接続され、さ
らにこの伝送回路３０に２個の被試験ＩＣ１および被試
験ＩＣ２のそれぞれの１つのピン（端子）が接続されて
いる。伝送回路３０においては、被試験ＩＣ１のピンと
の間にスイッチＳＷ１と、スイッチＳＷ１に直列接続さ
れた抵抗Ｒ１と、抵抗Ｒ１に並列接続されたスイッチＳ
Ｗ３とが接続されている。また、被試験ＩＣ２のピンと
の間にスイッチＳＷ２と、スイッチＳＷ２に直列接続さ
れた抵抗Ｒ２と、抵抗Ｒ２に並列接続されたスイッチＳ
Ｗ４が接続されている。これらのスイッチＳＷ１〜ＳＷ
４は例えばリレーで構成されており、ＩＣテスタの制御
信号によりオン／オフ制御される。簡単のために、図１
においては１つのピンについての回路のみについて示し
たが、他のピンについても同様に伝送回路とテスト回路
（１１〜１４）が接続されている。但し、入・出力共用
のピンについては図１と同様の回路構成となるが、入力
用ピンについてはパターン発生器１１、信号増幅器１２
とのみ接続され、出力用ピンについては比較器１３、判
定回路１４とのみ接続される。また、入力用ピンの場合
には抵抗Ｒ１、Ｒ２、スイッチＳＷ３、ＳＷ４は接続さ
れない。また、抵抗Ｒ１、Ｒ２の抵抗値をこれが接続さ
れるピンの入力インピーダンスに比較して十分に小さく
設定した場合には、スイッチＳＷ３、ＳＷ４を省略する
ことができる。
【０００８】次に、図１のＩＣ試験システムの動作を説
明する。まず、伝送回路３０におけるスイッチＳＷ１〜
ＳＷ４を全てオンにしておき、ＩＣテスタ１０の出力で
あるデータ信号４１を伝送回路３０を経由して被試験Ｉ
Ｃ１および被試験ＩＣ２へ同時に印加する。次に、伝送
回路３０におけるスイッチＳＷ３とＳＷ４をオフにす
る。被試験ＩＣ１および被試験ＩＣ２の出力信号は伝送
回路３０を経由してＩＣテスタ１０へ送られる。このと
き、被試験ＩＣ１の出力信号と被試験ＩＣ２の出力信号
は、それぞれ抵抗Ｒ１と抵抗Ｒ２を通り、スイッチＳＷ
１とＳＷ２を通った後に合成されて出力信号４２とされ
る。そして、ＩＣテスタ１０の比較器１３に入力されて
期待値と比較され、さらに判定回路１４で２個単位で良
品／不良品の判定が行われる。以下、期待値が１の場合
と０の場合について順番に説明する。
明する。まず、伝送回路３０におけるスイッチＳＷ１〜
ＳＷ４を全てオンにしておき、ＩＣテスタ１０の出力で
あるデータ信号４１を伝送回路３０を経由して被試験Ｉ
Ｃ１および被試験ＩＣ２へ同時に印加する。次に、伝送
回路３０におけるスイッチＳＷ３とＳＷ４をオフにす
る。被試験ＩＣ１および被試験ＩＣ２の出力信号は伝送
回路３０を経由してＩＣテスタ１０へ送られる。このと
き、被試験ＩＣ１の出力信号と被試験ＩＣ２の出力信号
は、それぞれ抵抗Ｒ１と抵抗Ｒ２を通り、スイッチＳＷ
１とＳＷ２を通った後に合成されて出力信号４２とされ
る。そして、ＩＣテスタ１０の比較器１３に入力されて
期待値と比較され、さらに判定回路１４で２個単位で良
品／不良品の判定が行われる。以下、期待値が１の場合
と０の場合について順番に説明する。
【０００９】〔ａ〕期待値が“１”の場合 被試験ＩＣ１および被試験ＩＣ２が２個とも良品であれ
ば、それぞれの出力信号のレベルは“１”となる。した
がって、その合成信号も“１”となり、期待値と一致す
る。被試験ＩＣ１または被試験ＩＣ２に少なくとも一方
が不良品であれば、合成された出力信号４２のレベルは
“１／２”または“０”となり、期待値と一致しなくな
る。したがって、判定回路１４において期待値との一致
／不一致を判定することにより、２個単位で良品／不良
品を判定することができる。
ば、それぞれの出力信号のレベルは“１”となる。した
がって、その合成信号も“１”となり、期待値と一致す
る。被試験ＩＣ１または被試験ＩＣ２に少なくとも一方
が不良品であれば、合成された出力信号４２のレベルは
“１／２”または“０”となり、期待値と一致しなくな
る。したがって、判定回路１４において期待値との一致
／不一致を判定することにより、２個単位で良品／不良
品を判定することができる。
【００１０】〔ｂ〕期待値が“０”の場合 被試験ＩＣ１および被試験ＩＣ２が２個とも良品であれ
ば、それぞれの出力信号のレベルは“０”となる。した
がって、その合成信号も“０”のレベルとなり、期待値
と一致する。被試験ＩＣ１または被試験ＩＣ２に少なく
とも一方が不良品であれば、合成された出力信号４２の
レベルは“１／２”または“１”となり、期待値と一致
しなくなる。したがって、判定回路１４において期待値
との一致／不一致を判定することにより、２個単位で良
品／不良品を判定することができる。
ば、それぞれの出力信号のレベルは“０”となる。した
がって、その合成信号も“０”のレベルとなり、期待値
と一致する。被試験ＩＣ１または被試験ＩＣ２に少なく
とも一方が不良品であれば、合成された出力信号４２の
レベルは“１／２”または“１”となり、期待値と一致
しなくなる。したがって、判定回路１４において期待値
との一致／不一致を判定することにより、２個単位で良
品／不良品を判定することができる。
【００１１】不良品と判定された２個単位の被試験ＩＣ
はその単位をスイッチＳＷ１、ＳＷ２により分割し、２
回に分けて試験し、各被試験ＩＣの良品／不良品が断定
できるまで繰り返し試験をおこなう。すなわち、まず、
スイッチＳＷ１をオンにし、スイッチＳＷ２をオフにし
て、スイッチＳＷ１側に接続された被試験ＩＣ１のみ試
験を行う。もし、ここで被試験ＩＣ１が良品と判定され
た場合は、被試験ＩＣ２が不良品ということが分かる。
また、ここで被試験ＩＣ１が不良品と判定されたとき
は、スイッチＳＷ１をオフにし、スイッチＳＷ２をオン
にして、被試験ＩＣ２の試験を行う。なお、以上の説明
では１組（＝２個）の被試験ＩＣの良品／不良品の判定
を行うものとしたが、同様にして３個以上の被試験ＩＣ
の良品／不良品の判定を同時に行うことができる。
はその単位をスイッチＳＷ１、ＳＷ２により分割し、２
回に分けて試験し、各被試験ＩＣの良品／不良品が断定
できるまで繰り返し試験をおこなう。すなわち、まず、
スイッチＳＷ１をオンにし、スイッチＳＷ２をオフにし
て、スイッチＳＷ１側に接続された被試験ＩＣ１のみ試
験を行う。もし、ここで被試験ＩＣ１が良品と判定され
た場合は、被試験ＩＣ２が不良品ということが分かる。
また、ここで被試験ＩＣ１が不良品と判定されたとき
は、スイッチＳＷ１をオフにし、スイッチＳＷ２をオン
にして、被試験ＩＣ２の試験を行う。なお、以上の説明
では１組（＝２個）の被試験ＩＣの良品／不良品の判定
を行うものとしたが、同様にして３個以上の被試験ＩＣ
の良品／不良品の判定を同時に行うことができる。
【００１２】次に、以上説明した第１の実施の形態によ
る処理効率について説明する。なお、ここでは２個の被
試験ＩＣを１組にして試験を行う場合について説明す
る。また、製品の良品率をＸ（０≦Ｘ≦１）とする。 〔１〕２個の被試験ＩＣが共に良品である確率はＸ2 で
あり、試験回数は１回である。 〔２〕２個の被試験ＩＣの組が不良と判定された場合
は、どちらか一方が不良、もしくは両方とも不良という
ことになる。この場合、２個の被試験ＩＣの組を分割し
１個ずつさらに試験を行う。２回目の試験で被試験ＩＣ
が良品と判定された場合は、もう片方の被試験ＩＣは不
良品と判定され、その確率はＸ（１−Ｘ）であり、試験
回数の合計は２回である。
る処理効率について説明する。なお、ここでは２個の被
試験ＩＣを１組にして試験を行う場合について説明す
る。また、製品の良品率をＸ（０≦Ｘ≦１）とする。 〔１〕２個の被試験ＩＣが共に良品である確率はＸ2 で
あり、試験回数は１回である。 〔２〕２個の被試験ＩＣの組が不良と判定された場合
は、どちらか一方が不良、もしくは両方とも不良という
ことになる。この場合、２個の被試験ＩＣの組を分割し
１個ずつさらに試験を行う。２回目の試験で被試験ＩＣ
が良品と判定された場合は、もう片方の被試験ＩＣは不
良品と判定され、その確率はＸ（１−Ｘ）であり、試験
回数の合計は２回である。
【００１３】〔３〕２回目の試験で不良品と判定された
場合は、もう片方の被試験ＩＣが良品であるか不良品で
あるかを判定できないので３回目の試験を行なう。３回
目の試験で良品と判定される確率は（１−Ｘ）Ｘであ
り、試験回数の合計は３回である。 〔４〕３回目の試験で不良品と判定される確率は（１−
Ｘ）2 であり、試験回数の合計は３回である。
場合は、もう片方の被試験ＩＣが良品であるか不良品で
あるかを判定できないので３回目の試験を行なう。３回
目の試験で良品と判定される確率は（１−Ｘ）Ｘであ
り、試験回数の合計は３回である。 〔４〕３回目の試験で不良品と判定される確率は（１−
Ｘ）2 であり、試験回数の合計は３回である。
【００１４】処理効率、すなわち試験１回当たりの処理
個数は、（処理個数）／（試験回数）×（良品／不良品
の組み合わせ条件の出現確率）の和で表される。これを
前記〔１〕〜〔４〕から計算すると２／１×Ｘ2 ＋２／
２×Ｘ（１−Ｘ）＋２／３×（１−Ｘ）Ｘ＋２／３×
（１−Ｘ）2 ＝Ｘ2 ＋（１／３）Ｘ＋２／３［個／回］
となる。したがって、良品率を９０％（Ｘ＝０．９）と
すると、本実施の形態による処理効率は１．７８［個／
回］となる。
個数は、（処理個数）／（試験回数）×（良品／不良品
の組み合わせ条件の出現確率）の和で表される。これを
前記〔１〕〜〔４〕から計算すると２／１×Ｘ2 ＋２／
２×Ｘ（１−Ｘ）＋２／３×（１−Ｘ）Ｘ＋２／３×
（１−Ｘ）2 ＝Ｘ2 ＋（１／３）Ｘ＋２／３［個／回］
となる。したがって、良品率を９０％（Ｘ＝０．９）と
すると、本実施の形態による処理効率は１．７８［個／
回］となる。
【００１５】前述の従来方式での試験１回当たりの処理
個数は１［個／回］であるから、良品率を９０％（Ｘ＝
０．９）とすると、本実施の形態における処理効率は従
来方式と比較して１．７８倍となる。また、Ｘ＝０．４
３４のときに処理効率が１となるから、Ｘ＞０．４３４
という条件においては本実施の形態のほうが従来方式よ
り処理効率が高くなる。
個数は１［個／回］であるから、良品率を９０％（Ｘ＝
０．９）とすると、本実施の形態における処理効率は従
来方式と比較して１．７８倍となる。また、Ｘ＝０．４
３４のときに処理効率が１となるから、Ｘ＞０．４３４
という条件においては本実施の形態のほうが従来方式よ
り処理効率が高くなる。
【００１６】［第２の実施の形態］図２は本発明による
ＩＣ試験システムの第２の実施の形態を示す図である。
このＩＣ試験システムでは、ＩＣテスタ１０に伝送回路
３１が接続され、さらにこの伝送回路３１に２個の被試
験ＩＣ１および被試験ＩＣ２のそれぞれの１つのピンが
接続されている。伝送回路３１においては、被試験ＩＣ
１のピンとの間に抵抗Ｒ１とスイッチＳＷ３の並列回路
が接続されている。また、被試験ＩＣ２のピンとの間に
抵抗Ｒ２とスイッチＳＷ４の並列回路が接続されてい
る。これらのスイッチＳＷ３、ＳＷ４は外部回路により
オン／オフ制御される。つまり、この伝送回路３１は図
１の伝送回路３０からスイッチＳＷ１とスイッチＳＷ２
を除去したものといえる。簡単のために、図２の回路に
おいても１つのピンについての回路のみについて示した
が、他のピンについても同様に伝送回路とテスト回路
（１１〜１４）が接続されている。但し、入力用ピンに
ついてはパターン発生器１１、信号増幅器１２とのみ接
続され、抵抗Ｒ１、Ｒ２、スイッチＳＷ３、ＳＷ４は接
続されない。出力用ピンについては比較器１３、判定回
路１４とのみ接続される。また、第１の実施の形態の場
合と同様に、抵抗Ｒ１、Ｒ２の抵抗値をこれが接続され
るピンの入力インピーダンスに比較して十分に小さく設
定した場合には、スイッチＳＷ３、ＳＷ４を省略するこ
とができる。
ＩＣ試験システムの第２の実施の形態を示す図である。
このＩＣ試験システムでは、ＩＣテスタ１０に伝送回路
３１が接続され、さらにこの伝送回路３１に２個の被試
験ＩＣ１および被試験ＩＣ２のそれぞれの１つのピンが
接続されている。伝送回路３１においては、被試験ＩＣ
１のピンとの間に抵抗Ｒ１とスイッチＳＷ３の並列回路
が接続されている。また、被試験ＩＣ２のピンとの間に
抵抗Ｒ２とスイッチＳＷ４の並列回路が接続されてい
る。これらのスイッチＳＷ３、ＳＷ４は外部回路により
オン／オフ制御される。つまり、この伝送回路３１は図
１の伝送回路３０からスイッチＳＷ１とスイッチＳＷ２
を除去したものといえる。簡単のために、図２の回路に
おいても１つのピンについての回路のみについて示した
が、他のピンについても同様に伝送回路とテスト回路
（１１〜１４）が接続されている。但し、入力用ピンに
ついてはパターン発生器１１、信号増幅器１２とのみ接
続され、抵抗Ｒ１、Ｒ２、スイッチＳＷ３、ＳＷ４は接
続されない。出力用ピンについては比較器１３、判定回
路１４とのみ接続される。また、第１の実施の形態の場
合と同様に、抵抗Ｒ１、Ｒ２の抵抗値をこれが接続され
るピンの入力インピーダンスに比較して十分に小さく設
定した場合には、スイッチＳＷ３、ＳＷ４を省略するこ
とができる。
【００１７】次に、図２のＩＣ試験システムの動作を説
明する。まず、伝送回路３１におけるスイッチＳＷ３と
スイッチＳＷ４をオンにしておき、ＩＣテスタ１０の出
力であるデータ信号４１を伝送回路３１を経由して第１
の被試験ＩＣ１および第２の被試験ＩＣ２へ同時に印加
する。次に、伝送回路３１におけるスイッチＳＷ３とＳ
Ｗ４をオフにする。被試験ＩＣ１および被試験ＩＣ２の
出力信号は伝送回路３１を経由してＩＣテスタ１０へ送
られる。このとき、被試験ＩＣ１の出力信号と被試験Ｉ
Ｃ２の出力信号は、それぞれ抵抗Ｒ１と抵抗Ｒ２を通っ
た後に合成されて出力信号４２とされる。そして、ＩＣ
テスタ１０の比較器１３に入力されて期待値と比較さ
れ、さらに判定回路１４で２個単位で良品／不良品の判
定が行われる。この比較および判定の原理は、前述した
図１のＩＣ試験システムと同一である。
明する。まず、伝送回路３１におけるスイッチＳＷ３と
スイッチＳＷ４をオンにしておき、ＩＣテスタ１０の出
力であるデータ信号４１を伝送回路３１を経由して第１
の被試験ＩＣ１および第２の被試験ＩＣ２へ同時に印加
する。次に、伝送回路３１におけるスイッチＳＷ３とＳ
Ｗ４をオフにする。被試験ＩＣ１および被試験ＩＣ２の
出力信号は伝送回路３１を経由してＩＣテスタ１０へ送
られる。このとき、被試験ＩＣ１の出力信号と被試験Ｉ
Ｃ２の出力信号は、それぞれ抵抗Ｒ１と抵抗Ｒ２を通っ
た後に合成されて出力信号４２とされる。そして、ＩＣ
テスタ１０の比較器１３に入力されて期待値と比較さ
れ、さらに判定回路１４で２個単位で良品／不良品の判
定が行われる。この比較および判定の原理は、前述した
図１のＩＣ試験システムと同一である。
【００１８】このようにして２個単位で良品／不良品の
判定を行い、不良品と判定された場合には、被試験ＩＣ
１と被試験ＩＣ２を一旦抜去し、まず、被試験ＩＣ１の
みを挿入し、再試験を行い良品、不良品を判定する。こ
こで被試験ＩＣ１が良品と判定された場合は、被試験Ｉ
Ｃ２が不良品ということが分かる。もし、被試験ＩＣ１
が不良品と判定されたときは、被試験ＩＣ２の試験及び
判定を行う。なお、このＩＣ試験システムでも３個以上
の被試験ＩＣの良品／不良品の判定を同時に行うことが
できる。
判定を行い、不良品と判定された場合には、被試験ＩＣ
１と被試験ＩＣ２を一旦抜去し、まず、被試験ＩＣ１の
みを挿入し、再試験を行い良品、不良品を判定する。こ
こで被試験ＩＣ１が良品と判定された場合は、被試験Ｉ
Ｃ２が不良品ということが分かる。もし、被試験ＩＣ１
が不良品と判定されたときは、被試験ＩＣ２の試験及び
判定を行う。なお、このＩＣ試験システムでも３個以上
の被試験ＩＣの良品／不良品の判定を同時に行うことが
できる。
【００１９】この実施の形態では、第１の実施の形態に
比較して、不良品の場合、一旦被試験ＩＣを抜去しなけ
ればならないため試験効率が低下するが、スイッチＳＷ
１およびスイッチＳＷ２等が省略できる点と、複数個の
被試験ＩＣを１個ずつ挿入して試験しても判定結果は良
品、不良品のどちらか一方であるので、試験後の被試験
ＩＣの抜去、分類処理が容易である点が第１の実施の形
態に比較して優れている。
比較して、不良品の場合、一旦被試験ＩＣを抜去しなけ
ればならないため試験効率が低下するが、スイッチＳＷ
１およびスイッチＳＷ２等が省略できる点と、複数個の
被試験ＩＣを１個ずつ挿入して試験しても判定結果は良
品、不良品のどちらか一方であるので、試験後の被試験
ＩＣの抜去、分類処理が容易である点が第１の実施の形
態に比較して優れている。
【００２０】次に、以上説明した第２の実施の形態によ
る処理効率について説明する。ここで、良品率をＸと
し、２個の被試験ＩＣを組にして試験を行う場合につい
て説明する。 〔５〕２個の被試験ＩＣが共に良品である確率はＸ2 で
あり、試験回数は１回である。 〔６〕２個の被試験ＩＣの組の内どちらか一方、もしく
は両方が不良の場合は、後に１個ずつ２回の試験を行
う。この確率は１−Ｘ2 であり、２個の被試験ＩＣの判
定を行うために３回の試験を要する。
る処理効率について説明する。ここで、良品率をＸと
し、２個の被試験ＩＣを組にして試験を行う場合につい
て説明する。 〔５〕２個の被試験ＩＣが共に良品である確率はＸ2 で
あり、試験回数は１回である。 〔６〕２個の被試験ＩＣの組の内どちらか一方、もしく
は両方が不良の場合は、後に１個ずつ２回の試験を行
う。この確率は１−Ｘ2 であり、２個の被試験ＩＣの判
定を行うために３回の試験を要する。
【００２１】前述した第１の実施の形態と同様にして、
試験１回当たりの処理個数を〔５〕と〔６〕から計算す
ると、２／１×Ｘ2 ＋２／３×（１−Ｘ2 ）＝４／３Ｘ
2 ＋２／３［個／回］となる。したがって、良品率を９
０％（Ｘ＝０．９）とすると、本実施の形態による処理
効率は１．７５［個／回］となるので、従来方式と比較
して１．７５倍の処理効率となる。また、Ｘ＝０．５０
０のときに処理効率が１となるから、Ｘ＞０．５００と
いう条件においては本実施の形態のほうが従来方式より
処理効率が高くなる。
試験１回当たりの処理個数を〔５〕と〔６〕から計算す
ると、２／１×Ｘ2 ＋２／３×（１−Ｘ2 ）＝４／３Ｘ
2 ＋２／３［個／回］となる。したがって、良品率を９
０％（Ｘ＝０．９）とすると、本実施の形態による処理
効率は１．７５［個／回］となるので、従来方式と比較
して１．７５倍の処理効率となる。また、Ｘ＝０．５０
０のときに処理効率が１となるから、Ｘ＞０．５００と
いう条件においては本実施の形態のほうが従来方式より
処理効率が高くなる。
【００２２】［第３の実施の形態］図３は本発明による
ＩＣ試験システムの第３の実施の形態を示す図である。
このＩＣ試験システムでは、ＩＣテスタ１０に伝送回路
３２が接続され、さらにこの伝送回路３２に４個の被試
験ＩＣ１〜ＩＣ４のそれぞれの１つのピンが接続されて
いる。ここで、４個の被試験ＩＣ１〜ＩＣ４は２×２の
マトリックス状に配置されている。伝送回路３２には６
個のスイッチＳＷ１１〜ＳＷ１６が設けられている。ま
た、伝送回路３２には、図１の伝送回路３０および図２
の伝送回路３１と同様に抵抗とスイッチの並列回路が６
組設けられているが、便宜上、図示は省略した。
ＩＣ試験システムの第３の実施の形態を示す図である。
このＩＣ試験システムでは、ＩＣテスタ１０に伝送回路
３２が接続され、さらにこの伝送回路３２に４個の被試
験ＩＣ１〜ＩＣ４のそれぞれの１つのピンが接続されて
いる。ここで、４個の被試験ＩＣ１〜ＩＣ４は２×２の
マトリックス状に配置されている。伝送回路３２には６
個のスイッチＳＷ１１〜ＳＷ１６が設けられている。ま
た、伝送回路３２には、図１の伝送回路３０および図２
の伝送回路３１と同様に抵抗とスイッチの並列回路が６
組設けられているが、便宜上、図示は省略した。
【００２３】次に、図３のＩＣ試験システムの動作を説
明する。まず、スイッチＳＷ１１とスイッチＳＷ１２を
オン、スイッチＳＷ１３をオフにして、被試験ＩＣ１と
被試験ＩＣ２を組にする。また、スイッチＳＷ１５とス
イッチＳＷ１６をオン、スイッチＳＷ１４をオフにして
被試験ＩＣ３と被試験ＩＣ４を組にする。つまり、マト
リックスの行方向の２個ずつの被試験ＩＣを組にする。
そして、それぞれの組単位でまとめて試験を行う。次の
試験ではスイッチＳＷ１２とスイッチＳＷ１３をオン、
スイッチＳＷ１１をオフにして被試験ＩＣ１と被試験Ｉ
Ｃ３を組にする。また、スイッチＳＷ１４とスイッチＳ
Ｗ１６をオン、スイッチＳＷ１５をオフにして被試験Ｉ
Ｃ２と被試験ＩＣ４を組にする。そして、前述と同様に
それぞれ列の組でまとめて試験を行う。
明する。まず、スイッチＳＷ１１とスイッチＳＷ１２を
オン、スイッチＳＷ１３をオフにして、被試験ＩＣ１と
被試験ＩＣ２を組にする。また、スイッチＳＷ１５とス
イッチＳＷ１６をオン、スイッチＳＷ１４をオフにして
被試験ＩＣ３と被試験ＩＣ４を組にする。つまり、マト
リックスの行方向の２個ずつの被試験ＩＣを組にする。
そして、それぞれの組単位でまとめて試験を行う。次の
試験ではスイッチＳＷ１２とスイッチＳＷ１３をオン、
スイッチＳＷ１１をオフにして被試験ＩＣ１と被試験Ｉ
Ｃ３を組にする。また、スイッチＳＷ１４とスイッチＳ
Ｗ１６をオン、スイッチＳＷ１５をオフにして被試験Ｉ
Ｃ２と被試験ＩＣ４を組にする。そして、前述と同様に
それぞれ列の組でまとめて試験を行う。
【００２４】以後、行の組、列の組を交互に繰り返して
試験を行う。このとき、良品、不良品の組み合わせによ
り、図４の（イ）、（ロ）、（ハ）に示すように３通り
の場合が生じる。１通り目は（イ）に示すように、行の
組Ｒ−１、Ｒ−２とも良品の場合である。この場合、４
個の被試験ＩＣ（１），（２），（３），（４）は全て
良品なので、それらを全て抜去して新しい被試験ＩＣ
（５），（６），（７），（８）を挿入し、この４個の
被試験ＩＣ（５），（６），（７），（８）を列の組Ｃ
−１とＣ−２単位で試験する。
試験を行う。このとき、良品、不良品の組み合わせによ
り、図４の（イ）、（ロ）、（ハ）に示すように３通り
の場合が生じる。１通り目は（イ）に示すように、行の
組Ｒ−１、Ｒ−２とも良品の場合である。この場合、４
個の被試験ＩＣ（１），（２），（３），（４）は全て
良品なので、それらを全て抜去して新しい被試験ＩＣ
（５），（６），（７），（８）を挿入し、この４個の
被試験ＩＣ（５），（６），（７），（８）を列の組Ｃ
−１とＣ−２単位で試験する。
【００２５】２通り目は（ロ）に示すように、行の組Ｒ
−１、Ｒ−２のどちらか一方が不良品の場合である。こ
の場合、良品である組を抜去し、不良品である組を残
す。ここでは、Ｒ−１が良品であり、Ｒ−２が不良品の
場合を図示した。次の試験では列の組Ｃ−１、Ｃ−２単
位で試験を行うが、新しい被試験ＩＣは挿入しない。し
たがって、Ｃ−１の組には被試験ＩＣ（３）のみ、Ｃ−
２の組には被試験ＩＣ（４）のみしか存在しないため、
それぞれの被試験ＩＣの良品、不良品を判定することが
できる。
−１、Ｒ−２のどちらか一方が不良品の場合である。こ
の場合、良品である組を抜去し、不良品である組を残
す。ここでは、Ｒ−１が良品であり、Ｒ−２が不良品の
場合を図示した。次の試験では列の組Ｃ−１、Ｃ−２単
位で試験を行うが、新しい被試験ＩＣは挿入しない。し
たがって、Ｃ−１の組には被試験ＩＣ（３）のみ、Ｃ−
２の組には被試験ＩＣ（４）のみしか存在しないため、
それぞれの被試験ＩＣの良品、不良品を判定することが
できる。
【００２６】３通り目は（ハ）に示すように、行の組Ｒ
−１、Ｒ−２がともに不良品の場合である。この場合、
次の試験で列の組を単位として試験を行っても良品、不
良品が判定できる確率が小さいので、被試験ＩＣ
（１），（２），（３），（４）を全て抜去して新しい
被試験ＩＣ（５），（６），（７），（８）を挿入し、
この４個の被試験ＩＣ（５），（６），（７），（８）
を列の組Ｃ−１とＣ−２単位で試験する。良品／不良品
の判定をすることができなかった被試験ＩＣ（１），
（２），（３），（４）は、別途行の組もしくは列の組
に被試験ＩＣを１個のみ挿入し、その行の組もしくは列
の組の単位で良品、不良品の判定を行う。
−１、Ｒ−２がともに不良品の場合である。この場合、
次の試験で列の組を単位として試験を行っても良品、不
良品が判定できる確率が小さいので、被試験ＩＣ
（１），（２），（３），（４）を全て抜去して新しい
被試験ＩＣ（５），（６），（７），（８）を挿入し、
この４個の被試験ＩＣ（５），（６），（７），（８）
を列の組Ｃ−１とＣ−２単位で試験する。良品／不良品
の判定をすることができなかった被試験ＩＣ（１），
（２），（３），（４）は、別途行の組もしくは列の組
に被試験ＩＣを１個のみ挿入し、その行の組もしくは列
の組の単位で良品、不良品の判定を行う。
【００２７】この実施の形態には２つの利点がある。そ
の１つは、良品、不良品の判定結果に関わらず、スイッ
チを交互に切り換えるのみで次の試験が行えるので、第
１の実施の形態に比較して制御が容易であることであ
る。２つ目は、被試験ＩＣの歩留まりをＸ（０≦Ｘ≦
１）とすると、不良品の組が発生しても別途再試験とな
る被試験ｌＣの個数の確率が、第２の実施例と比較して
１−Ｘ2 倍と少なくなることである。なお、以上の説明
では被試験ＩＣを２×２のマトリックス状に配置した場
合を示したが、本発明はさらに多数（例、３×３、４×
４等）の被試験ＩＣを配置した場合にも同様にして、列
の組単位または行の組単位で同時に被試験ＩＣの良品／
不良品を判定することができる。
の１つは、良品、不良品の判定結果に関わらず、スイッ
チを交互に切り換えるのみで次の試験が行えるので、第
１の実施の形態に比較して制御が容易であることであ
る。２つ目は、被試験ＩＣの歩留まりをＸ（０≦Ｘ≦
１）とすると、不良品の組が発生しても別途再試験とな
る被試験ｌＣの個数の確率が、第２の実施例と比較して
１−Ｘ2 倍と少なくなることである。なお、以上の説明
では被試験ＩＣを２×２のマトリックス状に配置した場
合を示したが、本発明はさらに多数（例、３×３、４×
４等）の被試験ＩＣを配置した場合にも同様にして、列
の組単位または行の組単位で同時に被試験ＩＣの良品／
不良品を判定することができる。
【００２８】次に、以上説明した第３の実施の形態によ
る処理効率について説明する。ここで、良品率をＸと
し、２個の被試験ＩＣを組にして試験を行う場合につい
て説明する。 〔７〕４個の被試験ＩＣが全て良品である確率はＸ4 で
あり、試験回数は１回である。 〔８〕４個の被試験ＩＣの内３個が良品である組み合わ
せは４通りあり、その確率はＸ3 （１−Ｘ）×４であ
る。その内２個の被試験ＩＣは良品／不良品の判定不可
であるので、良品と判定された組を抜去し、行列の組み
合わせを交換して再度試験を行い判定を行う。試験回数
は２回となる。
る処理効率について説明する。ここで、良品率をＸと
し、２個の被試験ＩＣを組にして試験を行う場合につい
て説明する。 〔７〕４個の被試験ＩＣが全て良品である確率はＸ4 で
あり、試験回数は１回である。 〔８〕４個の被試験ＩＣの内３個が良品である組み合わ
せは４通りあり、その確率はＸ3 （１−Ｘ）×４であ
る。その内２個の被試験ＩＣは良品／不良品の判定不可
であるので、良品と判定された組を抜去し、行列の組み
合わせを交換して再度試験を行い判定を行う。試験回数
は２回となる。
【００２９】
〔９〕４個の被試験ＩＣの内２個が良品で
ある組み合わせは６通りある。その内、行もしくは列の
組の中に良品が存在する組み合わせは２通りあり、その
確率はＸ2 （１−Ｘ）2 ×２である。この場合、判定不
可である被試験ＩＣは２個であるので、同様に良品と判
定された組を抜去し、行列の組み合わせを交換して再度
試験を行い判定を行う。試験回数は２回となる。 〔１０〕４個の被試験ＩＣの内２個が良品である組み合
わせの残りの４通りでは、行もしくは列の２組とも不良
となり判定不可である。その確率はＸ2 （１−Ｘ）2 ×
４である。この場合、全ての被試験ＩＣが試験不可であ
るため、別途２個ずつ２回の試験を行い判定を行う。試
験回数は３回となる。
ある組み合わせは６通りある。その内、行もしくは列の
組の中に良品が存在する組み合わせは２通りあり、その
確率はＸ2 （１−Ｘ）2 ×２である。この場合、判定不
可である被試験ＩＣは２個であるので、同様に良品と判
定された組を抜去し、行列の組み合わせを交換して再度
試験を行い判定を行う。試験回数は２回となる。 〔１０〕４個の被試験ＩＣの内２個が良品である組み合
わせの残りの４通りでは、行もしくは列の２組とも不良
となり判定不可である。その確率はＸ2 （１−Ｘ）2 ×
４である。この場合、全ての被試験ＩＣが試験不可であ
るため、別途２個ずつ２回の試験を行い判定を行う。試
験回数は３回となる。
【００３０】〔１１〕４個の被試験ＩＣの内１個が良品
である組み合わせは４通りあり、その確率はＸ（１−
Ｘ）3 ×４である。この場合も全ての被試験ＩＣが試験
不可であるため、別途２個ずつ２回の試験を行い判定を
行う。試験回数は３回となる。 〔１２〕最後に、４個の被試験ＩＣが全て不良品である
確率は（１−Ｘ）4 であり、この場合も全ての被試験Ｉ
Ｃが試験不可であるため、同様に別途２個ずつ２回の試
験を行い判定を行う。試験回数は同じく３回となる。
である組み合わせは４通りあり、その確率はＸ（１−
Ｘ）3 ×４である。この場合も全ての被試験ＩＣが試験
不可であるため、別途２個ずつ２回の試験を行い判定を
行う。試験回数は３回となる。 〔１２〕最後に、４個の被試験ＩＣが全て不良品である
確率は（１−Ｘ）4 であり、この場合も全ての被試験Ｉ
Ｃが試験不可であるため、同様に別途２個ずつ２回の試
験を行い判定を行う。試験回数は同じく３回となる。
【００３１】前述の計算方法と同様に、前記〔７〕〜
〔１２〕から試験１回当たりの処理個数を計算すると４
／１×Ｘ4 ＋４／２×Ｘ3 （１−Ｘ）×４＋４／２×Ｘ
2 （１−Ｘ）2 ×２＋４／３×Ｘ2 （１−Ｘ）2 ×４＋
４／３×Ｘ（１−Ｘ）3 ×４＋４／３×（１−Ｘ）4 ＝
４／３Ｘ4 ＋４／３Ｘ2 ＋４／３［個／回］となる。し
たがって、良品率を９０％（Ｘ＝０．９）とすると、本
実施の形態による処理効率は１．６４［個／回］となる
ので、従来方式と比較して１．６４倍の処理効率とな
る。また、Ｘ＝０．６０５のときに処理効率が１となる
から、Ｘ＞０．６０５という条件においては本実施の形
態のほうが従来方式より処理効率が高くなる。
〔１２〕から試験１回当たりの処理個数を計算すると４
／１×Ｘ4 ＋４／２×Ｘ3 （１−Ｘ）×４＋４／２×Ｘ
2 （１−Ｘ）2 ×２＋４／３×Ｘ2 （１−Ｘ）2 ×４＋
４／３×Ｘ（１−Ｘ）3 ×４＋４／３×（１−Ｘ）4 ＝
４／３Ｘ4 ＋４／３Ｘ2 ＋４／３［個／回］となる。し
たがって、良品率を９０％（Ｘ＝０．９）とすると、本
実施の形態による処理効率は１．６４［個／回］となる
ので、従来方式と比較して１．６４倍の処理効率とな
る。また、Ｘ＝０．６０５のときに処理効率が１となる
から、Ｘ＞０．６０５という条件においては本実施の形
態のほうが従来方式より処理効率が高くなる。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、複数の被試験ＩＣを１組とし、組単位で同時に
良否を判定することができるので、ＩＣ試験の処理効率
が向上する。また、このＩＣ試験を行うためのＩＣ試験
システムは、ＩＣテスタの大型化とコストアップをせず
に構成することができる。
よれば、複数の被試験ＩＣを１組とし、組単位で同時に
良否を判定することができるので、ＩＣ試験の処理効率
が向上する。また、このＩＣ試験を行うためのＩＣ試験
システムは、ＩＣテスタの大型化とコストアップをせず
に構成することができる。
【図１】本発明によるＩＣ試験システムの第１の実施の
形態を示す図である。
形態を示す図である。
【図２】本発明によるＩＣ試験システムの第２の実施の
形態を示す図である。
形態を示す図である。
【図３】本発明によるＩＣ試験システムの第３の実施の
形態を示す図である。
形態を示す図である。
【図４】第３の実施の形態における試験結果の場合分け
を示す図である。
を示す図である。
【図５】従来のＩＣ試験システムの構成を示す図であ
る。
る。
１〜４ 被試験ＩＣ １０ ＩＣテスタ １１，１６ パターン発生器 １２，１７ 信号増幅器 １３，１８ 比較器 １４，１９ 判定回路 ３０〜３２ 伝送回路 ４１ ＩＣテスタからのデータ信号 ４２ 被試験ＩＣの出力信号 ＳＷ１〜ＳＷ６ スイッチ Ｒ１，Ｒ２ 抵抗 Ｒ−１，Ｒ−２ 行の組 Ｃ−１，Ｃ−２ 列の組
Claims (5)
- 【請求項１】 （ａ）被試験半導体装置に印加するため
の試験信号を発生する試験信号発生手段と、前記被試験
半導体装置の出力信号と期待値とを比較し、該被試験半
導体装置の良否を判定する判定手段とを有する半導体試
験装置と、 （ｂ）複数被試験半導体装置と前記半導体試験装置との
間にあって前記複数の被試験半導体装置を並列に前記半
導体試験装置に接続することが可能な伝送手段と、を備
えることを特徴とする半導体装置試験システム。 - 【請求項２】 前記伝送手段はスイッチを内蔵し、該ス
イッチの切り換えにより、接続される被試験半導体装置
が切り換えられることを特徴とする請求項１記載の半導
体装置試験システム。 - 【請求項３】 （ａ）複数の被試験半導体装置を１組に
して半導体試験装置から同時に試験信号を印加する第１
の手順と、 （ｂ）前記半導体試験装置により、前記１組の被試験半
導体装置の出力信号と期待値とを比較し、該１組の被試
験半導体装置の良否を組単位で判定する第２の手順と、
を備えることを特徴とする半導体装置試験方法。 - 【請求項４】 前記１組の被試験半導体装置が不良品と
判定された場合には、さらに、前記１組内の被試験半導
体装置に個別に試験信号を印加する第３の手順と、該被
試験半導体装置の出力信号と期待値とを比較し、被試験
半導体装置の良否を個別に判定する第４の手順とを備え
ることを特徴とする請求項３記載の半導体装置試験方
法。 - 【請求項５】 前記被試験半導体装置をマトリックス状
に配置し、該マトリックスの行の組を単位とする良否判
定と列の組を単位とする良否判定とを交互に実行するこ
とを特徴とする請求項３記載の半導体装置試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120180A JPH11311661A (ja) | 1998-04-30 | 1998-04-30 | 半導体装置試験システムおよび半導体装置試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120180A JPH11311661A (ja) | 1998-04-30 | 1998-04-30 | 半導体装置試験システムおよび半導体装置試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11311661A true JPH11311661A (ja) | 1999-11-09 |
Family
ID=14779906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10120180A Pending JPH11311661A (ja) | 1998-04-30 | 1998-04-30 | 半導体装置試験システムおよび半導体装置試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11311661A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003008985A1 (fr) * | 2001-07-17 | 2003-01-30 | Advantest Corporation | Circuit d'e/s et appareil de controle |
| US6753693B2 (en) | 2001-12-03 | 2004-06-22 | Samsung Electronics Co., Ltd. | Test apparatuses for semiconductor integrated circuits |
| WO2008044391A1 (fr) * | 2006-10-05 | 2008-04-17 | Advantest Corporation | Dispositif de contrôle, procédé de contrôle et procédé de fabrication |
| JP2011053180A (ja) * | 2009-09-04 | 2011-03-17 | Fujitsu Ltd | 半導体試験回路、半導体試験用冶具、半導体試験装置及び半導体試験方法 |
| JP2016035957A (ja) * | 2014-08-01 | 2016-03-17 | 東京エレクトロン株式会社 | デバイスの検査方法、プローブカード、インターポーザ及び検査装置 |
| WO2018211774A1 (ja) * | 2017-05-15 | 2018-11-22 | 東京エレクトロン株式会社 | デバイスの検査方法 |
-
1998
- 1998-04-30 JP JP10120180A patent/JPH11311661A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003008985A1 (fr) * | 2001-07-17 | 2003-01-30 | Advantest Corporation | Circuit d'e/s et appareil de controle |
| US7013230B2 (en) | 2001-07-17 | 2006-03-14 | Advantest Corporation | Input-output circuit and a testing apparatus |
| CN100390558C (zh) * | 2001-07-17 | 2008-05-28 | 爱德万测试株式会社 | 输入输出电路及测试装置 |
| US6753693B2 (en) | 2001-12-03 | 2004-06-22 | Samsung Electronics Co., Ltd. | Test apparatuses for semiconductor integrated circuits |
| WO2008044391A1 (fr) * | 2006-10-05 | 2008-04-17 | Advantest Corporation | Dispositif de contrôle, procédé de contrôle et procédé de fabrication |
| US8014969B2 (en) | 2006-10-05 | 2011-09-06 | Advantest Corporation | Test apparatus, test method and manufacturing method |
| JP2011053180A (ja) * | 2009-09-04 | 2011-03-17 | Fujitsu Ltd | 半導体試験回路、半導体試験用冶具、半導体試験装置及び半導体試験方法 |
| JP2016035957A (ja) * | 2014-08-01 | 2016-03-17 | 東京エレクトロン株式会社 | デバイスの検査方法、プローブカード、インターポーザ及び検査装置 |
| WO2018211774A1 (ja) * | 2017-05-15 | 2018-11-22 | 東京エレクトロン株式会社 | デバイスの検査方法 |
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