JPH05264632A

JPH05264632A - 試験端子選択回路

Info

Publication number: JPH05264632A
Application number: JP4060470A
Authority: JP
Inventors: Taiichi Miho; 泰一美保; Takeo Ogawa; 武男小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-17
Filing date: 1992-03-17
Publication date: 1993-10-12

Abstract

(57)【要約】【目的】多数の試験端子を有する部材、素子の該試験
端子間に於ける接続状態を検査測定するに際し、簡単な
構成で、然かも測定回数を少なくして所定の接続状況試
験を行い得る測定試験回路を提供するものである。【構成】複数の接続端子２を有する部材１に於ける該
端子相互間の接続状態を検査する回路に於いて、各試験
端子２に与えられているアドレスをバイナリー値に変換
するバイナリー変換手段３、該バイナリー値の各ビット
を０、１、Ｘ（不定）の３値を用いて試験の対象となっ
ている全ての試験端子を２群に分割する試験端子選択手
段４と該分割された両群の間で同時に並列的に試験検査
を実行しえる様に並列回路を形成する為、各試験端子に
対応して設けられたスイッチ手段を切換制御する制御手
段５、該並列回路内に設けられて測定手段６、該測定手
段６の出力値と予め定められた期待値とを比較して、該
分割された両群の間の試験端子間に異常が有るか無いか
を判断する判定手段７とから構成されている試験端子選
択回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣやＬＳＩ等の多数
の接続端子部を有する部材における、各端子間の接続状
態を検査する装置の回路構成に関するものである。

【０００２】

【従来の技術】近年の電子機器の大規模化、高密度化に
伴い、ＩＣやＬＳＩ等の部材、素子に於ける接続端子部
の数が極端に多くなり、それ等の基本的試験の一つであ
る電気試験では、試験箇所（試験端子）の数が増大し、
それによって試験回数、試験時間が増大し、検査に要す
るコストも大きくなってきており、それが、製品の製造
コストの上昇に繋がっている。

【０００３】係る部材或いは素子に於ける試験として
は、端子部の接続状態に関するものが主体であり、例え
ば、導通試験、短絡試験或いは絶縁試験等が一般的に実
施されている。中でも、絶縁試験に於いては、全ての端
子の組合せに付いて試験を行わなければならないので、
その為に測定回数が多くなると同時に試験時間も長くな
らざるを得ない状態である。

【０００４】即ち、絶縁試験において、１つの試験端子
とその他に試験端子全部との間で絶縁を測定する場合、
Ｎ個の試験端子を持つ被試験物を絶縁試験するには、Ｎ
回の絶縁測定が必要である。従来に於ける、係る測定試
験に於いては、初期の段階では、全ての組合せられる端
子間同士を選択してプローブ等を接続させて上記の試験
を行っていたが、近年の電子機器の大規模化、高密度化
に対しては、全く役に立たなくなり、その改良方法とし
て、例えば、注目すべき接続端子を一つ選定し、その注
目すべき端子とそれ以外の接続端子のすべてとの間に接
続状態を測定する方法が用いられている。

【０００５】係る方法であると、測定回数は、全ての接
続端子の数をＮとすると、Ｎ×（Ｎ−１）／２となり、全数測定に比べれば、測定回数は減少するが、
接続端子数が、極めて多くなっている現状を勘案すると
係る方法でも依然としてその回数は膨大なものであるの
で、効率的かつ経済的な測定方法とは言いえない状態で
ある。

【０００６】その為、出来るだけ少ない測定回数で、全
ての試験端子の組合せを試験することが出来る方法が要
求されている。

【０００７】

【発明が解決すべき課題】本発明の目的は上記従来技術
における問題点を解消し、多数の試験端子を有する部
材、素子の該試験端子間に於ける接続状態を検査測定す
るに際し、簡単な構成で、然かも測定回数を少なくして
所定の接続状況試験を行い得る測定試験回路を提供する
ものである。

【０００８】

【課題を解決するための手段】本発明は上記した目的を
達成するため次のような技術的構成を採用するものであ
る。即ち、複数の接続端子を有する部材に於ける該端子
相互間の接続状態を検査する回路に於いて、各試験端子
に与えられているアドレスをバイナリー値に変換するバ
イナリー変換手段、該バイナリー値の各ビットを０、
１、Ｘ（不定）の３値を用いて試験の対象となっている
全ての試験端子を２群に分割する試験端子選択手段と該
分割された両群の間で同時に並列的に試験検査を実行し
える様に並列回路を形成する為、各試験端子に対応して
設けられたスイッチ手段を切換制御する制御手段、該並
列回路内に設けられた測定手段、該測定手段の出力値と
予め定められた期待値とを比較して、該分割された両群
の間の試験端子間に異常が有るか無いかを判断する判定
手段とから構成されている試験端子選択回路である。

【０００９】

【作用】本発明においては、各試験端子に与えられてい
るアドレスをバイナリー値に変換するバイナリー変換し
た上で、各該バイナリー値の各ビットを０、１、Ｘ（不
定）の３値を用いて試験の対象となっている全ての試験
端子を２群に分割し、該分割された両群の間で同時に並
列的に試験検査を実行して該分割された両群の間の試験
端子間に異常が有るか無いかを判断する。

【００１０】そして、異常があると判断された両方２試
験端子群に付いて、異常が検出される毎にＸ（不定）ビ
ットの数を一つずつ減少させながら、そのそれぞれに付
いて、両方に分割された各試験端子間に接続状態の異常
があるか無いかを繰り返し、最後に、接続状態に異常の
ある特定の２つの試験端子を検出するものである。

【００１１】

【実施例】以下に、本発明に係る試験端子選択回路の具
体例を図面を参照しながら詳細に説明する。図１は、本
発明に係る試験端子選択回路１の構成の例を説明するブ
ロックダイアグラムであり、図中、複数の接続端子２を
有する部材２５に於ける該端子相互間の接続状態を検査
する回路に於いて、各試験端子２に与えられているアド
レスをバイナリー値に変換するバイナリー変換手段３、
該バイナリー値の各ビットを０、１、Ｘ（不定）の３値
を用いて試験の対象となっている全ての試験端子を２群
に分割する試験端子選択手段４と該分割された両群の間
で同時に並列的に試験検査を実行しえる様に並列回路を
形成する為、各試験端子に対応して設けられたスイッチ
手段を切換制御する制御手段５、該並列回路内に設けら
れて測定手段６、該測定手段６の出力値と予め定められ
た期待値とを比較して、該分割された両群の間の試験端
子間に異常が有るか無いかを判断する判定手段７とから
構成されている試験端子選択回路１が示されている。

【００１２】本発明に係る試験端子選択回路は、特に多
端子間の絶縁試験の高速化に有効であるが、多くの試験
端子を並列に接続し、まとめて一度に測定し、所定の期
待値と比較して、その中に異常な値が含まれているかど
うかを判断する様な試験を実行しえる全ての試験に適用
が可能である。本発明に於ける試験端子の接続状態の検
査方法の基本は、試験端子がＮ個有った場合に、それ等
の組合せを変えながら２つの群（グループ）に分割し
て、一端その間で並列的に所定の検査測定を行い、異常
が無ければ別の組合せからなる２つの群を形成させ、再
度検査測定を繰り返すものである。

【００１３】具体的に説明すると、今試験端子の総数が
８個であるとすると、各試験端子のそれぞれのアドレス
をバイナリー値で以下の様に表される。試験端子のアドレス番号アドレスのバイナリー値００００１００１２０１０３０１１４１００５１０１６１１０７１１１係る方法に於いて、今バイナリー値のの桁との桁の
ビットをＸ（不定）とし、の桁のビットが１の場合と
０の場合で、当該試験端子のアドレスを分割すると、試
験端子番号が０、２、４、６の群からなる第１のグルー
プと試験端子番号が１、３、５、７の群からなる第２の
グループとに分割出来る。

【００１４】そして、第１のグループの端子を一括して
所定の一方の電源に接続させると共に第２のグループの
端子を一括して他方の電源に接続させ、両第１のグルー
プと第２のグループとの間を並列接続させて所定の電圧
を印加する事により、例えば、当該回路を流れる電流値
を測定する事により、該２グループ間に於ける各試験端
子間に接続状態の異常が有るか無いかを判断出来る。

【００１５】係る操作を残りの各桁ととに付いてそ
れぞれ実行すると、８個の試験端子は、必ず１回は、反
対のグループに属する様になるので、如何なる試験端子
の組合せに於いて特定の試験端子間に異常の有る組が存
在するかが比較的少ない測定回数で求める事が出来る。
つまり、係る方法によれば、最小ｌｏｇ₂Ｎ回の分割操
作を行う事により、試験端子の第１の絞り込み作業を実
行する事が出来る。

【００１６】そして、異常が見つかった第１のグループ
と第２にグループの組合せに付いて今度は、Ｘ（不定）
の数をへらして同様の操作を繰り返す事により、最終的
に、接続状態に異常のある試験端子Ｓ１と試験端子Ｓ２
とを特定する事が出来るのである。本発明に於いて、図
１には、当該試験端子選択回路の動作全体を制御する制
御部１０が設けられ、該制御部１０には、該複数の試験
端子群のそれぞれの試験端子のアドレスを所定のバイナ
リー値に変換するバイナリー値手段３が接続されてい
る。

【００１７】該バイナリー値手段３は、予め所定の検査
測定を行おうとするＬＳＩ、超ＬＳＩ等に設けられてい
る複数個の接続端子のそれぞれにアドレスを付した情報
を入力してバイナリー値に変換する様に構成されている
もので有っても良く、又予め定められた当該接続端子の
アドレスを所定のバイナリー値に変換した情報をＲＯＭ
等のメモリーに格納した形のもので有っても良い。

【００１８】一方、本発明に係る試験端子選択回路にお
ける該測定手段６は、該測定手段６から出力される測定
結果を入力して、該測定手段６の出力値と予め定められ
た期待値とを比較する比較手段８と接続され、又該比較
手段８は、当該測定手段６の出力値が該期待値と異なる
場合に、該分割された両群の間の有る試験端子とある試
験端子との間に接続異常が有るとの判断をする判定手段
７に接続されている。

【００１９】例えば、絶縁試験に於いては、該期待値は
無限大であるが、もし一方のグループのある特定の試験
端子と他方のグループに含まれる特定の試験端子との間
に例えば、短絡等の接続異常があれば、その測定値は、
所定の値を示す事になり、異常の存在が確認出来る。本
発明に係る試験端子選択回路の構成を更に詳しく説明す
ると、図１に於いて該試験端子選択手段４は、各試験端
子に対応するバイナリー値に於ける特定の桁以外の桁の
ビットをＸ（不定）とし、該特定桁のビットが０か１か
により、試験の対象となっている全ての試験端子を２群
に分割する手段１３を有しているものであり、該分割手
段１３は、更に、バイナリー値の所定の桁を０か１に指
定する第１のレジスタ１１と該第１のレジスタ１１で指
定する所定の桁以外の桁をＸ（不定）或いはｎｏｔＸ
（指定）を指定する第２のレジスタ１２とから構成され
ているものである。

【００２０】該第１と第２のレジスタ１１、１２は共に
ｌｏｇ₂Ｎの長さを有している事が好ましい。更に、本
発明における試験端子選択手段４には、該Ｘ（不定）指
定のビットを除く第１のレジスタの値と各試験端子の自
己アドレスの値とを比較して一致、不一致を出力し、各
試験端子を第１のグループと第２のグループとに振り分
けるデジタル値比較回路１４が設けられている。

【００２１】該比較回路１４は、各ビット毎に設けられ
ている。又、本発明に係る試験端子選択回路に於ける該
スイッチ手段５は、２つのグループに分割された各試験
端子群の内、一方のグループに属する試験端子を一つに
まとめて一方の電源、例えば高電位電源に接続させ、又
他のグループに属する試験端子を一つにまとめて他方の
電源、例えば低電位電源に接続させ、該２つのグループ
間の各試験端子同士間は、適宜の接続配線を介して、互
いに並列的に接続される様に各試験端子に対応して配置
構成された複数個の切換スイッチ手段を有するものであ
る。

【００２２】本発明に於いては、上記した方法によって
該２群に分割された各試験端子群間の何れかの試験端子
間の接続状態に異常があると判断された場合に、該特定
の桁のビットはそのままにして、該特定の桁以外の桁の
Ｘ（不定）となっているビットの内の何れか一桁のビッ
トを０か１かに設定する手段、該バイナリー値の各ビッ
トを０、１、Ｘ（不定）の３値を用いて試験の対象とな
っている試験端子の中から設定されたバイナリー値と一
致する試験端子を選択する手段、当該選択された２群の
試験端子群を両群の間で同時に並列的に上記で説明した
試験検査を実行し該分割された両群の間の試験端子間に
異常が有るか無いかを判断する様に構成されているもの
である。

【００２３】係る工程に於いては、該特定の桁以外の桁
のＸ（不定）となっているビットの内の何れか一桁のビ
ットを０か１かに設定する手段は、図１に於ける第１の
レジスタ１１を制御部１０からの指令で該設定値を変更
することにより実行出来る。又、該バイナリー値の各ビ
ットを０、１、Ｘ（不定）の３値を用いて試験の対象と
なっている試験端子の中から設定されたバイナリー値と
一致する試験端子を選択する手段は、図１に於ける比較
回路１４を利用する事で実行出来る。

【００２４】つまり、本発明に於いては、当該試験端子
に付与されたアドレスのバイナリー値の桁がＮ桁である
場合に、（Ｎ−１）桁数を構成する（Ｎ−１）個のＸ
（不定）ビットの数を１ずつ減少させながら上記した様
な試験端子の選択、判定を繰り返し、最後に異常が存在
する特定の接続端子の組を決定する様に構成されている
ものである。

【００２５】以下に本発明に係る試験端子選択回路の具
体的な操作手順を図２を参照しながら説明する。図２
（Ａ）には、試験端子数が８個（Ｎ＝８）の場合で、ア
ドレスのバイナリー値が００１と１０１にある試験端子
間の接続状態に異常がある場合の検査手順を説明するも
のである。

【００２６】第１の手順は、全ての該試験端子を２つに
分割して、その組合せの中に接続状態が異常、不良のも
のが含まれているかどうかを測定するものであり、Ｎを
バイナリー値で表した場合のビット長と同じ回数、即ち
ｌｏｇ₂Ｎ回（＝３）で済む事になる。先ず第１回目の
測定に於いては、との桁のビットをＸ（不定）と
し、の桁のビットが０か１で２つのグループＡとＢと
に分割する。

【００２７】係る状態で測定した結果は、異常がないと
の結果がでた。次に、第２回目の測定に於いては、と
の桁のビットをＸ（不定）とし、の桁のビットが０
か１で２つのグループＡとＢとに分割する。係る状態で
測定した結果は、異常がないとの結果がでた。続いて、
第３回目の測定に於いては、との桁のビットをＸ
（不定）とし、の桁のビットが０か１で２つのグルー
プＡとＢとに分割する。

【００２８】係る状態で測定した結果では、異常がある
との結果がでた。そこで、図２（Ｂ）に於いて先ず第１
回目では、再度同一組合せの試験端子に付いて測定を行
い、異常がある事を確認した後、第２回目以降に於いて
は、接続状態の異常な試験端子を特定する為、Ｘ（不
定）ビットの数を順次減少させて行き、その都度対象の
試験端子を２つのグループに分割してその度に上記の測
定操作を実行して行くものである。

【００２９】即ち、本具体例に於いては、第２回目以降
は、の桁が０であるアドレスを有する試験端子との
桁が１であるアドレスを有する試験端子とのグループ間
の何れかの試験端子間に接続状態が異常なものがある事
が判ったから、かかるグループ分けは特定されたので、
次に、の桁についてＸ（不定）を減らし０か１かのビ
ットを設定して、グループ分けを行うものである。

【００３０】従って、係る操作に於いては、００Ｘ、１
０Ｘの組、０１Ｘ、１０Ｘの組、００Ｘ、１１Ｘの組及
び０１Ｘ、１１Ｘの組の４種の組み分けが出来、第２回
目に於いては、そのうち００Ｘ、１０Ｘの組に付いて測
定操作を実行した所、異常が判明したので、第３回目か
ら第６回目迄の工程で残りのの桁に付いて、ビット値
を０と１をそれぞれ設定して対象の試験端子を２つのグ
ループに分割して同様の測定を実行した。

【００３１】その結果、第６回目の００１と１０１との
組合せに於いて接続状態が異常であるとの判定がでたの
で、００１と１０１のアドレスを有する２つの試験端子
間に於いて接続異常、接続不良が存在していることが判
明した。なお、第７回目から第９回目は、第２回目と同
様に他の組合せのグループに付いて同一の測定をした
が、何れも異常が見られなかった事を示している。

【００３２】図３は、上記した本発明に係る試験端子選
択回路で使用される該試験端子選択手段４の構成の具体
例を示すものである。図３は、本発明に係る試験端子選
択回路をプリント配線板等の大量の配線を絶縁試験する
為の試験装置として実用化する為の回路構成を示すもの
である。図３の回路構成に於いて、１１は図１と同様の
機能を有する第１のレジスタであり、又１２は図１と同
様の機能を有する第２のレジスタである。

【００３３】又、該第１と第２のレジスタは、図１に示
す分割手段１３を構成するものである。又図３に於ける
回路１４は、図１に於けるディジタル値比較回路１４に
対応するものであり、その内部構成は、回路の数を低減
する為に１ビットの比較回路を図３に示す様に、ツリー
状に配列した構成を採用している。

【００３４】即ち、第１の群は、１ビットの比較回路１
５を頂点として、同比較回路１６と１７が該比較回路１
５にぶら下がり、更に該比較回路１６には、別の比較回
路１８と１９が、又比較回路１７には別の比較回路２０
と２１がそれぞれぶら下がっている構成を取っている。
他の群に付いても同様の構成をとっている。

【００３５】そして、頂点にある比較回路１５には、例
えばの桁のビットの０か１を指定する指令が第１のレ
ジスタ１１から供給されると同時に、第２のレジスタか
らＸ（不定）の桁を指定する情報が供給される。又、比
較回路１６と１７には、例えばとのの桁のビットの
０か１を指定する指令が第１のレジスタ１１から供給さ
れると同時に、第２のレジスタからＸ（不定）の桁を指
定する情報が供給される。

【００３６】更には、比較回路１８〜２１には、各桁の
ビットの０か１を指定する指令が第１のレジスタ１１か
ら供給されるが、第２のレジスタからＸ（不定）の桁を
指定する情報は供給されない。係る各比較回路の具体例
としては、例えば図４に示す様な構成を採用する事が可
能である。

【００３７】即ち、図４に於いて、入力端子Ａは第２の
レジスタ１２からの指令信号が入力され、入力端子Ｂに
は、キャリー信号が入力される。一方、入力端子Ｃに
は、第１のレジスタ１１からの信号が入力され、又入力
端子Ｄには、検査される試験端子のアドレスのバイナリ
ー値が入力される。又Ｅは出力端子である。

【００３８】該比較回路に於いては、ＥＯＲ回路３０に
於いて、試験端子が持つ自己のバイナリー値と第１のレ
ジスタからの指定値とを比較して両者が一致した場合に
該ＥＯＲ回路３０から出力信号が出され、その出力信号
と第２のレジスタからの指令値とＯＲ回路３１で比較
し、（１なら無条件に一致）上位ビットからの一致信号
（キャリー信号）ＢとをＡＮＤ回路３２でＡＮＤを取っ
た値を出力Ｅから出力する。

【００３９】本発明に於ける該比較回路としては、上記
の回路構成に限定されるものでは無く、例えば全ビット
分の比較回路をＮ個分並べる等の方法も使用することが
可能である。

【００４０】

【発明の効果】以上説明したように、本発明を使用すれ
ば、従来Ｎ端子の試験にＮ回係っていた測定がｌｏｇ₂
Ｎ回で済む事が可能となるので接続端子の接続状態の異
常を検査する測定を高速に且つ高能率に行う事が出来る
ので、検査工程の合理化、検査コストの低減化を実現す
る事が出来る。

【図面の簡単な説明】

【図１】図１は本発明に係る試験端子選択回路の一具体
例の構成を示すブロックダイヤグラムである。

【図２】図２は本発明に係る試験端子選択回路を用いて
試験端子の接続状態を検査する手順を説明する図であ
る。

【図３】図３は本発明に係る試験端子選択回路に使用さ
れる試験端子選択手段の構成例を示すブロックダイヤグ
ラムである。

【図４】図４は図３に於いて使用されている比較回路の
構成例を説明するブロックダイアグラムである。

【符号の説明】１…試験端子選択回路２…試験端子３…バイナリー値変換手段４…試験端子選択手段５…切換手段６…測定手段７…判定手段８…比較手段１０…制御手段１１…第１のレジスタ１２…第２のレジスタ１３…分割手段１４…デジタル値比較回路１５〜２１…１ビット比較回路

Claims

【特許請求の範囲】

【請求項１】複数の接続端子を有する部材に於ける該
端子相互間の接続状態を検査する回路に於いて、各試験
端子に与えられているアドレスをバイナリー値に変換す
るバイナリー変換手段、該バイナリー値の各ビットを
０、１、Ｘ（不定）の３値を用いて試験の対象となって
いる全ての試験端子を２群に分割する試験端子選択手段
と該分割された両群の間で同時に並列的に試験検査を実
行しえる様に並列回路を形成する為、各試験端子に対応
して設けられたスイッチ手段を切換制御する制御手段、
該並列回路内に設けられた測定手段、該測定手段の出力
値と予め定められた期待値とを比較して、該分割された
両群の間の試験端子間に異常が有るか無いかを判断する
判定手段とから構成されている事を特徴とする試験端子
選択回路。
【請求項２】該試験端子選択手段は、各試験端子に対
応するバイナリー値に於ける特定の桁以外の桁のビット
をＸ（不定）とし、該特定桁のビットが０か１かによ
り、試験の対象となっている全ての試験端子を２群に分
割する手段を有している事を特徴とする請求項１記載の
試験端子選択回路。
【請求項３】該２群に分割された各試験端子群間の何
れかの試験端子間の接続状態に異常があると判断された
場合に、該特定の桁のビットはそのままにして、該特定
の桁以外の桁のＸ（不定）となっているビットの内の何
れか一桁のビットを０か１かに設定する手段、該バイナ
リー値の各ビットを０、１、Ｘ（不定）の３値を用いて
試験の対象となっている試験端子の中から設定されたバ
イナリー値と一致する試験端子を選択する手段、当該選
択された２群の試験端子群を両群の間で同時に並列的に
請求項１に記載された試験検査を実行し該分割された両
群の間の試験端子間に異常が有るか無いかを判断する様
に構成されている事を特徴とする請求項１記載の試験端
子選択回路。
【請求項４】当該試験端子に付与されたアドレスのバ
イナリー値の桁がＮ桁である場合に、（Ｎ−１）桁数を
構成する（Ｎ−１）個のＸ（不定）ビットの数を１ずつ
減少させながら請求項３に記載されている試験端子の選
択、判定を繰り返し、最後に異常が存在する特定の接続
端子の組を決定する様に構成されている事を特徴とする
請求項３記載の試験端子選択回路。
【請求項５】該試験端子群を所定の桁に於いて指定さ
れた３値に基づいて各試験端子を選択分割する手段に於
いて、当該アドレスのバイナリー値における０と１を指
定するレジスタ回路、当該アドレスのバイナリー値にお
けるＸ（不定）及びディジタル比較回路とが設けられて
おり、該ディジタル比較回路は１ビットの比較回路をツ
リー状に配列接続した構成を有しているものである事を
特徴とする請求項１乃至４の何れかに記載の試験端子選
択回路。