KR19990040365U

KR19990040365U - 메모리 디바이스의 테스트 장치

Info

Publication number: KR19990040365U
Application number: KR2019980007001U
Authority: KR
Inventors: 전용주
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-04-30
Filing date: 1998-04-30
Publication date: 1999-11-25

Abstract

본 고안은 메모리 디바이스의 테스트 장치에 관한 것으로, 종래 메모리 디바이스의 테스트 보드와 테스터에 있어서 서로의 어드레스단과 클럭단 및 입출력단에 각각 연결하여 테스트함으로써, 입출력단이 많은 메모리 디바이스의 경우 상기 테스터의 입출력단 수가 부족하여 테스트가 매우 어렵고, 또한 여러개의 메모리 디바이스를 동시에 테스트하는 병렬테스트시 상기 테스트되는 메모리 디바이스의 수가 제한되는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 테스터의 입출력단과 메모리 디바이스의 입출력단을 서로 호환이 가능하도록 연결하는 테스트 보드를 제공함으로써, 상기 테스터를 호환사용함에 따라 장비운용비를 절감하고, 장비가동율을 향상시키는 효과가 있다.

Description

메모리 디바이스의 테스트 장치

본 고안은 메모리 디바이스의 테스트 장치에 관한 것으로, 특히 메모리 디바이스의 테스트에 있어서 테스터의 입출력단과 메모리 디바이스의 입출력단을 서로 호환이 가능하도록 연결하는 메모리 디바이스의 테스트 장치에 관한 것이다.

일반적인 테스터는 클럭을 발생시키는 다수의 클럭 드라이버와 다수의 입출력 드라이버 및 비교기를 포함하고 있으며, 상기 테스터 내부에서 발생되는 신호와 상기 테스터와 검사하고자 하는 장치의 단자간의 연결상태를 메인 프로그램(Main program)에 삽입하여 그에 따른 테스트 동작을 수행한다.

도 1은 종래 테스트 장치의 구성을 보인 예시도로서, 이에 도시된 바와 같이 메모리 디바이스(미도시)를 테스트하여 상기 메모리 디바이스내 셀의 이상유무를 확인하는 테스터(100)와; 상기 메모리 디바이스와 테스터(100)의 서로의 어드레스단과 클럭단 및 입출력단에 각각 연결하는 테스트 보드(200)로 구성되며, 이와 같이 구성된 종래 기술에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.

우선, 테스터(100)와 테스트 보드(200)를 이용하여 메모리 디바이스인 디램(DRAM)을 테스트하고자 하는 경우, 먼저 상기 테스터(100)에서 로우 어드레스 스트로브(RAS : Row Address Strobe)신호, 칼럼 어드레스 스트로브(CAS : Column Address Strobe)신호, 쓰기 인에이블(WE : Write Enable)신호, 출력 인에이블(OE : Output Enable)신호, 어드레스(ADD)를 테스트 보드(200)에서 입력받은 후, 상기 테스터(100)의 복수의 입출력단(TIO0∼TIOk)을 통해 입력되는 데이터를 상기 테스트 보드(200)의 복수의 입출력단(DIO0∼DIOk)을 통해 입력받는다.

상기 로우 어드레스 스트로브(RAS)신호, 칼럼 어드레스 스트로브(CAS)신호, 쓰기 인에이(WE)신호 및 어드레스(ADD)가 인에이블되면, 상기 테스터(100)의 복수의 입출력단(TIO0∼TIOk)에서 출력되는 데이터를 상기 테스트 보드(200)의 입출력단(DIO0∼DIOk)을 거쳐 메모리 디바이스(미도시)에 순차적 저장된다.

그 후, 출력 인에이블(OE)가 틀어오면, 이 신호에 의해 상기 메모리 디바이스에 저장된 데이터가 상기 테스트 보드(200)의 입출력단(DIO0∼DIOk)을 통해 상기 테스터(100)로 출력되고, 상기 테스터(200)는 입출력단(TIO0∼TIOk)을 통해 들어오는 데이터와 처음 출력하였던 데이터를 비교하여 상기 메모리 디바이스 내의 셀 이상유무를 검사하게 된다.

상기와 같이 종래 메모리 디바이스의 테스트 보드와 테스터에 있어서 서로의 어드레스단과 클럭단 및 입출력단에 각각 연결하여 테스트함으로써, 입출력단이 많은 메모리 디바이스의 경우 상기 테스터의 입출력단 수가 부족하여 테스트가 매우 어렵고, 또한 여러개의 메모리 디바이스를 동시에 테스트하는 병렬테스트시 상기 테스트되는 메모리 디바이스의 수가 제한되는 문제점이 있었다.

따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 테스터의 입출력단과 메모리 디바이스의 입출력단을 서로 호환이 가능하도록 제어하는 테스트 보드를 제공함에 그 목적이 있다.

도 1은 종래의 테스트 장치의 구성을 보인 예시도.

도 2는 본 고안 테스트 장치의 구성을 보인 예시도.

도 3은 도 2에서 입출력제어모듈 회로도.

도 4는 본 고안 테스트 장치의 타이밍도.

***도면의 주요 부분에 대한 부호의 설명***

100 : 테스터 300 : 테스트 보드

310 : 입출력선택부 320∼337 : 입출력제어모듈

350 : 래치부 360,361 : 전송게이트

상기와 같은 목적을 달성하기 위한 본 고안 메모리 디바이스의 테스트 장치의 구성은 메모리 디바이스를 테스트하여 상기 메모리 디바이스의 이상유무를 확인하는 테스터와; 상기 테스터와 메모리 디바이스의 어드레스단과 클럭단 및 입출력단을 서로 호환이 가능하도록 연결하는 테스트 보드로 구성한 것을 특징으로 한다.

이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 고안을 테스트 장치의 구성을 보인 예시도로서, 이에 도시한 바와 같이 메모리 디바이스(미도시)를 테스트하여 상기 메모리 디바이스의 이상유무를 확인하는 테스터(100)와; 상기 테스터(100)의 입출력단(TIO0∼TIO17)과 상기 메모리 디바이스의 입출력단(DIO0∼DIO35)을 서로 호환이 가능하도록 연결하는 테스트 보드(300)로 구성하며, 상기 테스트 보드(300)는 상기 테스터(100)의 n번째 클럭단(TCn)을 통해 인가되는 제어신호에 의해 상기 테스트 보드(300)의 복수의 입출력단(DIO0∼DIO35)을 선택하여 상기 테스터(100)의 복수의 입출력단(TIO0∼TIO17)과 연결하는 입출력선택부(310)로 구성하며, 상기 입출력선택부(310)는 상기 테스트 보드(300)의 복수의 입출력단(DIO0∼DIO35)을 선택하여 그에 해당되는 테스터(100)의 복수의 입출력단(TIO0∼TIO17)과 각기 연결하는 복수의 입출력제어모듈(320∼337)로 구성한다.

도 3은 도 2에서 입출력제어모듈 회로도로서, 이에 도시한 바와 같이 제어신호(CTR)를 반전하여 출력 및 유지하는 래치부(350)와; 상기 제어신호(CTR)를 반전단자로 입력받고 상기 래치부(350)의 신호를 비반전단자로 입력받아 테스터(100)의 입출력단(TIO0)과 테스트 보드(300)의 제1 입출력단(DIO0)을 연결하는 제1 전송게이트(360)와; 상기 제어신호(CTL)를 비반전단자로 입력받고 상기 래치부(350)의 신호를 반전단자로 입력받아 상기 테스터(100)의 입출력단(TIO0)과 상기 테스트 보드(300)의 제2 입출력단(DIO18)을 연결하는 제2 전송게이트(361)로 구성하며, 이와 같이 구성한 본 고안에 따른 일실시예의 동작과정을 상세히 설명하면 다음과 같다.

테스터(100)와 테스트 보드(300)를 이용하여 메모리 디바이스를 테스트하고자 하는 경우, 먼저 상기 테스터(100)에서 로우 어드레스 스트로브(RAS : Row Address Strobe)신호, 칼럼 어드레스 스트로브(CAS : Column Address Strobe)신호, 쓰기 인에이블(WE : Write Enable)신호, 출력 인에이블(OE : Output Enable)신호, 어드레스(ADD)를 테스트 보드(300)에서 입력받은 후, 상기 테스터(100)의 복수의 입출력단(TIO0∼TIOk)을 통해 입력되는 데이터를 상기 테스트 보드(300)의 복수의 입출력단(DIO0∼DIOk)을 통해 입력받는다.

우선, 도 4에 도시한 바와 같이 T1구간에서 상기 테스터(100)가 n번째 클럭단(TCn)에서 저전위인 제어신호(CTL)가 입출력선택부(310)로 출력되면, 그 신호를 입력받은 상기 입출력선택부(310)는 복수 개의 입출력제어모듈(321∼337) 각각에 저전위의 제어신호(CTL)를 출력한다.

여기서, 각각 상기 저전위 제어신호(CTL)를 입력받은 복수의 입출력제어모듈(321∼337)에서 반전단자로 상기 저전위 제어신호(CTL)를 입력받고 래치부(350)에서 고전위로 반전된 신호를 비반전단자로 입력받은 각각의 제1 전송게이트(360)는 온되나, 비반전단자로 상기 저전위 제어신호(CTL)를 입력받고 반전단자로 상기 래치부(350)의 고전위 신호를 입력받은 각각의 제2 전송게이트(361)는 오프된다.

그러므로, 상기 입출력선택부(310)는 상기 테스트 보드(300)의 제1 입출력단(DIO0)부터 제18 입출력단(DIO17)까지 선택하여 상기 테스터(100)의 복수의 입출력단(TIO0∼TIO17)과 각기 연결되어 도 1에 도시한 종래 테스트 장치와 동일하게 테스트를 수행한다.

그 후, 도 4에 도시한 바와 같이 T2구간에서 상기 테스터(100)가 n번째 클럭단(TCn)으로 고전위인 제어신호(CTR)가 입출력선택부(310)로 출력되면, 그 신호를 입력받은 상기 입출력선택부(310)는 복수 개의 입출력제어모듈(321∼337) 각각에 고전위의 제어신호(CTL)를 출력한다.

따라서, 반전단자로 상기 고전위 제어신호(CTL)를 입력받고 비반전단자로 상기 래치부(350)에서 저전위로 반전된 신호를 입력받은 상기 제1 전송게이트(360)가 오프되나, 비반전단자로 상기 고전위 제어신호(CTL)를 입력받고 반전단자로 상기 래치부(350)의 저전위신호를 입력받은 상기 제2 전송게이트(361)는 온된다.

그러므로, 상기 입출력선택부(310)는 상기 테스트 보드(300)의 제19 입출력단(DIO18)부터 제36 입출력단(DIO35)까지 선택하여 상기 테스터(100)의 복수의 입출력단(TIO0∼TIO17)과 각각 연결되어 상기 도 1에 도시한 테스트 장치와 동일하게 테스트를 수행한다.

상기에서 상세히 설명한 바와 같이, 본 고안은 테스터의 입출력단과 메모리 디바이스의 입출력단을 서로 호환이 가능하도록 제어하는 테스트 보드를 제공함으로써, 상기 테스터를 호환사용함에 따라 장비운용비를 절감하고, 장비가동율을 향상시키는 효과가 있다.

Claims

메모리 디바이스를 테스트하여 상기 메모리 디바이스의 이상유무를 확인하는 테스터와; 상기 테스터와 메모리 디바이스의 어드레스단과 클럭단 및 입출력단을 서로 호환이 가능하도록 연결하는 테스트 보드로 구성한 것을 특징으로 하는 메모리 디바이스의 테스트 장치.
제1 항에 있어서, 상기 테스트 보드는 제어신호에 의해 상기 테스트 보드의 입출력단을 선택하여 테스터의 입출력단과 연결하는 입출력선택부를 더 포함하여 된 것을 특징으로 하는 메모리 디바이스의 테스트 장치.
제2항에 있어서, 상기 입출력선택부는 테스트 보드의 입출력단을 선택하여 그에 해당되는 테스터의 입출력단과 각기 연결되는 복수의 입출력제어모듈로 구성하여 된 것을 특징으로 하는 메모리 디바이스의 테스트 장치.
제3항에 있어서, 상기 입출력제어모듈은 제어신호를 반전하여 출력 및 유지하는 래치부와; 상기 제어신호를 반전단자로 입력받고 상기 래치부의 신호를 비반전단자로 입력받아 테스터의 제1 입출력단과 테스트 보드의 제1 입출력단을 연결하는 제1 전송게이트와; 상기 제어신호를 비반전단자로 입력받고 상기 래치부의 신호를 반전단자로 입력받아 상기 테스터의 제1 입출력단과 상기 테스트 보드의 제2 입출력단을 연결하는 제2 전송게이트로 구성하여 된 것을 특징으로 하는 메모리 디바이스의 테스트 장치.