KR20000023332A - 번-인-테스트 장치 - Google Patents

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Abstract

본 발명은, 테스트-보드(100)내에 테스트-베이스(101, 102, 103, 104,...)가 내장될 수 있으며, 이 경우 번-인-펄스가 구성에 따라 반도체 소자에 인가될 수 있도록 테스트-보드(100)가 서로 번갈아 와이어링됨으로써, 전체의 입/출력 라인에 번-인-펄스가 제공되는, 번-인-테스트 장치에 관한 것이다.

Description

번-인-테스트 장치 {BURN-IN-TEST DEVICE}
본 발명은, 각각 적어도 하나의 반도체 소자를 수용하기 위한 다수의 테스트-베이스(base)가 제공된 테스트-보드(Test-board)("테스트-필드")를 갖는 반도체 메모리용 번-인-테스트 장치에 관한 것이며, 이 경우 각각의 반도체 소자에는 번-인-펄스가 인가되고, 각각의 반도체 소자는 별도의 접속부에 의해 스위치 오프될 수 있다.
번-인-테스트는 공지된 바와 같이, 반도체 소자가 회로에 내장되기 전에 문제가 있는 반도체 소자를 제거하기 위해 실행된다. 이 경우, 반도체 소자의 입력부에는 반도체 소자의 정상 작동시 발생하는 조건보다 더 엄격한 작동 조건 하에 있는 번-인-펄스 또는 번-인-신호가 인가된다. 즉, 번-인-테스트가 반도체 소자에 대한 정상 온도보다 높은 온도에서 그리고 정상 작동 전압보다 더 높은 작동 전압으로 실행된다.
번-인-테스트는 바람직하게 반도체 메모리에서 실행된다. 상기 반도체 메모리에는 공지된 바와 같이 예를 들어 4M×16, 8M×8 및 16M×4의 구성에 의한 64M DRAM과 같은 다양한 구성의 메모리가 있다. 이 경우, "×16", "×8" 및 "×4"는 각각의 DRAM의 입/출력 접속부("DQ0, DQ1, DQ2, ...")의 수를 의미한다. "4M", "8M" 및 "16M"는 각각의 메모리 커패시턴스를 나타낸다. 즉, "4M×16" DRAM은 체크될 16개의 입력 접속부를 갖는다.
지금 까지는, 입력 접속부의 수에 따라 다양한 테스트-보드가 사용되었다. 즉, "4M×16" 구성의 메모리를 테스트하기 위해서는 "8M×8" 구성의 반도체를 테스트하기 위한 보드와는 다른 테스트-보드가 사용된다. 대안적으로, 가장 높은 구성의 반도체 메모리에 적합한 테스트-보드를 사용하는 것이 가능하다. 그러면, 낮은 구성의 반도체 메모리에서 접속부 커패시턴스가 완전히 소진되는 것이 감소된다.
테스트-보드는 예를 들어 16 열 및 16 칼럼으로 매트릭스 형태로 배치된 256개의 베이스를 갖는다. 각각의 베이스에는 하나의 소자가 삽입된다. 이 경우, 전체의 테스트-보드에서는 각각 "×16" 또는 "×8" 또는 "×4"의 동일한 소자, 즉 16 또는 8 또는 4개의 입력 접속부를 갖는 반도체 메모리가 테스트된다.
이 경우, 입/출력 접속부로는 셀 필드에 대해 액세스할 수 있는 접속부로 이해될 수 있다. 이러한 접속부(데이터 핀)는 전술한 바와 같이 "DQ"로 표시된다. 반도체 메모리에는 예를 들어 공급 전압(VDD), 접지 전압(VSS), 신호(CDQM, WE, RAS, CS, CAS), 어드레스(A1, A2, ..., WA), 제어 신호(LDQM, UDQM, DQM, CLK, CKE) 등과 같은 다른 신호가 존재하며, 개별 반도체 메모리가 - 이에 따라 상기 반도체가 동일한 하우징에 내장될 수 있다 - 외부로 유도되는 접속되지 않은("NC") 핀("접속 막대")을 갖는다.
도 4는 지금 까지의 번-인-테스트 장치가 조립되고 작동하는 방식을 도시한다. 여기에는 각각 54개의 핀을 갖는 4개의 반도체 메모리가 도시되며, 상기 메모리에는 위에서 언급한 신호 또는 어드레스 등이 인가된다. 구성 "16M×4", "8M×8" 및 "4M×16"에 따라서 4 또는 8 또는 16개의 입/출력 접속부(DQ0, DQ1, DQ2...)가 존재한다. 이 경우, 낮은 구성의 반도체 소자는, 높은 구성의 반도체 메모리의 입/출력 접속부가 존재하는 위치 또는 핀에 입/출력 접속부를 갖는다. 핀 (5)은 예를 들어 모든 구성에 대한 입/출력 접속부인 반면, 핀 (2)은 "×8" 또는 "×16" 구성에 대해서만 입/출력 접속부가 된다. 핀 (13)은 "×16" 구성에 대한 입/출력 접속부이다.
기존의 번-인-장치에서는, 각각의 입력 라인이 각각의 베이스에서 테스트될 메모리의 구성과 무관하게, 도 4에서 핀 "5"에 대해 도시된 것과 같이, 동일한 핀에 접속된다. 즉, 이 경우에서는 전체 보드에서 예를 들어 모든 256개의 베이스가 동일한 입력 라인을 통해 핀 (5)에 접속된다. "×16" 구성용으로 설계되는 테스트-보드에 "×8" 또는 "×4" 구성의 반도체 메모리가 내장되면, 이것은 이러한 구성에서의 테스트 시간을 2배 또는 4배로 증가시킨다. "×4" 구성의 반도체 메모리가 "×16" 구성의 테스트-보드 베이스에 내장되면, "NC-"접속부에 이용되지 않는 테스트 신호가 인가된다. "×4" 구성의 메모리가 "×16" 구성의 메모리보다 4배 크기 때문에 테스트 시간이 4배로 된다.
테스트 시간의 이러한 증가는 지금 까지는, 이에 대해 이미 전술한 바와 같이, 각각의 구성에 대해 별도의 테스트-보드가 준비됨으로써, 즉 "×16", "×8" 및 "×4"에 대한 테스트-보드가 준비됨으로써 이루어질 수 있다.
본 발명의 목적은, 다양한 구성의 반도체 소자가 테스트-보드 또는 베이스에 내장될 수 있고, 낮은 구성의 반도체 소자의 테스트시 테스트 시간의 증가를 막는 번-인-테스트 장치를 제공하는 것이다.
상기 목적은 전술한 방식의 번-인-테스트 장치에서 본 발명에 따라, 테스트-베이스에 내장될 수 있는 반도체 소자를 테스트-보드에서 번갈아 와이어링하여, 상기 테스트-보드에 상이하지만 각각 동일한 구성(즉, "×16" 또는 "×4")의 반도체 소자가 테스트-보드에 내장되며, 이러한 구성에서 낮은 구성을 갖는 각각의 반도체 소자가 더 높은 구성을 갖는 반도체 소자의 테스트될 입/출력 라인의 핀의 위치에 테스트될 입/출력 라인의 핀을 가지며, 더 높은 구성을 갖는 반도체 소자가 낮은 구성을 갖는 반도체 소자보다 많은 하나 이상의 테스트될 입/출력 라인을 가지며, 번-인-펄스가 구성에 따라 반도체 소자에 인가될 수 있어서, 전체의 입/출력 라인에 번-인-펄스가 제공된다.
본 발명의 개선예에서는 입/출력 라인이 서로 번갈아
m = 1 + M/n
의 주기로 와이어링되며, 여기서 M은 최대 구성 범위 예를 들어 "×16"이고, n은 최소 구성 범위 예를 들어 "×4"를 의미한다. "×4", "×8" 및 "×16" 구성을 갖는 전술한 예에서 M = 16 및 n = 4가 산출되고, 이에 따라 전체적으로 m = 5가 된다. 즉, 각각의 5번째 반도체 메모리는 테스트-보드에서 테스트-베이스의 각각 동일한 핀에 접속된다. 즉, 각각 4개의 소자가 일정한 방식으로 와이어링되며, 상응하는 4-모델이 반복되어, 5번째 소자가 1번째 소자와 동일하게 와이어링 된다.
이러한 와이어링 원리에 의해, 모든 가능한 구성에 대한 번-인-테스트에서 전체 입/출력 라인이 - 각각의 구성에 맞게 - 지속적으로 이용될 수 있으며 이에 따라 테스트 시간이 감소될 수 있다. 본 발명에서는, 지금 까지 통상적이고 도 4에 도시된, 각각 동일한 핀에서의 동일한 와이어링 대신 번-인-테스트 장치의 테스트-보드내에서 번갈아 이루어지는 반도체 소자의 와이어링이 중요하다.
도 1은 본 발명에 따른 번-인-테스트 장치의 테스트-보드의 개략도.
도 2는 도 1의 보드에서 4개의 테스트-베이스의 개략적인 와이어링.
도 3은 본 발명에 따른 번-인-테스트 장치에서 4개의 64M-반도체 메모리의 와이어링.
도 4는 기존의 번-인-테스트 장치의 4개의 64M-반도체 메모리의 와이어링.
도 4는 도입부에 이미 설명되었다. 도면에서 서로 상응하는 부품에는 각각 동일한 도면 부호가 사용된다.
*도면의 주요 부분에 대한 부호의 설명*
100: 테스트-보드 101, 102, 103, 104: 테스트-베이스
115, 116, 117, 118, 119, 120, 121, 122, 123, 126, 127, 128, 129: 접속부
110, 111, 112, 113, 114, 124, 125: 라인
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
도 1은 매트릭스 방식으로 16×16 = 256의 테스트-베이스가 배치된 테스트-보드(100)를 개략적으로 도시하며, 상기 테스트-베이스 중 4개의 테스트-베이스(101, 102, 103, 104)에는 별도의 도면 부호가 부여된다. 이러한 테스트-보드에는 각각 하나의 반도체 소자, 특히 반도체 메모리가 내장되며, 이에 따라 총 256 반도체 소자가 번-인-테스트를 받을 수 있다.
하기에는 테스트될 "×16" 구성의 반도체 소자에 대해 설명된다.
제 1 측정 사이클에서는 예를 들어 제 1 열의 각각의 2번째 반도체 소자에 테스트 신호가 인가되는 한편, 도 1에서 제 1 테스트 사이클에 대한 상부 화살표에 의해 그리고 상기 도면에서 상기 제 1 열의 반도체 소자의 제 2 테스트 사이클에 대한 하부 화살표에 의해 테스트-베이스(101)의 시작이 도시된 바와 같이, 상기 제 1 열의 나머지 반도체 소자는 제 2 테스트 사이클에 제공된다. 이러한 방식으로 모든 256 반도체 소자가 32 테스트 사이클에서 테스트되거나 특정된다.
도 2는 테스트-보드(100)에 있는 4개의 제 1 테스트-베이스(101, 102, 103, 104)의 와이어링을 개략적으로 도시한다. 여기서 16개의 입력 라인(110)은 우선 각각 4×4 라인(111, 112, 113, 114)으로 분기되며, 상기 입력 라인(111, 112, 113, 114)은 "×4"-구성(또는 "×8"-구성, 또는 "×16"-구성)의 반도체 메모리 핀을 위한 접속부(115, 116, 117, 118)로 유도된다. 이에 따라, "×4"-구성의 반도체 메모리에서 테스트 사이클(32)에 의해 반도체 소자가 동시에 테스트될 수 있어서, 8개의 테스트 사이클로 전체 테스트-보드(100)의 반도체 소자가 테스트될 수 있다.
"×8"-구성의 반도체 소자의 테스트를 가능하게 하기 위해, 라인 (111)은 테스트-베이스 (103)까지 유도되고, 라인 (112)은 테스트-베이스 (104)까지 뻗는다. 유사한 방식으로 테스트-베이스 (101, 102)를 위한 접속부가 라인 (113, 114)에 제공된다. 이에 따라, "×8"-구성의 반도체 소자의 핀을 위한 접속부(119, 120, 121, 122)가 제공된다. 라인(111, 112, 113, 114)이 각각 2개의 접속부(예를 들어 라인 111을 위한 115 및 121)로 유도되기 때문에, 제 1 열의 반도체 소자의 테스트시 제 2 열의 반도체 소자, 즉 테스트-베이스(103, 104)의 반도체 소자가 스위치 오프되며, 이것은 DQM = "1" 신호를 별도의 접속부(123)에 인가함으로써 일어날 수 있다. 각각의 접속부(123)에 상기 "1" 신호를 제공함으로써 상응하는 테스트-베이스의 각각의 반도체 소자가 스위치 오프될 수 있으므로, 각각의 라인(111, 112, 113, 114)으로부터 하나의 반도체 소자에만 테스트 신호가 제공된다. 테스트 사이클로 16개의 반도체 소자가 동시에 테스트됨으로써, 16개의 테스트 사이클로 전체 테스트-보드(100)의 모든 반도체 소자가 테스트된다.
"×16"-구성의 반도체 소자를 테스트하기 위해 각각의 테스트-베이스에는 8개의 추가 라인이 필요하다. 이를 위해 테스트-베이스 (101, 103)의 라인 (111, 113)이 라인 (124)에 의해 테스트-베이스 (102, 104)로 분기된다. 역으로 테스트-베이스 (102, 104)의 라인 (112, 118)이 테스트-베이스 (101, 103)를 위한 라인 (125)으로 분기된다. 이에 따라, "×16"-구성의 반도체 소자의 핀을 위한 접속부(126, 127, 128, 129)가 형성된다.
라인 (111)은 예를 들어 "×4"-구성에서는 테스트-베이스 (103, 102, 104)에 접속("NC")되어서는 안되며 "×8"-구성에서는 테스트-베이스 (102, 104)에 접속("NC")되어서는 안된다.
도 3에서는 베이스(101, 102, 104, 103)에서 위에서 아래로 각각의 접속부를 갖는 반도체 소자가 도시된다. 도 4와 비교하면, 핀과 입력 라인의 동일한 접속과는 달리 여기서는 반도체 소자가 번-인-보드에 번갈아 와이어링되는 것이 도시되며, 이것은 반도체 소자의 핀에만 실제로 입/출력 라인("DQ")과 접속된 테스트-펄스를 제공하게 한다. 이에 따라, 테스트 시간이 현저히 감소하며, 테스트-보드의 개별 테스트-베이스(101, 102, 103, 104 등)에 상이한 구성을 갖는 반도체 소자가 사용될 수 있다.
본 발명에 의해, 다양한 구성의 반도체 소자가 테스트-보드 또는 베이스에 내장될 수 있고, 낮은 구성의 반도체 소자의 테스트시 테스트 시간의 증가를 막는 번-인-테스트 장치가 제공된다.

Claims (2)

  1. 각각 적어도 하나의 반도체 소자를 수용하기 위한 다수의 테스트-베이스 (101, 102, 103, 104,...)가 존재하는 테스트-보드(100)를 포함하며, 각각의 반도체 소자에 번-인-펄스가 인가될 수 있고, 각각의 반도체 소자가 별도의 접속부(DQM)에 의해 스위치 오프될 수 있는, 반도체 소자용 번-인-테스트 장치에 있어서,
    테스트-보드(100)에서 테스트-베이스(101, 102, 103, 104,...)에 내장될 수 있는 반도체 소자가 서로 번갈아 와이어링됨으로써, 테스트-보드(100)에 상이한 구성의 반도체 소자가 내장될 수 있으며, 이러한 구성에서는 높은 구성의 각각의 반도체 소자가 낮은 구성의 반도체 소자의 테스트될 입/출력 라인의 핀의 위치에 테스트될 입/출력 라인의 핀을 포함하고, 높은 구성의 반도체 소자가 낮은 구성의 반도체 소자보다 많은 하나 이상의 테스트될 입/출력 라인을 포함하며,
    번-인-펄스가 구성에 따라 반도체 소자에 인가될 수 있으며, 이에 따라 전체의 입/출력 라인에 번-인-펄스가 제공되는 것을 특징으로 하는 번-인-테스트 장치.
  2. 제 1항에 있어서,
    입/출력 라인이 서로 번갈아
    m = 1 + M/n
    의 주기로 와이어링되며, 이 경우 M은 최대 구성 범위(×16)이고 n은 최소 구성 범위(×4)인 것을 특징으로 하는 번-인-테스트 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113985248B (zh) * 2021-10-26 2023-07-11 西安微电子技术研究所 一种PCIe交换电路的高温动态老炼系统和方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3235119A1 (de) * 1982-09-22 1984-03-22 Siemens AG, 1000 Berlin und 8000 München Anordnung fuer die pruefung von mikroverdrahtungen und verfahren zu ihrem betrieb
US5578934A (en) * 1991-06-04 1996-11-26 Micron Technology, Inc. Method and apparatus for testing unpackaged semiconductor dice
KR930008886B1 (ko) * 1991-08-19 1993-09-16 삼성전자 주식회사 전기적으로 프로그램 할 수 있는 내부전원 발생회로
KR970010656B1 (ko) * 1992-09-01 1997-06-30 마쯔시다 덴기 산교 가부시끼가이샤 반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드
US5686843A (en) * 1995-06-30 1997-11-11 International Business Machines Corporation Methods and apparatus for burn-in stressing and simultaneous testing of semiconductor device chips in a multichip module
KR100223674B1 (ko) * 1996-03-12 1999-10-15 윤종용 번인 테스트 시간을 감소하기 위한 장치 및 그 방법
DE19610123C1 (de) * 1996-03-14 1997-10-23 Siemens Ag Verfahren zum Testen von Burn-in-Boards und darin eingesetzten Bauteilen während des Bestückungsvorganges
US5680342A (en) * 1996-04-10 1997-10-21 International Business Machines Corporation Memory module package with address bus buffering
JPH1055699A (ja) * 1996-04-30 1998-02-24 Texas Instr Inc <Ti> 供給されるｄｃ信号のみを用いてｄｒａｍメモリ装置をテストする方法
US6111756A (en) * 1998-09-11 2000-08-29 Fujitsu Limited Universal multichip interconnect systems

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JP2000100197A (ja) 2000-04-07
US6268718B1 (en) 2001-07-31
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TW440853B (en) 2001-06-16

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