KR100568852B1 - 반도체 메모리 장치의 병렬 테스트 시스템 - Google Patents

반도체 메모리 장치의 병렬 테스트 시스템 Download PDF

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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths

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  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치의 병렬 테스트 시스템을 공개한다. 그 시스템은 반도체 메모리 장치들의 각종 구동 신호 입력단, 데이터 입출력단 및 전원 전압 입력단에 각각 연결되어 외부 스위칭 제어 신호에 따라 각종 구동 신호, 데이터 및 전원 전압을 해당 입력단에 선택적으로 인가하는 다수개의 스위칭부; 및 상기 각 스위부를 통해 상기 반도체 메모리 장치들에 각종 구동 신호, 데이터 및 전원 전압을 공급하고, 상기 각 스위칭부에 스위칭 제어 신호를 공급하는 테스트 장치를 구비하여 다수개의 반도체 메모리 장치를 동시에 테스트한다. 또한, 그 시스템은 반도체 메모리 장치들의 각종 구동 신호 입력단과 전원 전압 입력단에 각각 연결되어 외부 스위칭 제어 신호에 따라 각종 구동 신호와 전원 전압을 해당 입력단에 선택적으로 인가하는 다수개의 스위칭부와; 상기 각 스위칭부를 통해 상기 반도체 메모리 장치들에 각종 구동 신호와 전원 전압을 공급하고, 상기 반도체 메모리 장치들의 데이터 입출력단에 직접 데이터를 공급하며, 상기 각 스위칭부에 스위칭 제어 신호를 공급하는 테스트 장치를 구비하여 다수개의 반도체 메모리 장치를 동시에 테스트한다. 따라서, 개별 반도체 메모리 장치에 대한 소모 전류를 측정할 수 있고, 과다한 소모 전류가 흐르는 불량 메모리 칩을 찾아낼 수 있으며, 불량 메모리 칩으로 인해 발생할 수 있는 문제점을 방지할 수 있다.

Description

반도체 메모리 장치의 병렬 테스트 시스템{A parallel test system of a semiconductor memory device}
도 1은 종래 기술에 의한 반도체 메모리 장치의 병렬 테스트 시스템의 개략적인 구성 블록도,
도 2는 본 발명의 제 1 실시예에 의한 반도체 메모리 장치의 병렬 테스트 시스템의 개략적인 구성 블록도,
도 3은 본 발명의 제 2 실시예에 의한 반도체 메모리 장치의 병렬 테스트 시스템의 개략적인 구성 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
DUT(1,1)∼DUT(m,n): 메모리 칩 21a∼24e, 41a∼44d: 스위칭부
30, 50: 테스트 장치
본 발명은 반도체 메모리 장치의 테스트 시스템에 관한 것으로서, 특히 다수개의 반도체 메모리 장치(메모리 칩, DUT: Device Under Test)를 동시에 테스트할 수 있는 반도체 메모리 장치의 병렬 테스트 시스템에 관한 것이다.
일반적으로 반도체 메모리 장치의 테스트는 메모리 테스터(memory tester)라는 측정 시스템을 이용하여 DC(Direct Current), AC(Alternating Current) 및 기능(function)의 3가지 특성을 측정하는 것을 말한다.
상기 메모리 테스터(이하, 테스트 장치라 함)는 테스트 프로그램을 작성하며 측정된 데이터를 처리하고 전체 시스템을 제어하는 컴퓨터와, 반도체 메모리 장치의 특성 평가시 필요한 모든 전원 전압의 공급을 측정할 수 있는 DC 측정 유니트와, 상기 컴퓨터의 제어 하에 어드레스와 데이터를 발생시키고 특정 알고리즘에 맞추어 데이터와 어드레스의 형태와 순서를 변화시키는 테스트 패턴 발생기와, 상기 테스트 패턴 발생기와 함께 반도체 메모리 장치의 측정 신호 파형을 생성하는 타이밍 발생기 등을 구비하고 있다.
상기 'DC 테스트'는 메모리 칩의 각 핀마다 전압을 인가하고 전류를 측정하거나, 전류를 인가하고 전압을 측정하여 메모리 칩 내부의 전원 배선의 안정성, 소모 전류 및 누설 전류 등을 측정하는 것이다.
상기 'AC 테스트'는 메모리 칩의 입력 단자에 펄스 신호를 주었을 때 출력 신호의 상승 시간(rising time), 하강 시간(falling time), 논리 "하이" 레벨 및 논리 "로우" 레벨과 입력시 반도체 메모리 장치가 논리 "로우"로 인식하는 레벨, 논리 "하이"로 인식하는 레벨, 입출력 전달 지연 시간, 액세스 시간 등의 동적 특성을 측정 및 평가하는 것이다.
상기 '기능 테스트'는 테스트 패턴 발생기를 이용하여 메모리 칩에 테스트 패턴을 입력한 다음 메모리 칩의 출력과 테스트 패턴 발생기의 예상 패턴을 비교하 고, 반도체 칩에 인가되는 전압을 바꾸어 가면서 메모리 칩이 정상적으로 동작하는 영역을 확인하고, 전원 전압, 입력 레벨, 클록 신호의 타이밍 설정치 등의 각종 조건을 바꾸어 가면서 각종 테스트 패턴에 따른 평가를 실시하는 것이다. 상기 테스트 패턴은 메모리 셀을 선택하는 어드레스 시퀀스와 그 셀에 써넣는 데이터와 각종 클록 신호로 이루어진다.
한편, 통상적인 반도체 메모리 장치의 제조 과정에서는 메모리 칩의 테스트 시간을 절감하기 위하여 다수개의 메모리 칩을 동시에 테스트하는 병렬 테스트를 실시한다.
상기 반도체 메모리 장치의 병렬 테스트는 다수개의 메모리 칩에 각종 구동 신호, 데이터 및 전원 전압을 공통으로 인가하여 다수개 메모리 칩의 동시 테스트를 가능하게 하는 테스트 방식이다.
그러나, 종래에는 각각의 개별 메모리 칩에 대한 소모 전류의 측정이 불가능하고, 다수개의 메모리 칩 중 과다한 소모 전류가 흐르는 불량 메모리 칩이 존재하는 경우 메모리 칩에 연결되는 소켓(socket)이 손상되며, 특정 메모리 칩을 통해 과다한 소모 전류가 흐르는 경우 외부에서 공급되는 구동 전력이 부족하게 되어 인접 메모리 칩의 테스트에 나쁜 영향을 미치게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 각각의 메모리 칩에 공급되는 각종 구동 신호, 데이터 및 전원 전압이 스위부의 온/오프에 따라 해당 메모리 칩에 각각 선택적으로 인가되도록 함으로써 개별 메모리 칩에 대한 소모 전류의 측정을 가능하게 하는 반도체 메모리 장치의 병렬 테스트 시스템을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치의 병렬 테스트 시스템은 다수개의 반도체 메모리 장치에 각종 구동 신호, 데이터 및 전원 전압을 공급하여 상기 반도체 메모리 장치들을 동시에 테스트하는 반도체 메모리 장치의 병렬 테스트 시스템에 있어서, 상기 반도체 메모리 장치들의 각종 구동 신호 입력단, 데이터 입출력단 및 전원 전압 입력단에 각각 연결되어 외부 스위칭 제어 신호에 따라 각종 구동 신호, 데이터 및 전원 전압을 해당 입력단에 선택적으로 인가하는 다수개의 스위칭부와; 상기 각 스위칭부를 통해 상기 반도체 메모리 장치들에 각종 구동 신호, 데이터 및 전원 전압을 공급하고, 상기 각 스위칭부에 스위칭 제어 신호를 공급하는 테스트 장치가 구비된 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 메모리 장치의 병렬 테스트 시스템은 다수개의 반도체 메모리 장치에 각종 구동 신호, 데이터 및 전원 전압을 공급하여 상기 반도체 메모리 장치들을 동시에 테스트하는 반도체 메모리 장치의 병렬 테스트 시스템에 있어서, 상기 반도체 메모리 장치들의 각종 구동 신호 입력단과 전원 전압 입력단에 각각 연결되어 외부 스위칭 제어 신호에 따라 각종 구동 신호와 전원 전압을 해당 입력단에 선택적으로 인가하는 다수개의 스위칭부와; 상기 각 스위칭부를 통해 상기 반도체 메모리 장치들에 각종 구동 신호와 전원 전압을 공급하고, 상기 반도체 메모리 장치들의 데이터 입출력단에 직접 데이터를 공급하며, 상기 각 스위칭 부에 스위칭 제어 신호를 공급하는 테스트 장치가 구비된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하기 전에 종래 기술에 의한 반도체 메모리 장치의 병렬 테스트 시스템을 설명하면 다음과 같다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 병렬 테스트 시스템의 개략적인 구성 블록도로서, 종래 기술에 따른 병렬 테스트 시스템은 매트릭스 형태로 배열된 m×n 개의 메모리 칩들(DUT(1,1)∼DUT(m,n))의 각종 구동 신호 입력단, 데이터 입출력단 및 전원 전압 입력단에 공통으로 각종 구동 신호, 데이터(DQ1∼DQm) 및 전원 전압(VDD1∼VDDm, VSS1∼VSSm)을 공급하는 테스트 장치(10)를 구비하고 있다. 여기서, 각각의 메모리 칩(DUT(1,1)∼DUT(m,n))에 공급되는 구동 신호에는 어드레스 및 클록 신호(ADDR/CLK1∼ADDR/CLKm)와, 로우/칼럼 어드레스 스트로브 및 출력 인에이블 신호(RAS/CAS/OE1∼RAS/CAS/OEn) 등이 있다.
상기와 같이 구성된 종래 기술에 따른 병렬 테스트 시스템은 테스트 장치(10)가 각종 구동 신호(ADDR/CLK1∼ADDR/CLKm, RAS/CAS/OE1∼RAS/CAS/OEn), 데이터(DQ1∼DQm) 및 전원 전압(VDD1∼VDDm, VSS1∼VSSm)을 다수개의 신호 라인을 통해 m×n 개의 메모리 칩(DUT(1,1)∼DUT(m,n))에 공통으로 공급한 다음 각 메모리 칩(DUT(1,1)∼DUT(m,n))에 논리 "로우" 레벨의 출력 인에이블 신호(OE1∼OEn)를 칼럼 단위로 소정 시간 간격을 두고 차례대로 공급한다.
그 후, 상기 테스트 장치(10)는 논리 "로우" 레벨의 출력 인에이블 신호에 따라 각 메모리 칩(DUT(1,1)∼DUT(m,n))의 데이터 입출력단에서 출력되는 데이터를 차례대로 입력받아 해당 데이터와 예상 데이터를 비교하여 불량 해석을 수행한다.
그러나, 상기와 같이 구성된 종래 기술에 따른 병렬 테스트 시스템은 다수개의 메모리 칩(DUT(1,1)∼DUT(m,n))에 공통으로 전원 전압(VDD, VSS)을 인가할 수 있을 뿐 각각의 메모리 칩(DUT(1,1)∼DUT(m,n))에 개별적으로 전원 전압(VDD, VSS)을 인가할 수는 없기 때문에 각각의 메모리 칩(DUT(1,1)∼DUT(m,n))에 대한 소모 전류의 측정(DC 테스트)이 불가능하였다.
따라서, 종래에는 m×n 개의 메모리 칩(DUT(1,1)∼DUT(m,n)) 중 과다한 소모 전류가 흐르는 불량 메모리 칩이 존재하는 경우 메모리 칩에 연결되는 소켓이 손상될 수 있고, 구동 전력 또한 부족하게 되어 불량 메모리 칩에 인접한 메모리 칩의 테스트에 나쁜 영향을 미치게 되는 문제점이 있었다.
도 2는 본 발명의 제 1 실시예에 의한 반도체 메모리 장치의 병렬 테스트 시스템의 개략적인 구성 블록도로서, 본 발명의 제 1 실시예에 따른 병렬 테스트 시스템은 다수개의 스위칭부(21a∼21e, 22a∼22e, 23a∼23e, 24a∼24e)과, 테스트 장치(30)를 구비하고 있다.
상기 다수개의 스위칭부(21a∼24e)는 매트릭스 형태로 배열된 m×n 개의 메모리 칩(DUT(1,1)∼DUT(m,n))의 각종 구동 신호 입력단, 데이터 입출력단 및 전원 전압 입력단에 각각 연결되어 테스트 장치(30)로부터의 스위칭 제어 신호(CONTROL)에 따라 테스트 장치(30)로부터의 각종 구동 신호(ADDR/CLK1∼ADDR/CLKm, RAS/CAS/OE1∼RAS/CAS/OEn), 데이터(DQ1∼DQm) 및 전원 전압(VDD1∼VDDm, VSS1∼VSSm)을 해당 입력단에 선택적으로 인가한다. 여기서, 각 스위칭부(21a∼24e)로는 릴레이나, 전계 효과 트랜지스터(FET: Field Effect Transistor)나, 그 외에 다른 스위칭 소자들을 사용할 수 있다.
상기 테스트 장치(30)는 각 스위칭부(21a∼24e)를 통해 반도체 칩들(DUT(1,1)∼DUT(m,n))에 각종 구동 신호(ADDR/CLK1∼ADDR/CLKm, RAS/CAS/OE1∼RAS/CAS/OEn), 데이터(DQ1∼DQm) 및 전원 전압(VDD1∼VDDm, VSS1∼VSSm)을 공급하고, 상기 각각의 스위칭부(21a∼24e)에 개별적으로 스위칭 제어 신호(CONTROL)를 공급한다.
즉, 도 2에 도시된 본 발명의 제 1 실시예에 따른 병렬 테스트 시스템은 도 1에 도시된 테스트 장치(10)에 비해 스위칭 제어 신호 생성 및 공급 기능이 추가된 테스트 장치(30)를 구비하고 있으며, 아울러 종래의 시스템에는 없던 다수개의 스위칭부(21a∼24e)를 더 구비하고 있다.
상기와 같이 구성된 본 발명의 제 1 실시예에 따른 병렬 테스트 시스템의 동작을 설명하면 다음과 같다.
먼저, DC 테스트시 테스트 장치(30)는 각각의 스위칭부(21a∼24e)에 스위칭 제어 신호(CONTROL)를 인가하여 m×n 개의 메모리 칩(DUT(1,1)∼DUT(m,n)) 중 소모 전류의 측정을 원하는 메모리 칩을 제외한 모든 메모리 칩들에 연결된 스위칭부들을 오프시킨다. 즉, 소모 전류의 측정을 원하는 메모리 칩에 연결된 스위칭부들만 온시켜 해당 메모리 칩에 전원 전압(VDD, VSS)이 공급되도록 한다. 여기서, 각각의 메모리 칩(DUT(1,1)∼DUT(m,n))에는 로우 단위로 공통 전원 전압(VDD1∼VDDm, VSS1∼VSSm)이 공급되고 있으므로 각각의 로우 라인 당 하나씩 최대 m개의 메모리 칩에 대한 소모 전류의 동시 측정이 가능하다.
상기에서 테스트 장치(30)는 각각의 메모리 칩(DUT(1,1)∼DUT(m,n))에 연결된 스위칭부들(21a∼24e)을 선택적으로 온/오프시키면서 전체 메모리 칩(DUT(1,1)∼DUT(m,n))에 대한 소모 전류의 측정을 수행하여 과다한 소모 전류가 흐르는 불량 메모리 칩을 찾아낸다.
그 후, AC 테스트나 기능 테스트시 테스트 장치(30)는 먼저 각각의 스위칭ㅂ부1a∼24e)에 스위칭 제어 신호(CONTROL)를 인가하여 m×n 개의 메모리 칩(DUT(1,1)∼DUT(m,n)) 중 DC 테스트 과정에서 불량 메모리 칩으로 판명된 메모리 칩을 제외한 나머지 메모리 칩들에 연결된 스위칭부들을 모두 온시킨다.
상기와 같은 상태에서 테스트 장치(30)는 종래와 마찬가지로 각종 구동 신호(ADDR/CLK1∼ADDR/CLKm, RAS/CAS/OE1∼RAS/CAS/OEn), 데이터(DQ1∼DQm) 및 전원 전압(VDD1∼VDDm, VSS1∼VSSm)을 다수개의 신호 라인을 통해 스위칭부들이 온되어 있는 메모리 칩들에 공통으로 공급한 다음 각 메모리 칩에 논리 "로우" 레벨의 출력 인에이블 신호(OE1∼OEn)를 칼럼 단위로 소정 시간 간격을 두고 차례대로 공급하여 각각의 메모리 칩으로부터 소정 데이터를 차례대로 입력받고, 이 후 입력받은 데이터와 예상 데이터를 비교하여 불량 해석을 수행한다.
결과적으로, 본 발명의 제 1 실시예에 따른 병렬 테스트 시스템은 m×n 개의 메모리 칩(DUT(1,1)∼DUT(m,n))에 개별적으로 전원 전압(VDD1∼VDDm, VSS1∼VSSm)을 인가하면서 각각의 개별 메모리 칩(DUT(1,1)∼DUT(m,n))에 대한 소모 전류를 측 정하여 과다한 소모 전류가 흐르는 불량 메모리 칩을 찾아내고, 이 후 수행되는 AC 테스트나 기능 테스트시에는 찾아낸 불량 메모리 칩에 공급되는 전원 전압, 구동 신호 및 데이터를 차단하여 이 불량 메모리 칩이 인접한 메모리 칩의 테스트에 나쁜 영향을 미치지 않도록 한다.
도 3은 본 발명의 제 2 실시예에 의한 반도체 메모리 장치의 병렬 테스트 시스템의 개략적인 구성 블록도로서, 본 발명의 제 2 실시예에 따른 병렬 테스트 시스템은 다수개의 스위칭부(41a∼41d, 42a∼42d, 43a∼43d, 44a∼44d)와, 테스트 장치(50)를 구비하고 있다.
상기 다수개의 스위칭부(41a∼44d)는 매트릭스 형태로 배열된 m×n 개의 메모리 칩(DUT(1,1)∼DUT(m,n))의 각종 구동 신호 입력단과 전원 전압 입력단에 각각 연결되어 테스트 장치(50)로부터의 스위칭 제어 신호(CONTROL1∼CONTROLm)에 따라 테스트 장치(50)로부터의 각종 구동 신호(ADDR/CLK1∼ADDR/CLKm, RAS/CAS/OE1∼RAS/CAS/OEn)와 전원 전압(VDD1∼VDDm, VSS1∼VSSm)을 해당 입력단에 선택적으로 인가한다. 여기서, 각 스위칭부(41a∼44d)로는 릴레이나, FET나, 그 외에 다른 스위칭 소자들을 사용할 수 있다.
상기 테스트 장치(50)는 각 스위칭부(41a∼44d)를 통해 반도체 칩들(DUT(1,1)∼DUT(m,n))에 각종 구동 신호(ADDR/CLK1∼ADDR/CLKm, RAS/CAS/OE1∼RAS/CAS/OEn)와 전원 전압(VDD1∼VDDm, VSS1∼VSSm)을 공급하고, 반도체 칩들(DUT(1,1)∼DUT(m,n))의 데이터 입출력단에 직접 데이터(DQ1∼DQm)를 공급하며, 각각의 스위칭부(41a∼44d)에 개별적으로 스위칭 제어 신호(CONTROL1∼CONTROLm)를 공급한다.
즉, 도 3에 도시된 본 발명의 제 2 실시예에 따른 병렬 테스트 시스템은 각종 구동 신호(ADDR/CLK1∼ADDR/CLKm, RAS/CAS/OE1∼RAS/CAS/OEn)와 전원 전압(VDD1∼VDDm, VSS1∼VSSm)의 경우 본 발명의 제 1 실시예와 마찬가지로 스위칭부들(41a∼44d)을 통해 메모리 칩들(DUT(1,1)∼DUT(m,n))에 각각 인가되지만, 데이터(DQ1∼DQm)의 경우 스위칭부를 통하지 않고 직접 일대일 대응으로 메모리 칩들(DUT(1,1)∼DUT(m,n))의 각 데이터 입출력단에 인가되는 것이 도 2에 도시된 본 발명의 제 1 실시예에 따른 병렬 테스트 시스템과 가장 큰 차이점이다.
상기와 같은 차이점으로 인해 본 발명의 제 2 실시예의 경우 핀 형태가 서로 다른 n개의 메모리 칩들을 동일한 로우 라인에 배열하여 테스트할 수 있다. 즉, 동일한 로우 라인에 배열된 n개의 메모리 칩은 사전 할당된 x개의 데이터 입출력 라인의 범위 내에서 각각 ×1, ×4, ×8, ×16 과 같은 다양한 핀 형태의 메모리 칩일 수 있다. 예를 들어, 소정 로우 라인에 30개의 데이터 입출력 라인이 할당된 경우 첫 번째 로우 라인에는 ×4 핀 형태의 메모리 칩, ×8 핀 형태의 메모리 칩, ×16 핀 형태의 메모리 칩, ×1 핀 형태의 메모리 칩, ×1 핀 형태의 메모리 칩 등 총 5개(4 + 8 + 16 + 1 + 1 = 30)의 서로 다른 핀 형태의 메모리 칩을 배열하여 각각에 대해 테스트를 수행할 수 있다.
상기와 같이 구성된 본 발명의 제 2 실시예에 따른 병렬 테스트 시스템의 동작을 설명하면 다음과 같다.
먼저, DC 테스트시 테스트 장치(50)는 상기에서 설명된 본 발명의 제 1 실시예와 마찬가지로 각각의 스위칭부(41a∼44d)에 스위칭 제어 신호(CONTROL1∼CONTROLm)를 인가하여 m×n 개의 메모리 칩(DUT(1,1)∼DUT(m,n)) 중 소모 전류의 측정을 원하는 메모리 칩에 연결된 스위칭부들만 온시켜 해당 메모리 칩에 전원 전압(VDD, VSS)이 공급되도록 한다.
상기에서 테스트 장치(50)는 각각의 메모리 칩(DUT(1,1)∼DUT(m,n))에 연결된 스위칭부들(41a∼44d)을 선택적으로 온/오프시키면서 전체 메모리 칩(DUT(1,1)∼DUT(m,n))에 대한 소모 전류의 측정을 수행하여 과다한 소모 전류가 흐르는 불량 메모리 칩을 찾아낸다.
그 후, AC 테스트나 기능 테스트시 테스트 장치(50)는 먼저 각각의 스위칭부1a∼44d)에 스위칭 제어 신호(CONTROL1∼CONTROLm)를 인가하여 m×n 개의 메모리 칩(DUT(1,1)∼DUT(m,n)) 중 DC 테스트 과정에서 불량 메모리 칩으로 판명된 메모리 칩을 제외한 나머지 메모리 칩들에 연결된 스위칭부들을 모두 온시킨다.
상기와 같은 상태에서 테스트 장치(50)는 각종 구동 신호(ADDR/CLK1∼ADDR/CLKm, RAS/CAS/OE1∼RAS/CAS/OEn)와 전원 전압(VDD1∼VDDm, VSS1∼VSSm)을 다수개의 신호 라인을 통해 스위칭부들이 온되어 있는 메모리 칩들에 공통으로 공급하고, 그와 동시에 다수개의 데이터 입출력 라인을 통해 각각의 메모리 칩에 데이터(DQ1∼DQm)를 직접 공급한다. 이 때, 각각의 메모리 칩에는 서로 다른 데이터가 공급될 수 있다.
그 후, 테스트 장치(50)는 각각의 메모리 칩에 논리 "로우" 레벨의 출력 인에이블 신호(OE1∼OEn)를 동시에 공급하여 모든 메모리 칩으로부터 소정 데이터를 동시에 입력받고, 이 후 입력받은 데이터와 예상 데이터를 비교하여 불량 해석을 수행한다. 여기서, 테스트 장치(50)가 모든 메모리 칩으로부터 동시에 데이터를 입력받을 수 있는 것은 테스트 장치(50)의 데이터 입출력단과 각 메모리 칩의 데이터 입출력단이 일대일 대응으로 연결되어 있기 때문이다.
결과적으로, 본 발명의 제 2 실시에 따른 병렬 테스트 시스템은 본 발명의 제 1 실시예에 따른 병렬 테스트 시스템과 달리 다양한 핀 형태의 메모리 칩들을 동시에 테스트할 수 있으며, 모든 메모리 칩으로부터 동시에 데이터를 입력받을 수 있기 때문에 테스트 시간이 단축된다.
이와 같이 본 발명은 각각의 메모리 칩에 공급되는 각종 구동 신호, 데이터 및 전원 전압이 스위칭부의 온/오프에 따라 해당 메모리 칩에 각각 선택적으로 인가되도록 구성되어 있기 때문에 개별 메모리 칩에 대하여 소모 전류를 측정할 수 있어 과다한 소모 전류가 흐르는 불량 메모리 칩을 찾아낼 수 있고, 찾아낸 불량 메모리 칩에는 해당 스위칭부의 제어를 통해 구동 신호, 데이터 및 전원 전압이 인가되지 않도록 하여 불량 메모리 칩으로 인한 소켓의 손상을 방지할 수 있고, 불량 메모리 칩에 인접한 메모리 칩의 테스트에도 나쁜 영향을 미치지 않도록 할 수 있는 효과가 있다.

Claims (4)

  1. 다수개의 반도체 메모리 장치에 각종 구동 신호, 데이터 및 전원 전압을 공급하여 상기 반도체 메모리 장치들을 동시에 테스트하는 반도체 메모리 장치의 병렬 테스트 시스템에 있어서,
    상기 반도체 메모리 장치들의 각종 구동 신호 입력단, 데이터 입출력단 및 전원 전압 입력단에 각각 연결되어 외부 스위칭 제어 신호에 따라 각종 구동 신호, 데이터 및 전원 전압을 해당 입력단에 선택적으로 인가하는 다수개의 스위칭부; 및
    상기 스위칭부에 상기 외부 스위칭 제어 신호, 상기 각종 구동 신호, 상기 데이터 및 상기 전원 전압을 공급하는 테스터가 구비된 것을 특징으로 하는 반도체 메모리 장치의 병렬 테스트 시스템.
  2. (삭제)
  3. 다수개의 반도체 메모리 장치에 각종 구동 신호, 데이터 및 전원 전압을 공급하여 상기 반도체 메모리 장치들을 동시에 테스트하는 반도체 메모리 장치의 병렬 테스트 시스템에 있어서,
    상기 반도체 메모리 장치들의 각종 구동 신호 입력단과 전원 전압 입력단에 각각 연결되어 외부 스위칭 제어 신호에 따라 각종 구동 신호와 전원 전압을 해당 입력단에 선택적으로 인가하는 다수개의 스위칭부; 및
    상기 스위칭부에 상기 스위칭 제어 신호, 상기 각종 구동 신호 및 상기 전원 전압을 공급하고, 상기 반도체 메모리 장치들의 데이터 입출력단에 직접 데이터를 공급하는 테스터가 구비된 것을 특징으로 하는 반도체 메모리 장치의 병렬 테스트 시스템.
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