JPH07239371A - 半導体集積回路の試験回路 - Google Patents
半導体集積回路の試験回路Info
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- JPH07239371A JPH07239371A JP6030669A JP3066994A JPH07239371A JP H07239371 A JPH07239371 A JP H07239371A JP 6030669 A JP6030669 A JP 6030669A JP 3066994 A JP3066994 A JP 3066994A JP H07239371 A JPH07239371 A JP H07239371A
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Abstract
(57)【要約】
【目的】半導体集積回路に含まれる異なる回路ブロック
を、常時安定した状態に設定して、正確な試験を実施す
ることができる半導体集積回路の試験回路を提供する。 【構成】本発明は、半導体集積回路１４の直流特性を試
験するためのリニアＬＳＩテスタ１と、信号伝送ケーブ
ル１０１を介してリニアＬＳＩテスタ１に接続され、試
験対象の半導体集積回路１４を搭載するパフォ−マンス
ボード６を含むテストヘッド装置２とを備えて構成さ
れ、テストヘッド装置２には、パフォ−マンスボード６
に加えて、信号伝送ケーブル１０１を介して導入され、
半導体集積回路１４の各ピンに接続される信号線に対
し、発振防止用抵抗４1 〜４n と第１のリレースイッチ
３1 〜３n との並列回路と、当該並列回路に直列接続さ
れる第２のリレースイッチ５1 〜５n とをそれぞれ個別
に挿入接続して備えている。
を、常時安定した状態に設定して、正確な試験を実施す
ることができる半導体集積回路の試験回路を提供する。 【構成】本発明は、半導体集積回路１４の直流特性を試
験するためのリニアＬＳＩテスタ１と、信号伝送ケーブ
ル１０１を介してリニアＬＳＩテスタ１に接続され、試
験対象の半導体集積回路１４を搭載するパフォ−マンス
ボード６を含むテストヘッド装置２とを備えて構成さ
れ、テストヘッド装置２には、パフォ−マンスボード６
に加えて、信号伝送ケーブル１０１を介して導入され、
半導体集積回路１４の各ピンに接続される信号線に対
し、発振防止用抵抗４1 〜４n と第１のリレースイッチ
３1 〜３n との並列回路と、当該並列回路に直列接続さ
れる第２のリレースイッチ５1 〜５n とをそれぞれ個別
に挿入接続して備えている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の試験回
路に関し、特にリニア半導体集積回路を形成する回路ブ
ロックの直流電気特性を試験するために用いられる半導
体集積回路の試験回路に関する。
路に関し、特にリニア半導体集積回路を形成する回路ブ
ロックの直流電気特性を試験するために用いられる半導
体集積回路の試験回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路の試験
回路のブロック図が図５に示される。この従来例は、実
開平２−１１８８７４号公報において公開されているア
ナログＩＣ試験装置に関する提案を、一般的なブロック
図として示したものであるが、図５に示されるように、
本従来例においては、試験対象の半導体集積回路１４が
搭載されるパフォ−マンスボード６と、半導体集積回路
１４の各ピンに接続される第１のリレースイッチ３
i （ｉ＝１、２、……、ｎ）と発振防止用抵抗４i （ｉ
＝１、２、……、ｎ）の並列回路とを含むテストヘッド
装置２に対して、半導体集積回路１４の直流特性を試験
するためのリニアＩＣテスタ１のピンＰi （ｉ＝１、
２、……、ｎ）が、信号伝送ケーブル１０１を介して前
記並列回路に接続されて、試験回路が形成されている。
この従来例の動作内容を説明するために、当該従来例の
一構成例を具体的に示したのが、図６の回路構成図であ
り、図５においてｎ＝８とした場合に対応する従来例で
ある。以下、図６を参照して本従来例について説明す
る。
回路のブロック図が図５に示される。この従来例は、実
開平２−１１８８７４号公報において公開されているア
ナログＩＣ試験装置に関する提案を、一般的なブロック
図として示したものであるが、図５に示されるように、
本従来例においては、試験対象の半導体集積回路１４が
搭載されるパフォ−マンスボード６と、半導体集積回路
１４の各ピンに接続される第１のリレースイッチ３
i （ｉ＝１、２、……、ｎ）と発振防止用抵抗４i （ｉ
＝１、２、……、ｎ）の並列回路とを含むテストヘッド
装置２に対して、半導体集積回路１４の直流特性を試験
するためのリニアＩＣテスタ１のピンＰi （ｉ＝１、
２、……、ｎ）が、信号伝送ケーブル１０１を介して前
記並列回路に接続されて、試験回路が形成されている。
この従来例の動作内容を説明するために、当該従来例の
一構成例を具体的に示したのが、図６の回路構成図であ
り、図５においてｎ＝８とした場合に対応する従来例で
ある。以下、図６を参照して本従来例について説明す
る。
【０００３】図６に示されるように、本従来例において
は、オペアンプ８および９と、抵抗１０および１１とを
含む試験対象の半導体集積回路１４に対応して、直流電
源７1 、７2 、７3 および７4 と電圧計１２とを含むリ
ニアＬＳＩテスタ１と、信号伝送ケーブル１０１を介し
てリニアＬＳＩテスタ１に接続されるテストヘッド装置
２とにより構成されており、当該テストヘッド装置２の
内部には、試験対象の半導体集積回路１４を搭載するパ
フォーマンスボード６と、半導体集積回路１４の各ピン
とリニアＬＳＩテスタ１のピンＰi （ｉ＝１〜８）との
間を接続する信号線上に挿入接続される、第１のリレー
スイッチ３i （ｉ＝１〜８）と振動防止用抵抗４i （ｉ
＝１〜８）との並列回路が設けられている。
は、オペアンプ８および９と、抵抗１０および１１とを
含む試験対象の半導体集積回路１４に対応して、直流電
源７1 、７2 、７3 および７4 と電圧計１２とを含むリ
ニアＬＳＩテスタ１と、信号伝送ケーブル１０１を介し
てリニアＬＳＩテスタ１に接続されるテストヘッド装置
２とにより構成されており、当該テストヘッド装置２の
内部には、試験対象の半導体集積回路１４を搭載するパ
フォーマンスボード６と、半導体集積回路１４の各ピン
とリニアＬＳＩテスタ１のピンＰi （ｉ＝１〜８）との
間を接続する信号線上に挿入接続される、第１のリレー
スイッチ３i （ｉ＝１〜８）と振動防止用抵抗４i （ｉ
＝１〜８）との並列回路が設けられている。
【０００４】図６に示されるような配線接続において、
オペアンプ８および９と、抵抗１０および１１により構
成される半導体集積回路１４に対する直流試験を行う場
合には、リニアＬＳＩテスタ１に含まれる直流電源
７1 、７2 、７3 および７4 等よりテストヘッド装置２
に対して、信号伝送用ケーブル１０１を経由して所定の
直流電圧が供給される。この場合に、通常の半導体集積
回路の試験回路においては、信号伝送用ケーブル１０１
の寄生容量等により発振が発生し易く、試験が安定に行
われない場合がある。この発振防止のための手段とし
て、前記実開平２−１１８８７４号公報において提案さ
れている本従来例においては、前述のように、試験対象
の半導体集積回路１４の各ピンに接続される信号線に
は、それぞれ発振防止用抵抗とリレースイッチとの並列
回路が挿入接続されている。
オペアンプ８および９と、抵抗１０および１１により構
成される半導体集積回路１４に対する直流試験を行う場
合には、リニアＬＳＩテスタ１に含まれる直流電源
７1 、７2 、７3 および７4 等よりテストヘッド装置２
に対して、信号伝送用ケーブル１０１を経由して所定の
直流電圧が供給される。この場合に、通常の半導体集積
回路の試験回路においては、信号伝送用ケーブル１０１
の寄生容量等により発振が発生し易く、試験が安定に行
われない場合がある。この発振防止のための手段とし
て、前記実開平２−１１８８７４号公報において提案さ
れている本従来例においては、前述のように、試験対象
の半導体集積回路１４の各ピンに接続される信号線に
は、それぞれ発振防止用抵抗とリレースイッチとの並列
回路が挿入接続されている。
【０００５】これにより、本従来例においては、図６に
おいて、それぞれ信号伝送用ケーブル１０１の寄生容量
をＣLI、発振防止用抵抗４5 および４7 の抵抗値をそれ
ぞれＲ、オペアンプ８および９の出力インピーダンスを
それぞれＲ0 とすると、これらのオペアンプ８および９
を含む回路の周波数特性においては、次式に示される周
波数ｆp においてポールが発生する。
おいて、それぞれ信号伝送用ケーブル１０１の寄生容量
をＣLI、発振防止用抵抗４5 および４7 の抵抗値をそれ
ぞれＲ、オペアンプ８および９の出力インピーダンスを
それぞれＲ0 とすると、これらのオペアンプ８および９
を含む回路の周波数特性においては、次式に示される周
波数ｆp においてポールが発生する。
【０００６】 ｆp ＝１／２πＣLI（Ｒ＋Ｒ0 ） …………（１） 従って、上記の発振防止用抵抗の導入により、ポール周
波数ｆp の値は、オペアンプ８および９の遮断周波数よ
りも低い周波数にシフトされ、またオペアンプ８および
９を含む回路の位相余裕度が十分に確保される状態とな
る。これにより、前記寄生容量に起因する発振が防止さ
れる。実際に、このように回路状態を設定して、オペア
ンプ８および９を含む回路において発振が起らないよう
にするためには、図６に示されるように、オペアンプ８
および９の出力ピンに接続されている第１のリレ−スイ
ッチ３5 および３7 を開放して、発振防止抵抗４5 およ
び４7 を有効化し、更にオペアンプ８および９の出力ピ
ンに接続されているＶccピンならびにＧＮＤピンにおい
て、発振防止用抵抗に流れる電流による電圧低下の影響
を受けないように、第１のリレースイッチ３1 、３3 、
３4 、３6 および３8 を短絡するとともに、試験対象の
半導体集積回路１４のオペアンプ８および９に対して配
線接続されていないＮＣピンに対応する第１のリレース
イッチ３2 は開放状態か短絡状態に設定される。
波数ｆp の値は、オペアンプ８および９の遮断周波数よ
りも低い周波数にシフトされ、またオペアンプ８および
９を含む回路の位相余裕度が十分に確保される状態とな
る。これにより、前記寄生容量に起因する発振が防止さ
れる。実際に、このように回路状態を設定して、オペア
ンプ８および９を含む回路において発振が起らないよう
にするためには、図６に示されるように、オペアンプ８
および９の出力ピンに接続されている第１のリレ−スイ
ッチ３5 および３7 を開放して、発振防止抵抗４5 およ
び４7 を有効化し、更にオペアンプ８および９の出力ピ
ンに接続されているＶccピンならびにＧＮＤピンにおい
て、発振防止用抵抗に流れる電流による電圧低下の影響
を受けないように、第１のリレースイッチ３1 、３3 、
３4 、３6 および３8 を短絡するとともに、試験対象の
半導体集積回路１４のオペアンプ８および９に対して配
線接続されていないＮＣピンに対応する第１のリレース
イッチ３2 は開放状態か短絡状態に設定される。
【０００７】このような設定条件によって半導体集積回
路１４に対する試験回路を形成することにより、半導体
集積回路１４に含まれるオペアンプ８および９に対する
試験は、信号伝送用ケーブル１０１の寄生容量による影
響を受けることなく、安定した状態において実施され
る。
路１４に対する試験回路を形成することにより、半導体
集積回路１４に含まれるオペアンプ８および９に対する
試験は、信号伝送用ケーブル１０１の寄生容量による影
響を受けることなく、安定した状態において実施され
る。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
集積回路の試験回路は、前記実開平２−１１８８７４号
公報において提案されている試験回路の場合において、
上記のオペアンプに限らず、様々な回路構成の異なる回
路ブロックを含む半導体集積回路に対する試験において
も共用されるが、このように試験対象の半導体集積回路
の回路構成が異なることにより、各々の半導体集積回路
における出力インピーダンスのばらつき、信号伝送ケー
ブルのケーブル長の差異および材質による寄生容量のば
らつき等を含む種々の試験環境の違いによって、ポール
周波数ｆp にもばらつきが生じ、場合によっては、試験
対象の半導体集積回路に含まれる回路ブロックにおける
位相余裕が無くなり、微小な発振が生起し易くなるとい
う欠点がある。
集積回路の試験回路は、前記実開平２−１１８８７４号
公報において提案されている試験回路の場合において、
上記のオペアンプに限らず、様々な回路構成の異なる回
路ブロックを含む半導体集積回路に対する試験において
も共用されるが、このように試験対象の半導体集積回路
の回路構成が異なることにより、各々の半導体集積回路
における出力インピーダンスのばらつき、信号伝送ケー
ブルのケーブル長の差異および材質による寄生容量のば
らつき等を含む種々の試験環境の違いによって、ポール
周波数ｆp にもばらつきが生じ、場合によっては、試験
対象の半導体集積回路に含まれる回路ブロックにおける
位相余裕が無くなり、微小な発振が生起し易くなるとい
う欠点がある。
【０００９】更に図６に示されるオペアンプ８および９
を含む場合のように、複数のオペアンプを含む回路ブロ
ックにより構成される半導体集積回路１４の場合におい
ては、例えばオペアンプ９の試験を行うような場合に
は、前記試験環境条件の差異による発振が発生すると、
半導体集積回路１４のチップ上のアルミ配線間における
クロストークまたはオペアンプ８からの発振信号波が、
信号伝送ケーブル１０１を伝送する際に、容量分・誘導
分により発生するオーバーシュートおよびアンダーシュ
ート等による廻り込みの影響が生じ、これにより試験対
象のオペアンプ９の動作が不安定な状態となり、正確な
試験を行うことができなくなるという欠点がある。
を含む場合のように、複数のオペアンプを含む回路ブロ
ックにより構成される半導体集積回路１４の場合におい
ては、例えばオペアンプ９の試験を行うような場合に
は、前記試験環境条件の差異による発振が発生すると、
半導体集積回路１４のチップ上のアルミ配線間における
クロストークまたはオペアンプ８からの発振信号波が、
信号伝送ケーブル１０１を伝送する際に、容量分・誘導
分により発生するオーバーシュートおよびアンダーシュ
ート等による廻り込みの影響が生じ、これにより試験対
象のオペアンプ９の動作が不安定な状態となり、正確な
試験を行うことができなくなるという欠点がある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
の試験回路は、半導体集積回路の直流特性を試験するた
めの直流電圧源を含むリニアＬＳＩテスタと、所定の信
号伝送ケーブルを介して前記リニアＬＳＩテスタに接続
され、試験対象の前記半導体集積回路を搭載するパフォ
−マンスボードを含むテストヘッド装置とを備えて構成
される半導体集積回路の試験回路において、前記テスト
ヘッド装置が、前記パフォ−マンスボードに加えて、前
記信号伝送ケーブルを介して当該テストヘッド装置に導
入され前記半導体集積回路の各ピンに接続される複数の
信号線に対し、所定の発振防止用抵抗と第１のリレース
イッチとの並列回路と、当該並列回路に直列接続される
第２のリレースイッチとをそれぞれ個別に挿入接続して
備えることを特徴としている。
の試験回路は、半導体集積回路の直流特性を試験するた
めの直流電圧源を含むリニアＬＳＩテスタと、所定の信
号伝送ケーブルを介して前記リニアＬＳＩテスタに接続
され、試験対象の前記半導体集積回路を搭載するパフォ
−マンスボードを含むテストヘッド装置とを備えて構成
される半導体集積回路の試験回路において、前記テスト
ヘッド装置が、前記パフォ−マンスボードに加えて、前
記信号伝送ケーブルを介して当該テストヘッド装置に導
入され前記半導体集積回路の各ピンに接続される複数の
信号線に対し、所定の発振防止用抵抗と第１のリレース
イッチとの並列回路と、当該並列回路に直列接続される
第２のリレースイッチとをそれぞれ個別に挿入接続して
備えることを特徴としている。
【００１１】なお、前記テストヘッド装置は、前記パフ
ォ−マンスボードに加えて、前記信号伝送ケーブルを介
して当該テストヘッド装置に導入され前記半導体集積回
路の各ピンに接続される複数の信号線に対し、所定の発
振防止用抵抗と第１のリレースイッチとの並列回路と、
当該並列回路に直列接続される第２のリレースイッチと
をそれぞれ個別に挿入接続して備えるとともに、前記並
列回路と前記第２のリレースイッチの接続点と所定の接
地点との間にのデカップリング用のコンデンサをそれぞ
れ個別に接続して構成してもよい。
ォ−マンスボードに加えて、前記信号伝送ケーブルを介
して当該テストヘッド装置に導入され前記半導体集積回
路の各ピンに接続される複数の信号線に対し、所定の発
振防止用抵抗と第１のリレースイッチとの並列回路と、
当該並列回路に直列接続される第２のリレースイッチと
をそれぞれ個別に挿入接続して備えるとともに、前記並
列回路と前記第２のリレースイッチの接続点と所定の接
地点との間にのデカップリング用のコンデンサをそれぞ
れ個別に接続して構成してもよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例の構成を示す
ブロック図である。図１に示されるように、本実施例に
おいては、試験対象の半導体集積回路１４が搭載される
パフォ−マンスボード６と、半導体集積回路１４の各ピ
ンに接続される配線上に設けられている第１のリレース
イッチ３i （ｉ＝１、２、…………、ｎ）と発振防止用
抵抗４i （ｉ＝１、２、…………、ｎ）の並列回路と、
これらの並列回路と半導体集積回路１４の各ピンとの間
に直列に挿入接続される第２のリレースイッチ５i （ｉ
＝１、２、…………、ｎ）とを含むテストヘッド装置２
に対して、半導体集積回路１４の直流特性を試験するた
めのリニアＩＣテスタ１のピンＰi （ｉ＝１、２、……
……、ｎ）が、信号伝送ケーブル１０１を介して対応す
る前記並列回路に接続されている。この第１の実施例の
前記従来例と異なる点は、ｎ個の前記並列回路と半導体
集積回路１４の各ピンとの間に、それぞれ第２のリレー
スイッチ５i （ｉ＝１、２、…………、ｎ）が新たに付
加されて接続されていることである。この付加された第
２のリレースイッチ５i （ｉ＝１、２、…………、ｎ）
は、試験対象の半導体集積回路１４に含まれる試験対象
外の回路ブロックからの出力と、リレースイッチ３
i （ｉ＝１、２、…………、ｎ）と発振防止用抵抗４i
（ｉ＝１、２、…………、ｎ）の並列回路ならびに信号
伝送ケーブル１０１を含む配線系統とを遮断するために
用いられるリレースイッチである。
ブロック図である。図１に示されるように、本実施例に
おいては、試験対象の半導体集積回路１４が搭載される
パフォ−マンスボード６と、半導体集積回路１４の各ピ
ンに接続される配線上に設けられている第１のリレース
イッチ３i （ｉ＝１、２、…………、ｎ）と発振防止用
抵抗４i （ｉ＝１、２、…………、ｎ）の並列回路と、
これらの並列回路と半導体集積回路１４の各ピンとの間
に直列に挿入接続される第２のリレースイッチ５i （ｉ
＝１、２、…………、ｎ）とを含むテストヘッド装置２
に対して、半導体集積回路１４の直流特性を試験するた
めのリニアＩＣテスタ１のピンＰi （ｉ＝１、２、……
……、ｎ）が、信号伝送ケーブル１０１を介して対応す
る前記並列回路に接続されている。この第１の実施例の
前記従来例と異なる点は、ｎ個の前記並列回路と半導体
集積回路１４の各ピンとの間に、それぞれ第２のリレー
スイッチ５i （ｉ＝１、２、…………、ｎ）が新たに付
加されて接続されていることである。この付加された第
２のリレースイッチ５i （ｉ＝１、２、…………、ｎ）
は、試験対象の半導体集積回路１４に含まれる試験対象
外の回路ブロックからの出力と、リレースイッチ３
i （ｉ＝１、２、…………、ｎ）と発振防止用抵抗４i
（ｉ＝１、２、…………、ｎ）の並列回路ならびに信号
伝送ケーブル１０１を含む配線系統とを遮断するために
用いられるリレースイッチである。
【００１４】図２は、当該第１の実施例の具体的な回路
構成例を示す図であり、上述の図１においてｎ＝８とし
た場合に対応する実施例である。以下、図２を参照して
本実施例の動作について説明する。
構成例を示す図であり、上述の図１においてｎ＝８とし
た場合に対応する実施例である。以下、図２を参照して
本実施例の動作について説明する。
【００１５】図２に示されるように、本実施例は、オペ
アンプ８および９と、抵抗１０および１１とを含む測定
対象の半導体集積回路１４が搭載されるパフォ−マンス
ボード６と、半導体集積回路１４の各ピンに接続される
配線上に設けられている第１のリレースイッチ３i （ｉ
＝１〜８）と発振防止用抵抗４i （ｉ＝１〜８）の並列
回路と、これらの並列回路と対応する半導体集積回路１
４の各ピンとの間に直列に接続される第２のリレースイ
ッチ５i （ｉ＝１〜８）とを含むテストヘッド装置２に
対して、直流電源７1 〜７4 および電圧計１２を含み、
半導体集積回路１４の直流特性を試験するためのリニア
ＩＣテスタ１のピンＰ1 〜Ｐ8 が、信号伝送ケーブル１
０１を介して前記並列回路に接続されている。
アンプ８および９と、抵抗１０および１１とを含む測定
対象の半導体集積回路１４が搭載されるパフォ−マンス
ボード６と、半導体集積回路１４の各ピンに接続される
配線上に設けられている第１のリレースイッチ３i （ｉ
＝１〜８）と発振防止用抵抗４i （ｉ＝１〜８）の並列
回路と、これらの並列回路と対応する半導体集積回路１
４の各ピンとの間に直列に接続される第２のリレースイ
ッチ５i （ｉ＝１〜８）とを含むテストヘッド装置２に
対して、直流電源７1 〜７4 および電圧計１２を含み、
半導体集積回路１４の直流特性を試験するためのリニア
ＩＣテスタ１のピンＰ1 〜Ｐ8 が、信号伝送ケーブル１
０１を介して前記並列回路に接続されている。
【００１６】図２に示されるような配線接続において、
オペアンプ８および９と、抵抗１０および１１により構
成される半導体集積回路１４を試験する場合には、リニ
アＬＳＩテスタ１に含まれる直流電源７1 〜７4 より、
テストヘッド装置２に対し、信号伝送用ケーブル１０１
を経由して所定の直流電圧が供給され、その直流特性の
試験が実施される。
オペアンプ８および９と、抵抗１０および１１により構
成される半導体集積回路１４を試験する場合には、リニ
アＬＳＩテスタ１に含まれる直流電源７1 〜７4 より、
テストヘッド装置２に対し、信号伝送用ケーブル１０１
を経由して所定の直流電圧が供給され、その直流特性の
試験が実施される。
【００１７】図２において、半導体集積回路１４に含ま
れるオペアンプ９の試験を実施する場合に行われる、第
１のリレースイッチ３1 〜３8 に対する開放・短絡状態
の設定は、前記従来例の場合と全く同様である。本実施
例においては、更に、新たに付加されている第２のリレ
ースイッチ５1 〜５8 に関しては、試験対象外のオペア
ンプ８の出力側に接続されている第２のリレースイッチ
５7 は、これを開放状態とし、その他の第２のリレース
イッチ５1 〜５6 および５8 については全て短絡状態に
設定する。このようなリレースイッチの設定により、オ
ペアンプ８は、信号伝送ケーブル１０１とは完全に遮断
されるために、信号伝送ケーブル１０１の寄生容量によ
る影響を全く受けることなく、どのような試験環境にお
いても発振が生起することがなく、安定性を保持するこ
とができる。更に、半導体集積回路１４のチップ上のア
ルミ配線間におけるクロストークまたはオペアンプ８か
らの発振信号波が、信号伝送ケーブル１０１を伝送する
際に発生するオーバーシュートおよびアンダーシュート
等による廻り込みによるオペアンプ９の不安定性をも抑
制することが可能となり、従って、様々な回路構成の異
なる半導体集積回路に対応して、常に安定した状態にお
いて正確な試験を実施することができる。
れるオペアンプ９の試験を実施する場合に行われる、第
１のリレースイッチ３1 〜３8 に対する開放・短絡状態
の設定は、前記従来例の場合と全く同様である。本実施
例においては、更に、新たに付加されている第２のリレ
ースイッチ５1 〜５8 に関しては、試験対象外のオペア
ンプ８の出力側に接続されている第２のリレースイッチ
５7 は、これを開放状態とし、その他の第２のリレース
イッチ５1 〜５6 および５8 については全て短絡状態に
設定する。このようなリレースイッチの設定により、オ
ペアンプ８は、信号伝送ケーブル１０１とは完全に遮断
されるために、信号伝送ケーブル１０１の寄生容量によ
る影響を全く受けることなく、どのような試験環境にお
いても発振が生起することがなく、安定性を保持するこ
とができる。更に、半導体集積回路１４のチップ上のア
ルミ配線間におけるクロストークまたはオペアンプ８か
らの発振信号波が、信号伝送ケーブル１０１を伝送する
際に発生するオーバーシュートおよびアンダーシュート
等による廻り込みによるオペアンプ９の不安定性をも抑
制することが可能となり、従って、様々な回路構成の異
なる半導体集積回路に対応して、常に安定した状態にお
いて正確な試験を実施することができる。
【００１８】次に、図３は、本発明の第２の実施例の構
成を示すブロック図である。図３に示されるように、本
実施例においては、試験対象の半導体集積回路１４が搭
載されるパフォ−マンスボード６と、半導体集積回路１
４の各ピンに接続される配線上に設けられている第１の
リレースイッチ３i （ｉ＝１、２、…………、ｎ）と発
振防止用抵抗４i （ｉ＝１、２、…………、ｎ）の並列
回路と、これらの並列回路と半導体集積回路１４の各ピ
ンとの間に直列に接続されるリレースイッチ５i （ｉ＝
１、２、…………、ｎ）と、第１のリレースイッチ３i
（ｉ＝１、２、…………、ｎ）と第２のリレースイッチ
５i （ｉ＝１、２、…………、ｎ）の接続点と接地点と
間に接続されるデカップリング用のコンデンサ１３
i （ｉ＝１、２、…………、ｎ）とを含むテストヘッド
装置２に対して、半導体集積回路１４の直流特性を試験
するためのリニアＩＣテスタ１のピンＰi （ｉ＝１、
２、…………、ｎ）が、信号伝送ケーブル１０１を介し
て対応する前記並列回路に接続されている。
成を示すブロック図である。図３に示されるように、本
実施例においては、試験対象の半導体集積回路１４が搭
載されるパフォ−マンスボード６と、半導体集積回路１
４の各ピンに接続される配線上に設けられている第１の
リレースイッチ３i （ｉ＝１、２、…………、ｎ）と発
振防止用抵抗４i （ｉ＝１、２、…………、ｎ）の並列
回路と、これらの並列回路と半導体集積回路１４の各ピ
ンとの間に直列に接続されるリレースイッチ５i （ｉ＝
１、２、…………、ｎ）と、第１のリレースイッチ３i
（ｉ＝１、２、…………、ｎ）と第２のリレースイッチ
５i （ｉ＝１、２、…………、ｎ）の接続点と接地点と
間に接続されるデカップリング用のコンデンサ１３
i （ｉ＝１、２、…………、ｎ）とを含むテストヘッド
装置２に対して、半導体集積回路１４の直流特性を試験
するためのリニアＩＣテスタ１のピンＰi （ｉ＝１、
２、…………、ｎ）が、信号伝送ケーブル１０１を介し
て対応する前記並列回路に接続されている。
【００１９】この第２の実施例の前述の第１従来例と異
なる点は、テストヘッド２上の信号線上において、上述
のように、第１のリレースイッチ３i （ｉ＝１、２、…
………、ｎ）と第２のリレースイッチ５i （ｉ＝１、
２、…………、ｎ）の接続点と接地点との間に接続され
るデカップリング用のコンデンサ１３i （ｉ＝１、２、
…………、ｎ）が、新たに付加されていることである。
なる点は、テストヘッド２上の信号線上において、上述
のように、第１のリレースイッチ３i （ｉ＝１、２、…
………、ｎ）と第２のリレースイッチ５i （ｉ＝１、
２、…………、ｎ）の接続点と接地点との間に接続され
るデカップリング用のコンデンサ１３i （ｉ＝１、２、
…………、ｎ）が、新たに付加されていることである。
【００２０】図４は、この第２の実施例の具体的な回路
構成例を示す図であり、上述の図３においてｎ＝８とし
た場合に対応する実施例である。以下、図４を参照して
第２の実施例の動作について説明する。
構成例を示す図であり、上述の図３においてｎ＝８とし
た場合に対応する実施例である。以下、図４を参照して
第２の実施例の動作について説明する。
【００２１】図４に示されるように、本実施例において
は、オペアンプ８および９と、抵抗１０および１１とを
含む測定対象の半導体集積回路１４が搭載されるパフォ
−マンスボード６と、半導体集積回路１４の各ピンに接
続される信号線上に設けられている第１のリレースイッ
チ３i （ｉ＝１〜８）と発振防止用抵抗４i （ｉ＝１〜
８）の並列回路と、これらの並列回路と対応する半導体
集積回路１４の各ピンとの間の信号線上に直列に挿入接
続される第２のリレースイッチ５i （ｉ＝１〜８）と、
第１のリレースイッチ３i （ｉ＝１〜８）と第２のリレ
ースイッチ５i（ｉ＝１〜８）の接続点と接地点との間
に接続されるデカップリンク用のコンデンサ１３i （ｉ
＝１〜８）とを含むテストヘッド装置２に対して、直流
電源７1〜７4 および電圧計１２を含み、半導体集積回
路１４の直流特性を試験するためのリニアＩＣテスタ１
のピンＰ1 〜Ｐ8 が、信号伝送ケーブル１０１を介して
前記並列回路に接続されている。
は、オペアンプ８および９と、抵抗１０および１１とを
含む測定対象の半導体集積回路１４が搭載されるパフォ
−マンスボード６と、半導体集積回路１４の各ピンに接
続される信号線上に設けられている第１のリレースイッ
チ３i （ｉ＝１〜８）と発振防止用抵抗４i （ｉ＝１〜
８）の並列回路と、これらの並列回路と対応する半導体
集積回路１４の各ピンとの間の信号線上に直列に挿入接
続される第２のリレースイッチ５i （ｉ＝１〜８）と、
第１のリレースイッチ３i （ｉ＝１〜８）と第２のリレ
ースイッチ５i（ｉ＝１〜８）の接続点と接地点との間
に接続されるデカップリンク用のコンデンサ１３i （ｉ
＝１〜８）とを含むテストヘッド装置２に対して、直流
電源７1〜７4 および電圧計１２を含み、半導体集積回
路１４の直流特性を試験するためのリニアＩＣテスタ１
のピンＰ1 〜Ｐ8 が、信号伝送ケーブル１０１を介して
前記並列回路に接続されている。
【００２２】図４に示されるような配線接続において、
半導体集積回路１４に含まれるオペアンプ９の試験を行
う場合には、当該オペアンプ９の出力ピンに接続される
デカップリング用のコンデンサ１３5 ならびにオペアン
プ８の入力側に接続されるデカップリング用のコンデン
サ１３1 と、発振防止用抵抗４1 とによる効果に顕著な
るものがある。前述の第１の実施例においては、試験対
象外のオペアンプ８の安定性を確保することを目的とし
ていたが、本実施例においては、更に、試験対象となる
オペアンプ９の安定性をも確保するための対策がとられ
ている。
半導体集積回路１４に含まれるオペアンプ９の試験を行
う場合には、当該オペアンプ９の出力ピンに接続される
デカップリング用のコンデンサ１３5 ならびにオペアン
プ８の入力側に接続されるデカップリング用のコンデン
サ１３1 と、発振防止用抵抗４1 とによる効果に顕著な
るものがある。前述の第１の実施例においては、試験対
象外のオペアンプ８の安定性を確保することを目的とし
ていたが、本実施例においては、更に、試験対象となる
オペアンプ９の安定性をも確保するための対策がとられ
ている。
【００２３】図４において、オペアンプ９の出力ピンに
接続されているデカップリング用のコンデンサ１３5 の
容量をＣL2とし、従来例の場合と同様に、信号伝送ケー
ブル１０１の寄生容量をＣL1、オペアンプ８および９の
出力インピーダンスをＲ0 とすると、オペアンプ９の周
波数特性において次式に示される周波数ｆp にポールが
発生される。
接続されているデカップリング用のコンデンサ１３5 の
容量をＣL2とし、従来例の場合と同様に、信号伝送ケー
ブル１０１の寄生容量をＣL1、オペアンプ８および９の
出力インピーダンスをＲ0 とすると、オペアンプ９の周
波数特性において次式に示される周波数ｆp にポールが
発生される。
【００２４】 ｆp ＝１／２πＲ0 （ＣLI＋ＣL2） …………（２） 上式において、コンデンサ１３5 の容量ＣL2が、信号伝
送用ケーブル１０１における寄生容量ＣLIよりも大きい
値であるものとすると、ポール周波数ｆp は、コンデン
サ１３5 が接続されていない状態よりも低い周波数にお
いて発生し、これによりオペアンプ９の遮断周波数がよ
り低い周波数になるとともに、位相余裕度が確保される
状態となり、オペアンプ９の安定性を更に向上させるこ
とが可能となる。また、オペアンプ８の入力側に接続さ
れている第１のリレースイッチ３1 を開放すると、コン
デンサ１３1 および発振防止用抵抗４1 によりＲＣフィ
ルタ回路が形成されて、オペアンプ８における信号伝送
用ケーブル１０１から進入してきた外来ノイズの影響を
も防止することが可能となり、より安定した正確な試験
を実施することができる。
送用ケーブル１０１における寄生容量ＣLIよりも大きい
値であるものとすると、ポール周波数ｆp は、コンデン
サ１３5 が接続されていない状態よりも低い周波数にお
いて発生し、これによりオペアンプ９の遮断周波数がよ
り低い周波数になるとともに、位相余裕度が確保される
状態となり、オペアンプ９の安定性を更に向上させるこ
とが可能となる。また、オペアンプ８の入力側に接続さ
れている第１のリレースイッチ３1 を開放すると、コン
デンサ１３1 および発振防止用抵抗４1 によりＲＣフィ
ルタ回路が形成されて、オペアンプ８における信号伝送
用ケーブル１０１から進入してきた外来ノイズの影響を
も防止することが可能となり、より安定した正確な試験
を実施することができる。
【００２５】
【発明の効果】以上説明したように、本発明は、回路構
成の異なる様々な種類の回路ブロックを含む半導体集積
回路に対応する試験回路として共用され、使用される信
号伝送ケーブルの容量分ならびに誘導分による影響を受
けることなく、半導体集積回路に含まれる試験対象の回
路ブロックならびに試験対象外の回路ブロックを常時安
定した状態に設定して、正確な試験を実施することがで
きるという効果がある。
成の異なる様々な種類の回路ブロックを含む半導体集積
回路に対応する試験回路として共用され、使用される信
号伝送ケーブルの容量分ならびに誘導分による影響を受
けることなく、半導体集積回路に含まれる試験対象の回
路ブロックならびに試験対象外の回路ブロックを常時安
定した状態に設定して、正確な試験を実施することがで
きるという効果がある。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】第１の実施例の具体的な構成を示す回路図であ
る。
る。
【図３】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図４】第２の実施例の具体的な構成を示す回路図であ
る。
る。
【図５】従来例の構成を示すブロック図である。
【図６】従来例の具体的な構成を示す回路図である。
１ リニアＬＳＩテスタ ２ テストヘッド装置 ３1 〜３n 第１のリレ−スイッチ ４1 〜４n 発振防止用抵抗 ５1 〜５n 第２のリレースイッチ ６ パフォーマンスボード ７1 〜７4 直流電源 ８、９ オペアンプ １０、１１ 抵抗 １２ 電圧計 １３1 〜１３8 コンデンサ １４ 半導体集積回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｚ 7630−4Ｍ
Claims (2)
- 【請求項１】 半導体集積回路の直流特性を試験するた
めの直流電圧源を含むリニアＬＳＩテスタと、所定の信
号伝送ケーブルを介して前記リニアＬＳＩテスタに接続
され、試験対象の前記半導体集積回路を搭載するパフォ
−マンスボードを含むテストヘッド装置とを備えて構成
される半導体集積回路の試験回路において、 前記テストヘッド装置が、前記パフォ−マンスボードに
加えて、前記信号伝送ケーブルを介して当該テストヘッ
ド装置に導入され前記半導体集積回路の各ピンに接続さ
れる複数の信号線に対し、所定の発振防止用抵抗と第１
のリレースイッチとの並列回路と、当該並列回路に直列
接続される第２のリレースイッチとをそれぞれ個別に挿
入接続して備えることを特徴とする半導体集積回路の試
験回路。 - 【請求項２】 前記テストヘッド装置が、前記パフォ−
マンスボードに加えて、前記信号伝送ケーブルを介して
当該テストヘッド装置に導入され前記半導体集積回路の
各ピンに接続される複数の信号線に対し、所定の発振防
止用抵抗と第１のリレースイッチとの並列回路と、当該
並列回路に直列接続される第２のリレースイッチとをそ
れぞれ個別に挿入接続して備えるとともに、前記並列回
路と前記第２のリレースイッチの接続点と所定の接地点
との間にデカップリング用のコンデンサをそれぞれ個別
に接続して備えることを特徴とする請求項１記載の半導
体集積回路の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030669A JPH07239371A (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030669A JPH07239371A (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07239371A true JPH07239371A (ja) | 1995-09-12 |
Family
ID=12310146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030669A Pending JPH07239371A (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07239371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568852B1 (ko) * | 1999-03-12 | 2006-04-10 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 테스트 시스템 |
| JP2011232076A (ja) * | 2010-04-26 | 2011-11-17 | Yokogawa Electric Corp | 半導体試験装置 |
-
1994
- 1994-02-28 JP JP6030669A patent/JPH07239371A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100568852B1 (ko) * | 1999-03-12 | 2006-04-10 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 테스트 시스템 |
| JP2011232076A (ja) * | 2010-04-26 | 2011-11-17 | Yokogawa Electric Corp | 半導体試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981208 |