JP2637866B2 - 可変負荷半導体回路 - Google Patents
可変負荷半導体回路Info
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Description
【０００１】
【産業上の利用分野】本発明は可変負荷半導体回路に関
し、特にメタルマスタースライスによる可変負荷半導体
回路に関する。
し、特にメタルマスタースライスによる可変負荷半導体
回路に関する。
【０００２】
【従来の技術】メタルマスタースライスによる可変負荷
半導体回路は、通常、半導体チップ内のある回路の出力
負荷又は発振回路の時定数負荷等として使用され、メタ
ルマスタースライスを行うことにより負荷の値（大き
さ）を可変させてディレイの大きさ又は発振周波数等を
可変できるようにしている。
半導体回路は、通常、半導体チップ内のある回路の出力
負荷又は発振回路の時定数負荷等として使用され、メタ
ルマスタースライスを行うことにより負荷の値（大き
さ）を可変させてディレイの大きさ又は発振周波数等を
可変できるようにしている。
【０００３】従来のメタルマスタースライスによる可変
負荷回路の原理図を図７及び図８に示す。図７は可変負
荷としてのインピーダンス（Ｚ1），インピーダンス
（Ｚ2）が回路１の出力端子（ｅ）１２と出力端子
（ｂ）１４との間に並列接続され、並列動作する場合で
あり、図８は可変負荷としてのインピーダンス
（Ｚ1），インピーダンス（Ｚ2）が直列動作する場合の
ものである。
負荷回路の原理図を図７及び図８に示す。図７は可変負
荷としてのインピーダンス（Ｚ1），インピーダンス
（Ｚ2）が回路１の出力端子（ｅ）１２と出力端子
（ｂ）１４との間に並列接続され、並列動作する場合で
あり、図８は可変負荷としてのインピーダンス
（Ｚ1），インピーダンス（Ｚ2）が直列動作する場合の
ものである。
【０００４】なお、図９と図１１は夫々図７と図８のイ
ンピーダンスを容量とした場合であり、図１０と図１２
は夫々図７と図８のインピーダンスを抵抗にした回路で
ある。
ンピーダンスを容量とした場合であり、図１０と図１２
は夫々図７と図８のインピーダンスを抵抗にした回路で
ある。
【０００５】従来のメタルマスタースライスによる可変
負荷回路の原理を図９を使用して説明すると、回路１の
出力端子（ａ）１２と他方の端子（ｂ）１４との間に、
第１の負荷容量（Ｃ1）１６と第２の負荷容量（Ｃ2）１
７が設けてあり、第２の負荷容量（Ｃ2）１７と端子
（ａ）１２との間に白抜き矢印で示す箇所又は第２の負
荷容量（Ｃ2）１７と端子（ｂ）１４との間に黒矢印で
示す箇所にメタルマスタースライス部を設けてあるとす
る。
負荷回路の原理を図９を使用して説明すると、回路１の
出力端子（ａ）１２と他方の端子（ｂ）１４との間に、
第１の負荷容量（Ｃ1）１６と第２の負荷容量（Ｃ2）１
７が設けてあり、第２の負荷容量（Ｃ2）１７と端子
（ａ）１２との間に白抜き矢印で示す箇所又は第２の負
荷容量（Ｃ2）１７と端子（ｂ）１４との間に黒矢印で
示す箇所にメタルマスタースライス部を設けてあるとす
る。
【０００６】いま、回路１からみた端子（ａ）１２と端
子（ｂ）１４との間の負荷容量をＣ0とすると、Ｃ0＝Ｃ
1＋Ｃ2となる。ここで第２の負荷容量（Ｃ2）１７と端
子（ａ）１２との間の白抜き矢印で示す箇所又は第２の
負荷容量（Ｃ2）１７と端子（ｂ）１４との間の黒矢印
で示す箇所に設けたメタルマスタースライス部を何らか
の方法（例えばＩＣ評価用針又はレーザーマスクリペア
等）で断線したとすると、回路１から見た端子（ａ）１
２と、端子（ｂ）１４との間の負荷容量Ｃ0′は、Ｃ0′
＝Ｃ1へと可変する。この場合、下記数式１が成立す
る。
子（ｂ）１４との間の負荷容量をＣ0とすると、Ｃ0＝Ｃ
1＋Ｃ2となる。ここで第２の負荷容量（Ｃ2）１７と端
子（ａ）１２との間の白抜き矢印で示す箇所又は第２の
負荷容量（Ｃ2）１７と端子（ｂ）１４との間の黒矢印
で示す箇所に設けたメタルマスタースライス部を何らか
の方法（例えばＩＣ評価用針又はレーザーマスクリペア
等）で断線したとすると、回路１から見た端子（ａ）１
２と、端子（ｂ）１４との間の負荷容量Ｃ0′は、Ｃ0′
＝Ｃ1へと可変する。この場合、下記数式１が成立す
る。
【０００７】
【数１】Ｃ0（＝Ｃ1＋Ｃ2）＞Ｃ0′（＝Ｃ1）
【０００８】同様に、図１０では白抜き矢印又は黒矢印
で示すメタルマスタースライス部を断線する前と後での
回路１から見た端子（ａ）１２と端子（ｂ）１４との間
の負荷抵抗を、夫々Ｒ0 ，Ｒ0′とすると、Ｒ0＝Ｒ5Ｒ6
／（Ｒ5＋Ｒ6），Ｒ0′＝Ｒ5となる。この場合、下記数
式２が成立する。
で示すメタルマスタースライス部を断線する前と後での
回路１から見た端子（ａ）１２と端子（ｂ）１４との間
の負荷抵抗を、夫々Ｒ0 ，Ｒ0′とすると、Ｒ0＝Ｒ5Ｒ6
／（Ｒ5＋Ｒ6），Ｒ0′＝Ｒ5となる。この場合、下記数
式２が成立する。
【０００９】
【数２】 Ｒ0｛＝Ｒ5Ｒ6／（Ｒ5＋Ｒ6）｝＜Ｒ0′（＝Ｒ5）
【００１０】次に、図１１について説明すると、回路１
の出力端子（ａ）１２と端子（ｂ）１４との間に第１の
負荷容量（Ｃ1）１６が設けてあり、端子（ｂ）１４と
端子（ｅ）１５との間に第２の負荷容量（Ｃ2）１７が
設けてある。更に、端子（ｂ）１４と端子（ｅ）１５と
の間は短絡線２０で接続されている。短絡線２０には白
抜き矢印で示すメタルマスタースライス部が設けてある
とする。
の出力端子（ａ）１２と端子（ｂ）１４との間に第１の
負荷容量（Ｃ1）１６が設けてあり、端子（ｂ）１４と
端子（ｅ）１５との間に第２の負荷容量（Ｃ2）１７が
設けてある。更に、端子（ｂ）１４と端子（ｅ）１５と
の間は短絡線２０で接続されている。短絡線２０には白
抜き矢印で示すメタルマスタースライス部が設けてある
とする。
【００１１】いま、回路１から見た端子（ａ）１２と端
子（ｅ）１５との間の負荷容量をＣ0とすると、端子
（ｂ）１４と端子（ｅ）１５は短絡線２０によって短絡
しているので、Ｃ0＝Ｃ1となる。ここで、短絡線２０に
設けた白抜き矢印で示すメタルマスタースライス部を断
線すると、回路１からみた端子（ａ）１２と端子（ｅ）
１５との間の負荷容量Ｃ0′は、Ｃ0′＝Ｃ1Ｃ2 ／Ｃ1＋
Ｃ2へと可変する。この場合、下記数式３が成立する。
子（ｅ）１５との間の負荷容量をＣ0とすると、端子
（ｂ）１４と端子（ｅ）１５は短絡線２０によって短絡
しているので、Ｃ0＝Ｃ1となる。ここで、短絡線２０に
設けた白抜き矢印で示すメタルマスタースライス部を断
線すると、回路１からみた端子（ａ）１２と端子（ｅ）
１５との間の負荷容量Ｃ0′は、Ｃ0′＝Ｃ1Ｃ2 ／Ｃ1＋
Ｃ2へと可変する。この場合、下記数式３が成立する。
【００１２】
【数３】 Ｃ0（＝Ｃ1）＞Ｃ0′｛＝Ｃ1Ｃ2／（Ｃ1＋Ｃ2）｝
【００１３】同様に図１２では白抜き矢印で示すメタル
マスタースライス部を断線する前と後での回路１から見
た端子（ａ）１２と端子（ｂ）１５との間の負荷抵抗を
夫々Ｒ0 ，Ｒ0′とすると、Ｒ0＝Ｒ5、 Ｒ0′＝Ｒ5＋Ｒ
6となり、この場合下記数式４が成立する。
マスタースライス部を断線する前と後での回路１から見
た端子（ａ）１２と端子（ｂ）１５との間の負荷抵抗を
夫々Ｒ0 ，Ｒ0′とすると、Ｒ0＝Ｒ5、 Ｒ0′＝Ｒ5＋Ｒ
6となり、この場合下記数式４が成立する。
【００１４】
【数４】Ｒ0（＝Ｒ5）＜Ｒ0′（＝Ｒ5＋Ｒ6）
【００１５】
【発明が解決しようとする課題】数式１と数式３及び数
式２と数式４から分かるように、従来のメタルマスター
スライスによる可変負荷半導体回路では、インピーダン
スを容量にした場合、メタルマスタースライスを行う前
と行った後での負荷容量の大きさを比較すると、必ずメ
タルマスタースライスを行った後の方が行う前より負荷
容量の大きさが小さくなっている。また、インピーダン
スを抵抗にした場合は、メタルマスタースライスを行う
前と行った後での負荷抵抗の大きさを比較すると、必ず
メタルマスタースライスを行った後の方が行う前より負
荷抵抗の大きさが大きくなっている。
式２と数式４から分かるように、従来のメタルマスター
スライスによる可変負荷半導体回路では、インピーダン
スを容量にした場合、メタルマスタースライスを行う前
と行った後での負荷容量の大きさを比較すると、必ずメ
タルマスタースライスを行った後の方が行う前より負荷
容量の大きさが小さくなっている。また、インピーダン
スを抵抗にした場合は、メタルマスタースライスを行う
前と行った後での負荷抵抗の大きさを比較すると、必ず
メタルマスタースライスを行った後の方が行う前より負
荷抵抗の大きさが大きくなっている。
【００１６】即ち、メタルマスタースライスによって容
量値は大きい方から小さい方へのみ可能で、また抵抗値
は小さい方から大きい方へのみ可能であり、その逆は不
可能という欠点があった。
量値は大きい方から小さい方へのみ可能で、また抵抗値
は小さい方から大きい方へのみ可能であり、その逆は不
可能という欠点があった。
【００１７】
【課題を解決するための手段】本発明に係る半導体回路
は、端子ａと端子ｂの間の第１のインピーダンスＺ
1と、電源ＶCCと接地ＧＮＤの間に直列接続された第１
の分圧容量Ｃa（電源側）及び第２の分圧容量Ｃb（接地
側）と、この第１の分圧容量Ｃaと第２の分圧容量Ｃbと
の間の接点ｃと第２分圧容量Ｃbとの間又は第２分圧容
量Ｃbと接地ＧＮＤとの間を接続する部分に設けられた
第１のメタルマスタースライス部と、電源ＶCCと接地Ｇ
ＮＤの間に直列接続された第３の分圧容量Ｃc（電源
側）及び第４の分圧容量Ｃd（接地側）と、この第３の
分圧容量Ｃcと第４の分圧容量Ｃdとの間の接点ｄと第３
の分圧容量Ｃcとの間又は第３の分圧容量Ｃcと電源ＶCC
との間に設けられた第２のメタルマスタースライス部
と、前記端子ｂに一端が接続された第２のインピーダン
スＺ2と、前記接点ｃにゲートが接続されたＮチャネル
トランジスタＭ1と、前記接点ｄにゲートが接続され前
記ＮチャネルトランジスタＭ1に並列に前記第２のイン
ピーダンスＺ2の他端と前記端子ａとの間に接続された
ＰチャネルトランジスタＭ2と、を有することを特徴と
する。
は、端子ａと端子ｂの間の第１のインピーダンスＺ
1と、電源ＶCCと接地ＧＮＤの間に直列接続された第１
の分圧容量Ｃa（電源側）及び第２の分圧容量Ｃb（接地
側）と、この第１の分圧容量Ｃaと第２の分圧容量Ｃbと
の間の接点ｃと第２分圧容量Ｃbとの間又は第２分圧容
量Ｃbと接地ＧＮＤとの間を接続する部分に設けられた
第１のメタルマスタースライス部と、電源ＶCCと接地Ｇ
ＮＤの間に直列接続された第３の分圧容量Ｃc（電源
側）及び第４の分圧容量Ｃd（接地側）と、この第３の
分圧容量Ｃcと第４の分圧容量Ｃdとの間の接点ｄと第３
の分圧容量Ｃcとの間又は第３の分圧容量Ｃcと電源ＶCC
との間に設けられた第２のメタルマスタースライス部
と、前記端子ｂに一端が接続された第２のインピーダン
スＺ2と、前記接点ｃにゲートが接続されたＮチャネル
トランジスタＭ1と、前記接点ｄにゲートが接続され前
記ＮチャネルトランジスタＭ1に並列に前記第２のイン
ピーダンスＺ2の他端と前記端子ａとの間に接続された
ＰチャネルトランジスタＭ2と、を有することを特徴と
する。
【００１８】また、本発明に係る他の可変負荷半導体回
路は、端子ａと端子ｂの間の第１のインピーダンスＺ1
と、電源ＶCCと接地ＧＮＤの間に直列接続された第１の
分圧容量Ｃa（電源側）及び第２の分圧容量Ｃb（接地
側）と、この第１の分圧容量Ｃaと第２の分圧容量Ｃbと
の間の接点ｃと第２分圧容量Ｃbとの間又は第２分圧容
量Ｃbと接地ＧＮＤとの間を接続する部分に設けられた
第１のメタルマスタースライス部と、電源ＶCCと接地Ｇ
ＮＤの間に直列接続された第３の分圧容量Ｃc（電源
側）及び第４の分圧容量Ｃd（接地側）と、この第３の
分圧容量Ｃcと第４の分圧容量Ｃdとの間の接点ｄと第３
の分圧容量Ｃcとの間又は第３の分圧容量Ｃcと電源ＶCC
との間に設けられた第２のメタルマスタースライス部
と、前記端子ｂと端子ｅとの間に接続された第２のイン
ピーダンスＺ2と、前記接点ｃにゲートが接続されたＮ
チャネルトランジスタＭ1と、前記接点ｄにゲートが接
続され前記ＮチャネルトランジスタＭ1に並列に前記端
子ｂと端子ｅとの間に接続されたＰチャネルトランジス
タＭ2と、を有することを特徴とする。
路は、端子ａと端子ｂの間の第１のインピーダンスＺ1
と、電源ＶCCと接地ＧＮＤの間に直列接続された第１の
分圧容量Ｃa（電源側）及び第２の分圧容量Ｃb（接地
側）と、この第１の分圧容量Ｃaと第２の分圧容量Ｃbと
の間の接点ｃと第２分圧容量Ｃbとの間又は第２分圧容
量Ｃbと接地ＧＮＤとの間を接続する部分に設けられた
第１のメタルマスタースライス部と、電源ＶCCと接地Ｇ
ＮＤの間に直列接続された第３の分圧容量Ｃc（電源
側）及び第４の分圧容量Ｃd（接地側）と、この第３の
分圧容量Ｃcと第４の分圧容量Ｃdとの間の接点ｄと第３
の分圧容量Ｃcとの間又は第３の分圧容量Ｃcと電源ＶCC
との間に設けられた第２のメタルマスタースライス部
と、前記端子ｂと端子ｅとの間に接続された第２のイン
ピーダンスＺ2と、前記接点ｃにゲートが接続されたＮ
チャネルトランジスタＭ1と、前記接点ｄにゲートが接
続され前記ＮチャネルトランジスタＭ1に並列に前記端
子ｂと端子ｅとの間に接続されたＰチャネルトランジス
タＭ2と、を有することを特徴とする。
【００１９】
【作用】本発明においては、インピーダンスＺ1，Ｚ2を
容量にした場合には、メタルマスタースライス部を切断
した場合に、負荷容量値は小さい方から大きい方へ可変
であり、インピーダンスを抵抗にした場合には、メタル
マスタースライス部を切断した場合に、負荷容量値が大
きい方から小さい方へ可変である。
容量にした場合には、メタルマスタースライス部を切断
した場合に、負荷容量値は小さい方から大きい方へ可変
であり、インピーダンスを抵抗にした場合には、メタル
マスタースライス部を切断した場合に、負荷容量値が大
きい方から小さい方へ可変である。
【００２０】なお、このメタルマスタースライス部は、
分圧容量を接続している金属パターン配線（通常アルミ
ニウムパターン配線）又はこの金属パターン配線を作成
するのに使用するマスク又はレティクルパターンに、例
えばＩＣ評価用針又はレーザーマスクリペア等の何らか
の方法により断線させることを目的とした部品を設ける
ことにより構成できる。
分圧容量を接続している金属パターン配線（通常アルミ
ニウムパターン配線）又はこの金属パターン配線を作成
するのに使用するマスク又はレティクルパターンに、例
えばＩＣ評価用針又はレーザーマスクリペア等の何らか
の方法により断線させることを目的とした部品を設ける
ことにより構成できる。
【００２１】
【実施例】次に、本発明の実施例について添付の図面を
参照して具体的に説明する。
参照して具体的に説明する。
【００２２】先ず、本発明の原理を図１，２を参照して
説明する。図１は可変負荷としてのインピーダンス（Ｚ
1）２，インピーダンス（Ｚ2）３が並列動作する場合で
あり、図２は可変負荷としてのインピーダンス（Ｚ1）
２，インピーダンス（Ｚ2）３が直列動作する場合のも
のである。なお、図３と図５は夫々図１と図２のインピ
ーダンスを容量にした場合の具体例であり、図４と図６
は夫々図１と図２のインピーダンスを抵抗にした場合の
具体例である。
説明する。図１は可変負荷としてのインピーダンス（Ｚ
1）２，インピーダンス（Ｚ2）３が並列動作する場合で
あり、図２は可変負荷としてのインピーダンス（Ｚ1）
２，インピーダンス（Ｚ2）３が直列動作する場合のも
のである。なお、図３と図５は夫々図１と図２のインピ
ーダンスを容量にした場合の具体例であり、図４と図６
は夫々図１と図２のインピーダンスを抵抗にした場合の
具体例である。
【００２３】図３について説明すると、回路１の出力端
子（ａ）１２と他方の端子（ｂ）１４との間に、第１の
負荷容量（Ｃ1）１６が設けられており、端子（ａ）１
２と端子（ｆ）１３との間に、Ｎチャネルトランジスタ
（Ｍ1）４とＰチャネルトランジスタ（Ｍ2）５が並列接
続されており、端子（ｆ）１３と端子（ｂ）１４との間
には第２の負荷容量（Ｃ2）１７が設けられている。こ
のＮチャネルトランジスタ（Ｍ1）４のゲートは、電源
ＶCCと接地ＧＮＤの間に直列に接続された第１の分圧容
量（Ｃa）６（電源側）と分圧容量（Ｃb）７（接地側）
との間の接点（ｃ）１０に接続されている。また、Ｐチ
ャネルトランジスタ（Ｍ2）５のゲートは電源ＶCCと接
地ＧＮＤの間に直列に接続された第３の分圧容量
（ＣC）８（電源側）と第４の分圧容量（Ｃd）９（接地
側）の間の接点（ｄ）１１に接続されており、第２の分
圧容量（Ｃb）７と接点（ｃ）１０との間、第２の分圧
容量（Ｃb）７と接地ＧＮＤとの間、第３の分圧容量
（Ｃc）８と接点（ｄ）１１との間、及び第３の分圧容
量（ＣC）８と電源ＶCCとの間に白抜き矢印又は黒矢印
で示すメタルマスタースライス部が具備されている。
子（ａ）１２と他方の端子（ｂ）１４との間に、第１の
負荷容量（Ｃ1）１６が設けられており、端子（ａ）１
２と端子（ｆ）１３との間に、Ｎチャネルトランジスタ
（Ｍ1）４とＰチャネルトランジスタ（Ｍ2）５が並列接
続されており、端子（ｆ）１３と端子（ｂ）１４との間
には第２の負荷容量（Ｃ2）１７が設けられている。こ
のＮチャネルトランジスタ（Ｍ1）４のゲートは、電源
ＶCCと接地ＧＮＤの間に直列に接続された第１の分圧容
量（Ｃa）６（電源側）と分圧容量（Ｃb）７（接地側）
との間の接点（ｃ）１０に接続されている。また、Ｐチ
ャネルトランジスタ（Ｍ2）５のゲートは電源ＶCCと接
地ＧＮＤの間に直列に接続された第３の分圧容量
（ＣC）８（電源側）と第４の分圧容量（Ｃd）９（接地
側）の間の接点（ｄ）１１に接続されており、第２の分
圧容量（Ｃb）７と接点（ｃ）１０との間、第２の分圧
容量（Ｃb）７と接地ＧＮＤとの間、第３の分圧容量
（Ｃc）８と接点（ｄ）１１との間、及び第３の分圧容
量（ＣC）８と電源ＶCCとの間に白抜き矢印又は黒矢印
で示すメタルマスタースライス部が具備されている。
【００２４】いま、トランジスタＭ1，Ｍ2の各内部抵抗
及び閾値の大きさを夫々ｒ1，ｒ2及びＶTN，ＶTPとし、
トランジスタＭ1，Ｍ2のゲート容量をＣM1，ＣM2として
電源電圧をＶCCとすると、端子（ｃ）１０の電位ＶC は
ＶC＝｛Ｃa／（Ｃa＋Ｃb＋ＣM1）｝ＶCC［Ｖ］となり、
端子（ｄ）１１の電位Ｖd はＶd＝｛ＣC／（ＣC＋Ｃd＋
ＣM2）｝ＶCC［Ｖ］となる。ＶC ＜ＶTN［Ｖ］且つＶd
＞ＶCC−ＶTP［Ｖ］であれば、トランジスタＭ1，Ｍ2は
不導通である。従って、下記数式５、６が成立すれば、
トランジスタＭ1，Ｍ2は不導通である。
及び閾値の大きさを夫々ｒ1，ｒ2及びＶTN，ＶTPとし、
トランジスタＭ1，Ｍ2のゲート容量をＣM1，ＣM2として
電源電圧をＶCCとすると、端子（ｃ）１０の電位ＶC は
ＶC＝｛Ｃa／（Ｃa＋Ｃb＋ＣM1）｝ＶCC［Ｖ］となり、
端子（ｄ）１１の電位Ｖd はＶd＝｛ＣC／（ＣC＋Ｃd＋
ＣM2）｝ＶCC［Ｖ］となる。ＶC ＜ＶTN［Ｖ］且つＶd
＞ＶCC−ＶTP［Ｖ］であれば、トランジスタＭ1，Ｍ2は
不導通である。従って、下記数式５、６が成立すれば、
トランジスタＭ1，Ｍ2は不導通である。
【００２５】
【数５】 ｛Ｃa／（Ｃa＋Ｃb＋ＣM1）｝ＶCC＜ＶTN［Ｖ］ 且つ
【００２６】
【数６】 ｛（ＣC＋ＣM2）／（ＣC＋Ｃd＋ＣM2）｝ＶCC＞ＶCC−ＶTP［Ｖ］
【００２７】このため、回路１から見た端子（ａ）１２
と端子（ｂ）１４との間の負荷容量Ｃ0はＣ0＝Ｃ1であ
る。ここで、第２の分圧容量（Ｃb）７と接点（ｃ）１
０との間又は第２の分圧容量（Ｃb）７と接地ＧＮＤと
の間及び第３の分圧容量（Ｃc）８と接点（ｄ）１１と
の間又は第３の分圧容量（Ｃc）８と電源ＶCCとの間に
白抜き矢印又は黒矢印で示すメタルマスタースライス部
を何らかの方法で断線したとすると、端子（ｃ）１０の
電位ＶC ′はＶC′＝｛Ｃa／（Ｃa＋ＣM1）｝・ＶCC
［Ｖ］となり、端子（ｄ）１１の電位Ｖd′はＶd′＝
｛ＣM2／（Ｃd＋ＣM2）｝［Ｖ］となる。
と端子（ｂ）１４との間の負荷容量Ｃ0はＣ0＝Ｃ1であ
る。ここで、第２の分圧容量（Ｃb）７と接点（ｃ）１
０との間又は第２の分圧容量（Ｃb）７と接地ＧＮＤと
の間及び第３の分圧容量（Ｃc）８と接点（ｄ）１１と
の間又は第３の分圧容量（Ｃc）８と電源ＶCCとの間に
白抜き矢印又は黒矢印で示すメタルマスタースライス部
を何らかの方法で断線したとすると、端子（ｃ）１０の
電位ＶC ′はＶC′＝｛Ｃa／（Ｃa＋ＣM1）｝・ＶCC
［Ｖ］となり、端子（ｄ）１１の電位Ｖd′はＶd′＝
｛ＣM2／（Ｃd＋ＣM2）｝［Ｖ］となる。
【００２８】ＶC ′＝｛Ｃa／（Ｃa＋ＣM1）｝ＶCC＞Ｖ
TN［Ｖ］、Ｖd′＝｛ＣM2／（Ｃd＋ＣM2）｝ＶCC＜ＶCC
−ＶTP［Ｖ］であれば、トランジスタＭ1，Ｍ2は導通す
る。このときトランジスタの内部抵抗ｒ1 ，ｒ2が無視
できるような値であれば回路１からみた端子（ａ）１２
と端子（ｂ）１４との負荷容量Ｃ0′はＣ0′＝Ｃ1＋Ｃ2
へと可変する。この場合、下記数式７が成立する。
TN［Ｖ］、Ｖd′＝｛ＣM2／（Ｃd＋ＣM2）｝ＶCC＜ＶCC
−ＶTP［Ｖ］であれば、トランジスタＭ1，Ｍ2は導通す
る。このときトランジスタの内部抵抗ｒ1 ，ｒ2が無視
できるような値であれば回路１からみた端子（ａ）１２
と端子（ｂ）１４との負荷容量Ｃ0′はＣ0′＝Ｃ1＋Ｃ2
へと可変する。この場合、下記数式７が成立する。
【００２９】
【数７】 Ｃ0（＝Ｃ1）＜Ｃ0′（＝Ｃ1＋Ｃ2）
【００３０】同様に、図３では白抜き矢印又は黒矢印で
示すメタルマスタースライス部を断線する前と後での回
路１から見た端子（ａ）１２と端子（ｂ）１４との間の
負荷抵抗を夫々Ｒ0 ，Ｒ0′とすると、Ｒ0＝Ｒ5、Ｒ0′
＝Ｒ5Ｒ6／（Ｒ5＋Ｒ6）となり、この場合、下記数式８
が成立する。
示すメタルマスタースライス部を断線する前と後での回
路１から見た端子（ａ）１２と端子（ｂ）１４との間の
負荷抵抗を夫々Ｒ0 ，Ｒ0′とすると、Ｒ0＝Ｒ5、Ｒ0′
＝Ｒ5Ｒ6／（Ｒ5＋Ｒ6）となり、この場合、下記数式８
が成立する。
【００３１】
【数８】 Ｒ0（＝Ｒ5）＞Ｒ0′｛＝Ｒ5Ｒ6／（Ｒ5＋Ｒ6）｝
【００３２】更に、図４においても、同様にして白抜き
矢印又は黒矢印で示すメタルマスタースライス部を断線
する前と後での回路１からみた端子（ａ）１２と端子
（ｅ）１５との間の負荷容量Ｃ0，Ｃ0′はＣ0＝Ｃ1Ｃ2
／（Ｃ1＋Ｃ2）、Ｃ0′＝Ｃ1となり、この場合下記数式
９が成立する。
矢印又は黒矢印で示すメタルマスタースライス部を断線
する前と後での回路１からみた端子（ａ）１２と端子
（ｅ）１５との間の負荷容量Ｃ0，Ｃ0′はＣ0＝Ｃ1Ｃ2
／（Ｃ1＋Ｃ2）、Ｃ0′＝Ｃ1となり、この場合下記数式
９が成立する。
【００３３】
【数９】 Ｃ0｛＝Ｃ1Ｃ2／（Ｃ1＋Ｃ2）｝＜Ｃ0′（＝Ｃ1）
【００３４】同様に、図５でのメタルマスタースライス
部を断線する前と後での回路１から見た端子（ａ）１２
と端子（ｅ）１５との間の負荷抵抗Ｒ0，Ｒ0′はＲ0＝
Ｒ5＋Ｒ6、Ｒ0′＝Ｒ5となり、この場合下記数式１０が
成立する。
部を断線する前と後での回路１から見た端子（ａ）１２
と端子（ｅ）１５との間の負荷抵抗Ｒ0，Ｒ0′はＲ0＝
Ｒ5＋Ｒ6、Ｒ0′＝Ｒ5となり、この場合下記数式１０が
成立する。
【００３５】
【数１０】Ｒ0（＝Ｒ5＋Ｒ6）＞Ｒ0′（＝Ｒ5）
【００３６】このように、数式７と数式９から明らかな
ように、インピーダンスを容量にした場合には、メタル
マスタースライスによって負荷容量値を小さい方から大
きい方へ可変である。一方、数式８と数式１０から明ら
かなように、インピーダンスを抵抗にした場合には、メ
タルマスタースライスによって負荷抵抗値を大きい方か
ら小さい方へ可変である。
ように、インピーダンスを容量にした場合には、メタル
マスタースライスによって負荷容量値を小さい方から大
きい方へ可変である。一方、数式８と数式１０から明ら
かなように、インピーダンスを抵抗にした場合には、メ
タルマスタースライスによって負荷抵抗値を大きい方か
ら小さい方へ可変である。
【００３７】
【発明の効果】以上説明したように、本発明に係るメタ
ルマスタースライスによる可変負荷半導体回路によれ
ば、インピーダンスを容量にした場合、メタルマスター
スライスによって負荷容量値は小さい方から大きい方へ
と可能である。また、インピーダンスを抵抗にした場合
は、メタルマスタースライスによって負荷抵抗値は大き
い方から小さい方へと可能である。このように、本発明
は、従来のメタルマスタースライスによる可変負荷半導
体回路では不可能であった動作を可能にし、極めて実益
が高い。
ルマスタースライスによる可変負荷半導体回路によれ
ば、インピーダンスを容量にした場合、メタルマスター
スライスによって負荷容量値は小さい方から大きい方へ
と可能である。また、インピーダンスを抵抗にした場合
は、メタルマスタースライスによって負荷抵抗値は大き
い方から小さい方へと可能である。このように、本発明
は、従来のメタルマスタースライスによる可変負荷半導
体回路では不可能であった動作を可能にし、極めて実益
が高い。
【図１】本発明の原理を説明する回路図であり、可変負
荷としてのインピーダンスが並列動作する場合のもので
ある。
荷としてのインピーダンスが並列動作する場合のもので
ある。
【図２】同じく本発明の原理を説明する回路図であり、
可変負荷としてのインピーダンスが直列動作する場合で
ある。
可変負荷としてのインピーダンスが直列動作する場合で
ある。
【図３】図１のインピーダンスを容量にした場合の実施
例である。
例である。
【図４】図１のインピーダンスを抵抗にした場合の実施
例である。
例である。
【図５】図２のインピーダンスを容量にした場合の実施
例であり。
例であり。
【図６】図２のインピーダンスを抵抗にした場合の実施
例である。
例である。
【図７】従来の回路の原理を示す回路図であり、可変負
荷としてのインピーダンスが並列動作する場合のもので
ある。
荷としてのインピーダンスが並列動作する場合のもので
ある。
【図８】従来の回路の原理を示す回路図であり、可変負
荷としてのインピーダンスが直列動作する場合のもので
ある。
荷としてのインピーダンスが直列動作する場合のもので
ある。
【図９】図７のインピーダンスを容量にした場合の実施
例である。
例である。
【図１０】図７のインピーダンスを抵抗にした場合の実
施例である。
施例である。
【図１１】図８のインピーダンスを容量にした場合の実
施例である。
施例である。
【図１２】図８のインピーダンスを抵抗にした場合の実
施例である。
施例である。
１；回路 ２；第１のインピーダンス ３；第２のインピーダンス ４；Ｎチャネルトランジスタ ５；Ｐチャネルトランジスタ ６；第１の分圧抵抗 ７；第２の分圧抵抗 ８；第３の分圧抵抗 ９；第４の分圧抵抗 １０；接点（ｃ） １１；接点（ｄ） １２；端子（ａ） １３；端子（ｆ） １４；端子（ｂ） １５；端子（ｅ） １６；第１の負荷容量 １７；第２の負荷容量 １８；第１の負荷抵抗 １９；第２の負荷抵抗 ２０；短絡線
Claims (2)
- 【請求項１】 端子ａと端子ｂの間の第１のインピーダ
ンスＺ1と、電源ＶCCと接地ＧＮＤの間に直列接続され
た第１の分圧容量Ｃa（電源側）及び第２の分圧容量Ｃb
（接地側）と、この第１の分圧容量Ｃaと第２の分圧容
量Ｃbとの間の接点ｃと第２分圧容量Ｃbとの間又は第２
分圧容量Ｃbと接地ＧＮＤとの間を接続する部分に設け
られた第１のメタルマスタースライス部と、電源ＶCCと
接地ＧＮＤの間に直列接続された第３の分圧容量Ｃ
c（電源側）及び第４の分圧容量Ｃd（接地側）と、この
第３の分圧容量Ｃcと第４の分圧容量Ｃdとの間の接点ｄ
と第３の分圧容量Ｃcとの間又は第３の分圧容量Ｃcと電
源ＶCCとの間に設けられた第２のメタルマスタースライ
ス部と、前記端子ｂに一端が接続された第２のインピー
ダンスＺ2と、前記接点ｃにゲートが接続されたＮチャ
ネルトランジスタＭ1と、前記接点ｄにゲートが接続さ
れ前記ＮチャネルトランジスタＭ1に並列に前記第２の
インピーダンスＺ2の他端と前記端子ａとの間に接続さ
れたＰチャネルトランジスタＭ2と、を有することを特
徴とする可変負荷半導体回路。 - 【請求項２】 端子ａと端子ｂの間の第１のインピーダ
ンスＺ1と、電源ＶCCと接地ＧＮＤの間に直列接続され
た第１の分圧容量Ｃa（電源側）及び第２の分圧容量Ｃb
（接地側）と、この第１の分圧容量Ｃaと第２の分圧容
量Ｃbとの間の接点ｃと第２分圧容量Ｃbとの間又は第２
分圧容量Ｃbと接地ＧＮＤとの間を接続する部分に設け
られた第１のメタルマスタースライス部と、電源ＶCCと
接地ＧＮＤの間に直列接続された第３の分圧容量Ｃ
c（電源側）及び第４の分圧容量Ｃd（接地側）と、この
第３の分圧容量Ｃcと第４の分圧容量Ｃdとの間の接点ｄ
と第３の分圧容量Ｃcとの間又は第３の分圧容量Ｃcと電
源ＶCCとの間に設けられた第２のメタルマスタースライ
ス部と、前記端子ｂと端子ｅとの間に接続された第２の
インピーダンスＺ2と、前記接点ｃにゲートが接続され
たＮチャネルトランジスタＭ1と、前記接点ｄにゲート
が接続され前記ＮチャネルトランジスタＭ1に並列に前
記端子ｂと端子ｅとの間に接続されたＰチャネルトラン
ジスタＭ2と、を有することを特徴とする可変負荷半導
体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18689091A JP2637866B2 (ja) | 1991-06-30 | 1991-06-30 | 可変負荷半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18689091A JP2637866B2 (ja) | 1991-06-30 | 1991-06-30 | 可変負荷半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513731A JPH0513731A (ja) | 1993-01-22 |
| JP2637866B2 true JP2637866B2 (ja) | 1997-08-06 |
Family
ID=16196482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18689091A Expired - Fee Related JP2637866B2 (ja) | 1991-06-30 | 1991-06-30 | 可変負荷半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637866B2 (ja) |
-
1991
- 1991-06-30 JP JP18689091A patent/JP2637866B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513731A (ja) | 1993-01-22 |
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