JP2581851B2 - ヒューズ検出回路 - Google Patents
ヒューズ検出回路Info
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- JP2581851B2 JP2581851B2 JP3115127A JP11512791A JP2581851B2 JP 2581851 B2 JP2581851 B2 JP 2581851B2 JP 3115127 A JP3115127 A JP 3115127A JP 11512791 A JP11512791 A JP 11512791A JP 2581851 B2 JP2581851 B2 JP 2581851B2
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- inverter
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Description
【０００１】
【産業上の利用分野】この発明はヒューズのオン，オフ
を判定するヒューズ検出回路に関するものである。
を判定するヒューズ検出回路に関するものである。
【０００２】
【従来の技術】図４は従来のヒューズ検出回路を示す回
路図である。
路図である。
【０００３】高電位電源ＶDDには抵抗２の一端が、また
低電位電源ＶSSにはヒューズ１の一端がそれぞれ接続さ
れ、抵抗２の他端と、ヒューズ１の他端は、インバータ
３の入力端において共通に接続されている。
低電位電源ＶSSにはヒューズ１の一端がそれぞれ接続さ
れ、抵抗２の他端と、ヒューズ１の他端は、インバータ
３の入力端において共通に接続されている。
【０００４】次に動作について説明する。今ヒューズ１
がオンの状態であるとする。この場合電源ＶDDより抵抗
２とヒューズ１を通って電流が流れる。今、インバータ
３ととしてはその入力インピーダンスが高い、例えばＣ
ＭＯＳインバータを考えると、インバータ３の入力端の
電位は抵抗２の抵抗値と、ヒューズ１の抵抗値との抵抗
分割で定まる値となる。そこでヒューズ１がオンの状態
にある時には、インバータ３への入力レベルが低レベル
となるように抵抗２の値を大きく選んでおけばインバー
タの出力レベルは高レベルとなる。次いで、ヒューズ１
がオフ，すなわちヒューズ１がカットされた状態である
とする。この場合インバータ３の入力レベルは、高レベ
ルとなり、よってインバータ３の出力レベルは低レベル
となる。上記のようにヒューズ１のオン，オフをインバ
ータ３の出力レベルの高低により検出することができ
る。
がオンの状態であるとする。この場合電源ＶDDより抵抗
２とヒューズ１を通って電流が流れる。今、インバータ
３ととしてはその入力インピーダンスが高い、例えばＣ
ＭＯＳインバータを考えると、インバータ３の入力端の
電位は抵抗２の抵抗値と、ヒューズ１の抵抗値との抵抗
分割で定まる値となる。そこでヒューズ１がオンの状態
にある時には、インバータ３への入力レベルが低レベル
となるように抵抗２の値を大きく選んでおけばインバー
タの出力レベルは高レベルとなる。次いで、ヒューズ１
がオフ，すなわちヒューズ１がカットされた状態である
とする。この場合インバータ３の入力レベルは、高レベ
ルとなり、よってインバータ３の出力レベルは低レベル
となる。上記のようにヒューズ１のオン，オフをインバ
ータ３の出力レベルの高低により検出することができ
る。
【０００５】
【発明が解決しようとする課題】従来のヒューズ検出回
路は以上のように構成されているのでヒューズ１がオン
の場合は常に電源ＶDDから電源ＶSSへ、高抵抗２及びヒ
ューズ１を通って電流が流れる。従って消費電力が大き
く、またヒューズ検出回路を多数用いる場合には複数の
ヒューズ１に対して同数の抵抗２を設けなければなら
ず、全体として抵抗２の面積が大きくなるという問題点
があった。
路は以上のように構成されているのでヒューズ１がオン
の場合は常に電源ＶDDから電源ＶSSへ、高抵抗２及びヒ
ューズ１を通って電流が流れる。従って消費電力が大き
く、またヒューズ検出回路を多数用いる場合には複数の
ヒューズ１に対して同数の抵抗２を設けなければなら
ず、全体として抵抗２の面積が大きくなるという問題点
があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、消費電力を低減できるととも
に、抵抗部の面積を小さくできるヒューズ検出回路を得
ることを目的とする。
ためになされたもので、消費電力を低減できるととも
に、抵抗部の面積を小さくできるヒューズ検出回路を得
ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るヒューズ
検出回路は、パルス発生回路と、第１電位点と、第２電
位点と、抵抗と、ヒューズと、ヒューズに備えられたト
ランジスタと、コンデンサと、インバータとを備えてい
る。
検出回路は、パルス発生回路と、第１電位点と、第２電
位点と、抵抗と、ヒューズと、ヒューズに備えられたト
ランジスタと、コンデンサと、インバータとを備えてい
る。
【０００８】抵抗はその一端が第１電位点に接続されて
いる。その他端はヒューズの一端と接続されている。
いる。その他端はヒューズの一端と接続されている。
【０００９】ヒューズの他端にはトランジスタの第１電
極とインバータの入力端とが共通に接続されている。
極とインバータの入力端とが共通に接続されている。
【００１０】トランジスタの制御電極はパルス発生回路
に接続され、その第２電極は第２電位点に接続されてい
る。
に接続され、その第２電極は第２電位点に接続されてい
る。
【００１１】コンデンサはトランジスタの第１電極と第
２電極の間に設けられている。
２電極の間に設けられている。
【００１２】なお、ヒューズに対して設けられているイ
ンバータの入力インピダンスは、コンデンサの値に対し
て充分大きく設定される。
ンバータの入力インピダンスは、コンデンサの値に対し
て充分大きく設定される。
【００１３】
【作用】この発明におけるトランジスタは間欠的に駆動
される。駆動時における、トランジスタの第１電極の電
位は、インバータの入力端にヒューズのオン，オフにつ
いての情報を与える。コンデンサはトランジスタの非駆
動時に於て、前記情報を保持する。
される。駆動時における、トランジスタの第１電極の電
位は、インバータの入力端にヒューズのオン，オフにつ
いての情報を与える。コンデンサはトランジスタの非駆
動時に於て、前記情報を保持する。
【００１４】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明を複数のヒューズ検出回路に適用
した場合を示す回路図である。ヒューズ１Ａ，１Ｂ，１
Ｃは、それぞれの一端を抵抗６に共通接続している。Ｎ
チャネルトランジスタ４Ａ，４Ｂ，４Ｃのドレインはヒ
ューズ１Ａ，１Ｂ，１Ｃの他端にそれぞれ接続されてお
り、ソースは電源ＶSSに共通接続されている。コンデン
サ５Ａ，５Ｂ，５Ｃはそれぞれトランジスタ４Ａ，４
Ｂ，４Ｃのソースとドレインの間にそれぞれ接続されて
いる。インバータ３Ａ，３Ｂ，３Ｃはヒューズ１Ａ，１
Ｂ，１Ｃとトランジスタ４Ａ，４Ｂ，４Ｃとの接続点が
各々の入力端となっている。ＶBB発生回路は信号ΨCPを
発生させ、この信号ΨCPは分周回路でさらにデューディ
を小さくした信号Ψ′CPとなる。トランジスタ４Ａ，４
Ｂ，４Ｃは分周回路からの出力信号Ψ′CPによって駆動
される。
する。図１はこの発明を複数のヒューズ検出回路に適用
した場合を示す回路図である。ヒューズ１Ａ，１Ｂ，１
Ｃは、それぞれの一端を抵抗６に共通接続している。Ｎ
チャネルトランジスタ４Ａ，４Ｂ，４Ｃのドレインはヒ
ューズ１Ａ，１Ｂ，１Ｃの他端にそれぞれ接続されてお
り、ソースは電源ＶSSに共通接続されている。コンデン
サ５Ａ，５Ｂ，５Ｃはそれぞれトランジスタ４Ａ，４
Ｂ，４Ｃのソースとドレインの間にそれぞれ接続されて
いる。インバータ３Ａ，３Ｂ，３Ｃはヒューズ１Ａ，１
Ｂ，１Ｃとトランジスタ４Ａ，４Ｂ，４Ｃとの接続点が
各々の入力端となっている。ＶBB発生回路は信号ΨCPを
発生させ、この信号ΨCPは分周回路でさらにデューディ
を小さくした信号Ψ′CPとなる。トランジスタ４Ａ，４
Ｂ，４Ｃは分周回路からの出力信号Ψ′CPによって駆動
される。
【００１５】ここで抵抗６の値は、ヒューズ１Ａ，１
Ｂ，１Ｃ、…がオン状態にある時、かつトランジスタ４
Ａ，４Ｂ，４Ｃ、…が駆動状態にある時に、インバータ
３Ａ，３Ｂ，３Ｃ、…の入力端に高レベルを与えるよう
に小さく選ばれる。
Ｂ，１Ｃ、…がオン状態にある時、かつトランジスタ４
Ａ，４Ｂ，４Ｃ、…が駆動状態にある時に、インバータ
３Ａ，３Ｂ，３Ｃ、…の入力端に高レベルを与えるよう
に小さく選ばれる。
【００１６】図３は信号ΨCPと、これを分周回路でデュ
ーティーを小さくした信号Ψ′CPとの例である。トラン
ジスタ４Ａ，４Ｂ，４Ｃ、…はＮチャネルトランジスタ
型であるので、その駆動デューティを小さくするため、
正方向パルスを間欠的に発生するように分周している。
ーティーを小さくした信号Ψ′CPとの例である。トラン
ジスタ４Ａ，４Ｂ，４Ｃ、…はＮチャネルトランジスタ
型であるので、その駆動デューティを小さくするため、
正方向パルスを間欠的に発生するように分周している。
【００１７】次にこの発明の動作について説明する。図
２は図１の一部分である単数のヒューズ検出回路を示す
回路図である。図２において分周回路の出力信号ΨCP′
によりＮチャネルトランジスタ４Ａが間欠的に駆動され
た場合には、ヒューズ１がオン状態であればＮチャネル
トランジスタ４Ａと抵抗６の抵抗比によりインバータ３
の入力端には高レベルが、一方ヒューズがオフ状態であ
ればインバータ３の入力端には低レベルがそれぞれ与え
られる。
２は図１の一部分である単数のヒューズ検出回路を示す
回路図である。図２において分周回路の出力信号ΨCP′
によりＮチャネルトランジスタ４Ａが間欠的に駆動され
た場合には、ヒューズ１がオン状態であればＮチャネル
トランジスタ４Ａと抵抗６の抵抗比によりインバータ３
の入力端には高レベルが、一方ヒューズがオフ状態であ
ればインバータ３の入力端には低レベルがそれぞれ与え
られる。
【００１８】このような１Ａのオン，オフの判定結果
は、信号Ψ′CPによってＮチャネルトランジスタ４Ａが
非駆動となっても、駆動状態時のインバータ３の入力端
のレベルが、コンデンサ５Ａに保持されているため、信
号Ψ′CPによる次のＮチャネルトランジスタ駆動時まで
保持される。
は、信号Ψ′CPによってＮチャネルトランジスタ４Ａが
非駆動となっても、駆動状態時のインバータ３の入力端
のレベルが、コンデンサ５Ａに保持されているため、信
号Ψ′CPによる次のＮチャネルトランジスタ駆動時まで
保持される。
【００１９】一方、トランジスタ４Ａが間欠的に駆動さ
れることで、継続的に抵抗６に電流か流れることが抑制
され、消費電力の低減が達成される。
れることで、継続的に抵抗６に電流か流れることが抑制
され、消費電力の低減が達成される。
【００２０】以上の動作は図１に示すように複数のヒュ
ーズ検出回路が接続されていても同様であり、抵抗６は
共通して用いることができる。従って接続されるヒュー
ズ検出回路が多くなっても抵抗６の要する面積が大きく
なることはない。
ーズ検出回路が接続されていても同様であり、抵抗６は
共通して用いることができる。従って接続されるヒュー
ズ検出回路が多くなっても抵抗６の要する面積が大きく
なることはない。
【００２１】上記実施例では、トランジスタとしてＮチ
ャネルトランジスタを用いた場合を示したが、これと相
補的な構成としてもよい。即ち抵抗６を低電位電源ＶSS
へ、トランジスタとしてＰチャネルトランジスタを用い
てそのソースをコンデンサの一端と共に高電位電源ＶDD
へそれぞれ接続するようにしてもよい。この場合、消費
電力の低減という効果から考えると、信号Ψ′CPのデュ
ーティを図３に示す場合とは逆に、高電位のレベルから
間欠的に負方向のパルスが生じるように設定することが
望ましい。
ャネルトランジスタを用いた場合を示したが、これと相
補的な構成としてもよい。即ち抵抗６を低電位電源ＶSS
へ、トランジスタとしてＰチャネルトランジスタを用い
てそのソースをコンデンサの一端と共に高電位電源ＶDD
へそれぞれ接続するようにしてもよい。この場合、消費
電力の低減という効果から考えると、信号Ψ′CPのデュ
ーティを図３に示す場合とは逆に、高電位のレベルから
間欠的に負方向のパルスが生じるように設定することが
望ましい。
【００２２】
【発明の効果】以上のように、この発明によれば、ヒュ
ーズと直列に接続されたトランジスタをパルスによって
間欠的に駆動し、ヒューズがオンの場合に電流が流れる
のを短期間にし、その短期間にヒューズのオン，オフを
判定し、その結果はトランジスタが非駆動状態であって
もコンデンサに保持するように構成したので消費電力の
低減に効果があり、また複数のヒューズ検出回路に適用
すれば抵抗部の面積を小さくする上で大きな効果があ
る。
ーズと直列に接続されたトランジスタをパルスによって
間欠的に駆動し、ヒューズがオンの場合に電流が流れる
のを短期間にし、その短期間にヒューズのオン，オフを
判定し、その結果はトランジスタが非駆動状態であって
もコンデンサに保持するように構成したので消費電力の
低減に効果があり、また複数のヒューズ検出回路に適用
すれば抵抗部の面積を小さくする上で大きな効果があ
る。
【図１】この発明の一実施例による複数個よりなるヒュ
ーズ検出回路の回路図である。
ーズ検出回路の回路図である。
【図２】図１のヒューズ検出回路の一部を示す回路図で
ある。
ある。
【図３】この発明の一実施例で用いる信号ΨCP，Ψ′CP
の波形図である。
の波形図である。
【図４】従来のヒューズ検出回路の回路図である。
１Ａ，１Ｂ，１Ｃ ヒューズ ３Ａ，３Ｂ，３Ｃ インバータ ４Ａ，４Ｂ，４Ｃ Ｎチャネルトランジスタ ５Ａ，５Ｂ，５Ｃ コンデンサ ６ 抵抗 Ψ′CP 信号
Claims (1)
- 【請求項１】 パルス発生回路と、第１電位点と、第２
電位点と、前記第１電位点に接続された一端を有する抵
抗と、前記抵抗の他端に接続された一端を有するヒュー
ズと、前記ヒューズの他端に接続された入力端を有し、
高い入力インピーダンスを有するインバータと、前記パ
ルス発生回路に接続された制御電極と、前記インバータ
の前記入力端に接続された第１電極と、前記第２電位点
に接続された第２電極とを有するトランジスタと、前記
トランジスタの前記第１電極と前記第２電極との間に接
続されたコンデンサと、を備えるヒューズ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115127A JP2581851B2 (ja) | 1991-05-21 | 1991-05-21 | ヒューズ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115127A JP2581851B2 (ja) | 1991-05-21 | 1991-05-21 | ヒューズ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04342919A JPH04342919A (ja) | 1992-11-30 |
| JP2581851B2 true JP2581851B2 (ja) | 1997-02-12 |
Family
ID=14654941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115127A Expired - Lifetime JP2581851B2 (ja) | 1991-05-21 | 1991-05-21 | ヒューズ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581851B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3176324B2 (ja) * | 1997-07-29 | 2001-06-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
-
1991
- 1991-05-21 JP JP3115127A patent/JP2581851B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04342919A (ja) | 1992-11-30 |
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