KR950001086B1 - Cmos 파워-온 검출 회로 - Google Patents

Abstract

내용없음.

Description

CMOS 파워-온 검출 회로

제1도는 본 발명에 따른 파워-온 검출 회로의 양호한 실시예를 도시한 도면.

제2도는 제1도 회로에 대한 시간에 따른 공급 전위 V_DD의 상승을 나타내는 그래프.

본 발명은 상승 공급 전위가 소정의 값이나 최대값에 도달할 때를 나타내는 CMOS 파워-온 검출 회로에 관한 것이다.

현재 계류중인 영국 특허 출원 제840687호는 회로내 트랜지스터의 가장 큰 임계 전압이 초과될때 출력을 표시하는 CMOS 파워-온 검출 회로에 대해 기술되어 있다.

상기 출원에서 언급한 회로는, 공급 전위가 두개의 임계 전압의 합을 초과할때만 검출이 이루어지는 다른 공지된 회로의 문제를 극복하며, 검출후 회로에 의해 어떠한 전류도 소모되지 않는 검출 회로를 제공할 수 있다.

그러나, 가장 큰 임계 전압이 초과될때의 파워-온 검출은 어떤 경우 불리할 수 있다. 예컨대, 몇몇 논리 회로는 인계 전압을 막 초과하는 공급 전위에서는 정확하게 동작하지 않는다. 그와 같은 경우, 상기 계류중인 출원의 파워-온 검출 회로는 회로가 완전히 동작되지 않는 공급 전위의 상승 시점에서 파워-온 표시를 제공한다.

본 발명은 상술된 단점이 해소되는 파워-온 검출 회로를 제공하고자 하는 것이다.

본 발명에 따라, 제1 및 제2공급 라인과, 상승 공급 전위에 응답하여 충전 전류가 발생되는 용량성 수단과, 상기 제1 및 제2공급 라인 사이에 직렬로 연결되어 하나의 제1노드를 형성하도록 드레인 전극이 서로 접속된 제1 및 제2CMOS 트랜지스터를 구비하며 이때 제1트랜지스터의 게이트 전극은 공급 전위가 상승됨에 따라 당해 트랜지스터의 컨덕턴스가 증가되도록 접속되고, 상기 충전 전류로부터 유도된 전위에 따라 상기 제2트랜지스터를 구동시키는 수단을 또한 구비하며 소정의 값 또는 최대 값을 갖는 공급 전위의 표시가 상기 노드에서의 소정의 전위 변화에 의해 이루어지는 CMOS 파워-온 검출 회로가 제공된다.

상기 용량성 수단에서의 충전 전류는 제1 및 제2공급 라인 사이의 용량성 수단에 직렬로 접속되어 그들간에 제2노드를 형성하는 제1다이오드 수단을 통해 발생되며, 상기 제1다이오드 수단은 상기 제2노드에 접속된 게이트 전극을 갖는 제3MOS 트랜지스터로 형성된다.

상기 제2트랜지스터를 구동하는 수단은 전류 미러 수단으로 이루어지기 때문에, 상기 제2트랜지스터에 의해 통과된 전류는 상기 용량성 수단내의 충전 전류의 소정의 배수가 된다.

본 발명의 실시예에 있어서, 상기 전류 미러 수단은 제1 및 제2공급 라인 사이에 직렬로 연결되며 그들 사이에 제3노드를 갖는 제4MOS 트랜지스터 및 제2다이오드 수단을 포함하여, 상기 제3노드는 상기 제2트랜지스터의 게이트 전극에 접속되고, 상기 제4트랜지스터의 게이트 전극은 제2노드에 접속되며, 양호하게도 상기 제3 및 제4트랜지스터가 동일한 도전 형태를 갖는다.

상기 미러 수단은 양호하게도 다수의 전류 미러로 이루어진다.

제2다이오드 수단은 상기 제3노드에 접속된 게이트 전극을 갖는 제4MOS 트랜지스터로 형성될 수 있다.

출력 수단이 상기 제1노드에 결합되며, 반전 수단을 구비한다.

전형적으로 상기 반전 수단은 두개의 CMOS 인버터로 형성된다.

양호하게도 상기 제1노드에서의 소정의 전위 변화에 응답하여 상기 표시에 따른 회로에 의한 전류 소모를 감소시키기 위한 부가 수단이 제공된다.

상기 부가 수단은 상기 전류 미러 수단에서의 전류를 차단시키는 수단을 구비할 수 있다.

이하 도면을 참조하여 본원 발명을 보다 상세히 기술하겠다.

제1도에 대해 언급하건대, 본 회로는 제1 및 제2공급 라인(10 및 20)을 구비하며, 상기 공급 라인(10)은 공급 전압 V_DD을 수신하고, 공급 라인(20)은 기준 라인이며, 상기 공급 전압 V_DD은 상기 기준 라인에 대해 퍼지티브이다.

캐패시터 C₀는 공급 라인(20)에 접속된 제1단자와, 노드 A에서 p-채널 MOS 트랜지스터 Q₀의 드레인 전극에 접속된 제2단자를 갖되, 상기 p-채널 MOS 트랜지스터 Q₀는 하나의 다이오드를 형성하도록 그의 게이트 전극에 접속된 드레인 전극과 공급 라인(10)에 접속된 소스 전극을 갖는다.

한쌍의 CMOS 트랜지스터 Q₁및 Q₂가 상기 공급 라인(10) 및 (20) 사이에 직렬로 접속되며, 이들 트랜지스터 Q₁및 Q₂의 소스 전극은 각각 공급 라인(10) 및 (20)에 접속되며, 그들의 드레인 전극은 함께 결합되어 노드 B를 형성한다. 상기 트랜지스터 쌍중 N-채널 트랜지스터인 트랜지스터 Q₂는 하나의 다이오드를 형성하도록 노드 B에서 그의 드레인 전극에 접속되는 게이트 전극을 가지며, p-채널 트랜지스터 Q₁의 게이트는 트랜지스터 Q₀의 게이트에 접속된다.

또한, p-채널 트랜지스터 Q₃와 N-채널 트랜지스터 Q₄로 형성된 한쌍의 CMOS 트랜지스터가 공급 라인(10) 및 (20) 사이에 직렬로 접속되며, 이들 트랜지스터 Q₃및 Q4의 소스 전극은 각각 공급 라인(10) 및 (20)에 접속되며, 각 트랜지스터의 드레인 전극은 함께 접속되어 노드 C를 형성한다. 상기 트랜지스터 Q₄의 게이트 전극은 트랜지스터 Q₂의 게이트 전극에 접속되며, 트랜지스터 Q₃의 게이트 전극은 공급 라인(20)에 접속된다.

제1도와 제2도를 함께 참조하면, 공급 라인(10)에 인가된 순간 전압 V_DD은 시간 T₀에서 최대값 V_DD에 도달할 때까지 인가후 시간 T에 따라 상승한다. 이와 같은 상승 공급 전위는 다음과 같이 표현된다.

V_DD=S.T(이때 S=VDD₀/T₀)

p-채널 트랜지스터 Q₀의 임계 전압 VT이 초과될 때, 캐패시터 C₀는 다이오드 접속된 트랜지스터 Q₀를 통해 전류 I₀만큼 충전될 것이다.

이때, I₀=SㆍC₀이다.

CMOS 트랜지스터 Q₁및 Q₂를 포함하며 두개의 전류 미러로 형성된 전류 미러 회로의 동작에 의해, 트랜지스터 Q₄의 게이트 전극은 캐패시터 C₀상의 순간 전압으로부터 유도된 전압에 의해 구동되며, 상기 트랜지스터 Q₄는 캐패시터 C₀의 충전 전류 I₀의 N배인 포화 전류 I₄를 통과시킬 수 있다.

상기 트랜지스터 Q₄의 포화 전류 I₄는 다음과 같이 표현될 수 있다.

I₄=NㆍI₀

이때, N은 소정의 배수이다.

전류 I₄가 전류 I₃(I₃=K₃(V_DD-VT)²

이때 K₃는 트랜지스터 Q₃의 파라미터에 따른 상수 보다 큰 갓을 갖는 한, 트랜지스터 Q₃및 Q₄사이의 노드 C상의 전압은 공급 라인(20)의 전위에 가깝게, 즉, 거의 제로 볼트로 유지될 것이다.

공급 전위가 그의 최대값에서 안정하게 되기전의 시점에서 전류 I₃가 전류 I₄를 초과할 수 있다.

이 경우, I₄가 I₃를 초과하는 상태는

N.S.C₀=K₃(V_DD-VT)²

일때 이루어지며, 노드 C에서의 전위는

일때 V_DD로 변화된다.

이와 같은 방법으로, 회로는 상승 공급 전위가 소정의 값에 도달될 때 노드 C에서의 전위가 제로에서 V_DD로 급격하게 변화됨에 따라 파워-온 표시를 제공한다.

공급전압 V_DD이

N.S.C₀=K₃(V_DD-VT)²

의 조건에 도달되기 전에 그의 최대값 V_DD0에 도달하는 경우, 캐패시터 C₀의 충전 전류 I₀는 감소되며,

로 표현되며, 이때 K₀는

I₀=K₀(V-VT)²에 의해 한정되는 상수이다.

상기 전류 I₄는

에 의해 시간 T에서 전류 I₃보다 더 작게 된다. 이점에서, 트랜지스터 Q₃는 트랜지스터 Q₄보다 더 강하게 도통되며, 노드 C에서의 저압은 공급 전위 V_DD의 전압으로 스위칭될 것이다.

결국, 제로 볼트에서 V_DD로의 노드 C에서의 전위 변화는 공급 전압의 상승이 중지되었다는 것을 표시한다.

상술된 바와 같이, 본 회로는 상승 공급 전압이 소정의 값에 도달될때 또는 공급 전위 V_DD가 최대값에 도달된 후 즉시 노드 C에서의 전위 변화에 의해 파워-온 표시를 제공한다.

본 회로로부터 적당한 출력 신호를 제공하기 위해 트랜지스터 Q₃및 Q₄간의 노드 C는 두개의 직렬 접속된 CMOS 인버터에 의해 출력 단자(30)에 결합된다. 상기 인버터중 제1인버터는 공급 라인(10) 및 (20) 사이에 직렬로 접속된 p-채널 트랜지스터 Q₅와 N-채널 트랜지스터 Q₆로 이루어지며, 이들 트랜지스터는 노드 D를 형성하도록 함께 접속된 드레인 전극을 갖는다. 트랜지스터 Q₅및 Q₆의 게이트 전극은 함께 노드 C에 접속된다. 제2인버터는 공급 라인(10) 및 (20) 사이에 접속된 p-채널 트랜지스터 Q₇와 N-채널 트랜지스터 Q₈에 의해 제공되며, 이들 상기 트랜지스터의 게이트 전극은 노드 D에 접속되며, 드레인 전극은 함께 노드 E와 출력 단자(30)에 접속된다. 노드 C에서의 전압이 전위 V_DD로 상승하여 파워-온을 표시할 때, 출력 단자(30)에서의 전위 또한 V_DD로 된다.

출력 단자(30)에서의 파워-온 검출 신호의 제공에 따른 회로에 의한 전류 소모를 차단시키기 위해, 노드 D는 p-채널 MOS 트랜지스터 Q₉의 게이트 전극에 접속되며, 그의 드레인 전극은 트랜지스터 Q₁의 게이트 전극에 접속된다. 마찬가지로, 노드 C는 N-채널 MOS 트랜지스터 Q₁₀의 게이트 전극에 접속되며, 상기 트랜지스터 Q₁₀의 소스 전극은 공급 라인(20)에 접속되며, 그의 드레인 전극은 트랜지스터 Q₄의 게이트 전극에 접속된다.

노드 C에서의 전위가 공급 전위 V_DD와 동일하게 될 때, 트랜지스터 Q₉및 Q₁₀이 턴-온되어, 트랜지스터 Q₁및 Q₄를 통한 전류를 차단시키고, 그 결과 파워-온 검출 회로는 파워 상승이 끝날때 전류 소모를 중단한다.

그럼에도 불구하고, 일단 공급 라인(10)에 인가된 공급 전위 V_DD의 상승에 대한 검출이 본 회로에 의해 이루어지며, 회로는 공급 전위 V_DD가 임계 전압 V_T이하로 떨어지는 시간까지, V_DD와 동일한 출력 전압의 표시를 제공하는 출력단자(30)와 함께 스위칭된 상태로 게속 유지된다.

본 발명은 실예를 통해 설명되었으며, 발명의 범위를 벗어나지 않는 범위에서 변형이 이루어질 수 있다. 예컨대, 기술된 실시예에서 트랜지스터 Q₄가 두개의 전류 미러를 거쳐 캐패시터 C₀에서 발생된 충전 전류로부터 유도될지라도, 이는 필수적인 것이 아니며, 보다 많은 또는 보다 적은 미러가 사용될 수 있다. 원한다면, 어떠한 전류 미러도 사용할 필요가 없는데, 이와 같은 경우에 트랜지스터 Q₀및 Q₄는 그들의 게이트 전극이 함께 접속된 동일한 도전 형태를 갖는다.

Claims (11)

1. 제1 및 제2공급 라인(10,20)과, 상기 제1 및 제2공급 라인 사이에 직렬로 접속되며, 제1노드(C)를 형성하도록 드레인 전극이 함께 접속된 제1 및 제2CMOS 트랜지스터(Q₃,Q₄)를 구비하며, 상기 제1트랜지스터(Q₃)의 게이트 전극이, 공급 전위가 상승함에 따라 증가하는 출력 컨덕턴스를 상기 제1트랜지스터가 갖도록 접속되는 CMOS 파워-온 검출 회로에 있어서, 상승하는 공급 전위(V_DD)에 응답하여 충전전류(I₀)가 발생되는 용량성 수단(C₀)과, 상기 충전 전류(I₀)에 따라 좌우되는 제2출력 컨덕턴스를 제공하도록 상기 제2트랜지스터(Q₄)의 게이트 전극을 구동하는 수단(Q₁,Q₂)과, 소정의 최대값에 도달하는 공급전위(V_DD)의 표시가 제1 및 제2출력 컨덕턴스의 상대값에 따른 상기 노드 C에서의 소정의 전위 변화로 이루어지는 것을 특징으로 하는 CMOS 파워-온 검출 회로.
2. 제1항에 있어서, 상기 용량성 수단 (C₀)내의 충전 전류(I₀)가 상기 제1 및 제2공급 라인(10,20) 사이의 용량성 수단(C₀)과, 직렬로 접속되며, 그들 사이에 제2노드(A)를 형성하는 제1다이오드(Q₀)를 통해 발생되는 것을 특징으로 하는 CMOS 파워-온 검출 회로.
3. 제2항에 있어서, 상기 제1다이오드 수단(Q₀)이 상기 제2노드에 접속된 게이트 전극을 가진 제3MOS 트랜지스터로 형성되는 것을 특징으로 하는 CMOS 파워-온 검출 회로.
4. 제1 내지 3항중 어느 한 항에 있어서, 상기 제2트랜지스터(Q₄)의 게이트 전극을 구동하는 수단이 전류 미러 수단(Q₁,Q₂)으로 이루어지며, 그에 따라 제2트랜지스터에 의해 통과된 전류가 상기 용량성 수단(C₀)내의 충전 전류의 소정의 배수가 되는 것을 특징으로 하는 CMOS 파워-온 검출 회로.
5. 제4항에 있어서, 상기 전류 미러 수단이 상기 제1 및 제2공급 라인(10,20) 사이에 직렬로 결합되며, 그들 사이에 제3노드(B)를 갖는 추기 MOS 트랜지스터(Q₁)와 제2다이오드 수단(Q₂)을 포함하며, 상기 제3노드(B)가 상기 제2트랜지스터(Q₄)의 게이트 전극에 접속되며, 상기 추가 MOS 트랜지스터(Q₁)의 게이트 전극이 제2노드(A)에 접속되는 것을 특징으로 하는 CMOS 파워-온 검출 회로.
6. 제5항에 있어서, 상기 제1다이오드 수단이 상기 제2노드에 접속된 게이트 전극을 가진 MOS 트랜지스터(Q₀)로 형성되며, 상기 MOS 및 추가 MOS 트랜지스터(Q₀,Q₁)가 동일한 도전 형태를 갖는 것을 특징으로 하는 CMOS 파워-온 검출 회로.
7. 제4항에 있어서, 상기 전류 미러 수단이 다수의 전류 미러(Q₀,Q₁및 Q₂,Q₄)로 이루어진 것을 특징으로 하는 CMOS 파워-온 검출 회로.
8. 제1항에 있어서, 상기 제1 및 제2CMOS 트랜지스터(Q₃,Q₄) 사이의 상기 노드(C)에 반전 수단(Q₅내지 Q₈)을 구비한 출력 수단이 연결되는 것을 특징으로 하는 CMOS 파워-온 검출 회로.
9. 제8항에 있어서, 상기 반전 수단이 두개의 CMOS 인버터(Q₅,Q₆및 Q₇,Q₈)로 형성되는 것을 특징으로 하는 CMOS 파워-온 검출 회로.
10. 제1항에 있어서, 상기 노드(C)에서의 소정의 전위 변화에 응답하여 상기 표시에 따른 본 회로에 의한 전류 소모를 감소시키기 위한 부가 수단(Q₉,Q₁₀)이 제공되는 것을 특징으로 하는 CMOS 파워-온 검출 회로.
11. 제10항에 있어서, 상기 부가 수단(Q₉,Q₁₀)이 전류 미러 수단(Q₁,Q₂)에서의 전류를 중지시키는 수단을 구비하는 것을 특징으로 하는 CMOS 파워-온 검출 회로.

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